CN104425232A - 半导体设备的硅化 - Google Patents

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Abstract

本发明涉及半导体设备的硅化，提供一种用于执行栅极电极的硅化的方法，其包括：在同一个半导体基板上形成半导体设备以及具有被帽盖层覆盖的第一栅极电极的第一晶体管，形成有机平坦化层(OPL)于该第一晶体管及该半导体设备上，回蚀刻该OPL使得该OPL的上表面位准低于该帽盖层的上表面位准，形成覆盖该半导体设备而不覆盖该第一晶体管的掩模层，在该经回蚀刻的OPL及该掩模层存在时移除该帽盖层，以及执行该第一栅极电极的硅化。

Description

半导体设备的硅化
技术领域
本揭示内容大体有关于积体电路及半导体设备的领域，且更特别的是有关于在整合形成各种半导体设备的背景下，硅化半导体设备的元件，例如，晶体管设备的栅极电极。
背景技术
先进积体电路(例如，CPU、储存装置、ASIC(特殊应用积体电路)及其类似者)的制造要求根据指定的电路布局在给定的晶片区上形成大量的电路元件，在各种各样的电子电路中，场效晶体管为一种重要的电路元件，其实质决定积体电路的效能。一般而言，目前实施多种制程技术用来形成场效晶体管，其中，就许多类型的多种复杂电路而言，MOS技术是目前最有前景的方法之一，因为由操作速度及/或耗电量及/或成本效率来看，它具有优越的特性。在使用MOS技术制造复杂的积体电路期间，会在包含结晶半导体层的基板上形成数百万个晶体管，例如，N型通道晶体管与P型通道晶体管。
不论是考虑N型通道晶体管还是P型通道晶体管，场效晶体管通常包含所谓的PN接面，其由被称作漏极及源极区域的重度掺杂区域与轻度掺杂或无掺杂区域(例如，配置于重度掺杂区域之间的通道区域)的介面形成。在场效晶体管中，形成于该通道区域附近以及由细薄绝缘层而与该通道区隔开的栅极电极可用来控制通道区域的导电率，亦即，导电通道的驱动电流能力。在因施加适当的控制电压至栅极电极而形成导电通道时，该通道区域的导电率主要取决于掺杂物浓度、电荷载子的迁移率(mobility)、以及对于在晶体管宽度方向有给定延伸部份的通道区，取决于源极区与漏极区之间的距离，此一距离也被称作通道长度。因此，结合在施加控制电压至栅极电极时可在绝缘层下迅速建立导电通道的性能，通道区的导电率实质影响MOS晶体管的效能。因此，由于建立通道的速度(其取决于栅极电极的导电率)以及通道电阻率实质决定晶体管特性，故而缩放通道长度为增加积体电路操作速度的主要设计准则。
在精密的晶体管元件中，多个特征最终决定晶体管的整体效能，其中这些因子的复杂相互作用可能难以评估而可观察到给定基本晶体管组构有各种效能变动。例如，藉由提供金属硅化物于其中以便减少整体片电阻及接触电阻率，可增加基于掺杂硅的半导体区域的导电率。例如，漏极/源极区可接受金属硅化物，例如镍硅化物、镍铂硅化物等等，藉此减少在漏极/源极端子与中间通道区之间的导电路径的整体串联电阻。同样，金属硅化物通常可形成于栅极电极中，它可包含多晶硅材料，藉此增强导电率从而减少讯号传播延迟。虽然增加金属硅化物在栅极电极中的数量本身以减少其整体电阻而言为可取，然而向下实质完全硅化或硅化多晶硅材料至栅极电介质材料以调整对应晶体管元件的临界电压而言为不可取。因此，最好维持掺杂多晶硅材料有一定部份与栅极电介质材料直接接触以便在通道区中提供定义良好的电子特性，以便避免由部份栅极电极内的实质完全硅化造成的显著阈值变动。
另一方面，在一些被积极缩小而通道长度约有10至20纳米或更小的晶体管元件中，包含所谓高k电介质栅极绝缘层及用作栅极电极的一或更多金属层的栅极结构已被实作成可提供比以前传统二氧化硅/多晶硅栅极结构组构大幅增强的操作特性。
原则上，有两种用于形成有高k/金属栅极(HK/MG)结构的平面或3D晶体管的习知加工方法：(1)所谓“栅极后制(gate last)”或“取代栅极”技术；以及(2)所谓“栅极先制(gate first)”技术。在取代栅极技术中，最初形成所谓“虚拟”或牺牲栅极结构，然后在执行许多制程操作(例如，形成掺杂源极/漏极区，执行退火制程以修理离子植入制程所造成的基板损伤以及活化植入的掺杂物材料)以形成设备时留在原地。在方法流程的某一点时，移除牺牲栅极结构以界定栅极空腔，在此形成设备的最终HK/MG栅极结构。一般而言，使用“栅极先制”技术涉及在基板上形成材料层的堆迭，其中该材料堆迭包含高k栅极绝缘层、一或更多金属层、一层多晶硅及保护帽盖层，例如，氮化硅。之后，执行一或更多蚀刻制程以图案化材料堆迭，从而界定晶体管设备的基本栅极结构。
习知栅极后制加工的例子图示于图1。在图示加工阶段中，半导体设备包括被帽盖层2覆盖的取代栅极1，帽盖层2已用来图案化形成取代栅极1的层。帽盖层2可为氮化物层，例如。在取代栅极的侧面形成侧壁间隔体3。形成邻接侧壁间隔体3的源极/漏极区4。接下来，在结构之上形成层间电介质(ILD)5，以及在平面回研磨(planar backpolishing)后，产生图示于图1中倒数第二个素描的结构。随后，可移除取代栅极1以及可形成高k层6及栅极电极7于侧壁间隔体3之间。
习知栅极先制加工的例子图示于图2。在基板上形成材料层的堆迭，其中原则上，该材料堆迭可包含高k栅极隔离层、一或更多金属层、一层多晶硅、以及保护帽盖层，例如，氮化硅。执行一或更多蚀刻制程以图案化该材料堆迭从而界定晶体管设备的基本栅极结构。如图2的上图所示，该栅极结构包括栅极电极10、帽盖层12及侧壁间隔体13。该结构可包括高k栅极隔离层(未图示)，以及栅极电极10可包括一或更多金属层及一层多晶硅。在图案化栅极后，形成保护帽盖层12及间隔体13以保护栅极结构不受后续加工操作影响。在嵌入SiGe顺序的背景下，可实行离子植入以便形成源极/漏极区。随后，必须移除保护帽盖层12藉此在栅极电极10的多晶硅栅极材料中可形成金属硅化物区16以藉此减少它的接触电阻。原则上，在结构上可沉积一层相对薄的二氧化硅以便在移除栅极帽盖层12时保护侧壁间隔体13。在移除帽盖层12后，执行产生栅极的金属硅化物区16和硅化源极/漏极区14的硅化。
需要重点注意的是，通常晶体管设备的形成为各种设备(例如，晶体管、熔线、电阻器等等)的整体整合加工的一部份。例如，图2也图示必须用由光刻及蚀刻制程形成的保护(硅化块)层15防止硅化的另一半导体设备18，例如，多晶硅电阻器。
不过，在图示于图1的栅极后制加工中，帽盖层必须用研磨制程移除。结果，形成于共用熔线整合中的硅化熔线的形成不可能，反而必须形成贯孔或金属熔线，这会使最终所得半导体设备的整体成形复杂化。
另一方面，在图示于图2的栅极先制加工中，将会移除帽盖层以便保证栅极硅化。不过，必须用与栅极电极类似的方式并列地形成未硅化的其他设备，例如多晶硅电阻器。因此，在移除帽盖层12以便允许硅化栅极后，在电阻器结构18上方必须形成另一保护层15，从而使整体加工复杂化。
鉴于上述情形，本揭示内容提供数种技术用于在整合形成半导体设备的背景下允许硅化一些设备而不硅化其他设备，从而不需要复杂的整体加工。
发明内容
为供基本理解本发明的一些态样，提出以下简化的总结。此总结并非本发明的穷举式总览。它不是想要识别本发明的关键或重要元件或者是描绘本发明的范畴。唯一的目的是要以简要的形式提出一些概念作为以下更详细的说明的前言。
一种用于硅化栅极电极(在栅极先制加工内)的示意方法包括：(a)在同一个半导体基板上形成半导体设备以及具有被帽盖层覆盖的第一栅极电极的第一晶体管；(b)形成有机平坦化层(OPL)于该第一晶体管及该半导体设备上；(c)回蚀刻该OPL使得该OPL的上表面位准低于该帽盖层的上表面位准(该帽盖层的上表面为自由表面，而该帽盖层的下表面与该第一栅极电极接触)；(d)形成覆盖该半导体设备而不覆盖该第一晶体管的掩模层；(e)在该经回蚀刻的OPL及该掩模层存在时，移除该帽盖层；以及(f)执行该第一栅极电极的硅化。应注意，该第一晶体管也可包括高k栅极电介质。该第一栅极电极可包括一或更多金属层与多晶硅层。
也提供一种方法，其包含下列步骤：(a)在同一个半导体基板上形成半导体设备与包含被帽盖层覆盖的含多晶硅层(layer comprisingpolysilicon)的第一结构；(b)形成有机平坦化层(OPL)于该第一结构及该半导体设备上；(c)回蚀刻该OPL使得该OPL的上表面位准低于该帽盖层的上表面位准；(d)形成覆盖该半导体设备及暴露该第一结构的掩模层；(e)在该经回蚀刻的OPL及该掩模层存在时移除该帽盖层；以及(f)执行硅化步骤。
在硅化步骤后，可由该第一结构形成硅化多晶硅熔线。或者，在移除该帽盖层之后以及在硅化之前，该含多晶硅层可被移除并且被栅极电极取代。在此情形下，栅极电极(及对应的源极/漏极区)的硅化是在栅极后制加工的背景下达成。藉此，可提供用于制造积体电路的方法。
附图说明
参考以下结合附图的说明可明白本揭示内容，其中类似的元件以相同的元件符号表示。
图1图示根据先前技术用于栅极后制加工的方法；
图2图示根据先前技术用于栅极先制加工的方法；
图3图示用于在整合形成半导体设备背景下形成硅化多晶硅熔线的方法；
图4根据本发明的一实施例图示用于栅极后制加工的方法；以及
图5根据本发明的一实施例图示用于栅极先制加工的方法。
尽管本发明容许各种修改及替代形式，但本文仍以附图为例图示几个本发明的特定具体实施例且详述其中的细节。不过，应了解本文所描述的特定具体实施例不是想要把本发明限定成本文所揭示的特定形式，反而是，本发明是要涵盖落在如权利要求所界定的本发明精神及范畴内的所有修改、等价及替代性陈述。
符号说明
1   取代栅极
2   帽盖层
3   侧壁间隔体
4   源极/漏极区
5   层间电介质(ILD)
6   高k层
7   栅极电极
10  栅极电极
12  帽盖层
13  侧壁间隔体
14  硅化源极/漏极区
15  保护(硅化块)层
16  金属硅化物区
17  NA
18  附加半导体设备
101 栅极电极
102 帽盖层
103 侧壁间隔体
104 有机平坦化层(OPL)
105 另一半导体设备
106 图案化掩模层
107 硅化多晶硅熔线
108 硅化源极/漏极区
201 栅极电极
202 帽盖层
203 侧壁间隔体
204 OPL
205 第二结构
205 晶体管设备
206 图案化掩模层
207 硅化栅极电极
208 硅化源极/漏极区。
具体实施方式
以下描述本发明的各种示范具体实施例。为了清楚说明，本专利说明书没有描述实际具体实作的所有特征。当然，应了解，在开发任一此类的实际具体实施例时，必需做许多与具体实作有关的决策以达成开发人员的特定目标，例如遵循与系统相关及商务有关的限制，这些都会随着每一个具体实作而有所不同。此外，应了解，此类开发既复杂又花时间，但对于本技艺一般技术人员在阅读本揭示内容后，仍将会是例行工作。
此时以参照附图来描述本揭示内容。示意图示于附图的各种结构、系统及装置仅供解释以及避免熟谙此艺者所习知的细节混淆本揭示内容。尽管如此，仍纳入附图用来描述及解释本揭示内容的示范实施例。应使用与相关技艺技术人员所熟悉的意思一致的方式理解及解释用于本文的字汇及片语。本文没有特别定义的用语或片语(亦即，与熟谙此艺者所理解的普通或惯用意思不同的定义)是想要用用语或片语的一致用法来暗示。在这个意义上，希望用语或片语具有特定的意思时(亦即，不同于熟谙此艺者所理解的意思)，则会在本专利说明书中以直接明白地提供特定定义的方式清楚地陈述用于该用语或片语的特定定义。
熟谙此艺者在读完本申请书后会立即明白，本发明方法可应用于各种技术，例如NMOS、PMOS、CMOS等等，以及可轻易应用至各种设备，包括但不限于逻辑设备、记忆体设备等等。
本揭示内容在各种半导体设备的整合成形内提供用于硅化栅极电极的方法。特别是，所提供的方法都允许硅化及非硅化栅极在同一个加工方案期间的形成而且复杂度低于先前技术。该等方法包括栅极后制及栅极先制加工。
此时用图3描述硅化多晶硅熔线在制造半导体设备的整合方案内的形成。图3图示与在图1顶端的视图类似的半制品。该半制品包括被帽盖层102覆盖的“栅极”101。帽盖层102可为氮化物层，例如。帽盖层102的厚度可在5至15纳米之间。在“栅极”101两侧形成侧壁间隔体103。“栅极”101最终功能的选择在此加工阶段保持开放，因此，此实施例用引号标示该用语。
该结构形成于可包括半导体层的半导体基板上，该半导体层可由任何适当半导体材料构成，例如硅、硅/锗、硅/碳、其他II-VI或III-V族半导体化合物及其类似者。该半导体层可含有大量硅，因为有可用性增强及过去数十年经开发公认有效的制程技术，在基于硅的量产中可形成高集成密度(high integration density)的半导体设备。不过，可使用任何适当半导体材料，例如，含有其他等电子数成分(iso-electronic component)的硅基材料，例如锗、碳及其类似者。该半导体基板可为硅基板，特别是，单晶硅基板。其他材料可用来形成半导体基板，例如，锗、硅/锗、磷酸镓(gallium phosphate)、砷化镓等等。此外，该基板可定义绝缘体上覆硅(SOI)组构。
图示于图3的结构另外包含附加半导体设备105。该半导体基板可包括数个植入区供用于源极/漏极区，例如，取决于实际所需的最终组构。
附加半导体设备105可为晶体管，例如，NFET或PFET。有机平坦化层(OPL)104形成于包含“栅极”101的结构及另一半导体设备105二者上。在形成后，回蚀刻OPL 104，使得OPL 104的上表面位准低于帽盖层102的上表面(不与“栅极”101接触的自由表面)位准。藉此，平整化(level)栅极形貌。OPL 104可包括旋涂碳(spin-on-carbon)。OPL的一些特别实施例为ODL(可购自Shin-etsu Chemical有限公司)以及被称为NFC的顶涂组成物(可购自Japan Synthetic Rubber)。例如，OPL 104可为一层可购自Cheil Chemical有限公司的CHM701B，可购自JSR公司的HM8006及HM8014，以及可购自Shin-etsu Chemical有限公司的ODL-102。OPL 104的形成可藉由执行旋涂制程，之后干燥OPL材料。例如，OPL 104的厚度可在100至900纳米之间。
形成图案化掩模层106以覆盖附加半导体设备105以及暴露包含“栅极”101、帽盖层102及侧壁间隔体103的结构。可提供图案化掩模层106例如作为光阻涂层(photoresist coating)。在用经适当赋形的掩模曝光光阻涂层以及蚀刻经曝光的光阻涂层后，产生图案化掩模层106。在回蚀刻OPL 104及改变蚀刻化学后，执行蚀刻及/或平面回研磨(planar back polishing)用以移除帽盖层102。帽盖层102可用湿或干蚀刻法移除。保护帽盖层102的移除可包括具有积极侵蚀性而蚀穿大部份保护帽盖层102的主蚀刻制程，接着是没有积极侵蚀性的过蚀刻制程(over-etch process)。只移除在图案化掩模层106所暴露的区域中的帽盖层102(硬掩模)。
随后，如图3底所示，剥除图案化掩模层106及剩余OPL 104。应注意，可在单一处理室中实行帽盖层102、图案化掩模层106及OPL 104的移除而不从该室移出晶圆以便加速整体加工及避免污染。
在移除图案化掩模层106及剩余OPL 104后，实行硅化制程。金属硅化物区的形成可基于耐火金属，例如镍、铂及其类似者，其可沉积以及藉由执行适当的热处理转变成金属硅化物，例如，以快速热退火的形式。之后，基于公认有效的选择性蚀刻技术可移除任何未反应金属，其中在此如有必要，可添加额外热处理用于稳定化整体特性。在该硅化制程期间，间隔体结构103能可靠地覆盖“栅极”101的侧壁，藉此避免显著的金属包覆，从而可实现硅化制程的可控性及一致性的增强。例如，该硅化制程可导致形成硅化多晶硅熔线107。此外，该硅化制程可产生晶体管设备105的硅化源极/漏极区108(在此情形下，源极/漏极极植入已在形成图案化掩模层106之前用半导体设备105的帽盖层及侧壁间隔体作为植入掩模来执行)。因此，提供用于形成晶体管设备105及硅化多晶硅熔线107的综合又简单的制造方案。
图4图示基于栅极后制加工的整合制造方案的另一实施例。根据此实施例，形成两个晶体管设备于半导体基板上。这两个晶体管设备可设计成为N-通道或P型通道晶体管，它们中之一或两者可设计成为P型通道晶体管而另一个可设计成为N型通道晶体管。在沉积OPL 104及图案化掩模层106之前，形成邻接侧壁间隔体103的源极/漏极区108以及晶体管105的侧壁间隔体。在回蚀刻OPL 104后，产生与图4所示类似的组构。不过，为了形成基于(取代)栅极101的晶体管设备，强制形成邻接侧壁间隔体103的源极/漏极区。如果打算形成硅化熔线(参考图3)，不需要此一源极/漏极区形成物，不过，在整合整体加工期间可能产生。
从图示于图4中间的组构开始，移除图案化掩模层106及剩余OPL104以便执行硅化制程。原则上，在用最终栅极的材料取代取代栅极101之前或之后，可执行硅化。例如，移除取代栅极101，以及形成换取取代栅极101的高k层6及电极层7(包括数个金属层及一多晶硅层，例如)。之后，执行硅化以实现硅化栅极6及硅化源极/漏极区108。例如，NiSi为优良硅化制程候选物，因为它有低电阻率、低成形温度、低硅消耗量以及大稳定加工温度窗口。
图5图示包含栅极先制加工(无取代栅极)的本发明实施例。在半导体基板上形成包括栅极201、帽盖层202及侧壁间隔体203的第一结构。帽盖层202可为氮化物层，例如。帽盖层102的厚度可在5至15纳米之间。栅极201可包括高k电介质栅极绝缘层与一或更多金属层，以及一多晶硅层。该半导体基板可包括半导体层，该半导体层可由任何适当半导体材料构成，例如硅、硅/锗、硅/碳、其他II-VI或III-V族半导体化合物及其类似者。该半导体层可含有大量硅，因为有可用性增强及过去数十年经开发公认有效的制程技术，在基于硅的量产中可形成高集成密度的半导体设备。不过，可使用任何适当半导体材料，例如，含有其他等电子数成分的硅基材料，例如锗、碳及其类似者。该半导体基板可为硅基板，特别是，单晶硅基板。其他材料可用来形成半导体基板，例如，锗、硅/锗、磷酸镓、砷化镓等等。此外，该基板可定义SOI组构。
此外，在基板上形成第二结构205，例如，晶体管设备。第一及第二结构可为由多个类似结构组成的个别群组实施例。可形成邻接第一及第二结构的侧壁间隔体203的源极/漏极区。在嵌入SiGe顺序的背景下，可实行离子植入以便形成该源极区及该漏极区，例如。OPL 204已形成于这两个结构上面以及经回蚀刻成OPL 204的上表面位准低于帽盖层202的上表面位准。与图示于图3的实施例类似，形成图案化掩模层206以覆盖第二结构205及暴露包含栅极201、帽盖层202及侧壁间隔体203的第一结构。可提供图案化掩模层206例如作为光阻涂层。在用经适当赋形的掩模曝光光阻涂层以及蚀刻经曝光的光阻涂层后，产生图案化掩模层206。
接下来，在OPL 204存在的情形下，移除在没有被掩模层206覆盖的区域中的帽盖层202以及保护经形成与第一及第二结构的侧壁间隔体邻接的源极/漏极区。
在移除图案化掩模层206及剩余(经回蚀刻)OPL 204后，实行硅化制程。金属硅化物区207及208的形成可基于耐火金属，例如镍、铂及其类似者，其可沉积以及藉由执行适当的热处理转变成金属硅化物，例如，以快速热退火的形式。之后，基于公认有效的选择性蚀刻技术可移除任何未反应金属，其中在此如有必要，可添加额外热处理用于稳定化整体特性。在该硅化制程期间，间隔体结构203能可靠地覆盖栅极201的侧壁，藉此避免显著的金属包覆，从而可实现硅化制程的可控性及一致性的增强。
该硅化制程产生硅化栅极电极207及硅化源极/漏极区208。第二结构205的栅极电极藉由在第一结构的帽盖层202移除制程期间不被移除的自有帽盖层而防止硅化。因此，提供用于形成例如包含硅化栅极电极207的晶体管设备及无硅化栅极电极的晶体管设备205的综合又简单的制造方案。该等晶体管的典型通道长度可小于100纳米，例如，约50纳米。
结果，本揭示内容提供利用硅化加工的半导体设备制造技术。特别是，所提供的制造技术包括栅极后制或者是栅极先制加工。在整体整合加工步骤的有效顺序内，实现特定结构的硅化，同时保持其他结构不硅化。
以上所揭示的特定具体实施例均仅供图解说明，因为熟谙此艺者在受益于本文的教导后显然可以不同但等价的方式来修改及实施本发明。例如，可用不同的顺序完成以上所提出的制程步骤。此外，除非在权利要求有提及，不希望本发明受限于本文所示的构造或设计的细节。因此，显然可改变或修改以上所揭示的特定具体实施例而所有此类变体都被认为仍然是在本发明的范畴与精神内。因此，本文提出权利要求寻求保护。

Claims (16)

1.一种用于执行栅极电极的硅化的方法，包括：
在同一个半导体基板上形成半导体设备以及具有被帽盖层覆盖的第一栅极电极的第一晶体管；
形成有机平坦化层(OPL)于该第一晶体管及该半导体设备上；
回蚀刻该有机平坦化层，使得该有机平坦化层的上表面位准低于该帽盖层的上表面位准；
形成覆盖该半导体设备及暴露该第一晶体管的掩模层；
在该经回蚀刻的有机平坦化层及该掩模层存在时，移除该帽盖层；以及
执行该第一栅极电极的硅化。
2.根据权利要求1所述的方法，其中，该半导体设备为包含第二栅极电极以及防止该第二栅极电极在该第一栅极电极的硅化期间硅化的第二帽盖层的第二晶体管。
3.根据权利要求1所述的方法，其中，该半导体设备为电阻器设备。
4.根据权利要求1所述的方法，更包括：形成该第一晶体管的源极/漏极区，以及其中，在该第一栅极电极的硅化期间，亦硅化该第一晶体管的该源极区及该漏极区。
5.根据权利要求1所述的方法，更包括：在执行该第一栅极电极的硅化之前，移除该掩模层及该经回蚀刻的有机平坦化层。
6.根据权利要求5所述的方法，其中，回蚀刻该有机平坦化层、移除该保护帽盖层、移除该经回蚀刻的有机平坦化层及该掩模层的步骤都在单一处理室中执行而不从该单一处理室移出该半导体基板。
7.根据权利要求1所述的方法，其中，形成该掩模层包括：形成光阻涂层于该经回蚀刻的有机平坦化层、该第一晶体管及该半导体设备上，以及图案化该光阻涂层，以暴露该第一晶体管。
8.一种方法，包括：
在同一个半导体基板上形成半导体设备与包含被帽盖层覆盖的含多晶硅层的第一结构；
形成有机平坦化层(OPL)于该第一结构及该半导体设备上；
回蚀刻该有机平坦化层，使得该有机平坦化层的上表面位准低于该帽盖层的上表面位准；
形成覆盖该半导体设备及暴露该第一结构的掩模层；
在该经回蚀刻的有机平坦化层及该掩模层存在时，移除该帽盖层；以及
执行硅化步骤。
9.根据权利要求8所述的方法，其中，藉由执行该硅化步骤，硅化该含多晶硅层，藉此形成硅化多晶硅熔线。
10.根据权利要求8所述的方法，其中，该含多晶硅层为取代栅极，以及更包括在移除该帽盖层后以栅极电极取代该取代栅极。
11.根据权利要求10所述的方法，其中，该第一结构包括邻接该含多晶硅层的侧壁间隔体，以及执行该硅化步骤包括硅化该栅极电极及经形成与该等侧壁间隔体邻接的源极/漏极区。
12.根据权利要求8所述的方法，更包括在执行该硅化步骤之前，移除该掩模层及该经回蚀刻的有机平坦化层。
13.根据权利要求12所述的方法，其中，回蚀刻该有机平坦化层、移除该保护帽盖层、移除该经回蚀刻的有机平坦化层及该掩模层的步骤都在单一处理室中执行而不从该单一处理室移出该半导体基板。
14.根据权利要求8所述的方法，其中，形成该掩模层包括形成光阻涂层于该经回蚀刻的有机平坦化层、该第一结构及该半导体设备上，以及图案化该光阻涂层，以暴露该第一结构。
15.根据权利要求8所述的方法，其中，该半导体设备为包含第二栅极电极及防止该第二栅极电极在该硅化步骤期间硅化的第二帽盖层的晶体管。
16.根据权利要求8所述的方法，其中，该半导体设备为电阻器设备。
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