CN101123252A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置及其制造方法。目的在于：提供一种在同一基板上根据需要分别使用介电常数不同的多种栅极绝缘膜的半导体装置的结构、及实现该结构的简单制造方法。在基板(1)的活性区域(1a)上，隔着高介电常数栅极绝缘膜(4)形成有栅极电极(7A)。在基板(1)的活性区域(1b)上，隔着栅极氧化膜(6)形成有栅极电极(7B)。在栅极电极(7A)及(7B)各自的侧面形成有同一结构的绝缘性侧壁隔离物(8A)及(8B)。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置的结构及其制造方法，特别涉及装载有具有各种厚度的栅极绝缘膜的金属绝缘体半导体场效应晶体管(MISFET：Metal Insulator Semiconductor Field Effect Transistor)的半导体装置及其制造方法。
背景技术
近年来，随着半导体集成电路装置的高集成化、高性能化及高速化的发展，正在对金属绝缘体半导体场效应晶体管(以下，称为金属绝缘体半导体晶体管)的栅极绝缘膜进行缩放比例(scaling)。但由于当栅极绝缘膜的厚度薄到某种程度时，因直接隧道效应(direct tunneling)所引起的漏电流会飞跃性增大，结果造成不能无视芯片所消耗的电力，故而在为现有的栅极绝缘膜的氧化膜中，薄膜化正接近于极限。于是，使用了介电常数为以往的栅极氧化膜的3倍以上的HfO2和HfSiON等那样的高介电常数绝缘膜的栅极绝缘膜就备受瞩目。
但是，除了逻辑电路以外，还将存储器单元、模拟电路或I/O电路等混合装载在同一芯片上的半导体装置中，在一个芯片内使用了多种电源电压。例如，将相对较低的电源电压用在配置逻辑电路等的区域中(以下，称为核心(Core)区域)，将相对较高的电源电压用在配置I/O电路等的区域中(以下，称为I/O区域)。
为了将高介电常数栅极绝缘膜用在这样的混合装载型半导体装置中，例如，提出了图14(a)～图14(d)所示的工序。这里，形成在核心区域中的金属绝缘体半导体晶体管和形成在I/O区域中的金属绝缘体半导体晶体管的导电型彼此相同。
首先，如图14(a)所示，在基板101上形成浅沟槽隔离(STI：ShallowTrench Isolation)102，将核心区域的活性区域101a和I/O区域的活性区域101b划分开，然后，在基板101上形成较厚的栅极氧化膜103。
其次，如图14(b)所示，以覆盖I/O区域的抗蚀剂图案104为掩模，对较厚的栅极氧化膜103进行蚀刻，来除去核心区域的活性区域101a上的较厚的栅极氧化膜103。
其次，如图14(c)所示，在包括露出核心区域的活性区域101a上、及覆盖I/O区域的活性区域101b的较厚的栅极氧化膜103上的基板101上形成高介电常数绝缘膜105之后，如图14(d)所示，在高介电常数绝缘膜105上沉积栅极电极材料膜106。接着，在各活性区域101a及101b上使栅极电极材料膜106图案化，形成各金属绝缘体半导体晶体管的栅极电极，省略图示。
【专利文献1】日本特开2004-128316号公报
一般在混合装载型半导体装置中，希望将高介电常数栅极绝缘膜用在低电源电压中，但并不一定要将高介电常数栅极绝缘膜用在高电源电压中，相反，因所施加的高电压会使高介电常数栅极绝缘膜的可靠性劣化等理由，有时并不希望使用高介电常数栅极绝缘膜。
而在图14(a)～图14(d)所示的现有例子中，由于不仅将高介电常数绝缘膜105用在形成在为低电源电压的核心区域的金属绝缘体半导体晶体管的栅极绝缘膜中，而且将其用在形成在为高电源电压的I/O区域的金属绝缘体半导体晶体管的栅极绝缘膜中，因此不能对应那样的情况。即，产生了在I/O区域中形成的金属绝缘体半导体晶体管的栅极绝缘膜的可靠性劣化这样的问题。
并且，在上述现有例子中，是以这样的内容为前提的：将相同高介电常数绝缘膜105用作构成逻辑电路的N型金属绝缘体半导体晶体管及P型金属绝缘体半导体晶体管的栅极绝缘膜，且将在栅极氧化膜103上形成有相同高介电常数绝缘膜105的叠层结构用作构成I/O电路的N型金属绝缘体半导体晶体管及P型金属绝缘体半导体晶体管的栅极绝缘膜。但由于可靠性和栅极泄漏(gate leak)特性等的不同，有时在N型金属绝缘体半导体晶体管及P型金属绝缘体半导体晶体管中对是否使用高介电常数栅极绝缘膜的必要性不同。
针对于此，在专利文献1中公开了在高电源电压的金属绝缘体半导体晶体管和低电源电压的金属绝缘体半导体晶体管中分别使用介电常数不同的栅极绝缘膜的技术，在该现有技术中，必要要对各电压的金属绝缘体半导体晶体管分别进行栅极电极形成工序和侧壁隔离物形成工序，存在有使制造方法变得复杂的问题。
发明内容
如上所鉴，本发明的目的在于：提供一种根据需要在同一基板上分别使用介电常数不同的多种栅极绝缘膜的半导体装置的结构、及实现该结构的简单制造方法。
为了达到上述目的，本案发明人想到了在形成在基板上的一区域中的介电常数相对较高的栅极绝缘膜上形成掩模层，利用该掩模层，在基板上的其它区域中选择性地形成介电常数相对较低的栅极绝缘膜。这里，既可以在形成栅极电极之前除去上述掩模层，也可以让上述掩模层作为栅极绝缘膜的一部分残存下来。使用上述发明，能够用简单的制造方法实现根据需要在同一基板上分别使用介电常数不同的多种栅极绝缘膜的半导体装置的结构。并且，使用上述发明，能够用同一工序进行在多种栅极绝缘膜上形成栅极电极的工序，并且，能够用同一工序进行形成覆盖该各栅极电极的侧面的侧壁隔离物的工序。
具体地说，本发明所涉及的半导体装置，包括第一金属绝缘体半导体晶体管和第二金属绝缘体半导体晶体管。上述第一金属绝缘体半导体晶体管包括第一栅极绝缘膜和第一栅极电极，该第一栅极绝缘膜形成在基板的第一活性区域上，该第一栅极电极形成在上述第一栅极绝缘膜上。上述第二金属绝缘体半导体晶体管包括第二栅极绝缘膜和第二栅极电极，该第二栅极绝缘膜形成在上述基板的第二活性区域上，介电常数低于上述第一栅极绝缘膜，该第二栅极电极形成在上述第二栅极绝缘膜上。在上述第一栅极电极及上述第二栅极电极各自的侧面上形成有同一结构的绝缘性侧壁隔离物。
另外，在本发明中，各绝缘性侧壁隔离物具有同一结构的意思是指各绝缘性侧壁隔离物是用相同绝缘膜(单层或多层)、相同工序形成的。
在本发明的半导体装置中，也可以是，上述第一栅极绝缘膜的厚度与上述第二栅极绝缘膜的厚度相等或者小于上述第二栅极绝缘膜的厚度。
在本发明的半导体装置中，也可以是，上述第一金属绝缘体半导体晶体管和上述第二金属绝缘体半导体晶体管的导电型相同。上述第一金属绝缘体半导体晶体管的动作电压低于上述第二金属绝缘体半导体晶体管的动作电压。
在本发明的半导体装置中，也可以是，上述第一栅极绝缘膜的厚度大于上述第二栅极绝缘膜的厚度。
在本发明的半导体装置中，也可以是，上述第一金属绝缘体半导体晶体管为N型金属绝缘体半导体晶体管，上述第二金属绝缘体半导体晶体管为P型金属绝缘体半导体晶体管。
在本发明的半导体装置中，也可以是，上述第一金属绝缘体半导体晶体管和上述第二金属绝缘体半导体晶体管的导电型相同，上述第一金属绝缘体半导体晶体管的动作电压与上述第二金属绝缘体半导体晶体管的动作电压相同，上述第一金属绝缘体半导体晶体管的阈值电压高于上述第二金属绝缘体半导体晶体管的阈值电压。
在本发明的半导体装置中，也可以是，上述第一栅极绝缘膜包括高介电常数绝缘膜。此时，既可以在上述高介电常数绝缘膜上形成有氮化硅膜，或者也可以将上述高介电常数绝缘膜的上部氮化。或者，也可以在上述高介电常数绝缘膜下形成有缓冲绝缘膜。
在本发明的半导体装置中，也可以是，上述第二栅极绝缘膜为二氧化硅膜或者氮氧化硅膜。
在本发明的半导体装置中，也可以是，上述第一栅极电极为全硅化物电极，上述第二栅极电极为全硅化物电极或者包含多晶硅电极。
在本发明的半导体装置中，也可以是，上述第一栅极电极及上述第二栅极电极分别为金属栅极电极。
在本发明的半导体装置中，也可以是，上述第一栅极电极为金属栅极电极，上述第二栅极电极包括与上述第二栅极绝缘膜接触的多晶硅电极。
在本发明的半导体装置中，也可以是，上述第一栅极电极包括与上述第一栅极绝缘膜接触的金属栅极电极，上述第二栅极电极包括与上述第二栅极绝缘膜接触的多晶硅电极。此时，也可以是，该半导体装置还包括第三金属绝缘体半导体晶体管；上述第三金属绝缘体半导体晶体管包括第三栅极绝缘膜和第三栅极电极，该第三栅极绝缘膜形成在上述基板的第三活性区域上，由与上述第一栅极绝缘膜相同的绝缘膜构成，该第三栅极电极形成在上述第三栅极绝缘膜上；上述第三栅极电极包括与上述第三栅极绝缘膜接触的其它金属栅极电极；在上述第三栅极电极的侧面上也形成有上述同一结构的绝缘性侧壁隔离物。
在本发明的半导体装置中，也可以是，该半导体装置还包括第三金属绝缘体半导体晶体管；上述第三金属绝缘体半导体晶体管包括第三栅极绝缘膜和第三栅极电极，该第三栅极绝缘膜形成在上述基板的第三活性区域上，介电常数低于上述第一栅极绝缘膜，该第三栅极电极形成在上述第三栅极绝缘膜上；在上述第三栅极电极的侧面上也形成有上述同一结构的绝缘性侧壁隔离物。
本发明所涉及的半导体装置的制造方法为制造包括第一金属绝缘体半导体晶体管和第二金属绝缘体半导体晶体管的半导体装置的制造方法，该第一金属绝缘体半导体晶体管具有第一栅极绝缘膜及第一栅极电极，该第二金属绝缘体半导体晶体管具有第二栅极绝缘膜及第二栅极电极。该半导体装置的制造方法，包括：工序a，在基板的第一活性区域上形成上述第一栅极绝缘膜；工序b，在上述基板的第二活性区域上形成介电常数低于上述第一栅极绝缘膜的上述第二栅极绝缘膜；工序c，在上述第一栅极绝缘膜上形成上述第一栅极电极；工序d，在上述第二栅极绝缘膜上形成上述第二栅极电极；以及工序e，在上述第一栅极电极及上述第二栅极电极各自的侧面上形成同一结构的绝缘性侧壁隔离物。
在本发明的半导体装置的制造方法中，也可以是，上述第一栅极绝缘膜的厚度与上述第二栅极绝缘膜的厚度相等或者小于上述第二栅极绝缘膜的厚度。
在本发明的半导体装置的制造方法中，也可以是，上述第一金属绝缘体半导体晶体管和上述第二金属绝缘体半导体晶体管的导电型相同；上述第一金属绝缘体半导体晶体管的动作电压低于上述第二金属绝缘体半导体晶体管的动作电压。
在本发明的半导体装置的制造方法中，也可以是，上述第一栅极绝缘膜的厚度大于上述第二栅极绝缘膜的厚度。
在本发明的半导体装置的制造方法中，也可以是，上述第一金属绝缘体半导体晶体管为N型金属绝缘体半导体晶体管；上述第二金属绝缘体半导体晶体管为P型金属绝缘体半导体晶体管。
在本发明的半导体装置的制造方法中，也可以是，上述第一金属绝缘体半导体晶体管和上述第二金属绝缘体半导体晶体管的导电型相同；上述第一金属绝缘体半导体晶体管的动作电压与上述第二金属绝缘体半导体晶体管的动作电压相同；上述第一金属绝缘体半导体晶体管的阈值电压高于上述第二金属绝缘体半导体晶体管的阈值电压。
在本发明的半导体装置的制造方法中，也可以是，上述工序a包括在上述第一活性区域上形成高介电常数绝缘膜之后，在上述高介电常数绝缘膜上形成氮化硅膜的工序；上述工序b包括在上述工序a之后，以上述氮化硅膜为掩模，氧化上述基板，来在上述第二活性区域上形成上述第二栅极绝缘膜的工序。此时，也可以是，在上述工序b之后且上述工序c之前，包括将上述氮化硅膜除去的工序。或者，也可以是，上述工序a包括在形成上述高介电常数绝缘膜之前，在上述第一活性区域上形成缓冲绝缘膜的工序。
在本发明的半导体装置的制造方法中，也可以是，上述工序a包括在上述第一活性区域上形成高介电常数绝缘膜之后，将上述高介电常数绝缘膜的上部氮化来形成氮化层的工序；上述工序b包括在上述工序a之后，以上述氮化层为掩模，氧化上述基板，来在上述第二活性区域上形成上述第二栅极绝缘膜的工序。此时，也可以是，在上述工序b之后且上述工序c之前，包括将上述氮化层除去的工序。或者，也可以是，上述工序a包括在形成上述高介电常数绝缘膜之前，在上述第一活性区域上形成缓冲绝缘膜的工序。
在本发明的半导体装置的制造方法中，也可以是，上述第二栅极绝缘膜为二氧化硅膜或者氮氧化硅膜。
在本发明的半导体装置的制造方法中，也可以是，上述第一栅极电极及上述第二栅极电极分别由多晶硅构成；还包括在上述工序c之后，至少使上述第一栅极电极全硅化物化的工序。
在本发明的半导体装置的制造方法中，也可以是，上述第一栅极电极及上述第二栅极电极分别为金属栅极电极。
在本发明的半导体装置的制造方法中，也可以是，在上述工序c中，形成虚拟栅极电极来代替上述第一栅极电极；还包括在上述工序e之后，除去上述虚拟栅极电极，在由此形成的凹部中形成作为上述第一栅极电极的金属栅极电极的工序f。此时，也可以是，上述第二栅极电极由硅含有膜构成；还包括在上述工序e与上述工序f之间，形成覆盖上述虚拟栅极电极的保护膜，以该保护膜为掩模，使上述第二栅极电极的表面部分硅化物化的工序；在上述工序f中，将上述保护膜与上述虚拟栅极电极同时除去。
在本发明的半导体装置的制造方法中，也可以是，在上述工序c及上述工序d中，先在上述第一栅极绝缘膜上形成金属膜，然后，在上述金属膜上及上述第二栅极绝缘膜上形成多晶硅膜，之后，在上述第一栅极绝缘膜上使上述金属膜及上述多晶硅膜图案化，形成上述第一栅极电极，在上述第二栅极绝缘膜上使上述多晶硅膜图案化，形成上述第二栅极电极。
在本发明的半导体装置的制造方法中，也可以是，上述半导体装置还包括具有第三栅极绝缘膜及第三栅极电极的第三金属绝缘体半导体晶体管；在上述工序a中，在上述基板的第三活性区域上形成由与上述第一栅极绝缘膜相同的绝缘膜构成的上述第三栅极绝缘膜；在上述工序c及上述工序d中，先在上述第一栅极绝缘膜上形成第一金属膜，再在上述第三栅极绝缘膜上形成第二金属膜，然后，在上述第一金属膜上、上述第二金属膜上及上述第二栅极绝缘膜上形成多晶硅膜，之后，在上述第一栅极绝缘膜上使上述第一金属膜及上述多晶硅膜图案化，形成上述第一栅极电极，在上述第二栅极绝缘膜上使上述多晶硅膜图案化，形成上述第二栅极电极，在上述第三栅极绝缘膜上使上述第二金属膜及上述多晶硅膜图案化，形成上述第三栅极电极；在上述工序e中，在上述第三栅极电极的侧面上也形成有上述同一结构的绝缘性侧壁隔离物。
在本发明的半导体装置的制造方法中，也可以是，上述半导体装置还包括具有第三栅极绝缘膜及第三栅极电极的第三金属绝缘体半导体晶体管；且包括在上述工序c及上述工序d之前，在上述基板的第三活性区域上形成介电常数低于上述第一栅极绝缘膜的上述第三栅极绝缘膜的工序g；且包括在上述工序g与上述工序e之间，在上述第三栅极绝缘膜上形成上述第三栅极电极的工序h；在上述工序e中，在上述第三栅极电极的侧面上也形成有上述同一结构的绝缘性侧壁隔离物。
(发明的效果)
使用本发明，能够用简单的制造方法实现根据各自的膜特性在同一基板上分别使用介电常数不同的多种栅极绝缘膜的半导体装置的结构。因此，能够以高水平提高芯片的性能和可靠性。
附图的简单说明
图1(a)～图1(f)为表示本发明的第一实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图2(a)～图2(g)为表示本发明的第一实施例的变形例所涉及的半导体装置的制造方法的各工序的剖面图。
图3(a)及图3(b)为本发明的第二实施例所涉及的半导体装置的栅极长度方向及栅极宽度方向各自的剖面图。
图4为本发明的第三实施例所涉及的半导体装置的剖面图。
图5(a)～图5(f)为表示本发明的第四实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图6(a)～图6(c)为表示本发明的第五实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图7(a)～图7(d)为表示本发明的第五实施例的变形例所涉及的半导体装置的制造方法的各工序的剖面图。
图8(a)～图8(d)为表示本发明的第五实施例的变形例所涉及的半导体装置的制造方法的各工序的剖面图。
图9(a)～图9(d)为表示本发明的第六实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图10(a)～图10(f)为表示本发明的第七实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图11(a)～图11(d)为表示本发明的第七实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图12(a)～图12(e)为表示本发明的第八实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图13(a)及图13(b)为表示本发明的第八实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图14(a)～图14(d)为表示现有半导体装置的制造方法的各工序的剖面图。
(符号的说明)
1-基板；1a、1b、1c-活性区域；2-元件隔离区域；4-高介电常数栅极绝缘膜；4A-高介电常数绝缘膜；5-氮化膜；6-栅极氧化膜；7-栅极电极材料膜；7A、7B、7C-栅极电极；8A、8B、8C-绝缘性侧壁隔离物；9A-延伸区域；9B-轻掺杂漏极(LDD)区域(第七实施例中的延伸区域)；9C-LDD区域；10A、10B、10C-源极·漏极区域；11(11A、11B)-保护膜；12-硅化物层；12A、12B-栅极上硅化物层；12a、12b-源极·漏极上硅化物层；13-层间绝缘膜；14-全硅化(FUSI)栅极电极；15-栅极电极形成用槽；16-金属栅极电极；16A-金属膜；17-保护膜；18-栅极氧化膜；21-第一栅极电极材料膜；21A-金属栅极电极；22-第二栅极电极材料膜；22A、22B-多晶硅电极；31-第一栅极电极材料膜；31A-金属栅极电极；32-第二栅极电极材料膜；32B-金属栅极电极；33-第三栅极电极材料膜；33A、33B、33C-多晶硅电极。
具体实施方式
(第一实施例)
以下，以将本实施例的结构适用于N型金属绝缘体半导体晶体管的情况为例，参照附图对本发明的第一实施例所涉及的半导体装置及其制造方法加以说明。
图1(a)～图1(f)为表示本实施例所涉及的半导体装置的制造方法的各工序的剖面图。另外，在本实施例中，核心区域的意思是指形成构成逻辑电路等的电源电压相对较低的N型金属绝缘体半导体晶体管的区域，I/O区域的意思是指形成构成I/O电路等的电源电压相对较高的N型金属绝缘体半导体晶体管的区域。
首先，如图1(a)所示，例如，在具有硅区域等的半导体区域的一导电型基板(半导体基板)1上形成例如由浅沟槽隔离(STI)构成的元件隔离区域2，将核心区域与I/O区域划分开，然后，分别形成P型阱、P型穿通阻止物(punch-through stopper)及P型沟道区域，省略图示。这样一来，基板1中的被元件隔离区域2所围绕的区域就成了核心区域的活性区域1a及I/O区域的活性区域1b。P型阱的注入条件例如是注入离子为B(硼)、注入能量为300keV、注入杂质量为1×1013cm-2，P型穿通阻止物的注入条件例如是注入离子为B、注入能量为150keV、注入杂质量为1×1013cm-2，P型沟道区域的注入条件例如是注入离子为B、注入能量为20keV、注入杂质量为3×1012cm-2。
然后，在形成覆盖I/O区域的抗蚀剂图案(省略图示)之后，以该抗蚀剂图案为掩模，以注入离子为B、注入能量为20keV、注入杂质量为5×1012cm-2的条件，仅对核心区域的活性区域1a中的P型沟道区域进行离子注入，接着，将抗蚀剂图案除去。因此，核心区域的活性区域1a中的P型沟道区域的杂质浓度高于I/O区域的活性区域1b中的P型沟道区域的杂质浓度。
其次，如图1(a)所示，在基板1上形成例如由厚度为0.5nm的氧化硅膜构成的缓冲绝缘膜(省略图示)之后，在该缓冲绝缘膜上形成例如由厚度为4nm的HfSiON膜(氧化膜换算膜厚为1nm)构成的栅极绝缘膜(以下，称为高介电常数栅极绝缘膜)4，接着，在高介电常数栅极绝缘膜4上沉积例如厚度为2nm的氮化膜(SiN膜)5。另外，在下述说明中，高介电常数栅极绝缘膜4为包括缓冲绝缘膜的膜。
其次，在形成覆盖核心区域的抗蚀剂图案(省略图示)之后，以该抗蚀剂图案为掩模，如图1(b)所示，对氮化膜5及高介电常数栅极绝缘膜4依次进行蚀刻，除去I/O区域中的活性区域1b上的氮化膜5及高介电常数栅极绝缘膜4，然后，除去上述抗蚀剂图案。
其次，如图1(c)所示，以设置在核心区域中的氮化膜5为掩模，选择性地氧化I/O区域的活性区域1b的表面，来在活性区域1b上形成例如厚度为8nm的栅极氧化膜6。之后，如图1(d)所示，选择性地除去核心区域的氮化膜5，让高介电常数栅极绝缘膜4露出。
其次，如图1(e)所示，在高介电常数栅极绝缘膜4上及栅极氧化膜6上沉积例如厚度为100nm的栅极电极材料膜7。
其次，在栅极电极材料膜7上形成覆盖栅极电极形成区域的抗蚀剂图案(省略图示)之后，以该抗蚀剂图案为掩模，依次对栅极电极材料膜7、高介电常数栅极绝缘膜4及栅极氧化膜6进行蚀刻。如图1(f)所示，来在核心区域的活性区域1a上隔着高介电常数栅极绝缘膜4形成栅极电极7A，同时，在I/O区域的活性区域1b上隔着栅极氧化膜6形成栅极电极7B。接着，在核心区域的活性区域1a中的栅极电极7A的两侧形成N型延伸区域9A，并且，在N型延伸区域9A的下方形成P型袋(pocket)区域(省略图示)。在I/O区域的活性区域1b中的栅极电极7B的两侧形成N型LDD(lightly doped drain)区域9B。
其次，在栅极电极7A及7B各自的侧面上形成由相同绝缘膜构成的绝缘性侧壁隔离物8A及8B之后，以各栅极电极7A及7B、和各侧壁隔离物8A及8B为掩模，对核心区域的活性区域1a及I/O区域的活性区域1b进行N型杂质的离子注入。然后，例如，在1050℃左右的温度下进行突发式快速热退火(Spike RTA(Rapid thermal Annealing))，使所注入的杂质活性化。来在核心区域的活性区域1a中的从栅极电极7A来看位于绝缘性侧壁隔离物8A的两侧形成N型源极·漏极区域10A，并且，在I/O区域的活性区域1b中的从栅极电极7B来看位于绝缘性侧壁隔离物8B的两侧形成N型源极·漏极区域10B。即，在本实施例中，形成在核心区域的活性区域1a上的金属绝缘体半导体晶体管、和形成在I/O区域的活性区域1b上的金属绝缘体半导体晶体管的导电型相同，都为N型金属绝缘体半导体晶体管。
在用上述工序所形成的本实施例的半导体装置中，将高介电常数栅极绝缘膜4用作形成在使用相对较低的电源电压的核心区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜，而将栅极氧化膜6用作形成在使用相对较高的电源电压的I/O区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜。故而，在本实施例中，形成在使用相对较高的电源电压的I/O区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜为不含高介电常数绝缘膜的结构。因此，能够在形成在I/O区域中的N型金属绝缘体半导体晶体管中，回避将高电压施加在形成在高介电常数栅极绝缘膜上的栅极电极上时所产生的可靠性下降的问题。
即，使用第一实施例，能够用简单的制造方法实现根据膜特性在同一基板1上分别使用介电常数不同的多种栅极绝缘膜的半导体装置的结构。故而，能够以高水平提高芯片的性能和可靠性。并且，能够用同一工序进行在多种栅极绝缘膜上形成栅极电极的工序，同时，能够用同一工序进行形成覆盖该各栅极电极7A及7B的侧面上的绝缘性侧壁隔离物8A及8B的工序。即，在各栅极电极7A及7B的侧面上形成同一结构的绝缘性侧壁隔离物8A及8B。
另外，在本实施例中，将高介电常数栅极绝缘膜4的厚度设定得小于栅极氧化膜6的厚度，也可以代替它，使高介电常数栅极绝缘膜4的厚度与栅极氧化膜6的厚度相等。
在本实施例中，将HfSiON膜用作了高介电常数栅极绝缘膜4，也可以代替它，使用HfO2、ZrO2、TiO2或者Ta2O5等其它高介电常数绝缘膜。
在本实施例中，在高介电常数栅极绝缘膜4上形成了氮化膜5，也可以代替它，即使将高介电常数栅极绝缘膜4的上部氮化，形成氮化层，也能够获得与本实施例同样的效果。
在本实施例中，最好在基板1与高介电常数栅极绝缘膜4之间插入例如由氧化硅膜构成的缓冲绝缘膜。这样做，能够使基板1与高介电常数栅极绝缘膜4之间的界面保持正常。
在本实施例中，在I/O区域的活性区域1b上形成了栅极氧化膜6，也可以代替它，例如，形成由SiON膜构成的栅极绝缘膜。
在本实施例中，栅极电极7A及7B也可以是例如由对应的阱的相反导电型的多晶硅膜构成的多晶硅电极。此时，也可以将该多晶硅电极的上部硅化物化。或者，栅极电极7A及7B也可以是全硅化物栅极电极或金属栅极电极。或者，栅极电极7A也可以是全硅化物电极，栅极电极7B也可以包含多晶硅电极。即，栅极电极7A及7B各自的构成材料可以不同。
在本实施例中，也可以通过形成氮化膜5或栅极氧化膜6用的热处理来氮化高介电常数栅极绝缘膜4的上部。并且，为了进一步氮化高介电常数栅极绝缘膜4的上部，也可以在除去氮化膜5之前及除去氮化膜5之后的至少之一中进行使用了氮化环境的氮化处理。
在本实施例中，使绝缘性侧壁隔离物8A及8B的结构为一层结构，也可以代替它，使用例如将氧化膜(SiO2膜)和氮化膜组合在一起而成的两层结构或3层结构。
在本实施例中，以在核心区域及I/O区域中分别形成N型金属绝缘体半导体晶体管的情况作为了例子，也可以代替它，形成P型金属绝缘体半导体晶体管或互补型金属氧化物半导体(CMOS：complementary metal-oxide semiconductor)晶体管。
(第一实施例的变形例)
以下，以将本变形例的结构适用于N型金属绝缘体半导体晶体管的情况为例，参照附图对本发明的第一实施例的变形例所涉及的半导体装置及其制造方法加以说明。
图2(a)～图2(g)为表示本变形例所涉及的半导体装置的制造方法的各工序的剖面图。另外，在图2(a)～图2(g)中，由于对与图1(a)～图1(f)所示的第一实施例相同的构成要素标注同一符号，因此不再进行重复说明。并且，在本变形例中，核心区域的意思是指形成构成逻辑电路等的电源电压相对较低的N型金属绝缘体半导体晶体管的区域，I/O区域的意思是指形成构成I/O电路等的电源电压相对较高的N型金属绝缘体半导体晶体管的区域。
本变形例与第一实施例的不同之处主要在于：如图2(a)～图2(g)所示，让栅极绝缘膜的一部分作为成为核心区域的栅极绝缘膜的高介电常数绝缘膜4A(相当于第一实施例的高介电常数栅极绝缘膜4)上的氮化膜5残存下来。
具体地说，首先，与第一实施例的图1(a)～图1(c)所示的工序一样，如图2(a)～图2(c)所示，在核心区域的活性区域1a上形成高介电常数绝缘膜4A及氮化膜5的叠层结构，并且，在I/O区域的活性区域1b上形成栅极氧化膜6的单层结构。
其次，如图2(d)所示，与第一实施例不同，在让核心区域的活性区域1a上的氮化膜5残存下来的情况下，在氮化膜5上及栅极氧化膜6上沉积例如由厚度为100nm的多晶硅膜构成的栅极电极材料膜7。
接着，在栅极电极材料膜7上形成覆盖栅极电极形成区域的抗蚀剂图案(省略图示)之后，以该抗蚀剂图案为掩模，依次对栅极电极材料膜7、氮化膜5、高介电常数绝缘膜4A及栅极氧化膜6进行蚀刻。如图2(e)所示，来在核心区域的活性区域1a上隔着高介电常数绝缘膜4A及氮化膜5的叠层结构所构成的栅极绝缘膜形成栅极电极7A，并且，在I/O区域的活性区域1b上隔着栅极氧化膜6形成栅极电极7B。接着，在核心区域的活性区域1a中的栅极电极7A的两侧形成N型延伸区域9A，并且，在N型延伸区域9A的下方形成P型袋区域(省略图示)。而在I/O区域的活性区域1b中的栅极电极7B的两侧形成N型LDD区域9B。
其次，在栅极电极7A及7B各自的侧面上形成由相同绝缘膜构成的绝缘性侧壁隔离物8A及8B之后，以各栅极电极7A及7B、和各侧壁隔离物8A及8B为掩模，对核心区域的活性区域1a及I/O区域的活性区域1b进行N型杂质的离子注入。然后，例如，在1050℃左右的温度下进行突发式快速热退火(Spike RTA)，使所注入的杂质活性化。来在核心区域的活性区域1a中的从栅极电极7A来看位于绝缘性侧壁隔离物8A的两侧，形成N型源极·漏极区域10A，并且，在I/O区域的活性区域1b中的从栅极电极7B来看位于绝缘性侧壁隔离物8B的两侧，形成N型源极·漏极区域10B。
接着，在包括栅极电极7A及7B上的基板1上沉积例如由厚度为10nm的镍(Ni)膜构成的金属膜之后，进行RTA。如图2(f)所示，来在栅极电极7A及7B上形成栅极上硅化物层12A及12B，并且在源极·漏极区域10A及10B上形成源极·漏极上硅化物层12a及12b。其次，将残存在基板1上的未反应的金属膜除去。
接着，如图2(g)所示，在包括栅极电极7A及7B上的整个基板1上沉积例如厚度为400nm的层间绝缘膜13之后，通过例如化学机械研磨法(CMP：chemical mechanical polishing)让层间绝缘膜13的表面平坦化。
在用上述工序形成的本变形例的半导体装置中，将高介电常数绝缘膜4A及氮化膜5的叠层结构用作形成在使用相对较低的电源电压的核心区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜。而将单层结构的栅极氧化膜6用作形成在使用相对较高的电源电压的I/O区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜。因此，在本变形例中，形成在使用相对较高的电源电压的I/O区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜为不含高介电常数绝缘膜的结构。从而，能够在形成在I/O区域中的N型金属绝缘体半导体晶体管中，回避将高电压施加在形成在高介电常数绝缘膜上的栅极电极上时所产生的可靠性下降的问题。
即，使用本变形例，能够获得与第一实施例一样的效果。并且，能够在形成在核心区域的N型金属绝缘体半导体晶体管中，通过将高介电常数绝缘膜4A及氮化膜5的叠层结构用作栅极绝缘膜来将介电常数的降低抑制在最低限度，同时，防止漏电流特性和可靠性的下降，也就是说，能够通过将氮化膜5插入高介电常数绝缘膜4A与栅极电极7A之间来将介电常数的降低抑制在最低限度，同时，防止漏电流特性和可靠性的下降。
另外，在本变形例中，将由高介电常数绝缘膜4A及氮化膜5的叠层结构所构成的栅极绝缘膜的合计厚度设定为小于栅极氧化膜6的厚度，也可以代替它，将由高介电常数绝缘膜4A及氮化膜5的叠层结构所构成的栅极绝缘膜的合计厚度设定为与栅极氧化膜6的厚度相等。
在本变形例中，将HfSiON膜用作了高介电常数绝缘膜4A，也可以代替它，使用HfO2、ZrO2、TiO2或者Ta2O5等其它高介电常数绝缘膜。
在本变形例中，在高介电常数绝缘膜4A上形成了氮化膜5，也可以代替它，即使将高介电常数绝缘膜4A的上部氮化，形成氮化层，也能够获得与本实施例一样的效果。
在本变形例中，最好在基板1与高介电常数绝缘膜4A之间插入例如由氧化硅膜构成的缓冲绝缘膜。这样做，能够使基板1与高介电常数绝缘膜4A之间的界面保持正常。
在本变形例中，在I/O区域上形成了栅极氧化膜6，也可以代替它，例如，形成由SiON膜构成的栅极绝缘膜。
在本变形例中，栅极电极7A及7B也可以是例如由对应的阱的相反导电型的多晶硅膜所构成的多晶硅电极。此时，也可以不使该多晶硅电极的上部硅化物化。或者，栅极电极7A及7B也可以是全硅化物栅极电极或金属栅极电极。或者，栅极电极7A也可以是全硅化物电极，栅极电极7B也可以包括多晶硅电极。即，栅极电极7A及7B各自的构成材料也可以不同。
在本变形例中，也可以通过形成氮化膜5或栅极氧化膜6用的热处理来使高介电常数绝缘膜4A的上部氮化。
在本变形例中，使绝缘性侧壁隔离物8A及8B的结构为一层结构，也可以代替它，使用例如将氧化膜和氮化膜组合在一起而成的两层结构或3层结构。
在本变形例中，以在核心区域及I/O区域中分别形成N型金属绝缘体半导体晶体管的情况作为了例子，也可以代替它，形成P型金属绝缘体半导体晶体管或互补型金属氧化物半导体晶体管。
(第二实施例)
以下，参照附图对本发明的第二实施例所涉及的半导体装置及其制造方法加以说明。
图3(a)为本实施例所涉及的半导体装置的栅极长度方向的剖面图，图3(b)为本实施例所涉及的半导体装置的栅极宽度方向的剖面图及其部分放大图。另外，由于在图3(a)及图3(b)中，对与图1(a)～图1(f)所示的第一实施例或图2(a)～图2(g)所示的第一实施例的变形例相同的构成要素标注同一符号，因此不再进行重复说明。在本实施例中，Nch区域为形成N型金属绝缘体半导体晶体管的区域，Pch区域为形成P型金属绝缘体半导体晶体管的区域。
在图2(a)～图2(g)所示的第一实施例的变形例中，将高介电常数绝缘膜4A和氮化膜5的叠层结构用作形成在使用相对较低的电源电压的核心区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜，将单层结构的栅极氧化膜6用作形成在使用相对较高的电源电压的I/O区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜。
而在本实施例中，如图3(a)及图3(b)所示，将高介电常数绝缘膜4A和氮化膜5的叠层结构用作形成在Nch区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜，将单层结构的栅极氧化膜6用作形成在Pch区域中的P型金属绝缘体半导体晶体管的栅极绝缘膜。
另外，在本实施例中，N型金属绝缘体半导体晶体管的栅极绝缘膜的厚度大于P型金属绝缘体半导体晶体管的栅极绝缘膜的厚度。具体地说，高介电常数绝缘膜4A是例如厚度为4nm的HfSiON膜(氧化膜换算膜厚为1nm)。氮化膜5的厚度为例如2nm，栅极氧化膜6的厚度为例如1.5nm。
并且，在本实施例中，如图3(b)所示，N型金属绝缘体半导体晶体管的栅极电极7A和P型金属绝缘体半导体晶体管的栅极电极7B在栅极宽度方向上的Nch区域与Pch区域的边界(元件隔离区域2上)上连接。这里，当由高介电常数绝缘膜4A和氮化膜5的叠层结构构成的N型金属绝缘体半导体晶体管的栅极绝缘膜、与由单层结构的栅极氧化膜6构成的P型金属绝缘体半导体晶体管的栅极绝缘膜接触时，有时由高介电常数绝缘膜4A和氮化膜5构成的栅极绝缘膜的侧面形状会产生变化。具体地说，如果在形成栅极氧化膜6用的栅极氧化工序中，使用例如超过1000度那样的高温氧化条件时，如图3(b)(尤其是将Nch区域和Pch区域的边界附近放大的放大图)所示，有时高介电常数绝缘膜4A的侧面也会被氧化，使栅极氧化膜6部分性地形成在Nch区域中。
除了上述不同之处之外，本实施例的半导体装置的制造方法与图2(a)～图2(g)所示的第一实施例的变形例基本上相同。
在本实施例的半导体装置中，由于将高介电常数绝缘膜4A用作因电子成为载流子而使栅极漏电流较易流动的N型金属绝缘体半导体晶体管的栅极绝缘膜，因此能够抑制栅极漏电流。对于因空穴(hole)成为载流子而使栅极漏电流不易流动的P型金属绝缘体半导体晶体管的栅极绝缘膜使用栅极氧化膜6，来对应薄膜化。因此，能够防止因将高介电常数绝缘膜用作P型金属绝缘体半导体晶体管的栅极绝缘膜而引起的栅极绝缘膜的劣化(NBTI：Negative Bias Temperature Instability)现象。
即，使用第二实施例，能够通过简单的制造方法来实现根据膜特性在同一基板上分别使用介电常数不同的多种栅极绝缘膜的半导体装置的结构。因此，能够用高水平来提高芯片的性能和可靠性。并且，能够用同一工序进行在多种栅极绝缘膜上形成栅极电极的工序，同时，能够用同一工序进行形成覆盖该各栅极电极7A及7B的侧面的绝缘性侧壁隔离物8A及8B的工序。这里，在各栅极电极7A及7B的侧面形成同一结构的绝缘性侧壁隔离物8A及8B。
并且，使用第二实施例，能够通过在N型金属绝缘体半导体晶体管中，将氮化膜5插入高介电常数绝缘膜4A与栅极电极7A之间来将介电常数的降低抑制在最低限度，同时，防止漏电流特性和可靠性的下降。
另外，在本实施例中，在高介电常数绝缘膜4A上形成了氮化膜5，也可以代替它，即使将高介电常数绝缘膜4A的上部氮化，形成氮化层，也能够获得与本实施例一样的效果。
在本实施例中，让高介电常数绝缘膜4A上的氮化膜5作为N型金属绝缘体半导体晶体管的栅极绝缘膜的一部分残存了下来，也可以代替它，在形成栅极氧化膜6之后且形成栅极电极7A之前，除去氮化膜5。
在本实施例中，将HfSiON膜用作了高介电常数绝缘膜4A，也可以代替它，使用HfO2、ZrO2、TiO2或者Ta2O5等其它高介电常数绝缘膜。
在本实施例中，最好将例如由氧化硅膜构成的缓冲绝缘膜插入基板1与高介电常数绝缘膜4A之间。这样一来，能够使基板1与高介电常数绝缘膜4A之间的界面保持正常。
在本实施例中，将栅极氧化膜6形成为P型金属绝缘体半导体晶体管的栅极绝缘膜，也可以代替它，例如，形成由SiON膜构成的栅极绝缘膜。
在本实施例中，栅极电极7A及7B也可以是例如由对应的阱的相反导电型的多晶硅膜构成的多晶硅电极。此时，也可以将该多晶硅电极的上部硅化物化。或者，栅极电极7A及7B也可以是全硅化物栅极电极或金属栅极电极。或者，栅极电极7A也可以是全硅化物电极，栅极电极7B也可以包括多晶硅电极。即，栅极电极7A及7B各自的构成材料也可以不同。
在本实施例中，也可以通过形成氮化膜5或栅极氧化膜6用的热处理来使高介电常数绝缘膜4A的上部氮化。
在本实施例中，使绝缘性侧壁隔离物8A及8B的结构为一层结构，也可以代替它，使用例如将氧化膜和氮化膜组合在一起而成的两层结构或3层结构。
在本实施例中，将高介电常数绝缘膜4A及氮化膜5的叠层结构用作形成在Nch区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜，将栅极氧化膜6用作形成在Pch区域中的P型金属绝缘体半导体晶体管的栅极绝缘膜。但是，也可以代替它，将高介电常数绝缘膜4A及氮化膜5的叠层结构用作P型金属绝缘体半导体晶体管的栅极绝缘膜，将栅极氧化膜6用作N型金属绝缘体半导体晶体管的栅极绝缘膜。
(第三实施例)
以下，以将本实施例的结构适用于N型金属绝缘体半导体晶体管的情况为例，参照附图对本发明的第三实施例所涉及的半导体装置及其制造方法加以说明。
图4为本实施例所涉及的半导体装置的剖面图。另外，在图4中，由于对与图1(a)～图1(f)所示的第一实施例或图2(a)～图2(g)所示的第一实施例的变形例相同的构成要素标注同一符号，因此不再进行重复说明。在本实施例中，Hvt区域为形成阈值电压相对较高的N型金属绝缘体半导体晶体管的区域，Lvt区域为形成阈值电压相对较低的N型金属绝缘体半导体晶体管的区域。
在图2(a)～图2(g)所示的第一实施例的变形例中，将高介电常数绝缘膜4A及氮化膜5的叠层结构用作形成在使用相对较低的电源电压的核心区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜，将栅极氧化膜6用作形成在使用相对较高的电源电压的I/O区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜。
而在本实施例中，如图4所示，将高介电常数绝缘膜4A及氮化膜5的叠层结构用作形成在Hvt区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜，将单层结构的栅极氧化膜6用作形成在Lvt区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜。
另外，形成在Hvt区域中的N型金属绝缘体半导体晶体管的动作电压与形成在Lvt区域中的N型金属绝缘体半导体晶体管的动作电压相同，形成在Hvt区域中的N型金属绝缘体半导体晶体管的阈值电压高于形成在Lvt区域中的N型金属绝缘体半导体晶体管的阈值电压。
在本实施例中，形成在Hvt区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜的厚度大于形成在Lvt区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜的厚度。具体地说，高介电常数绝缘膜4A是例如厚度为4nm的HfSiON膜(氧化膜换算膜厚为1nm)。氮化膜5的厚度为例如2nm，栅极氧化膜6的厚度为例如1.5nm。
除了上述不同之处之外，本实施例的半导体装置的制造方法与图2(a)～图2(g)所示的第一实施例的变形例基本上相同。
不过，一般在将高介电常数绝缘膜用作栅极绝缘膜时，有时会产生费米能级弯曲现象(Fermi level peening)(栅极电极的功函数被固定在禁带中间值(mid gap)附近)，那时，阈值电压Vt会停留在高值状态下。于是，在本实施例中，将因高介电常数绝缘膜产生费米能级弯曲现象的区域设为Hvt区域，在Lvt区域(也就是，需要低Vt化的区域)中使用不产生费米能级弯曲现象的栅极氧化膜。
即，使用第三实施例，能够通过简单的制造方法来实现根据膜特性在同一基板1上分别使用介电常数不同的多种栅极绝缘膜的半导体装置的结构。因此，例如，能够以高水平提高芯片速度等芯片性能、和提高漏电流特性及可靠性。并且，能够用同一工序进行在多种栅极绝缘膜上形成栅极电极的工序，同时，能够用同一工序进行形成覆盖该各栅极电极7A及7B的侧面的绝缘性侧壁隔离物8A及8B的工序。这里，在各栅极电极7A及7B的侧面形成同一结构的绝缘性侧壁隔离物8A及8B。
使用第三实施例，能够通过在形成在Hvt区域的N型金属绝缘体半导体晶体管中，将氮化膜5插入高介电常数绝缘膜4A与栅极电极7A之间来将介电常数的降低抑制在最低限度，同时，防止漏电流特性和可靠性的下降。
另外，在本实施例中，在高介电常数绝缘膜4A上形成了氮化膜5，也可以代替它，即使将高介电常数绝缘膜4A的上部氮化，形成氮化层，也能够获得与本实施例一样的效果。
在本实施例中，让高介电常数绝缘膜4A上的氮化膜5作为形成在Hvt区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜的一部分残存了下来，也可以代替它，在形成栅极氧化膜6之后且形成栅极电极7A之前，除去氮化膜5。
在本实施例中，将HfSiON膜用作了高介电常数绝缘膜4A，也可以代替它，使用HfO2、ZrO2、TiO2或者Ta2O5等其它高介电常数绝缘膜。
在本实施例中，最好将例如由氧化硅膜构成的缓冲绝缘膜插入基板1与高介电常数绝缘膜4A之间。这样一来，能够使基板1与高介电常数绝缘膜4A之间的界面保持正常。
在本实施例中，将栅极氧化膜6形成为形成在Lvt区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜，也可以代替它，例如，形成由SiON膜构成的栅极绝缘膜。
在本实施例中，栅极电极7A及7B也可以是例如由对应的阱的相反导电型的多晶硅膜构成的多晶硅电极。此时，也可以将该多晶硅电极的上部硅化物化。或者，栅极电极7A及7B也可以是全硅化物栅极电极或金属栅极电极。或者，栅极电极7A也可以是全硅化物电极，栅极电极7B也可以包括多晶硅电极。即，栅极电极7A及7B各自的构成材料也可以不同。
在本实施例中，也可以通过形成氮化膜5或栅极氧化膜6用的热处理来使高介电常数绝缘膜4A的上部氮化。
在本实施例中，使绝缘性侧壁隔离物8A及8B的结构为一层结构，也可以代替它，使用例如将氧化膜和氮化膜组合在一起而成的两层结构或3层结构。
在本实施例中，以在Hvt区域及Lvt区域中分别形成N型金属绝缘体半导体晶体管的情况作为了例子，也可以代替它，形成P型金属绝缘体半导体晶体管或互补型金属氧化物半导体晶体管。
(第四实施例)
以下，以将本实施例的结构适用于N型金属绝缘体半导体晶体管的情况为例，参照附图对本发明的第四实施例所涉及的半导体装置及其制造方法加以说明。
图5(a)～图5(f)为表示本实施例所涉及的半导体装置的制造方法的各工序的剖面图。另外，由于在图5(a)～图5(f)中，对与图1(a)～图1(f)所示的第一实施例相同的构成要素标注同一符号，因此不再进行重复说明。并且，在本实施例中，核心区域的意思是指形成构成逻辑电路等的电源电压相对较低的N型金属绝缘体半导体晶体管的区域，I/O区域的意思是指形成构成I/O电路等的电源电压相对较高的N型金属绝缘体半导体晶体管的区域。
首先，与第一实施例的变形例中的图2(a)～图2(c)所示的工序一样，如图5(a)所示，在核心区域的活性区域1a上形成由高介电常数绝缘膜4A及氮化膜5的叠层结构构成的栅极绝缘膜，并且，在I/O区域的活性区域1b上形成由栅极氧化膜6的单层结构构成的栅极绝缘膜。其次，在让氮化膜5残存在核心区域中的情况下，在氮化膜5上及栅极氧化膜6上沉积例如厚度为100nm的栅极电极材料膜7。接着，在栅极电极材料膜7上形成例如由厚度为10nm的氧化硅膜构成的保护膜11。
其次，在保护膜11上形成覆盖栅极电极形成区域的抗蚀剂图案(省略图示)之后，以该抗蚀剂图案为掩模，依次对保护膜11、栅极电极材料膜7、氮化膜5、高介电常数绝缘膜4A及栅极氧化膜6进行蚀刻。如图5(b)所示，来在核心区域的活性区域1a上隔着由高介电常数绝缘膜4A及氮化膜5的叠层结构所构成的栅极绝缘膜形成栅极电极7A及保护膜11A，并且，在I/O区域的活性区域1b上隔着栅极氧化膜6形成栅极电极7B及保护膜11B。之后，利用覆盖核心区域的抗蚀剂图案(省略图示)，以注入离子为P、注入能量为30keV、注入杂质量为1×1013cm-2的条件，对I/O区域的活性区域1b进行离子注入。来在I/O区域的活性区域1b中的栅极电极7B的两侧形成N型LDD区域9B。接着，利用覆盖I/O区域的抗蚀剂图案(省略图示)，以注入离子为As、注入能量为2keV、注入杂质量为1×1015cm-2的条件，和注入离子为B、注入能量为10keV、注入杂质量为3×1013cm-2的条件依次对核心区域的活性区域1a进行离子注入。来在核心区域的活性区域1a中的栅极电极7A的两侧形成N型延伸区域9A及P型袋区域(省略图示)。
其次，在包含栅极电极7A及7B上的基板1上沉积例如由厚度为50nm的SiN膜构成的绝缘膜之后，对该绝缘膜进行回蚀，如图5(c)所示，来在栅极电极7A及7B各自的侧面形成绝缘性侧壁隔离物8A及8B。然后，以各栅极电极7A及7B、和各侧壁隔离物8A及8B为掩模，以注入离子为As、注入能量为10keV、注入杂质量为3×1015cm-2的条件对核心区域的活性区域1a及I/O区域的活性区域1b进行离子注入，接着，例如，在1050℃左右的温度下进行突发式快速热退火(Spike RTA)，来在核心区域的活性区域1a中的从栅极电极7A来看位于绝缘性侧壁隔离物8A的两侧，形成N型源极·漏极区域10A，并且，在I/O区域的活性区域1b中的从栅极电极7B来看位于绝缘性侧壁隔离物8B的两侧，形成N型源极·漏极区域10B。
其次，如图5(d)所示，在除去I/O区域中的栅极电极7B上的保护膜11B之后，在包含栅极电极7A及7B上的基板1上沉积例如由厚度为10nm的镍(Ni)膜构成的金属膜，然后，进行RTA。来在源极·漏极区域10A及10B上、以及I/O区域的栅极电极7B上形成硅化物层12。此时，由于核心区域的栅极电极7A被保护膜11A覆盖着，因此在栅极电极7A上没有形成硅化物层。接着，将残存在基板1上的未反应的金属膜除去。
另外，在本实施例中，以形成在栅极电极7B上的硅化物层12的上表面低于绝缘性侧壁隔离物8B的上端的方式来设定保护膜11及硅化物层12各自的厚度。因此，即使在栅极电极7B上形成了硅化物层12之后，在栅极电极7B上也残存有被绝缘性侧壁隔离物8B围绕的凹部。
其次，如图5(e)所示，在包括栅极电极7A及7B上的基板1上沉积例如厚度为400nm的层间绝缘膜13之后，再利用例如CMP法，切削层间绝缘膜13，直到核心区域的栅极电极7A上的保护膜11A露出为止，接着，利用蚀刻法选择性地除去栅极电极7A上的保护膜11A。此时，层间绝缘膜13部分性地残存在I/O区域的栅极电极7B上的被绝缘性侧壁隔离物8B围绕的凹部内。
其次，在包括栅极电极7A及7B上的基板1上沉积例如由厚度为100nm的镍(Ni)膜构成的金属膜之后，进行RTA。如图5(f)所示，来使构成核心区域的栅极电极7A的多晶硅膜完全硅化物化，形成全硅化物(FUSI)栅极电极14。此时，由于构成栅极电极7B的多晶硅膜的上方被层间绝缘膜13覆盖着，因此没有被硅化物化，结果是残存有由多晶硅构成的栅极电极7B。然后，将形成在该硅化物层12上的层间绝缘膜13除去，直到栅极电极7B上的硅化物层12露出为止。
在由上述工序形成的本实施例的半导体装置中，将高介电常数绝缘膜4A及氮化膜5的叠层结构用作形成在核心区域中的电源电压相对较低的N型金属绝缘体半导体晶体管的栅极绝缘膜。而将单层结构的栅极氧化膜6用作形成在I/O区域上的电源电压相对较高的N型金属绝缘体半导体晶体管的栅极绝缘膜。从而，能够防止将高电压施加在形成在高介电常数绝缘膜上的栅极电极上时所产生的可靠性下降的现象。
即，通过本实施例能够获得与第一实施例一样的效果。并且，在形成在核心区域的N型金属绝缘体半导体晶体管中，能够通过将氮化膜5插入高介电常数绝缘膜4A与全硅化物(FUSI)栅极电极14之间来将介电常数的降低抑制在最低限度，同时，防止漏电流特性和可靠性的下降。而且，利用本实施例，能够通过较简单的制造方法实现将全硅化物(FUSI)栅极电极14用作核心区域的栅极电极的结构。
另外，在本实施例中，将高介电常数绝缘膜4A及氮化膜5的叠层结构的合计厚度设定为小于栅极氧化膜6的厚度，也可以代替它，将高介电常数绝缘膜4A及氮化膜5的叠层结构的合计厚度设定为与栅极氧化膜6的厚度相等。
在本实施例中，在高介电常数绝缘膜4A上形成了氮化膜5，也可以代替它，即使将高介电常数绝缘膜4A的上部氮化，形成氮化层，也能够获得与本实施例一样的效果。
在本实施例中，让高介电常数绝缘膜4A上的氮化膜5作为形成在核心区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜的一部分残存了下来，也可以代替它，在形成栅极氧化膜6之后且形成栅极电极7A之前，除去氮化膜5。
在本实施例中，将HfSiON膜用作了高介电常数绝缘膜4A，也可以代替它，使用HfO2、ZrO2、TiO2或者Ta2O5等其它高介电常数绝缘膜。
在本实施例中，最好将例如由氧化硅膜构成的缓冲绝缘膜插入基板1与高介电常数绝缘膜4A之间。这样一来，能够使基板1与高介电常数绝缘膜4A之间的界面保持正常。
在本实施例中，将栅极氧化膜6形成在了I/O区域中，也可以代替它，例如，形成由SiON膜构成的栅极绝缘膜。
在本实施例中，仅使核心区域的栅极电极全硅化物(FUSI)化，也可以在此之外，使I/O区域的栅极电极也全硅化物化。
在本实施例中，使I/O区域的栅极电极7B的上部硅化物化，也可以代替它，不使栅极电极7B的上部硅化物化。
在本实施例中，也可以通过形成氮化膜5或栅极氧化膜6用的热处理来使高介电常数绝缘膜4A的上部氮化。
在本实施例中，使绝缘性侧壁隔离物8A及8B的结构为一层结构，也可以代替它，使用将例如氧化膜和氮化膜组合在一起而成的两层结构或3层结构。
在本实施例中，以在核心区域及I/O区域中分别形成N型金属绝缘体半导体晶体管的情况作为了例子，也可以代替它，形成P型金属绝缘体半导体晶体管或互补型金属氧化物半导体(CMOS)晶体管。
在本实施例中，以第一实施例(准确地说，是其变形例)的半导体装置及其制造方法为对象，在高介电常数绝缘膜4A上设置了全硅化物(FUSI)栅极电极，也可以代替它，以第二或第三实施例的半导体装置及其制造方法为对象，在高介电常数绝缘膜4A上设置全硅化物(FUSI)栅极电极。
(第五实施例)
以下，以将本实施例的结构适用于N型金属绝缘体半导体晶体管的情况为例，参照附图对本发明的第五实施例所涉及的半导体装置及其制造方法加以说明。
图6(a)～图6(c)为表示本实施例所涉及的半导体装置的制造方法的各工序的剖面图。另外，由于在图6(a)～图6(c)中，对与图1(a)～图1(f)或图2(a)～图2(g)所示的第一实施例或其变形例相同的构成要素标注同一符号，因此不再进行重复说明。在本实施例中，核心区域的意思是指形成构成逻辑电路等的电源电压相对较低的N型金属绝缘体半导体晶体管的区域，I/O区域的意思是指形成构成I/O电路等的电源电压相对较高的N型金属绝缘体半导体晶体管的区域。
在本实施例中，首先，进行第一实施例的变形例的图2(a)～图2(g)所示的各工序。然后，如图6(a)所示，在层间绝缘膜13上形成在核心区域具有开口且覆盖I/O区域的抗蚀剂图案(省略图示)之后，以该抗蚀剂图案为蚀刻掩模，通过蚀刻除去层间绝缘膜13直到核心区域的栅极上硅化物层12A露出为止。接着，通过蚀刻依次除去露出核心区域的栅极上硅化物层12A及栅极电极7A，形成栅极电极形成用槽15。使氮化膜5在栅极电极形成用槽15内露出。
其次，如图6(b)所示，在包括栅极电极形成用槽15的内部的整个基板1上形成例如厚度为150nm的金属膜(例如，最好是由TaN等那样的功函数比4eV多的金属构成的膜)16A。接着，通过用CMP法对栅极电极形成用槽15的外侧的金属膜16A进行研磨，将其除去，来形成由埋入栅极电极形成用槽15内的金属膜16A构成的金属栅极电极16，如图6(c)所示。此时，用CMP法对栅极上硅化物层12B上的层间绝缘膜13及金属膜16A进行研磨，将其除去，来使I/O区域的栅极上硅化物层12B的上表面露出。
通过上述工序，即使将本发明适用于镶嵌(damascene)栅极(置换(replacement)栅极)过程中，也能够通过较简单的制造方法来实现与第一实施例或其变形例一样效果的半导体装置。
另外，在本实施例中，与第一实施例的变形例一样，将由高介电常数绝缘膜4A及氮化膜5的叠层结构构成的栅极绝缘膜的合计厚度设定为小于栅极氧化膜6的厚度，也可以代替它，将由高介电常数绝缘膜4A及氮化膜5的叠层结构构成的栅极绝缘膜的合计厚度设定为与栅极氧化膜6的厚度相等。
在本实施例中，与第一实施例的变形例一样，将HfSiON膜用作了高介电常数绝缘膜4A，也可以代替它，使用HfO2、ZrO2、TiO2或者Ta2O5等其它高介电常数绝缘膜。
在本实施例中，与第一实施例的变形例一样，在高介电常数绝缘膜4A上形成了氮化膜5，也可以代替它，即使将高介电常数绝缘膜4A的上部氮化，形成氮化层，也能够获得与本实施例一样的效果。
在本实施例中，让高介电常数绝缘膜4A上的氮化膜5作为形成在核心区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜的一部分残存了下来，也可以代替它，在形成栅极氧化膜6之后且形成栅极电极7A之前，除去氮化膜5。
在本实施例中，最好将例如由氧化硅膜构成的缓冲绝缘膜插入基板1与高介电常数绝缘膜4A之间。这样一来，能够使基板1与高介电常数绝缘膜4A之间的界面保持正常。
在本实施例中，与第一实施例的变形例一样，将栅极氧化膜6形成在了I/O区域上，也可以代替它，例如，形成由SiON膜构成的栅极绝缘膜。
在本实施例中，也可以通过形成氮化膜5或栅极氧化膜6用的热处理来使高介电常数绝缘膜4A的上部氮化。
在本实施例中，与第一实施例的变形例一样，使绝缘性侧壁隔离物8A及8B的结构为一层结构，也可以代替它，使用例如将氧化膜和氮化膜组合在一起而成的两层结构或3层结构。
在本实施例中，以在核心区域及I/O区域中分别形成N型金属绝缘体半导体晶体管的情况作为了例子，也可以代替它，形成P型金属绝缘体半导体晶体管或互补型金属氧化物半导体(CMOS)晶体管。在形成P型金属绝缘体半导体晶体管时，最好使金属栅极电极16的材料为例如TaAlN等那样的功函数在5eV前后的材料。
在本实施例中，以具有核心区域及I/O区域的半导体装置为对象，也可以代替它，以具有Nch区域及Pch区域的半导体装置、或具有Hvt区域及Lvt区域的半导体装置为对象，在同一基板上使用介电常数不同的多种栅极绝缘膜。
(第五实施例的变形例)
以下，以将本变形例的结构适用于N型金属绝缘体半导体晶体管的情况为例，参照附图对本发明的第五实施例的变形例所涉及的半导体装置及其制造方法加以说明。
图7(a)～图7(d)及图8(a)～图8(d)为表示本变形例所涉及的半导体装置的制造方法的各工序的剖面图。另外，由于在图7(a)～图7(d)及图8(a)～图8(d)中，对与图1(a)～图1(f)或图2(a)～图2(g)所示的第一实施例或其变形例、或者图6(a)～图6(c)所示的第五实施例相同的构成要素标注同一符号，因此不再进行重复说明。在本变形例中，核心区域的意思是指形成构成逻辑电路等的电源电压相对较低的N型金属绝缘体半导体晶体管的区域，I/O区域的意思是指形成构成I/O电路等的电源电压相对较高的N型金属绝缘体半导体晶体管的区域。
在本变形例中，首先，通过进行第一实施例的变形例的图2(a)～图2(e)所示的各工序，来获得与图2(e)所示的结构相同的图7(a)所示的结构。
其次，如图7(b)所示，在形成适用于无图示的模拟区域等的非硅化物区域形成用的保护膜的同时，在核心区域的栅极电极7A上形成例如厚度为20nm左右的保护膜17。这里，将对层间绝缘膜13及绝缘性侧壁隔离物8A及8B具有蚀刻选择性的绝缘膜用作保护膜17。
然后，在包括栅极电极7A及7B上的整个基板1上沉积例如由厚度为10nm的镍(Ni)膜构成的金属膜之后，进行快速热退回。如图7(c)所示，来在栅极电极7B上形成栅极上硅化物层12B，并且，在源极·漏极区域10A及10B上形成源极·漏极上硅化物层12a及12b。此时，由于栅极电极7A上被保护膜17覆盖着，因此没有形成硅化物层。其次，将残存在基板1上的未反应的金属膜除去。
接着，如图7(d)所示，在包括栅极电极7A及7B上的整个基板1上沉积例如厚度为400nm的层间绝缘膜13之后，例如，通过化学机械研磨法(CMP)使层间绝缘膜13的表面平坦化，直到栅极电极7A上的保护膜17露出为止。这里，由于保护膜17发挥CMP的阻止物的作用，因此提高了对CMP进行控制的能力。
然后，如图8(a)所示，通过蚀刻依次除去露出核心区域的保护膜17及其下侧的栅极电极7A，形成栅极电极形成用槽15。来使氮化膜5露出栅极电极形成用槽15内。
其次，如图8(b)所示，在包括栅极电极形成用槽15的内部的整个基板1上形成例如厚度为170nm的金属膜(例如，最好是由TaN等那样的功函数为比4eV多的金属构成的膜)16A。之后，通过CMP法对栅极电极形成用槽15的外侧的金属膜16A进行研磨，将其除去，来形成由埋入栅极电极形成用槽15内的金属膜16A构成的金属栅极电极16，如图8(c)所示。
其次，如图8(d)所示，通过CMP法对栅极上硅化物层12B上的层间绝缘膜13及金属栅极电极16的上部(在保护膜17的除去之处所形成的部分)进行研磨，将其除去，来使I/O区域的栅极上硅化物层12B的上表面露出。
通过上述工序，即使将本案发明适用于镶嵌栅极(置换栅极)过程中，也能够通过较简单的制造方法来实现与第一实施例或其变形例一样效果的半导体装置。
并且，使用本变形例，与第五实施例相比，能够获得下述效果。即，在第五实施例中，如图6(a)所示，在形成栅极电极形成用槽15时，必须要在层间绝缘膜13上形成在核心区域具有开口且覆盖I/O区域的抗蚀剂图案(省略图示)。而在本变形例中，在不需要非硅化物栅极电极时，也就是说，在使金属栅极电极以外的所有栅极电极硅化物化时，能够通过在形成适用于模拟区域等的非硅化物区域形成用的保护膜的工序中，在核心区域的栅极电极7A上形成例如厚度为20nm左右的保护膜17，来在不进行掩模工序的情况下，除去保护膜17及其下侧的栅极电极7A，形成栅极电极形成用槽15。即，能够在不追加新工序的情况下，形成栅极电极形成用槽15。
另外，在本变形例中，与第一实施例的变形例一样，将由高介电常数绝缘膜4A及氮化膜5的叠层结构构成的栅极绝缘膜的合计厚度设定为小于栅极氧化膜6的厚度，也可以代替它，将由高介电常数绝缘膜4A及氮化膜5的叠层结构构成的栅极绝缘膜的合计厚度设定为与栅极氧化膜6的厚度相等。
在本变形例中，与第一实施例的变形例一样，将HfSiON膜用作了高介电常数绝缘膜4A，也可以代替它，使用HfO2、ZrO2、TiO2或者Ta2O5等其它高介电常数绝缘膜。
在本变形例中，与第一实施例的变形例一样，在高介电常数绝缘膜4A上形成了氮化膜5，也可以代替它，即使将高介电常数绝缘膜4A的上部氮化，形成氮化层，也能够获得与本变形例一样的效果。
在本变形例中，让高介电常数绝缘膜4A上的氮化膜5作为形成在核心区域的N型金属绝缘体半导体晶体管的栅极绝缘膜的一部分残存了下来，也可以代替它，在形成栅极氧化膜6之后且形成栅极电极7A之前，除去氮化膜5。
在本变形例中，最好将例如由氧化硅膜构成的缓冲绝缘膜插入基板1与高介电常数绝缘膜4A之间。这样一来，能够使基板1与高介电常数绝缘膜4A之间的界面保持正常。
在本变形例中，与第一实施例的变形例一样，将栅极氧化膜6形成在了I/O区域上，也可以代替它，例如，形成由SiON膜构成的栅极绝缘膜。
在本变形例中，也可以通过形成氮化膜5或栅极氧化膜6用的热处理来使高介电常数绝缘膜4A的上部氮化。
在本变形例中，与第一实施例的变形例一样，使绝缘性侧壁隔离物8A及8B的结构为一层结构，也可以代替它，使用例如将氧化膜和氮化膜组合在一起而成的两层结构或3层结构。
在本变形例中，以在核心区域及I/O区域中分别形成N型金属绝缘体半导体晶体管的情况作为了例子，也可以代替它，形成P型金属绝缘体半导体晶体管或互补型金属氧化物半导体(CMOS)晶体管。在形成P型金属绝缘体半导体晶体管时，最好使金属栅极电极16的材料为例如TaAlN等那样的功函数在5eV前后的材料。
在本变形例中，在图8(d)所示的工序中除去了金属栅极电极16的上部(在保护膜17的除去之处所形成的部分)，也可以将该工序省略。即，也可以使金属栅极电极16的形状继续保持锤形。
在本变形例中，以具有核心区域及I/O区域的半导体装置为对象，也可以代替它，以具有Nch区域及Pch区域的半导体装置、或具有Hvt区域及Lvt区域的半导体装置为对象，在同一基板上使用介电常数不同的多种栅极绝缘膜。
(第六实施例)
以下，以将本实施例的结构适用于N型金属绝缘体半导体晶体管的情况为例，参照附图对本发明的第六实施例所涉及的半导体装置及其制造方法加以说明。
图9(a)～图9(d)为表示本实施例所涉及的半导体装置的制造方法的各工序的剖面图。另外，在本实施例中，核心区域的意思是指形成构成逻辑电路等的电源电压相对较低的N型金属绝缘体半导体晶体管的区域，I/O区域的意思是指形成构成I/O电路等的电源电压相对较高的N型金属绝缘体半导体晶体管的区域。
在本实施例中，首先，进行第一实施例的图1(a)～图1(c)所示的各工序。然后，与图9(a)所示，在整个基板1上形成例如由厚度为10nm的金属膜(例如，最好是由TaN等那样的功函数为比4eV多的金属构成的膜)构成的第一栅极电极材料膜21。其次，在形成覆盖核心区域的抗蚀剂图案(省略图示)之后，以该抗蚀剂图案为掩模，对第一栅极电极材料膜21进行例如通过SPM(Sulfuric acid-hydrogen Peroxide mixture)的湿蚀刻，除去I/O区域的第一栅极电极材料膜21，之后，除去上述抗蚀剂图案，如图9(b)所示。
其次，如图9(c)所示，在整个基板1上形成例如由厚度为90nm的多晶硅膜构成的第二栅极电极材料膜22。之后，在第二栅极电极材料膜22上形成覆盖栅极电极形成区域的抗蚀剂图案(省略图示)，接着，以该抗蚀剂图案为掩模，依次对第一栅极电极材料膜21、第二栅极电极材料膜22、高介电常数绝缘膜4A、氮化膜5及栅极氧化膜6进行蚀刻。如图9(d)所示，来在核心区域的活性区域1a上隔着由高介电常数绝缘膜4A及氮化膜5的叠层结构所构成的栅极绝缘膜，形成由第一栅极电极材料膜(金属栅极电极)21A及第二栅极电极材料膜(多晶硅电极)22A的叠层结构所构成的栅极电极，同时，在I/O区域的活性区域1b上隔着栅极氧化膜6形成由第二栅极电极材料膜(多晶硅电极)22B构成的栅极电极。接着，与第一实施例一样，形成N型延伸区域9A、P型袋区域(省略图示)、N型LDD区域9B、由相同绝缘膜构成的绝缘性侧壁隔离物8A及8B、N型源极·漏极区域10A及N型源极·漏极区域10B。即，在本实施例中，在核心区域的活性区域1a上形成的金属氧化物半导体晶体管、与在I/O区域的活性区域1b上形成的金属氧化物半导体晶体管的导电型相同，都为N型金属氧化物半导体晶体管。
利用上述工序，即使将本案发明适用于先加工栅极工艺(first gateprocess)中，也能够用较简单的制造方法来实现与第一实施例或其变形例一样效果的半导体装置。
另外，在本实施例中，与第一实施例的变形例一样，将由高介电常数绝缘膜4A及氮化膜5的叠层结构所构成的栅极绝缘膜的合计厚度设定为小于栅极氧化膜6的厚度，也可以代替它，将由高介电常数绝缘膜4A及氮化膜5的叠层结构所构成的栅极绝缘膜的合计厚度设定为与栅极氧化膜6的厚度相等。
在本实施例中，与第一实施例的变形例一样，将HfSiON膜用作了高介电常数绝缘膜4A，也可以代替它，使用HfO2、ZrO2、TiO2或者Ta2O5等其它高介电常数绝缘膜。
在本实施例中，与第一实施例的变形例一样，在高介电常数绝缘膜4A上形成了氮化膜5，也可以代替它，即使将高介电常数绝缘膜4A的上部氮化，形成氮化层，也能够获得与本实施例一样的效果。
在本实施例中，让高介电常数绝缘膜4A上的氮化膜5作为形成在核心区域中的N型金属绝缘体半导体晶体管的栅极绝缘膜的一部分残存了下来，也可以代替它，在形成栅极氧化膜6之后且形成第一栅极电极材料膜21之前，除去氮化膜5。
在本实施例中，最好在基板1与高介电常数绝缘膜4A之间插入例如由氧化硅膜构成的缓冲绝缘膜。这样做，能够使基板1与高介电常数绝缘膜4A之间的界面保持正常。
在本实施例中，与第一实施例一样，在I/O区域上形成了栅极氧化膜6，也可以代替它，例如，形成由SiON膜构成的栅极绝缘膜。
在本实施例中，也可以通过形成氮化膜5或栅极氧化膜6用的热处理来使高介电常数绝缘膜4A的上部氮化。
在本实施例中，与第一实施例一样，使绝缘性侧壁隔离物8A及8B的结构为一层结构，也可以代替它，使用例如将氧化膜和氮化膜组合在一起而成的两层结构或3层结构。
在本实施例中，以在核心区域及I/O区域中分别形成N型金属绝缘体半导体晶体管的情况作为了例子，也可以代替它，形成P型金属绝缘体半导体晶体管或互补型金属氧化物半导体(CMOS)晶体管。在形成P型金属绝缘体半导体晶体管时，最好使成为金属栅极电极16的第一栅极电极材料膜21的材料为例如TaAlN等那样的功函数在5eV前后的材料。
在本实施例中，以具有核心区域及I/O区域的半导体装置为对象，也可以代替它，以具有Nch区域及Pch区域的半导体装置、或具有Hvt区域及Lvt区域的半导体装置为对象，在同一基板上使用介电常数不同的多种栅极绝缘膜。
(第七实施例)
以下，参照附图对本发明的第七实施例所涉及的半导体装置及其制造方法加以说明。
图10(a)～图10(f)及图11(a)～图11(d)为表示本实施例所涉及的半导体装置的制造方法的各工序的剖面图。在本实施例中，核心区域的意思是指形成构成逻辑电路等的电源电压相对较低的N型金属绝缘体半导体晶体管的区域，I/O区域的意思是指形成构成I/O电路等的电源电压相对较高的N型金属绝缘体半导体晶体管的区域。并且，在本实施例中，Nch区域为形成N型金属绝缘体半导体晶体管的区域，Pch区域为形成P型金属绝缘体半导体晶体管的区域。
首先，如图10(a)所示，在具有例如硅区域等半导体区域的一导电型基板(半导体基板)1上形成例如由STI构成的元件隔离区域2，来划分核心(Nch)区域、核心(Pch)区域和I/O区域，然后，通过与第一实施例一样的方法，分别形成阱、穿通阻止物及沟道区域，省略图示。使基板1中的被元件隔离区域2围绕的区域成为核心(Nch)区域的活性区域1a、核心(Pch)区域的活性区域1b及I/O区域的活性区域1c。
其次，在基板1上形成例如由厚度为0.5nm的氧化硅膜构成的缓冲绝缘膜(省略图示)之后，在该缓冲绝缘膜上形成例如由厚度为4nm的HfSiON膜(氧化膜换算膜厚为1nm)构成的高介电常数绝缘膜4A，然后，在高介电常数绝缘膜4A上沉积例如厚度为2nm的氮化膜(SiN膜)5。
其次，如图10(b)所示，在形成覆盖核心(Nch)区域及核心(Pch)区域的抗蚀剂图案(省略图示)之后，以该抗蚀剂图案为掩模，依次对氮化膜5及高介电常数绝缘膜4A进行蚀刻，将I/O区域中的活性区域1c上的氮化膜5及高介电常数绝缘膜4A除去，让活性区域1c露出，之后，除去上述抗蚀剂图案。
其次，如图10(c)所示，以设置在核心(Nch)区域及核心(Pch)区域中的氮化膜5为掩模，选择性地氧化I/O区域的活性区域1c的表面，来在活性区域1c上形成例如厚度为8nm的栅极氧化膜6。
其次，如图10(d)所示，在整个基板1上形成例如由厚度为10nm的金属膜(例如，最好是由TaN等那样的功函数为比4eV多的金属构成的膜)构成的第一栅极电极材料膜31。接着，在形成覆盖核心(Nch)区域及I/O区域的抗蚀剂图案(省略图示)之后，以该抗蚀剂图案为掩模，对第一栅极电极材料膜31进行例如通过SPM的湿蚀刻，来除去核心(Pch)区域的第一栅极电极材料膜31，然后，除去上述抗蚀剂图案，如图10(e)所示。
其次，如图10(f)所示，在整个基板1上形成例如由厚度为15nm的金属膜(例如，TiN膜或MoAlN膜等)构成的第二栅极电极材料膜32之后，对第二栅极电极材料膜32进行例如CMP，来将比核心(Nch)区域及I/O区域的第一栅极电极材料膜31的上表面靠上侧的部分的第二栅极电极材料膜32除去。来使第二栅极电极材料膜32仅残存在核心(Pch)区域中，如图11(a)所示。
其次，在形成覆盖核心(Nch)区域及核心(Pch)区域的抗蚀剂图案(省略图示)之后，以该抗蚀剂图案为掩模，对第一栅极电极材料膜31，进行例如通过SPM的湿蚀刻，来除去I/O区域的第一栅极电极材料膜31，然后，除去上述抗蚀剂图案，如图11(b)所示。
其次，如图11(c)所示，在整个基板1上形成例如由厚度为90nm的多晶硅膜构成的第三栅极电极材料膜33。接着，在第三栅极电极材料膜33上形成覆盖栅极电极形成区域的抗蚀剂图案(省略图示)之后，以该抗蚀剂图案为掩模，依次对第一栅极电极材料膜31、第二栅极电极材料膜32、第三栅极电极材料膜33、高介电常数绝缘膜4A、氮化膜5及栅极氧化膜6进行蚀刻。如图11(d)所示，来在核心(Nch)区域的活性区域1a上隔着由高介电常数绝缘膜4A和氮化膜5的叠层结构所构成的栅极绝缘膜，形成由第一栅极电极材料膜(金属栅极电极)31A及第三栅极电极材料膜(多晶硅电极)33A的叠层结构所构成的栅极电极；在核心(Pch)区域的活性区域1b上隔着由高介电常数绝缘膜4A和氮化膜5的叠层结构所构成的栅极绝缘膜，形成由第二栅极电极材料膜(金属栅极电极)32B及第三栅极电极材料膜(多晶硅电极)33B的叠层结构所构成的栅极电极；在I/O区域的活性区域1c上隔着栅极氧化膜6，形成由第三栅极电极材料膜(多晶硅电极)33C所构成的栅极电极。接着，用与第一实施例一样的方法，形成N型延伸区域9A、P型袋区域(省略图示)、P型延伸区域9B、N型袋区域(省略图示)、N型LDD区域9C、由相同绝缘膜构成的绝缘性侧壁隔离物8A、8B及8C、N型源极·漏极区域10A、P型源极·漏极区域10B以及N型源极·漏极区域10C。
利用上述工序，即使将本案发明适用于先加工栅极工艺，也能够通过较简单的制造方法，实现与第一实施例或其变形例一样效果的半导体装置。
另外，在本实施例中，如图11(c)所示，在即将形成由多晶硅膜构成的第三栅极电极材料膜33的工序之前，除去I/O区域的第一栅极电极材料膜31，这是因为直到该工序为止，第一栅极电极材料膜31都被用作I/O区域的栅极氧化膜6的保护膜。但是，也可以如图10(e)所示，在除去核心(Pch)区域的第一栅极电极材料膜31的工序中，同时除去I/O区域的第一栅极电极材料膜31。
在本实施例中，与第一实施例的变形例一样，将由高介电常数绝缘膜4A及氮化膜5的叠层结构所构成的栅极绝缘膜的合计厚度设定为小于栅极氧化膜6的厚度，也可以代替它，将由高介电常数绝缘膜4A及氮化膜5的叠层结构所构成的栅极绝缘膜的合计厚度设定为与栅极氧化膜6的厚度相等。
在本实施例中，与第一实施例的变形例一样，将HfSiON膜用作了高介电常数绝缘膜4A，也可以代替它，使用HfO2、ZrO2、TiO2或者Ta2O5等其它高介电常数绝缘膜。
在本实施例中，与第一实施例的变形例一样，在高介电常数绝缘膜4A上形成了氮化膜5，也可以代替它，即使将高介电常数绝缘膜4A的上部氮化，形成氮化层，也能够获得与本实施例一样的效果。
在本实施例中，让高介电常数绝缘膜4A上的氮化膜5作为形成在核心(Nch)区域及核心(Pch)区域中的金属绝缘体半导体晶体管的栅极绝缘膜的一部分残存了下来，也可以代替它，在形成栅极氧化膜6之后且形成第一或第二栅极电极材料膜31或32之前，除去氮化膜5。
在本实施例中，最好在基板1与高介电常数绝缘膜4A之间插入例如由氧化硅膜构成的缓冲绝缘膜。这样做，能够使基板1与高介电常数绝缘膜4A之间的界面保持正常。
在本实施例中，与第一实施例一样，在I/O区域上形成了栅极氧化膜6，也可以代替它，例如，形成由SiON膜构成的栅极绝缘膜。
在本实施例中，也可以通过形成氮化膜5或栅极氧化膜6用的热处理来将高介电常数绝缘膜4A的上部氮化。
在本实施例中，与第一实施例一样，使绝缘性侧壁隔离物8A、8B及8C的结构为一层结构，也可以代替它，使用例如将氧化膜和氮化膜组合在一起而成的两层结构或3层结构。
在本实施例中，以在I/O区域中形成N型金属绝缘体半导体晶体管的情况作为了例子，也可以代替它，形成P型金属绝缘体半导体晶体管或互补型金属氧化物半导体(CMOS)晶体管。
在本实施例中，以具有包括核心区域及I/O区域的3个区域的半导体装置为对象，也可以代替它，以具有包括核心区域及I/O区域的4个以上的区域的半导体装置、具有包括Nch区域及Pch区域的3个以上的区域的半导体装置、或者具有包括Hvt区域及Lvt区域的3个以上的区域的半导体装置为对象，在同一基板上使用介电常数不同的多种栅极绝缘膜。
(第八实施例)
以下，以将本实施例的结构适用于N型金属绝缘体半导体晶体管的情况为例，参照附图对本发明的第八实施例所涉及的半导体装置及其制造方法加以说明。另外，在第一实施例的变形例中，对将本发明适用于双氧化物过程(dual oxide process)的情况加以了说明，在本实施例中，对将本发明适用于三氧化物过程(triple oxide process)的情况加以说明。
图12(a)～图12(e)及图13(a)、图13(b)为表示本实施例所涉及的半导体装置的制造方法的各工序的剖面图。另外，由于在图12(a)～图12(e)及图13(a)、图13(b)中，对与图1(a)～图1(f)或图2(a)～图2(g)所示的第一实施例或其变形例相同的构成要素标注同一符号，因此不再进行重复说明。在本实施例中，核心区域的意思是指形成构成逻辑电路等的电源电压相对较低的N型金属绝缘体半导体晶体管的区域，I/O区域(在本实施例中，为I/O区域A及I/O区域B这两个区域)的意思是指形成构成I/O电路等的电源电压相对较高的N型金属绝缘体半导体晶体管的区域。
首先，如图12(a)所示，在具有例如硅区域等半导体区域的一导电型基板(半导体基板)1上形成例如由浅沟槽隔离(STI)构成的元件隔离区域2，来将核心区域、I/O区域A和I/O区域B划分开，然后，分别形成P型阱、P型穿通阻止物及P型沟道，省略图示。这样一来，基板1中的被元件隔离区域2围绕的区域就成了核心区域的活性区域1a、I/O区域A的活性区域1b及I/O区域B的活性区域1c。另外，P型阱的注入条件例如是注入离子为B(硼)、注入能量为300keV、注入杂质量为1×1013cm-2，P型穿通阻止物的注入条件例如是注入离子为B、注入能量为150keV、注入杂质量为1×1013cm-2，P型沟道的注入条件例如是注入离子为B、注入能量为20keV、注入杂质量为3×1012cm-2。
然后，在形成覆盖核心区域和I/O区域A的抗蚀剂图案(省略图示)之后，以该抗蚀剂图案为掩模，以注入离子为B、注入能量为20keV、注入杂质量为2×1012cm-2的条件，仅对I/O区域B的活性区域1c中的P型沟道进行离子注入，接着，除去上述抗蚀剂图案。其次，在形成覆盖I/O区域A和I/O区域B的抗蚀剂图案(省略图示)之后，以该抗蚀剂图案为掩模，以注入离子为B、注入能量为20keV、注入杂质量为5×1012cm-2的条件，仅对核心区域的活性区域1a中的P型沟道进行离子注入，接着，除去上述抗蚀剂图案。
其次，在基板1上形成例如由厚度为0.5nm的氧化硅膜构成的缓冲绝缘膜(省略图示)之后，在该缓冲绝缘膜上形成例如由厚度为4nm的HfSiON膜(氧化膜换算膜厚为1nm)构成的高介电常数绝缘膜4A，接着，在高介电常数绝缘膜4A上沉积例如厚度为2nm的氮化膜(SiN膜)5。
其次，在形成覆盖核心区域的抗蚀剂图案(省略图示)之后，以该抗蚀剂图案为掩模，如图12(b)所示，对氮化膜5及高介电常数绝缘膜4A依次进行蚀刻，除去I/O区域A及I/O区域B的氮化膜5及高介电常数绝缘膜4A，让活性区域1b及1c露出，接着，除去上述抗蚀剂图案。
其次，如图12(c)所示，以核心区域的氮化膜5为掩模，对I/O区域A及I/O区域B的基板1的表面进行氧化，来在I/O区域A的活性区域1b上及I/O区域B的活性区域1c上形成例如厚度为7nm的栅极氧化膜6。
其次，如图12(d)所示，在形成覆盖核心区域及I/O区域A的抗蚀剂图案(省略图示)之后，以该抗蚀剂图案为掩模，对栅极氧化膜6进行蚀刻，除去I/O区域B的栅极氧化膜6，让活性区域1c露出，接着，除去上述抗蚀剂图案。
其次，如图12(e)所示，以核心区域的氮化膜5为掩模，对I/O区域B的基板1的表面进行氧化，来在I/O区域B的活性区域1c上形成例如厚度为3nm的栅极氧化膜18。此时，I/O区域A上的栅极氧化膜6在厚度方向上成长1nm左右，栅极氧化膜6的厚度成为8nm左右。
其次，如图13(a)所示，在让核心区域的氮化膜5残存下来的状态下，在氮化膜5上及栅极氧化膜6及18上沉积例如厚度为100nm的栅极电极材料膜7。
其次，在栅极电极材料膜7上形成覆盖栅极电极形成区域的抗蚀剂图案(省略图示)之后，以该抗蚀剂图案为掩模，对栅极电极材料膜7、氮化膜5、高介电常数绝缘膜4A、栅极氧化膜6及栅极氧化膜18依次进行蚀刻。如图13(b)所示，来在核心区域的活性区域1a上隔着由高介电常数绝缘膜4A及氮化膜5构成的栅极绝缘膜形成栅极电极7A，在I/O区域A的活性区域1b上隔着栅极氧化膜6形成栅极电极7B，在I/O区域B的活性区域1c上隔着栅极氧化膜18形成栅极电极7C。接着，在核心区域的活性区域1a中的栅极电极7A的两侧形成N型延伸区域9A，并且，在N型延伸区域9A的下方形成P型袋区域(省略图示)。而在I/O区域A的活性区域1b中的栅极电极7B的两侧形成N型LDD区域9B，并且，在I/O区域B的活性区域1c中的栅极电极7C的两侧形成N型LDD区域9C。
其次，在栅极电极7A、7B及7C各自的侧面上形成由相同绝缘膜构成的绝缘性侧壁隔离物8A、8B及8C。此时，高介电常数绝缘膜4A及氮化膜5可以残存在绝缘性侧壁隔离物8A的下侧，栅极氧化膜6可以残存在绝缘性侧壁隔离物8B的下侧，栅极氧化膜18可以残存在绝缘性侧壁隔离物8C的下侧。
其次，以各栅极电极7A、7B及7C、和各侧壁隔离物8A、8B及8C为掩模，对核心区域的活性区域1a、I/O区域A的活性区域1b及I/O区域B的活性区域1c进行N型杂质的离子注入。然后，例如，在1050℃左右的温度下进行突发式快速热退火(Spike RTA)，使所注入的杂质活性化。来在核心区域的活性区域1a中的从栅极电极7A来看位于绝缘性侧壁隔离物8A的两侧形成N型源极·漏极区域10A，在I/O区域A的活性区域1b中的从栅极电极7B来看位于绝缘性侧壁隔离物8B的两侧形成N型源极·漏极区域10B，在I/O区域B的活性区域1c中的从栅极电极7C来看位于绝缘性侧壁隔离物8C的两侧形成N型源极·漏极区域10C。即，在本实施例中，形成在核心区域的活性区域1a上的金属绝缘体半导体晶体管、形成在I/O区域A的活性区域1b上的金属绝缘体半导体晶体管及形成在I/O区域B的活性区域1c上的金属绝缘体半导体晶体管的导电型相同，都为N型金属绝缘体半导体晶体管。
在用上述工序所形成的本实施例的半导体装置中，将由高介电常数绝缘膜4A及氮化膜5构成的栅极绝缘膜用作形成在使用相对较低的电源电压(例如，1V左右)的核心区域中的金属绝缘体半导体晶体管的栅极绝缘膜，将栅极氧化膜6用作形成在使用相对较高的电源电压(例如，3V左右)的I/O区域A中的金属绝缘体半导体晶体管的栅极绝缘膜，将厚度薄于栅极氧化膜6的栅极氧化膜18用作形成在使用大致处于中间的电源电压(例如，2V左右)的I/O区域B中的金属绝缘体半导体晶体管的栅极绝缘膜。因此，在本实施例中，在使用相对较高的电源电压或大致处于中间的电源电压的I/O区域A或I/O区域B中形成的N型金属绝缘体半导体晶体管的栅极绝缘膜为不包含高介电常数绝缘膜的结构。因此，能够在形成在I/O区域A或I/O区域B的N型金属绝缘体半导体晶体管中，回避将高电压施加在形成在高介电常数绝缘膜上的栅极电极上时所产生的可靠性下降的问题。
即，使用本实施例，能够与第一实施例获得一样的效果。并且，能够在形成在核心区域的N型金属绝缘体半导体晶体管中，通过将高介电常数绝缘膜4A及氮化膜5的叠层结构用作栅极绝缘膜来将介电常数的降低抑制在最低限度，且防止漏电流特性和可靠性的下降，换句话说，能够通过将氮化膜5插入高介电常数绝缘膜4A与栅极电极7A之间来将介电常数的降低抑制在最低限度，且防止漏电流特性和可靠性的下降。
另外，在本实施例中，将由高介电常数绝缘膜4A及氮化膜5的叠层结构所构成的栅极绝缘膜的合计厚度设定为小于栅极氧化膜6的厚度，也可以代替它，将由高介电常数绝缘膜4A及氮化膜5的叠层结构所构成的栅极绝缘膜的合计厚度设定为与栅极氧化膜6的厚度相等。
在本实施例中，将HfSiON膜用作了高介电常数绝缘膜4A，也可以代替它，使用HfO2、ZrO2、TiO2或者Ta2O5等其它高介电常数绝缘膜。
在本实施例中，在高介电常数绝缘膜4A上形成了氮化膜5，也可以代替它，即使将高介电常数绝缘膜4A的上部氮化，形成氮化层，也能够获得与本实施例一样的效果。
在本实施例中，让高介电常数绝缘膜4A上的氮化膜5作为形成在核心区域中的金属绝缘体半导体晶体管的栅极绝缘膜的一部分残存了下来，也可以代替它，在形成栅极氧化膜6或18之后且形成栅极电极7A之前，除去氮化膜5。
在本实施例中，最好在基板1与高介电常数绝缘膜4A之间插入例如由氧化硅膜构成的缓冲绝缘膜。这样做，能够使基板1与高介电常数绝缘膜4A之间的界面保持正常。
在本实施例中，将栅极氧化膜6及18形成为I/O区域A及I/O区域B中的栅极绝缘膜，也可以代替它，形成例如由SiON膜构成的栅极绝缘膜。
在本实施例中，栅极电极7A～7C的一部分或全部也可以是例如由对应的阱的相反导电型的多晶硅膜构成的多晶硅电极。此时，也可以将该多晶硅电极的上部硅化物化。或者，栅极电极7A～7C也可以是全硅化物栅极电极。或者，栅极电极7A～7C的一部分或全部也可以是金属栅极电极。或者，例如，栅极电极7A也可以是全硅化物电极，栅极电极7B及7C也可以包括多晶硅电极。即，栅极电极7A～7C各自的构成材料也可以不同。
在本实施例中，也可以通过形成氮化膜5或栅极氧化膜6用的热处理来使高介电常数绝缘膜4A的上部氮化。
在本实施例中，使绝缘性侧壁隔离物8A～8C的结构为一层结构，也可以代替它，使用例如将氧化膜(SiO2膜)和氮化膜组合在一起而成的两层结构或3层结构。
在本实施例中，以在核心区域、I/O区域A及I/O区域B中分别形成N型金属绝缘体半导体晶体管的情况作为了例子，也可以代替它，形成P型金属绝缘体半导体晶体管或互补型金属氧化物半导体(CMOS)晶体管。
在本实施例中，以具有包括核心区域及I/O区域的3个区域的半导体装置为对象，也可以代替它，以具有包括核心区域及I/O区域的4个以上的区域的半导体装置、具有包括Nch区域及Pch区域的3个以上的区域的半导体装置、或者具有包括Hvt区域及Lvt区域的3个以上的区域的半导体装置为对象，在同一基板上使用介电常数不同的多种栅极绝缘膜。
(产业上的利用可能性)
本发明涉及装载有具有各种厚度的栅极绝缘膜的金属氧化物半导体晶体管的半导体装置及其制造方法，在将本发明用在各种电子机器中时，能够以高水平提高芯片的性能和提高可靠性，非常有用。

Claims (36)

1.一种半导体装置，包括第一金属绝缘体半导体晶体管和第二金属绝缘体半导体晶体管，其特征在于：
上述第一金属绝缘体半导体晶体管包括第一栅极绝缘膜和第一栅极电极，该第一栅极绝缘膜形成在基板的第一活性区域上，该第一栅极电极形成在上述第一栅极绝缘膜上；
上述第二金属绝缘体半导体晶体管包括第二栅极绝缘膜和第二栅极电极，该第二栅极绝缘膜形成在上述基板的第二活性区域上，介电常数低于上述第一栅极绝缘膜，该第二栅极电极形成在上述第二栅极绝缘膜上；
在上述第一栅极电极及上述第二栅极电极各自的侧面上形成有同一结构的绝缘性侧壁隔离物。
2.根据权利要求1所述的半导体装置，其特征在于：
上述第一栅极绝缘膜的厚度与上述第二栅极绝缘膜的厚度相等或者小于上述第二栅极绝缘膜的厚度。
3.根据权利要求1所述的半导体装置，其特征在于：
上述第一金属绝缘体半导体晶体管和上述第二金属绝缘体半导体晶体管的导电型相同；
上述第一金属绝缘体半导体晶体管的动作电压低于上述第二金属绝缘体半导体晶体管的动作电压。
4.根据权利要求1所述的半导体装置，其特征在于：
上述第一栅极绝缘膜的厚度大于上述第二栅极绝缘膜的厚度。
5.根据权利要求1所述的半导体装置，其特征在于：
上述第一金属绝缘体半导体晶体管为N型金属绝缘体半导体晶体管；
上述第二金属绝缘体半导体晶体管为P型金属绝缘体半导体晶体管。
6.根据权利要求1所述的半导体装置，其特征在于：
上述第一金属绝缘体半导体晶体管和上述第二金属绝缘体半导体晶体管的导电型相同；
上述第一金属绝缘体半导体晶体管的动作电压与上述第二金属绝缘体半导体晶体管的动作电压相同；
上述第一金属绝缘体半导体晶体管的阈值电压高于上述第二金属绝缘体半导体晶体管的阈值电压。
7.根据权利要求1所述的半导体装置，其特征在于：
上述第一栅极绝缘膜包含高介电常数绝缘膜。
8.根据权利要求7所述的半导体装置，其特征在于：
在上述高介电常数绝缘膜上形成有氮化硅膜。
9.根据权利要求7所述的半导体装置，其特征在于：
上述高介电常数绝缘膜的上部被氮化。
10.根据权利要求7所述的半导体装置，其特征在于：
在上述高介电常数绝缘膜下形成有缓冲绝缘膜。
11.根据权利要求1所述的半导体装置，其特征在于：
上述第二栅极绝缘膜为二氧化硅膜或者氮氧化硅膜。
12.根据权利要求1到11中任意一项所述的半导体装置，其特征在于：
上述第一栅极电极为全硅化物电极；
上述第二栅极电极为全硅化物电极或者包含多晶硅电极。
13.根据权利要求1到11中任意一项所述的半导体装置，其特征在于：
上述第一栅极电极及上述第二栅极电极分别为金属栅极电极。
14.根据权利要求1到11中任意一项所述的半导体装置，其特征在于：
上述第一栅极电极为金属栅极电极；
上述第二栅极电极包含与上述第二栅极绝缘膜接触的多晶硅电极。
15.根据权利要求1到11中任意一项所述的半导体装置，其特征在于：
上述第一栅极电极包含与上述第一栅极绝缘膜接触的金属栅极电极；
上述第二栅极电极包含与上述第二栅极绝缘膜接触的多晶硅电极。
16.根据权利要求15所述的半导体装置，其特征在于：
该半导体装置还包括第三金属绝缘体半导体晶体管；
上述第三金属绝缘体半导体晶体管包括第三栅极绝缘膜和第三栅极电极，该第三栅极绝缘膜形成在上述基板的第三活性区域上，由与上述第一栅极绝缘膜相同的绝缘膜构成，该第三栅极电极形成在上述第三栅极绝缘膜上；
上述第三栅极电极包含与上述第三栅极绝缘膜接触的其它金属栅极电极；
在上述第三栅极电极的侧面上也形成有上述同一结构的绝缘性侧壁隔离物。
17.根据权利要求1到11中任意一项所述的半导体装置，其特征在于：
该半导体装置还包括第三金属绝缘体半导体晶体管；
上述第三金属绝缘体半导体晶体管包括第三栅极绝缘膜和第三栅极电极，该第三栅极绝缘膜形成在上述基板的第三活性区域上，介电常数低于上述第一栅极绝缘膜，该第三栅极电极形成在上述第三栅极绝缘膜上；
在上述第三栅极电极的侧面上也形成有上述同一结构的绝缘性侧壁隔离物。
18.一种半导体装置的制造方法，该半导体装置包括第一金属绝缘体半导体晶体管和第二金属绝缘体半导体晶体管，该第一金属绝缘体半导体晶体管具有第一栅极绝缘膜及第一栅极电极，该第二金属绝缘体半导体晶体管具有第二栅极绝缘膜及第二栅极电极，其特征在于：
该半导体装置的制造方法，包括：工序a，在基板的第一活性区域上形成上述第一栅极绝缘膜；
工序b，在上述基板的第二活性区域上形成介电常数低于上述第一栅极绝缘膜的上述第二栅极绝缘膜；
工序c，在上述第一栅极绝缘膜上形成上述第一栅极电极；
工序d，在上述第二栅极绝缘膜上形成上述第二栅极电极；以及
工序e，在上述第一栅极电极及上述第二栅极电极各自的侧面上形成同一结构的绝缘性侧壁隔离物。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于：
上述第一栅极绝缘膜的厚度与上述第二栅极绝缘膜的厚度相等或者小于上述第二栅极绝缘膜的厚度。
20.根据权利要求18所述的半导体装置的制造方法，其特征在于：
上述第一金属绝缘体半导体晶体管和上述第二金属绝缘体半导体晶体管的导电型相同；
上述第一金属绝缘体半导体晶体管的动作电压低于上述第二金属绝缘体半导体晶体管的动作电压。
21.根据权利要求18所述的半导体装置的制造方法，其特征在于：
上述第一栅极绝缘膜的厚度大于上述第二栅极绝缘膜的厚度。
22.根据权利要求18所述的半导体装置的制造方法，其特征在于：
上述第一金属绝缘体半导体晶体管为N型金属绝缘体半导体晶体管；
上述第二金属绝缘体半导体晶体管为P型金属绝缘体半导体晶体管。
23.根据权利要求18所述的半导体装置的制造方法，其特征在于：
上述第一金属绝缘体半导体晶体管和上述第二金属绝缘体半导体晶体管的导电型相同；
上述第一金属绝缘体半导体晶体管的动作电压与上述第二金属绝缘体半导体晶体管的动作电压相同；
上述第一金属绝缘体半导体晶体管的阈值电压高于上述第二金属绝缘体半导体晶体管的阈值电压。
24.根据权利要求18所述的半导体装置的制造方法，其特征在于：
上述工序a包括在上述第一活性区域上形成高介电常数绝缘膜之后，在上述高介电常数绝缘膜上形成氮化硅膜的工序；
上述工序b包括在上述工序a之后，以上述氮化硅膜为掩模，对上述基板进行氧化，来在上述第二活性区域上形成上述第二栅极绝缘膜的工序。
25.根据权利要求24所述的半导体装置的制造方法，其特征在于：
该半导体装置的制造方法包括在上述工序b之后且上述工序c之前，将上述氮化硅膜除去的工序。
26.根据权利要求18所述的半导体装置的制造方法，其特征在于：
上述工序a包括在上述第一活性区域上形成高介电常数绝缘膜之后，再将上述高介电常数绝缘膜的上部氮化，来形成氮化层的工序；
上述工序b包括在上述工序a之后，以上述氮化层为掩模，对上述基板进行氧化，来在上述第二活性区域上形成上述第二栅极绝缘膜的工序。
27.根据权利要求26所述的半导体装置的制造方法，其特征在于：
该半导体装置的制造方法包括在上述工序b之后且上述工序c之前，将上述氮化层除去的工序。
28.根据权利要求24所述的半导体装置的制造方法，其特征在于：
上述工序a包括在形成上述高介电常数绝缘膜之前，在上述第一活性区域上形成缓冲绝缘膜的工序。
29.根据权利要求18所述的半导体装置的制造方法，其特征在于：
上述第二栅极绝缘膜为二氧化硅膜或者氮氧化硅膜。
30.根据权利要求18到29中任意一项所述的半导体装置的制造方法，其特征在于：
上述第一栅极电极及上述第二栅极电极分别由多晶硅构成；
该半导体装置的制造方法还包括在上述工序c之后，至少使上述第一栅极电极全硅化物化的工序。
31.根据权利要求18到29中任意一项所述的半导体装置的制造方法，其特征在于：
上述第一栅极电极及上述第二栅极电极分别为金属栅极电极。
32.根据权利要求18到29中任意一项所述的半导体装置的制造方法，其特征在于：
在上述工序c中，形成虚拟栅极电极来代替上述第一栅极电极；
该半导体装置的制造方法还包括在上述工序e之后，除去上述虚拟栅极电极，在由此所形成的凹部中形成作为上述第一栅极电极的金属栅极电极的工序f。
33.根据权利要求32所述的半导体装置的制造方法，其特征在于：
上述第二栅极电极由含有硅的膜构成；
该半导体装置的制造方法还包括在上述工序e与上述工序f之间，形成覆盖上述虚拟栅极电极的保护膜，以该保护膜为掩模，使上述第二栅极电极的表面部分硅化物化的工序；
在上述工序f中，将上述保护膜与上述虚拟栅极电极同时除去。
34.根据权利要求18到29中任意一项所述的半导体装置的制造方法，其特征在于：
在上述工序c及上述工序d中，在上述第一栅极绝缘膜上形成金属膜之后，在上述金属膜上及上述第二栅极绝缘膜上形成多晶硅膜，然后，再在上述第一栅极绝缘膜上使上述金属膜及上述多晶硅膜图案化，形成上述第一栅极电极，在上述第二栅极绝缘膜上使上述多晶硅膜图案化，形成上述第二栅极电极。
35.根据权利要求18到29中任意一项所述的半导体装置的制造方法，其特征在于：
上述半导体装置还包括具有第三栅极绝缘膜及第三栅极电极的第三金属绝缘体半导体晶体管；
在上述工序a中，在上述基板的第三活性区域上形成由与上述第一栅极绝缘膜相同的绝缘膜构成的上述第三栅极绝缘膜；
在上述工序c及上述工序d中，在上述第一栅极绝缘膜上形成第一金属膜，在上述第三栅极绝缘膜上形成第二金属膜之后，再在上述第一金属膜上、上述第二金属膜上及上述第二栅极绝缘膜上形成多晶硅膜，接着，在上述第一栅极绝缘膜上使上述第一金属膜及上述多晶硅膜图案化，形成上述第一栅极电极，在上述第二栅极绝缘膜上使上述多晶硅膜图案化，形成上述第二栅极电极，在上述第三栅极绝缘膜上使上述第二金属膜及上述多晶硅膜图案化，形成上述第三栅极电极；
在上述工序e中，在上述第三栅极电极的侧面上也形成上述同一结构的绝缘性侧壁隔离物。
36.根据权利要求18到29中任意一项所述的半导体装置的制造方法，其特征在于：
上述半导体装置还包括具有第三栅极绝缘膜及第三栅极电极的第三金属绝缘体半导体晶体管；
该半导体装置的制造方法还包括在上述工序c及上述工序d之前，在上述基板的第三活性区域上形成介电常数低于上述第一栅极绝缘膜的上述第三栅极绝缘膜的工序g，
并且，还包括在上述工序g与上述工序e之间，在上述第三栅极绝缘膜上形成上述第三栅极电极的工序h；
在上述工序e中，在上述第三栅极电极的侧面上也形成上述同一结构的绝缘性侧壁隔离物。
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