KR20070114030A - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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KR20070114030A
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가부시끼가이샤 도시바
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Abstract

반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성된 절연막과, 상기 절연막 상에 형성되며, 상호 대향하는 제1 및 제2 측면을 갖는 핀 형상의 반도체층과, 상기 반도체층의 상기 제1 및 제2 측면을 걸쳐 형성된 게이트 전극과, 상기 게이트 전극과 상기 반도체층의 상기 제1 측면 사이에 형성된 트랩층과, 상기 트랩층과 상기 반도체층의 상기 제1 측면 사이에 형성된 터널 게이트 절연막과, 상기 트랩층과 상기 게이트 전극 사이에 형성된 블록층과, 상기 게이트 전극 아래의 상기 반도체층 내에 형성된 채널 영역과, 상기 반도체층 내에 상기 채널 영역을 사이에 두고 형성되며, 금속을 함유하고, 상기 채널 영역과의 사이에서 쇼트키 접합을 각각 갖는 소스 영역 및 드레인 영역을 포함한다.
쇼트키 접합, 반도체층, 트랩층, SOI 기판, 하드마스크, ONO막, SOI층

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시예1-1에 따른 반도체 기억 장치를 도시하는 사시도.
도 2의 (a), 도 2의 (b)는 도 1의 Ⅱ-Ⅱ선을 따른 반도체 기억 장치의 단면도.
도 3의 (a)는 도 1의 Ⅲ-Ⅲ선을 따른 반도체 기억 장치의 평면도.
도 3의 (b)는 도 1의 Ⅲ-Ⅲ선을 따른 반도체 기억 장치의 단면도.
도 4∼도 11은 본 발명의 실시예1-1에 따른 반도체 기억 장치의 제조 공정을 도시하는 사시도.
도 12의 (a)∼도 12의 (d)는 종래 기술에 따른 반도체 기억 장치에서, 드레인단에 핫 캐리어가 발생하는 경우의 포텐셜 형상의 모식도.
도 13은 종래 기술에 따른 반도체 기억 장치에서, 데이터의 기입, 판독, 소거를 행하기 위한 바이어스 조건을 도시하는 도면.
도 14의 (a)∼도 14의 (c)는 본 발명의 실시예1-1에 따른 반도체 기억 장치에서, 소스단에 핫 캐리어가 발생하는 경우의 포텐셜 형상의 모식도.
도 15는 본 발명의 실시예1-1에 따른 반도체 기억 장치에서, 데이터의 기입, 판독, 소거를 행하기 위한 바이어스 조건을 도시하는 도면.
도 16의 (a)는 본 발명의 실시예1-2에 따른 반도체 기억 장치를 도시하는 평면도.
도 16의 (b)는 본 발명의 실시예1-2에 따른 반도체 기억 장치를 도시하는 단면도.
도 17의 (a)는 본 발명의 실시예1-3에 따른 반도체 기억 장치를 도시하는 평면도.
도 17의 (b)는 본 발명의 실시예1-3에 따른 반도체 기억 장치를 도시하는 단면도.
도 18∼도 20은 본 발명의 실시예1-3에 따른 반도체 기억 장치의 제조 공정을 도시하는 사시도.
도 21은 본 발명의 실시예1-4에 따른 반도체 기억 장치의 메모리 셀을 도시하는 회로도.
도 22는 본 발명의 실시예1-4에 따른 반도체 기억 장치의 메모리 셀을 도시하는 평면 레이아웃 패턴도.
도 23은 본 발명의 실시예2-1에 따른 반도체 기억 장치를 도시하는 단면도.
도 24∼도 29는 본 발명의 실시예2-1에 따른 반도체 기억 장치의 제조 공정을 도시하는 단면도.
도 30은 본 발명의 실시예2-1에 따른 문제를 설명하기 위한 도면.
도 31은 본 발명의 실시예2-2에 따른 반도체 기억 장치를 도시하는 사시도.
도 32는 본 발명의 실시예2-2에 따른 반도체 기억 장치를 도시하는 평면도.
도 33∼도 41은 본 발명의 실시예2-2에 따른 반도체 기억 장치의 제조 공정을 도시하는 사시도.
도 42∼도 45는 본 발명의 실시예2-2에 따른 반도체 기억 장치의 제조 공정을 도시하는 평면도.
도 46은 본 발명의 실시예2-3에 따른 반도체 기억 장치를 도시하는 단면도.
도 47은 본 발명의 실시예2-4에 따른 반도체 기억 장치를 도시하는 평면도.
도 48∼도 59는 본 발명의 실시예2-5에 따른 반도체 기억 장치의 제조 공정을 도시하는 단면도.
도 60∼도 64는 본 발명의 실시예2-6에 따른 반도체 기억 장치의 제조 공정을 도시하는 사시도.
도 65는 본 발명의 실시예2-6에 따른 반도체 기억 장치의 제조 공정을 도시하는 평면도.
도 66은 본 발명의 실시예3-1에 따른 반도체 기억 장치를 도시하는 사시도.
도 67은 본 발명의 실시예3-1에 따른 반도체 기억 장치를 도시하는 평면도.
도 68∼도 71은 본 발명의 실시예3-1에 따른 반도체 기억 장치의 제조 공정을 도시하는 사시도.
도 72는 본 발명의 실시예3-2에 따른 반도체 기억 장치를 도시하는 사시도.
도 73은 본 발명의 실시예3-2에 따른 반도체 기억 장치를 도시하는 평면도.
도 74∼도 77은 본 발명의 실시예3-2에 따른 반도체 기억 장치의 제조 공정을 도시하는 사시도.
도 78은 본 발명의 실시예3-3에 따른 반도체 기억 장치의 메모리 셀을 도시하는 회로도.
도 79는 본 발명의 실시예3-3에 따른 반도체 기억 장치의 워드선의 층 레벨까지의 메모리 셀을 도시하는 평면 레이아웃 패턴도.
도 80은 본 발명의 실시예3-3에 따른 반도체 기억 장치의 소스선의 층 레벨까지의 메모리 셀을 나타내는 평면 레이아웃 패턴도.
도 81은 본 발명의 실시예3-3에 따른 반도체 기억 장치의 비트선의 층 레벨까지의 메모리 셀을 도시하는 평면 레이아웃 패턴도.
도 82는 도 81의 LXXXII-LXXXII선을 따른 반도체 기억 장치의 메모리 셀을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : SOI 기판
11 : 반도체 기판
12 : 매립 절연막
13 : SOI층
14 : 하드마스크
15 : ONO막
17 : SiN막
18: 산화막
24a, 24b : 메탈 소스/드레인 영역
[비특허 문헌1] M.Specht, et al., "Novel Dual Bit Tri-Gate Charge Trapping Memory Devices", IEEE Electron Device Letters, VOL.25, N0.12, pp.810-812, 2004
[비특허 문헌2] J.Willer et al., "110㎚ NROM technology for code and data flash products", Digest of Techical Papers 2004 Symposium on VLSI Technology, pp.76-77
[비특허 문헌3] Boaz Eitan, et al., "Multilevel Flash cells and their Trade-offs", International Electron Device Meeting Technical Digest, pp.169-172, 1996
본 출원은 일본 특허 출원 2006-146479(2006년 5월 26일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 1개의 트랜지스터에서 2비트를 기억하는 멀티-스토리지(Multi-storage)형의 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
최근, 멀티-스토리지형의 플래시 메모리 셀 구조가 제안되어 있다. 이 구조의 예로서, 예를 들면 비특허 문헌1 내지 3을 들 수 있다. 이러한 멀티-스토리지 형의 메모리 셀 구조에서는, 미세화가 요망되고 있다.
본 발명의 제1 시점에 의한 반도체 기억 장치는, 반도체 기판과, 상기 반도체 기판 위에 형성된 절연막과, 상기 절연막 위에 형성되며, 상호 대향하는 제1 및 제2 측면을 갖는 핀 형상의 반도체층과, 상기 반도체층의 상기 제1 및 제2 측면을 걸쳐 형성된 게이트 전극과, 상기 게이트 전극과 상기 반도체층의 상기 제1 측면 사이에 형성된 트랩층과, 상기 트랩층과 상기 반도체층의 상기 제1 측면 사이에 형성된 터널 게이트 절연막과, 상기 트랩층과 상기 게이트 전극 사이에 형성된 블록층과, 상기 게이트 전극 아래의 상기 반도체층 내에 형성된 채널 영역과, 상기 반도체층 내에 상기 채널 영역을 사이에 두고 형성되며, 금속을 함유하고, 상기 채널 영역과의 사이에서 쇼트키 접합을 각각 갖는 소스 영역 및 드레인 영역을 구비한다(클레임 1 카피).
본 발명의 제2 시점에 의한 반도체 기억 장치는, 반도체층과, 상기 반도체층 내에 형성된 채널 영역과, 상기 반도체층 내에 상기 채널 영역을 사이에 두고 형성된 소스 영역 및 드레인 영역과, 상기 채널 영역 상에 형성된 게이트 전극과, 상기 게이트 전극과 상기 소스 영역 사이에 형성된 제1 트랩층과, 상기 제1 트랩층과 상기 소스 영역 사이에 형성된 제1 터널 게이트 절연막과, 상기 제1 트랩층과 상기 게이트 전극 사이에 형성된 제1 블록층과, 상기 게이트 전극과 상기 드레인 영역 사이에 형성된 제2 트랩층과, 상기 제2 트랩층과 상기 드레인 영역 사이에 형성된 제2 터널 게이트 절연막과, 상기 제2 트랩층과 상기 게이트 전극 사이에 형성된 제 2 블록층과, 상기 채널 영역 위의 제1 및 제2 트랩층 사이에 형성되며, 상기 제1 및 제2 트랩층보다도 전도대 보텀 레벨이 높은 재료로 이루어지는 제1 절연막을 구비한다(클레임 7 카피).
본 발명의 제3 시점에 의한 반도체 기억 장치의 제조 방법은, 반도체층 위에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 위에 게이트 전극재를 형성하는 공정과, 상기 제1 절연막의 측면이 상기 게이트 전극재의 측면보다도 내측에 위치하도록 상기 제1 절연막을 제거하고, 상기 제1 절연막의 양측에 제1 및 제2 공동부를 형성하는 공정과, 상기 제1 공동부에서의 상기 반도체층 및 상기 게이트 전극재의 상호 대향하는 표면에 제1 터널 게이트 절연막 및 제1 블록층을 각각 형성함과 함께, 상기 제2 공동부에서의 상기 반도체층 및 상기 게이트 전극재의 상호 대향하는 표면에 제2 터널 게이트 절연막 및 제2 블록층을 각각 형성하는 공정과, 상기 제1 터널 게이트 절연막과 상기 제1 블록층 사이에 제1 트랩층을 형성함과 함께, 상기 제2 터널 게이트 절연막과 상기 제2 블록층 사이에 제2 트랩층을 형성하는 공정을 구비하고, 상기 제1 절연막의 재료는, 상기 제1 및 제2 트랩층의 재료보다도 전도대 보텀 레벨이 높다(클레임 13 카피).
본 발명의 제4 시점에 의한 반도체 기억 장치의 제조 방법은, 반도체층 위에 터널 게이트 절연막을 형성하는 공정과, 상기 터널 게이트 절연막 위에 홈을 갖는 층간 절연막을 형성하는 공정과, 상기 홈 내에 트랩층을 형성하는 공정과, 상기 트랩층 상의 상기 홈의 측면에 측벽층을 형성하는 공정과, 상기 측벽층으로부터 노출되는 상기 홈의 저부의 상기 트랩층을 제거하여, 상기 터널 게이트 절연막의 일부 를 노출시키는 공정과, 상기 측벽층을 제거함과 함께, 상기 터널 게이트 절연막의 노출부를 제거함으로써 상기 반도체층의 일부를 노출시키는 공정과, 상기 반도체층의 노출부에 상기 트랩층의 재료보다도 전도대 보텀 레벨이 높은 재료로 이루어지는 절연막을 형성하는 공정과, 상기 트랩층 및 상기 절연막 위에 블록층을 형성하는 공정과, 상기 블록층 상의 상기 홈 내에 게이트 전극을 형성하는 공정을 구비한다(클레임 19 카피).
<실시예>
본 발명의 실시예에서는，1개의 트랜지스터에서 2비트를 기억하는 멀티-스토리지형 EEPROM의 3개의 예를 든다. 제1 및 제2 예에서는，MONOS(Metal-0xide-Nitride-Oxide-Semiconductor)형의 불휘발성 메모리를 기본으로 한다. 제3 예에서는，플로팅형의 불휘발성 메모리를 기본으로 한다. 이러한 본 발명의 실시예에 따른 제1 내지 제3 예를 이하에 도면을 참조하여 설명한다.
[1] 제1 예
본 발명의 제1 예에 따른 반도체 기억 장치는, 멀티-스토리지형 플래시 메모리(NROM)에 쇼트키 MOSFET(Metal 0xide Semiconductor Field Effect Transistor)를 적용한 것이다. 이 쇼트키 MOSFET는, 소스/드레인을 PN 접합이 아니라 금속-실리콘 접합(쇼트키 접합)으로 한 MOSFET이다.
[1-1] 실시예1-1
실시예1-1은, 핀(Fin)형의 쇼트키 MOSFET로서, ONO(Oxide Nitride Oxide)막을 이용하여, 산화막 사이에 끼워진 질화막 내의 트랩에 전하를 축적함으로써 데이 터를 기억한다.
도 1은 본 발명의 실시예1-1에 따른 반도체 기억 장치의 사시도를 도시한다. 도 2의 (a) 및 도 2의 (b)는 도 1의 Ⅱ-Ⅱ선을 따른 반도체 기억 장치의 단면도를 도시한다. 도 3의 (a) 및 도 3의 (b)는 도 1의 Ⅲ-Ⅲ선을 따른 반도체 기억 장치의 평면도 및 단면도를 도시한다. 이하에, 본 발명의 실시예1-1에 따른 반도체 기억 장치에 대해서 설명한다.
도 1, 도 2의 (a) 및 도 2의 (b), 도 3의 (a) 및 도 3의 (b)에 도시한 바와 같이, SOI(Silicon 0n Insulator) 기판(10)이 이용된다. 이 SOI 기판(10)은, 반도체 기판(예를 들면 Si 기판)(11)과, 이 반도체 기판(11) 위에 형성된 매립 절연막(BOX : Buried 0xide)(12)과, 이 매립 절연막(12) 위에 형성된 SOI층(반도체층)(13)을 갖는다.
SOI층(13)은 핀 형상이다. 즉, SOI층(13)은, 상호 대향하는 측면 SS1, SS2를 갖는다. 게이트 전극 G는, SOI층(13)의 측면 SS1, SS2를 걸쳐 형성되어 있다.
게이트 전극 G와 SOI층(13)의 측면 SS1, SS2 사이에는, ONO막(15)이 각각 형성되어 있다. 구체적으로는, 도 3의 (a) 및 도 3의 (b)에 도시한 바와 같이, 게이트 전극 G와 SOI층(13)의 측면 SS1 사이 및 게이트 전극 G와 SOI층(13)의 측면 SS2 사이에, SiN막(17)(트랩층 TL)이 각각 형성되어 있다. SiN막(17)과 SOI층(13)의 측면 SS1 사이 및 SiN막(17)과 SOI층(13)의 측면 SS2 사이에, 산화막(16)(터널 게이트 절연막 TI)이 각각 형성되어 있다. SiN막(17)과 게이트 전극 G 사이에 산화막(18)(블록층 CI)이 각각 형성되어 있다.
게이트 전극 G 아래의 SOI층(13) 내는 채널 영역으로 되고, 게이트 전극 G 및 채널 영역 사이에는 하드마스크(14)가 존재하고 있다. SOI층(13) 내에는, 채널 영역을 사이에 두고, 금속을 함유하는 메탈 소스/드레인 영역(24a, 24b)이 형성되어 있다. 이 때문에, 메탈 소스/드레인 영역(24a, 24b)과 채널 영역 사이에는, 쇼트키 접합이 각각 형성되어 있다.
메탈 소스/드레인 영역(24a, 24b)의 실리사이드 재료로서는, 예를 들면, n채널형 MOS 트랜지스터의 경우에는 ErSi를 이용하고(도 2의 (a)), p채널형 MOS 트랜지스터의 경우에는 PtSi를 이용하면 된다(도 2의 (b)). 그 밖에, n채널형 MOS 트랜지스터의 경우의 실리사이드 재료로서는, As(비소)나 P(인)을 도프한 NiSi나 CoSi2, YbSi2, YSi2, YSi, GdSi2, DySi2, HoSi2, LaSi2, LaSi 등을 들 수 있으며, p채널형 MOS 트랜지스터의 경우의 실리사이드 재료로서는, B(붕소)를 도프한 NiSi나 CoSi2, Pd2Si, PdSi, IrSi, IrSi2, IrSi3 등을 들 수 있다.
이러한 반도체 기억 장치에서는，1개의 트랜지스터 Tr에서 2비트를 기억한다. 즉, 메탈 소스 영역(24a)측의 트랩층 TL이 1비트의 기입 영역 Bit#1로 되고, 메탈 드레인 영역(24b)측의 트랩층 TL이 1비트의 기입 영역 Bit#2로 되어, 1개의 트랜지스터 Tr에서 합계 2비트의 기입 영역을 확보하고 있다.
도 4 내지 도 11은 본 발명의 실시예1-1에 따른 반도체 기억 장치의 제조 공정의 사시도를 도시한다. 이하에, 본 발명의 실시예1-1에 따른 반도체 기억 장치의 제조 방법에 대해서 설명한다.
우선, 도 4에 도시한 바와 같이, 반도체 기판(예를 들면 Si 기판)(11)과 매립 절연막(BOX)(12)과 SOI층(13)을 갖는 SOI 기판(10)을 준비한다. 그리고, SOI층(13)의 장래 채널 영역으로 되는 보디 영역에 도핑이 행해진다. 다음으로，SOI층(13) 위에 하드마스크(14)가 퇴적되고, 이 하드마스크(14)가 핀 형상으로 패터닝된다. 이 하드마스크(14)는, 예를 들면, 70㎚ 정도의 막 두께를 갖고，SiN막으로 이루어진다. 다음으로, 하드마스크(14)를 이용하여, RIE(Reactive Ion Etching)와 같은 이방성 에칭에 의해, SOI층(13)이 핀 형상으로 가공된다. 핀 형상의 SOI층(13)의 높이 H는 예를 들면 50㎚∼100㎚ 정도이며, 폭 W는 예를 들면 10㎚ 정도이다.
다음으로, 도 5에 도시한 바와 같이, 하드마스크(14) 및 매립 절연막(12) 위에 ONO막(15)이 퇴적되고, 핀 형상의 SOI층(13)의 측면에 ONO막(15)이 형성된다. 이 ONO막(15)은, 예를 들면 다음과 같이 형성된다. 우선，N2/O2 분위기에서 단시간 열처리(rapid-thermal-process)에 의해, 두께가 3㎚인 산화막(16)이 형성된다. 이 산화막(16) 위에, CVD(Chemical Vapor Deposition)에 의해, 두께가 5㎚ 정도인 SiN막(예를 들면 Si3N4막)(17)이 퇴적된다. 그리고, SiN막(17) 위에, 두께가 5㎚ 정도인 산화막(SiO2막)(18)이 형성된다. 이와 같이 ONO막(15)이 형성된 후, 이 ONO막(15) 위에, 두께가 300㎚ 정도인 제1 폴리실리콘층(19)이 퇴적된다. 이 때, 핀 형상의 SOI층(13) 위에 제1 폴리실리콘층(19)을 퇴적하기 때문에, 제1 폴리실리콘층(19)의 표면에는 큰 단차가 형성된다.
다음으로, 도 6에 도시한 바와 같이, 예를 들면 CMP(Chemical Mechanical Polish)에 의해 제1 폴리실리콘층(19)이 평탄화된 후, 에치백에 의해 하드마스크(14)가 노출될 때까지 제1 폴리실리콘층(19) 및 ONO막(15)이 에칭된다.
다음으로, 도 7에 도시한 바와 같이, 제1 폴리실리콘층(19) 및 하드마스크(14) 위에 두께가 50㎚ 정도인 제2 폴리실리콘층(20)이 퇴적된다. 또한, 제1 및 제2 폴리실리콘층(19, 20)은, 게이트 전극 G의 재료로서 이용된다.
다음으로, 도 8에 도시한 바와 같이, 제2 폴리실리콘층(20) 위에 SiN막으로 이루어지는 하드마스크(21)가 100㎚ 정도 퇴적되며, 이 하드마스크(21) 위에 레지스트(22)가 형성된다. 그리고, 리소그래피에 의해, 레지스트(22)가 게이트 패턴으로 가공된다.
다음으로, 도 9에 도시한 바와 같이, 레지스트(22)를 이용하여, RIE에 의해, 하드마스크(21)가 게이트 패턴으로 가공된다. 그 후, 레지스트(22)가 박리된다.
다음으로, 도 10에 도시한 바와 같이, 하드마스크(21)를 이용하여, RIE에 의해, 제1 및 제2 폴리실리콘층(19, 20) 및 ONO막(15)이 가공된다. 그 결과, SOI층(13)을 걸치는 게이트 전극 G가 형성된다.
다음으로, 도 11에 도시한 바와 같이, 하드마스크(14, 21) 및 매립 절연막(12) 위에 예를 들면 TEOS(Tetra Ethyl 0rtho Silicate)를 이용한 SiO2로 이루어지는 측벽 재료(23)가 퇴적된 후, 이 측벽 재료(23)가 에치백된다. 이에 의해, 게이트 전극 G의 측면에 게이트 측벽층(23a)이 40㎚ 정도의 두께로 형성됨과 함께， SOI층(13)의 측면에 핀 측벽층(23b)이 40㎚ 정도의 두께로 형성된다. 그 후, SiN-RIE에 의해, SOI층(13) 위의 SiN막으로 이루어지는 하드마스크(14)가 에칭 제거된다. 단, 이 때, 에칭 조건을 조정하여, 게이트 전극 G 위의 SiN막으로 이루어지는 하드마스크(21)는 잔류시킨다.
다음으로, 도 1, 도 2의 (a) 및 도 2의 (b), 도 3의 (a) 및 도 3의 (b)에 도시한 바와 같이, 소스/드레인으로 되는 영역의 SOI층(13)이 실리사이드화되어, 메탈 소스/드레인 영역(24a, 24b)이 형성된다. 또한, 게이트 전극 G는 하드마스크(21)와 게이트 측벽층(23a)으로 덮여 있기 때문에, 실리사이드화되지 않는다. 이 후는, 통상의 LSI 제조 공정과 마찬가지이다. 즉, 층간막이 퇴적되고, 컨택트홀이 개공된 후, 상층 배선이 형성된다.
도 12의 (a) 내지 도 12의 (d)는 종래 기술에 따른 반도체 기억 장치에서, 드레인단에 핫 캐리어가 발생하는 경우의 포텐셜 형상의 모식도를 도시한다. 도 13은 종래 기술에 따른 반도체 기억 장치에서, 데이터의 기입, 판독, 소거를 행하기 위한 바이어스 조건을 도시한다. 도 14의 (a) 내지 도 14의 (c)는 본 발명의 실시예1-1에 따른 반도체 기억 장치에서, 소스단에 핫 캐리어가 발생하는 경우의 포텐셜 형상의 모식도를 도시한다. 도 15는 본 발명의 실시예1-1에 따른 반도체 기억 장치에서, 데이터의 기입, 판독, 소거를 행하기 위한 바이어스 조건을 나타낸다.
종래의 MOSFET는, PN 접합에 의한 소스/드레인 확산층을 갖는다. 이러한 종래의 디바이스 구조에서는, 도 12의 (a) 내지 도 12의 (d)에 도시한 바와 같이, 드 레인단에 고전계에서 발생하는 핫 캐리어(전자)가, 드레인 근방의 트랩층 TL(ONO막을 이용하고 있는 경우에는 질화막)에 주입되어, 데이터가 기입된다(예를 들면 도 13의 Bit#2 영역). 한편, 데이터 판독 시에는, 트랩 차지의 검출 감도를 높이기 위해서, 기입 시에 대하여 소스/드레인간의 전압을 교체하는 "리버스 판독" 동작이 필요하다. 즉, 도 13에 도시한 바와 같이, 데이터 기입 시에는, BL1을 1.5V, BL2를 0V로 하였던 것에 대하여, 데이터 판독 시에는, BL1을 0V, BL2를 4.5V로 교체한다. 따라서, 데이터의 기입 시와 판독 시에서, 소스/드레인의 바이어스를 절환해야만 하여, 즉 전자를 흘리는 방향을 절환해야만 하여, 회로 제어가 번잡하였디. 또한, 종래의 디바이스 구조에서는, 소스/드레인 확산층의 저저항화, 천(淺)접합화가 곤란하였기 때문에, EEPROM의 미세화, 고밀도화가 곤란하였다.
이에 대하여, 본 발명의 실시예1-1의 반도체 기억 장치는, 쇼트키 접합에 의한 메탈 소스/드레인 영역(24a, 24b)을 갖는 MOSFET이다. 이러한 본 발명의 실시예1-1의 디바이스 구조에서는, 도 14의 (a) 내지 (c)에 도시한 바와 같이, 소스단에 고전계가 발생하고, 여기서 발생하는 핫 캐리어(전자)가 소스 근방의 트랩층 TL에 주입된다. 이에 의해, 데이터가 기입된다(예를 들면 도 15의 Bit#1 영역). 한편, 데이터 판독 시에는, 트랩 차지가 소스 근방에 있기 때문에, 기입 시와 동일한 방향의 바이어스 조건에서, 전자를 흘리는 방향을 변화시키지 않고, 예를 들면 Bit#1 영역의 데이터의 판독이 고감도로 실현 가능하다. 따라서, 실시예1-1의 디바이스에서는, 종래와 달리, 데이터의 기입, 판독, 소거를 행하기 위한 바이어스 조건이 도 15와 같이 된다. 즉, 데이터 기입 시에는, BL1을 0V, BL2를 4.5V, 데이 터 판독 시에는, BL1을 0V, BL2를 1.5V로 할 수 있기 때문에, 기입 시 및 판독 시에서 동일한 방향의 바이어스 조건을 이용할 수 있다.
이상과 같이, 본 발명의 실시예1-1의 멀티-스토리지형 플래시 메모리(NROM)에 따르면, 메탈 소스/드레인 영역(24a, 24b)을 갖는 쇼트키 MOSFET이다. 따라서, 소스/드레인의 저저항화, 천접합화가 가능하기 때문에, 핀 FET를 이용한 멀티-스토리지형 플래시 메모리(NROM)의 미세화, 고밀도화, 저코스트화가 가능하게 된다.
또한, 쇼트키 접합에 의한 메탈 소스/드레인 영역(24a, 24b)을 이용함으로써, 소스단에 고전계가 발생하고, 핫 캐리어(전자)가 소스 근방의 트랩층 TL(SiN막(17))에 주입된다. 이 때문에, 데이터의 기입 시와 판독 시에서 소스/드레인의 바이어스의 방향(정부)을 동일하게(전자를 흘리는 방향을 동일하게) 할 수 있다. 즉, 기입 시 및 판독 시에서, 소스/드레인 바이어스를(전자를 흘리는 방향을) 절환하지 않아도 되므로, 종래와 같은 리버스 판독이 불필요해진다. 따라서, 데이터의 기입, 판독 회로의 동작을 단순화할 수 있어, 회로가 제어하기 쉬워진다.
또한, 쇼트키 소스/드레인은 고온 어닐링 공정(∼1000℃ 정도)이 불필요하기 때문에，LSI의 제조가 용이해진다.
[1-2] 실시예1-2
실시예1-2는, 핀형의 쇼트키 MOSFET이며, 전하를 축적하는 트랩층 TL이 고유전률막(high-k막)이다. 여기서, 고유전률막이란, 비유전률이 SiN의 유전률(7.5)보다도 큰 막이다.
도 16의 (a)는 본 발명의 실시예1-2에 따른 반도체 기억 장치의 평면도를 도 시한다. 도 16의 (b)는 본 발명의 실시예1-2에 따른 반도체 기억 장치의 단면도를 도시한다. 이하에, 본 발명의 실시예1-2에 따른 반도체 기억 장치에 대해서 설명한다.
도 16의 (a) 및 도 16의 (b)에 도시한 바와 같이, 실시예1-2에서, 실시예1-1과 다른 점은, 트랩층 TL로서 고유전률막(25)을 이용하고 있는 점이다. 이 고유전률막(25)으로서는, 예를 들면, HfO2막, ZrO2막, TiO2막 외，Al, Y, Ta, La계의 산화물이나, 그들의 혼합물(예를 들면 LaAlO), 또한 질소를 첨가한 재료(예를 들면 HfSiON) 등을 들 수 있다.
또한, 본 실시예에서는, 상기 실시예1-1의 구조에 고유전률막(25)을 부가한 구조를 설명하고 있지만, SiN막(17)을 없애는 것도 가능하다.
본 실시예의 제조 방법은, 상기 실시예1-1과 거의 동일하기 때문에 상세한 설명은 생략하지만, 적층 게이트 절연막의 형성 조건은 이하와 같다.
우선，N2/O2 분위기, 800℃에서, 두께가 2㎚ 정도인 산질화막이 형성되고, N2 분위기, 900℃에서 수십분 어닐링된다. 이에 의해, 산화막(16)이 형성된다. 다음으로，LPCVD법에 의해, 두께가 2㎚인 SiN막(예를 들면 Si3N4막)(17)이 퇴적된다. LPCVD(Low Pressure CVD 또는 MOCVD, Metal Organic Chemical Vapor Deposition)법 등에 의해, 두께가 14㎚ 정도인, 예를 들면 HfO2막으로 이루어지는 고유전률막(25)이 퇴적 형성된다. 다음으로, 고유전률막(25) 위에 산화막(SiO2막)(18)이 7㎚ 정도 형성되며, 이 산화막(18) 위에 게이트 전극 G가 형성된다.
이상과 같이, 본 발명의 실시예1-2의 멀티-스토리지형 플래시 메모리(NROM)에 따르면, 상기 실시예1-1과 마찬가지의 효과를 얻을 수 있을 뿐만 아니라, 또한 다음과 같은 효과도 얻을 수 있다.
종래에는, 소스/드레인 확산층의 형성을 위한 고온 어닐링 프로세스가 필요하였기 때문에, 트랩층 TL로서 열에 약한(열적으로 불안정한) 고유전률막을 이용하는 것이 곤란하였다.
이에 대하여, 본 발명의 실시예1-2에 따르면, 소스/드레인 확산층을 형성하지 않고, 메탈 소스/드레인 영역(24a, 24b)을 형성한다. 이 때문에, 소스/드레인 확산층의 형성을 위한 고온 어닐링 프로세스가 불필요하게 되므로, 형성 프로세스를 저온화할 수 있다. 따라서, 트랩층 TL로서 열에 약한(열적으로 불안정한) 고유전률막(25)을 이용할 수 있으므로, 플래시 메모리를 고속화하고, 리텐션 타임을 장시간화할 수 있다.
[1-3] 실시예1-3
실시예1-3은, 핀형의 쇼트키 MOSFET이며, 전하를 축적하는 트랩층 TL이 고유전률막이고, 또한 게이트 전극이 메탈재로 이루어진다.
도 17의 (a)는 본 발명의 실시예1-3에 따른 반도체 기억 장치의 평면도를 도시한다. 도 17의 (b)는 본 발명의 실시예1-3에 따른 반도체 기억 장치의 단면도를 도시한다. 이하에, 본 발명의 실시예1-3에 따른 반도체 기억 장치에 대해서 설명한다.
도 17의 (a) 및 도 17의 (b)에 도시한 바와 같이, 실시예1-3에서, 실시예1-1과 다른 점은, 트랩층 TL로서 고유전률막(34)을 이용하고, 게이트 전극 G로서 메탈재를 이용하고 있는 점이다. 여기서, 고유전률막(34)으로서는, 예를 들면, TiO2막, ZrO2막, HfO2막 등의 전술한 재료를 들 수 있다. 게이트 전극 G의 메탈재로서는, 예를 들면, Al, Ti, Zr, Hf, Ta, Mo, 그들의 질화물(예를 들면, TiN, WN, TaN)이나 탄화물(예를 들면, HfC, TaC), 그들의 혼합물 등을 들 수 있다. 또한, 게이트 전극에는 열적 안정성의 향상이나 일함수의 조정을 위해, Si, Ge, F, B, P, As, Sn, Ga, In, La, Sb, S, Cl, 10atmic% 이하의 O를 포함해도 된다.
게이트 전극 G는, 소위 다마신 구조로 되어 있다. 즉, 도 17의 (b)에 도시한 바와 같이, 게이트 전극 G의 상면은, 게이트 전극 G의 주위에 매립된 층간 절연막(31)의 상면과 일치하고 있다.
또한, 본 실시예에서는, 고유전률막(34)으로 이루어지는 트랩층 TL과 게이트 전극 G 사이에, 상기 실시예1-1, 1-2의 블록층 CI가 존재하지 않는다. 이것은, 트랩층 TL로서 트랩 레벨이 깊은 고유전률막(34)을 이용하면, 블록층 CI가 없더라도 충분한 리텐션 타임을 확보할 수 있기 때문이다. 단, 본 실시예에서도, 트랩층 TL과 게이트 전극 G 사이에 블록층 CI를 형성하여도 된다.
도 18 내지 도 20은 본 발명의 실시예1-3에 따른 반도체 기억 장치의 제조 공정의 사시도를 도시한다. 이하에, 본 발명의 실시예1-3에 따른 반도체 기억 장치의 제조 방법에 대해서 설명한다.
우선, 실시예1-1과 마찬가지로, 도 4 내지 도 11의 공정을 거쳐, 도 1의 반도체 기억 장치가 형성된다. 단, 본 실시예에서는，ONO막(15) 대신에 열산화막(SiO2막)으로 이루어지는 게이트 절연막이 형성된다.
다음으로, 도 18에 도시한 바와 같이, TEOS 등으로 이루어지는 층간 절연막(31)이 400㎚ 정도 퇴적되고, 이 층간 절연막(31)이 CMP에 의해 평탄화된다.
다음으로, 도 19에 도시한 바와 같이, 층간 절연막(31)이 전체면 에치백되어, 게이트 전극 G 위의 하드마스크(21)가 노출된다.
다음으로, 도 20에 도시한 바와 같이, 핫 인산 등으로 하드마스크(21)가 제거되어, 게이트 전극 G의 상면이 노출된다. 그리고, CDE 등에 의해 게이트 전극 G가 일단 제거되어, 게이트 홈(32)이 형성된다. 다음으로, 게이트 홈(32) 내의 SOI층(13)의 측면에 노출된 게이트 절연막이 HF로 제거된다. 다음으로, 예를 들면 400℃ 정도에서 스퍼터에 의해, 예를 들면 TiO2막으로 이루어지는 고유전률막(34)이 형성된다. 이 스퍼터 공정에서, 계면 산화막(33)이 1∼2㎚ 정도 형성된다. 또한, 미리 원하는 막 두께의 열산화막(SiO2막)을 성막해 둠으로써, HF로 게이트 절연막을 박리하는 공정은 생략해도 된다. 또한, 고유전률막(34) 형성 전에 추가로 산화 공정을 넣어도 된다. 그 후, 다마신 프로세스에 의해, 예를 들면 Al로 이루어지는 게이트재(35)가 퇴적된 후에 평탄화되고, 게이트 전극 G가 매립되어 형성된다.
이상과 같이, 본 발명의 실시예1-3의 멀티-스토리지형 플래시 메모리(NROM)에 따르면, 상기 실시예1-1과 마찬가지의 효과를 얻을 수 있을 뿐만 아니라, 또한 다음과 같은 효과도 얻을 수 있다.
본 실시예에서는, 메탈 소스/드레인 영역(24a, 24b)을 형성한 후에 트랩층 TL로 되는 고유전률막(34)을 형성하고, 게이트 전극 G에 메탈을 이용하기 때문에, 트랩층 TL이 통과하는 공정을 저온화할 수 있다. 따라서, 트랩층 TL로서 열에 약한(열적으로 불안정한) 고유전률막(34)을 이용하기 쉽다.
또한, 메탈로 이루어지는 게이트 전극 G를 이용할 수 있으므로, 고유전률막(34)의 결정화나, 고유전률막(34)과 게이트 전극 G의 반응을 방지할 수 있다.
[1-4] 실시예1-4
실시예1-4에서는, 상기 실시예1-1∼3에 따른 메모리 셀의 회로도 및 평면 레이아웃 패턴도에 대해서 설명한다.
도 21은 본 발명의 실시예1-4에 따른 반도체 기억 장치의 메모리 셀의 회로도를 도시한다. 도 22는 본 발명의 실시예1-4에 따른 반도체 기억 장치의 메모리 셀의 평면 레이아웃 패턴도를 도시한다. 이 레이아웃 패턴은 일례이며, 간단하게 하기 위해 비트선은 실선으로 나타낸다. 또한, 이들 도면은, 예를 들면, 실시예1-1의 도 15의 평면도, 실시예1-2의 도 16의 (a)의 평면도, 실시예1-3의 도 17의 (a)의 평면도 등과 대응한다.
도 21에 도시한 바와 같이, 전술한 실시예1-1∼3과 같은 트랜지스터 셀이 복수개 배열되고, 워드선 WL, 비트선 BL에 접속되어 회로가 구성된다. 1개의 메모리 셀에서, 트랜지스터 Tr의 게이트 G(게이트 전극 G)는 워드선 WL1에 연결되고, 소스 S(메탈 소스 영역(24a))는 비트선 BL1에 연결되고, 드레인 D(메탈 드레인 영 역(24b))는 비트선 BL2에 연결된다.
도 22에 도시한 바와 같이, 사선 부분이 메탈 소스/드레인 영역(24a, 24b)이다. 워드선 WL과 핀(SOI층(13))이 교차한 부분에, 전술한 실시예1-1∼3과 같은 트랜지스터 셀이 배치되어 있다.
[2] 제2 예
본 발명의 제2 예에 따른 반도체 기억 장치는, 게이트 및 채널 사이에서의 소스 근방 영역과 드레인 근방 영역의 2개의 트랩층 TL이 있는 멀티-스토리지형 플래시 메모리(NROM)로서, 2개의 트랩층 TL 사이에 이 트랩층 TL보다도 전도대 보텀 레벨이 높은 절연 재료(트랩된 캐리어에 대하여 포텐셜 장벽으로 되는 절연 재료)로 이루어지는 층을 형성하고 있다.
[2-1] 실시예2-1
실시예2-1은, 플래너형 MOSFET로서, 1개의 트랜지스터의 소스 근방과 드레인 근방에 SiN막으로 이루어지는 트랩층 TL이 각각 존재하고, 이 2개의 트랩층 TL 사이에 트랩층 TL보다도 전도대 보텀 레벨이 높은 절연층을 형성하고 있다.
도 23은 본 발명의 실시예2-1에 따른 반도체 기억 장치의 단면도를 도시한다. 이하에, 본 발명의 실시예2-1에 따른 반도체 기억 장치에 대해서 설명한다.
도 23에 도시한 바와 같이, 반도체 기판(예를 들면 Si 기판)(11) 내에 채널 영역이 형성되고, 이 채널 영역을 사이에 두고 반도체 기판(11) 내에 소스/드레인 확산층(47a, 47b)이 형성되어 있다. 그리고, 채널 영역의 상방에는 게이트 전극 G가 형성되어 있다.
소스 확산층(47a)과 채널 영역의 경계 부분 위 및 드레인 확산층(47b)과 채널 영역의 경계 부분 위에는, ONO막(46)이 각각 형성되어 있다. 구체적으로는, 게이트 전극 G와 소스 확산층(47a) 사이 및 게이트 전극 G와 드레인 확산층(47b) 사이에, SiN막(45)(트랩층 TL)이 각각 형성되어 있다. SiN막(45)과 소스 확산층(47a) 사이 및 SiN막(45)과 드레인 확산층(47b) 사이에, 산화막(43)(터널 게이트 절연막 TI)이 각각 형성되어 있다. SiN막(45)과 게이트 전극 G 사이에 산화막(44)(블록층 CI)이 각각 형성되어 있다.
이러한 반도체 기억 장치에서는，1개의 트랜지스터 Tr에서 2비트를 기억한다. 즉, 소스 확산층(47a)측의 트랩층 TL이 1비트의 기입 영역 Bit#1로 되고, 드레인 확산층(47b)측의 트랩층 TL이 1비트의 기입 영역 Bit#2로 되어, 1개의 트랜지스터 Tr에서 합계 2비트의 기입 영역을 확보하고 있다.
기입 영역 Bit#1, Bit#2의 트랩층 TL 사이에는, 절연막(41)이 형성되어 있다. 이 절연막(41)은, 트랩층 TL보다도 전도대 보텀 레벨이 높은 재료로 이루어진다. 환언하면, 절연막(41)은, 트랩된 캐리어에 대하여 포텐셜 장벽으로 되는 재료로 이루어진다. 본 실시예의 경우, 절연막(41)은 SiO2막으로 이루어진다.
도 24 내지 도 29는 본 발명의 실시예2-1에 따른 반도체 기억 장치의 제조 공정의 단면도를 도시한다. 이하에, 본 발명의 실시예2-1에 따른 반도체 기억 장치의 제조 방법에 대해서 설명한다.
우선, 도 24에 도시한 바와 같이, 반도체 기판(예를 들면 Si 기판)(11)이 산 화되어, 두께가 10㎚ 정도인 SiO2막으로 이루어지는 절연막(41)이 형성된다. 이 절연막(41) 위에 폴리실리콘층(42)이 100㎚ 정도 퇴적된다.
다음으로, 도 25에 도시한 바와 같이, 리소그래피와 RIE에 의해, 폴리실리콘층(42)이 게이트 형상으로 패터닝 가공된다.
다음으로, 도 26에 도시한 바와 같이, HF 에칭 등의 등방성 에칭에 의해, 절연막(41)을 좌우 방향으로 40㎚ 정도 후퇴시킨다. 그 결과, 절연막(41)의 측면이 폴리실리콘층(42)의 측면보다도 내측에 위치하고, 절연막(41)의 양측에 공동부 A, B가 형성된다.
다음으로, 도 27에 도시한 바와 같이, N2/O2 분위기에서 단시간 열처리에 의해, 반도체 기판(11)의 표면과 폴리실리콘층(42)의 표면이 동시에 산화되어, 두께가 3㎚인 산화막(SiO2막)(43) 및 산화막(SiO2막)(44)이 각각 형성된다. 따라서, 공동부 A, B에서의 반도체 기판(11) 및 폴리실리콘층(42)의 상호 대향하는 표면에는, 산화막(43)으로 이루어지는 터널 게이트 절연막 TI 및 산화막(44)으로 이루어지는 블록층 CI가 각각 형성된다.
다음으로, 도 28에 도시한 바와 같이, LPCVD에 의해, 트랩층 TL로서의 SiN막(Si3N4막)(45)이 5㎚ 정도 퇴적되고, 이 SiN막(45)으로 산화막(43) 및 산화막(44) 사이가 매립된다. 이와 같이 하여, 산화막(43)/SiN막(45)/산화막(44)으로 이루어지는 ONO막(46)이 형성된다.
다음으로, 도 29에 도시한 바와 같이, 이온 주입에 의해, 반도체 기판(11) 내에 소스/드레인 확산층(47a, 47b)이 형성된다. 이 후는, 통상의 LSI 제조 공정과 마찬가지이다. 즉, 층간막이 퇴적되고, 컨택트홀이 개공된 후, 상층 배선이 형성된다.
이상과 같이, 본 발명의 실시예2-1의 멀티-스토리지형 플래시 메모리(NROM)에 따르면, 다음과 같은 효과를 얻을 수 있다.
예를 들면 도 30의 구조에서는, 드레인단의 고전계에서 발생하는 핫 캐리어(전자)가 드레인 근방의 트랩층 TL에 주입되어 데이터가 기입된다. 트랩층 TL은 기입 영역 Bit#1, Bit#2 사이에서 연속하고 있으며, 기입 영역 Bit#1, Bit#2의 폭은 40㎚ 정도이고, 기입 영역 Bit#1, Bit#2 사이의 폭은 20㎚ 정도이다. 따라서, 기입 영역 Bit#2에 기입된 트랩 캐리어는 가로 방향으로 확산되기 때문에, 디바이스가 미세화되면 반대측의 기입 영역 Bit#1에까지 도달하게 된다. 이에 의해, 기입된 데이터의 내용이 변화되어, 메모리가 오동작할 우려가 있다고 생각된다.
그러나, 본 실시예에 따르면, 기입 영역 Bit#1, Bit#2의 트랩층 TL 사이에 포텐셜 장벽으로 되는 절연막(41)이 형성되어 있다. 이 때문에, 소스측 또는 드레인측의 트랩층 TL에 트랩된 캐리어가 가로 방향으로 확산되기 어려워진다. 이 때문에, 기입된 데이터의 내용이 유지되어, 디바이스의 신뢰성이 향상되어, 디바이스의 고성능화(오동작 방지 등), 미세화 및 고집적화를 실현할 수 있다.
[2-2] 실시예2-2
실시예2-2는, 더블 게이트의 핀형 MOSFET로서, 1개의 트랜지스터의 소스 근방과 드레인 근방에 SiN막으로 이루어지는 트랩층 TL이 각각 존재하고, 이 2개의 트랩층 TL 사이에 트랩층 TL보다도 전도대 보텀 레벨이 높은 층을 형성하고 있다.
도 31은 본 발명의 실시예2-2에 따른 반도체 기억 장치의 사시도를 도시한다. 도 32는 본 발명의 실시예2-2에 따른 반도체 기억 장치의 평면도를 도시한다. 이하에, 본 발명의 실시예2-2에 따른 반도체 기억 장치에 대해서 설명한다.
도 31 및 도 32에 도시한 바와 같이, SOI 기판(10)이 이용된다. 이 SOI 기판(10)은, 반도체 기판(예를 들면 Si 기판)(11)과, 이 반도체 기판(11) 위에 형성된 매립 절연막(BOX)(12)과, 이 매립 절연막(12) 위에 형성된 SOI층(반도체층)(13)을 갖는다.
SOI층(13)은, 핀 형상이다. 즉, SOI층(13)은, 상호 대향하는 측면 SS1, SS2를 갖는다. 게이트 전극 G는, SOI층(13)의 측면 SS1, SS2를 걸쳐 형성되어 있다.
게이트 전극 G와 SOI층(13)의 측면 SS1, SS2 사이에는, ONO막(55)이 각각 형성되어 있다. 구체적으로는, 게이트 전극 G와 SOI층(13)의 측면 SS1 사이 및 게이트 전극 G와 SOI층(13)의 측면 SS2에, SiN막(54)(트랩층 TL)이 각각 형성되어 있다. SiN막(54)과 SOI층(13)의 측면 SS1 사이 및 SiN막(54)과 SOI층(13)의 측면 SS2 사이에, 산화막(52)(터널 게이트 절연막 TI)이 각각 형성되어 있다. SiN막(54)과 게이트 전극 G 사이에 산화막(53)(블록층 CI)이 각각 형성되어 있다.
게이트 전극 G 아래의 SOI층(13) 내는 채널 영역으로 되고, 게이트 전극 G 및 채널 영역 사이에는 하드마스크(14)가 존재하고 있다. SOI층(13) 내에는, 채널 영역을 사이에 두고, 소스/드레인 확산층(56a, 56b)이 형성되어 있다. 이 때문에, 소스/드레인 확산층(56a, 56b)과 채널 영역 사이에는, PN 접합이 각각 형성되어 있 다.
이와 같은 반도체 기억 장치에서는，1개의 트랜지스터 Tr에서 2비트를 기억한다. 즉, 소스 확산층(56a)측의 트랩층 TL이 1비트의 기입 영역 Bit#1로 되고, 드레인 확산층(56b)측의 트랩층 TL이 1비트의 기입 영역 Bit#2로 되어, 1개의 트랜지스터 Tr에서 합계 2비트의 기입 영역을 확보하고 있다.
기입 영역 Bit#1, Bit#2의 트랩층 TL 사이에는, 절연막(51)이 형성되어 있다. 이 절연막(51)은, 트랩층 TL보다도 전도대 보텀 레벨이 높은 재료로 이루어진다. 환언하면, 절연막(51)은, 트랩된 캐리어에 대하여 포텐셜 장벽으로 되는 재료로 이루어진다. 본 실시예의 경우, 절연막(51)은 SiO2막으로 이루어진다.
도 33 내지 도 41은 본 발명의 실시예2-2에 따른 반도체 기억 장치의 제조 공정의 사시도를 도시한다. 도 42 내지 도 45는 본 발명의 실시예2-2에 따른 반도체 기억 장치의 제조 공정의 평면도를 도시한다. 이하에, 본 발명의 실시예2-2에 따른 반도체 기억 장치의 제조 방법에 대해서 설명한다.
우선, 도 33에 도시한 바와 같이, 반도체 기판(예를 들면 Si 기판)(11)과 매립 절연막(BOX)(12)과 SOI층(13)을 갖는 SOI 기판(10)을 준비한다. 그리고, SOI층(13)의 장래 채널 영역으로 되는 보디 영역에 도핑이 행해진다. 다음으로，SOI층(13) 위에 하드마스크(14)가 퇴적되고, 이 하드마스크(14)가 핀 형상으로 패터닝된다. 이 하드마스크(14)는, 예를 들면, 70㎚ 정도의 막 두께를 갖고，SiN막으로 이루어진다. 다음으로, 하드마스크(14)를 이용하여, RIE와 같은 이방성 에칭에 의 해, SOI층(13)이 핀 형상으로 가공된다. 핀 형상의 SOI층(13)의 높이 H는 예를 들면 50㎚∼100㎚ 정도이며, 폭 W는 예를 들면 10㎚ 정도이다.
다음으로, 도 34에 도시한 바와 같이, 하드마스크(14) 및 매립 절연막(12) 위에 절연막(51)이 퇴적되고, SOI층(13)의 측면에 두께가 10㎚ 정도인 열산화막(SiO2막)으로 이루어지는 절연막(51)이 형성된다. 그 후, 두께가 300㎚ 정도인 제1 폴리실리콘층(19)이 퇴적된다. 이 때, 핀 형상의 SOI층(13) 위에 제1 폴리실리콘층(19)을 퇴적하기 때문에, 제1 폴리실리콘층(19)의 표면에는 큰 단차가 형성된다.
다음으로, 도 35에 도시한 바와 같이, 예를 들면 CMP(Chemical Mechanical Polish)에 의해 제1 폴리실리콘층(19)이 평탄화된 후, 에치백에 의해 하드마스크(14)가 노출될 때까지 제1 폴리실리콘층(19) 및 절연막(51)이 에칭된다.
다음으로, 도 36에 도시한 바와 같이, 제1 폴리실리콘층(19) 및 하드마스크(14) 위에 두께가 50㎚ 정도인 제2 폴리실리콘층(20)이 퇴적된다. 또한, 제1 및 제2 폴리실리콘층(19, 20)은, 게이트 전극 G의 재료로서 이용된다.
다음으로, 도 37에 도시한 바와 같이, 제2 폴리실리콘층(20) 위에 SiN막으로 이루어지는 하드마스크(21)가 100㎚ 정도 퇴적되고, 이 하드마스크(21) 위에 레지스트(22)가 형성된다. 그리고, RIE에 의해, 레지스트(22)가 게이트 패턴으로 가공된다.
다음으로, 도 38에 도시한 바와 같이, 레지스트(22)를 이용하여, RIE에 의 해, 하드마스크(21)가 게이트 패턴으로 가공된다. 그 후, 레지스트(22)가 박리된다.
다음으로, 도 39에 도시한 바와 같이, 하드마스크(21)를 이용하여, RIE에 의해, 제1 및 제2 폴리실리콘층(19, 20) 및 절연막(51)이 가공된다. 그 결과, 핀 형상의 SOI층(13)을 걸치는 게이트 전극 G가 형성되고, 게이트 전극 G 및 SOI층(13) 사이에는 절연막(51)이 존재하고 있다(도 42 참조). 그 후, HF 에칭 등의 등방성 에칭에 의해, 절연막(51)을 좌우 방향으로 40㎚ 정도 후퇴시킨다. 그 결과, 절연막(51)의 측면이 게이트 전극 G의 측면보다도 내측에 위치하고, 절연막(51)의 양측에 공동부 A, B가 형성된다(도 43 참조).
다음으로, 도 40에 도시한 바와 같이, ONO막(55)이 퇴적된다. 이 ONO막(55)은, 예를 들면 다음과 같이 형성된다. 우선，N2/O2 분위기에서 단시간 열처리에 의해, 게이트 전극 G의 표면과 SOI층(13)의 측면이 동시에 산화된다. 이에 의해，SOI층(13)의 측면에 두께가 3㎚인 산화막(SiO2막)(52)이 형성됨과 함께, 게이트 전극 G의 측면에 두께가 3㎚인 산화막(SiO2막)(53)이 형성된다(도 44 참조). 따라서, 공동부 A, B에서의 SOI층(13) 및 게이트 전극 G의 상호 대향하는 표면에는, 산화막(52)으로 이루어지는 터널 게이트 절연막 TI 및 산화막(53)으로 이루어지는 블록층 CI가 각각 형성된다(도 44 참조). 다음으로，LPCVD에 의해, 두께가 5㎚ 정도인 SiN막(예를 들면 Si3N4막)(54)(트랩층 TL)이 퇴적되고, 이 SiN막(54)으로 산화막(52) 및 산화막(53) 사이가 매립된다(도 45 참조).
다음으로, 도 41에 도시한 바와 같이, 하드마스크(14, 21) 및 매립 절연막(12) 위에 예를 들면 TEOS로 이루어지는 측벽 재료(23)가 퇴적된 후, 에치백된다. 이에 의해, 게이트 전극 G의 측면에 게이트 측벽층(23a)이 40㎚ 정도의 두께로 형성됨과 함께，SOI층(13)의 측면에 핀 측벽층(23b)이 40㎚ 정도의 두께로 형성된다. 그 후, SiN-RIE에 의해, SOI층(13) 상의 SiN막으로 이루어지는 하드마스크(14)가 에칭 제거된다. 단, 이 때, 에칭 조건을 조정하여, 게이트 전극 G 상의SiN막으로 이루어지는 하드마스크(21)는 잔류시킨다. 다음으로, 이온 주입에 의해, SOI층(13) 내에 소스/드레인 확산층(56a, 56b)이 형성된다. 이 후는, 통상의 LSI 제조 공정과 마찬가지이다. 즉, 층간막이 퇴적되고, 컨택트홀이 개공된 후, 상층 배선이 형성된다.
이상과 같이, 본 발명의 실시예2-2의 멀티-스토리지형 플래시 메모리(NROM)에 따르면, 상기 실시예2-1과 마찬가지의 효과를 얻을 수 있을 뿐만 아니라, 핀형MOSFET 구조이므로, 더욱 미세화, 고집적화가 가능하게 된다.
[2-3] 실시예2-3
실시예2-3은, 플래너형 MOSFET로서, 1개의 트랜지스터의 소스 근방과 드레인 근방에 고유전률막으로 이루어지는 트랩층 TL이 각각 존재하고, 이 2개의 트랩층 TL 사이에 트랩층 TL보다도 전도대 보텀 레벨이 높은 층을 형성하고 있다.
도 46은 본 발명의 실시예2-3에 따른 반도체 기억 장치의 단면도를 도시한다. 이하에, 본 발명의 실시예2-3에 따른 반도체 기억 장치에 대해서 설명한다.
도 46에 도시한 바와 같이, 실시예2-3에서, 실시예2-1과 다른 점은, 트랩층 TL로서 고유전률막(57)을 이용하고 있는 점이다. 이 고유전률막(57)으로서는, 예를 들면, HfO2막, ZrO2막, TiO2막 등을 들 수 있다.
또한, 본 실시예에서는, 상기 실시예2-1의 구조에 고유전률막(57)을 부가한 구조를 도시하고 있지만, SiN막(54)을 없애는 것도 가능하다.
이상과 같이, 본 발명의 실시예2-3의 멀티-스토리지형 플래시 메모리(NROM)에 따르면, 상기 실시예2-1과 마찬가지의 효과를 얻을 수 있다. 또한, 트랩층 TL로서 고유전률막(57)을 이용하고 있으므로, 플래시 메모리를 고속화하고, 리텐션 타임을 장시간화할 수 있다.
[2-4] 실시예2-4
실시예2-4는, 핀형 MOSFET로서, 1개의 트랜지스터의 소스 근방과 드레인 근방에 고유전률막으로 이루어지는 트랩층 TL이 각각 존재하고, 이 2개의 트랩층 TL 사이에 트랩층 TL보다도 전도대 보텀 레벨이 높은 층을 형성하고 있다.
도 47은 본 발명의 실시예2-4에 따른 반도체 기억 장치의 평면도를 도시한다. 이하에, 본 발명의 실시예2-4에 따른 반도체 기억 장치에 대해서 설명한다.
도 47에 도시한 바와 같이, 실시예2-4에서, 실시예2-2와 다른 점은, 트랩층 TL로서 고유전률막(58)을 이용하고 있는 점이다. 이 고유전률막(58)으로서는, 예를 들면, HfO2막, ZrO2막, TiO2막 등을 들 수 있다.
또한, 본 실시예에서는, 상기 실시예2-1의 구조에 고유전률막(58)을 부가한 구조를 설명하고 있지만, SiN막(54)을 없애는 것도 가능하다.
이상과 같이, 본 발명의 실시예2-4의 멀티-스토리지형 플래시 메모리(NROM)에 따르면, 상기 실시예2-2와 마찬가지의 효과를 얻을 수 있다. 또한, 트랩층 TL로서 고유전률막(58)을 이용하고 있으므로, 플래시 메모리를 고속화하고, 리텐션 타임을 장시간화할 수 있다.
[2-5] 실시예2-5
실시예2-5는, 실시예2-1과 마찬가지로, 플래너형 MOSFET이지만, 실시예2-1과 제조 방법이 다르다. 실시예2-5에서는, 더미 게이트를 제거하여 생긴 홈에 트랩층 TL을 퇴적하고, 홈의 내측에 트랩층 TL과는 다른 재료의 측벽을 형성하고, 이 측벽을 마스크로 하여 홈의 중앙 부분의 트랩층 TL을 제거하고, 블록층을 형성하고, 게이트 전극을 홈 내에 매립하여 형성한다.
도 48 내지 도 59는 본 발명의 실시예2-5에 따른 반도체 기억 장치의 제조 공정의 단면도를 도시한다. 이하에, 본 발명의 실시예2-5에 따른 반도체 기억 장치의 제조 방법에 대해서 설명한다.
우선, 도 48에 도시한 바와 같이, 반도체 기판(예를 들면 Si 기판)(11)이 산화되어, 두께가 3㎚ 정도인 SiO2막으로 이루어지는 절연막(41)(터널 게이트 절연막 TI)이 형성된다. 이 절연막(41) 위에 폴리실리콘층(42)이 100㎚ 정도 퇴적된다.
다음으로, 도 49에 도시한 바와 같이, 리소그래피와 RIE에 의해, 폴리실리콘층(42)이 게이트 형상으로 패터닝 가공된다.
다음으로, 도 50에 도시한 바와 같이, 이온 주입에 의해, 반도체 기판(11) 내에 소스/드레인 확산층(61a, 61b)이 형성된다.
다음으로, 도 51에 도시한 바와 같이, TEOS로 이루어지는 층간 절연막(62)이 200㎚ 정도 퇴적되고, 이 층간 절연막(62)이 CMP로 평탄화된다. 이에 의해, 폴리실리콘층(42)의 상면을 노출시킨다.
다음으로, 도 52에 도시한 바와 같이, CDE 등에 의해 폴리실리콘층(42)이 제거되어, 게이트 매립용의 게이트 홈(63)이 형성된다.
다음으로, 도 53에 도시한 바와 같이, 게이트 홈(63)의 저부의 절연막(41)이 제거되고, 새롭게 절연막(41)이 형성된다. 다음으로, 절연막(41) 및 층간 절연막(62) 위에 트랩층 TL로서 SiN막(Si3N4막)(64)이 퇴적된다. 이들 절연막 형성 조건은, 예를 들면, N2/O2 분위기에서 단시간 열처리에 의해, 두께 3㎚의 절연막(41)이 형성되고, CVD에 의해 5㎚ 정도의 SiN막(64)이 퇴적된다.
다음으로, 도 54에 도시한 바와 같이, 게이트 홈(63)의 내측면에, 두께가 40㎚ 정도인 TEOS 등으로 이루어지는 측벽층(65)이 형성된다. 이 측벽층(65)의 재질은, 트랩층 TL의 재질과 다르다.
다음으로, 도 55에 도시한 바와 같이, 측벽층(65)을 마스크로 하여, 핫 인산 등으로 SiN막(64)이 에칭된다. 이에 의해, 게이트 홈(63)의 중앙 부근의 절연막(41)이 노출되고, 층간 절연막(62)의 상면이 노출된다.
다음으로, 도 56에 도시한 바와 같이, HF 등을 이용하여 측벽층(65)이 제거된다. 이 때, 게이트 홈(63)의 중앙 부근의 절연막(41)이나, 층간 절연막(62)의 상부도 함께 제거된다.
다음으로, 도 57에 도시한 바와 같이, 게이트 홈(63)의 저부에 노출된 반도체 기판(11)을 재차 산화하여, 예를 들면 SiO2막으로 이루어지는 산화막(66)이 형성된다. 이 산화막(66)은, SiN막(64)으로 이루어지는 트랩층 TL의 재료보다도 전도대 보텀 레벨이 높은 것으로 되어 있다.
다음으로, 도 58에 도시한 바와 같이, 산화막(66) 및 층간 절연막(62) 위에, 5㎚ 정도의, 예를 들면 SiO2막으로 이루어지는 산화막(67)(블록층 CI)이 퇴적 형성된다. 이에 의해，ONO막(68)이 형성된다.
다음으로, 도 59에 도시한 바와 같이, 폴리실리콘층(69)이 200㎚ 정도 퇴적되고, 이 폴리실리콘층(69)을 평탄화함으로써, 게이트 홈(63)의 내부에만 게이트 전극 G가 형성된다(다마신 프로세스). 이 후는, 통상의 LSI 제조 공정과 마찬가지이다. 즉, 층간막이 퇴적되고, 컨택트홀이 개공된 후, 상층 배선이 형성된다.
이상과 같이, 본 발명의 실시예2-5의 멀티-스토리지형 플래시 메모리(NROM)에 따르면, 상기 실시예2-1과 마찬가지의 효과를 얻을 수 있다.
또한, 본 실시예의 제조 방법에 의해, 메탈 게이트를 이용하기 쉽다고 하는 효과도 얻어진다. 즉, 게이트 전극 G는, 폴리실리콘층(69)이 아니라 메탈재로 형성하는 것도 가능하다. 또한, 트랩층 TL의 재료에 따라서는, 블록층 CI를 없애는 것도 가능하다.
[2-6] 실시예2-6
실시예2-6은, 실시예2-2와 마찬가지로, 핀형 MOSFET이지만, 실시예2-2와 제조 방법이 다르다. 실시예2-6의 제조 방법은, 실시예2-5와 마찬가지로, 측벽을 이용한 제조 방법이다.
도 60 내지 도 64는 본 발명의 실시예2-6에 따른 반도체 기억 장치의 제조 공정의 사시도를 도시한다. 도 65는 본 발명의 실시예2-6에 따른 반도체 기억 장치의 제조 공정의 평면도를 도시한다. 이하에, 본 발명의 실시예2-6에 따른 반도체 기억 장치의 제조 방법에 대하여 설명한다.
우선, 도 60에 도시한 바와 같이, 반도체 기판(예를 들면 Si 기판)(11)과 매립 절연막(BOX)(12)과 SOI층(13)을 갖는 SOI 기판(10)을 준비한다. 그리고, SOI층(13)의 장래 채널 영역으로 되는 보디 영역에 도핑이 행해진다. 다음으로，SOI층(13) 위에 하드마스크(14)가 퇴적되고, 이 하드마스크(14)가 핀 형상으로 패터닝된다. 이 하드마스크(14)는, 예를 들면, 70㎚ 정도의 막 두께를 갖고，SiN막으로 이루어진다. 다음으로, 하드마스크(14)를 이용하여, RIE와 같은 이방성 에칭에 의해, SOI층(13)이 핀 형상으로 가공된다. 다음으로，SOI층(13)의 측면이 산화되어, 두께가 3㎚ 정도인 산화막(도시 생략)이 형성된 후, 폴리실리콘층(71)이 200㎚ 정도 퇴적되어 평탄화된다. 그리고, 리소그래피와 RIE에 의해, 폴리실리콘층(71)이 패터닝 가공된다. 다음으로, 이온 주입에 의해, 소스/드레인 확산층(72a, 72b)이 형성된다.
다음으로, 도 61에 도시한 바와 같이, TEOS로 이루어지는 층간 절연막(PMD)(73)이 200㎚ 정도 퇴적되고, 이 층간 절연막(73)이 CMP로 평탄화된다. 이 에 의해, 폴리실리콘층(71)의 상면이 노출된다.
다음으로, 도 62에 도시한 바와 같이, CDE, 웨트 에칭 등에 의해 폴리실리콘층(71)이 제거되어, 게이트 매립용의 게이트 홈(74)이 형성된다.
다음으로, 도 63에 도시한 바와 같이, 게이트 홈(74) 내의 SOI층(13)의 측면의 도시하지 않은 산화막이 제거된다. 그 후, 예를 들면 SiO2막으로 이루어지는 산화막(75)(터널 게이트 절연막 TI)이 SOI층(13)의 측면에 형성되고(도 65 참조), 트랩층 TL로서 SiN막(Si3N4막)(76)이 퇴적된다. 이들 절연막의 형성 조건은, 예를 들면, N2/O2 분위기에서 단시간 열처리에 의해 두께가 3㎚인 산화막(75)이 형성되고, CVD에 의해 두께가 5㎚ 정도인 SiN막(76)이 퇴적된다.
다음으로, 게이트 홈(74)의 내측면에, 두께가 40㎚ 정도인 TEOS 등으로 이루어지는 측벽층(77)이 형성된다. 이 측벽층(77)은, 트랩층 TL의 재료와는 다른 재료로 이루어진다. 그리고, 이 측벽층(77)을 마스크로 하여, 핫 인산 등으로, SiN막(76)의 일부가 에칭된다. 이 SiN막(76)이 제거되는 부분은, 도 63에서는 게이트 홈(74)의 중앙 부근, 도 65에서는 게이트 전극 G의 중앙 부근(채널의 중앙 부근, 소스/드레인 양측으로부터 떨어진 한가운데 부근)에서의 SOI층(13)의 측면이다. 다음으로，HF 등을 이용하여, 측벽층(77)이 제거된다. 이 때, SOI층(13)의 측면에서 채널 중앙 부근의 산화막(75)의 일부도 함께 제거된다(도 65 참조). 그 후, 게이트 홈(74) 내에 노출된 SOI층(13)이 재차 산화되어, 예를 들면 SiO2막으로 이루어지는 절연막(78)이 형성된다(도 65 참조). 이 절연막(78)은, SiN막(76)으로 이루 어지는 트랩층 TL의 재료보다도 전도대 보텀 레벨이 높은 것으로 되어 있다.
다음으로, 도 64에 도시한 바와 같이, 산화막(79)(블록층 CI)이 5㎚ 정도 퇴적 형성된다. 이 산화막(79) 위에 폴리실리콘층(80)이 200㎚ 정도퇴적되고, 이 폴리실리콘층(80)을 평탄화함으로써, 게이트 홈(74)의 내부에만 게이트 전극 G가 형성된다(다마신 프로세스). 이 후는, 통상의 LSI 제조 공정과 마찬가지이다. 즉, 층간막이 퇴적되고, 컨택트홀이 개공된 후, 상층 배선이 형성된다.
이상과 같이, 본 발명의 실시예2-6의 멀티-스토리지형 플래시 메모리(NROM)에 따르면, 상기 실시예2-2와 마찬가지의 효과를 얻을 수 있다.
또한, 본 실시예의 제조 방법에 의해, 메탈 게이트를 이용하기 쉽다고 하는 효과도 얻어진다. 즉, 게이트 전극 G는, 폴리실리콘층(80)이 아니라 메탈재로 형성하는 것도 가능하다. 또한, 트랩층 TL의 재료에 따라서는, 블록층 CI를 없애는 것도 가능하다.
전술한 제2 예에서, 상기 실시예2-1∼6에 따른 메모리 셀의 회로도 및 평면 레이아웃 패턴도는, 실시예1-4에서 설명한 것과 마찬가지이기 때문에, 설명은 생략한다.
[3] 제3 예
본 발명의 제3 예에 따른 반도체 기억 장치는, 멀티-스토리지형 플래시 메모리(NROM)로서, 플로팅형의 MOSFET를 핀 구조로 한다.
[3-1] 실시예3-1
실시예3-1은, 핀형 MOSFET로서, 핀과 컨트롤 게이트 전극이 교차하는 부분에 서, 절연막을 개재하여 핀 및 컨트롤 게이트 전극의 양방의 측면에 접하는 4개의 도전성 플로팅 게이트 전극을 갖는다.
도 66은, 본 발명의 실시예3-1에 따른 반도체 기억 장치의 사시도를 도시한다. 도 67은 본 발명의 실시예3-1에 따른 반도체 기억 장치의 평면도를 도시한다. 이하에, 본 발명의 실시예3-1에 따른 반도체 기억 장치에 대해서 설명한다.
도 66 및 도 67에 도시한 바와 같이, SOI 기판(10)이 이용된다. 이 SOI 기판(10)은, 반도체 기판(예를 들면 Si 기판)(11)과, 이 반도체 기판(11) 위에 형성된 매립 절연막(BOX)(12)과, 이 매립 절연막(12) 위에 형성된 SOI층(반도체층)(13)을 갖는다.
SOI층(13)은 핀 형상이다. 즉, SOI층(13)은, 상호 대향하는 측면 SS1, SS2를 갖는다. 컨트롤 게이트 전극 CG는, SOI층(13)의 측면 SS1, SS2를 걸쳐 형성되어 있다. 따라서, 핀 형상의 SOI층(13)과 컨트롤 게이트 전극 CG는 교차하고 있다.
컨트롤 게이트 전극 CG 아래의 SOI층(13) 내는 채널 영역으로 되고, 컨트롤 게이트 전극 CG 및 채널 영역 사이에는 하드마스크(14)가 존재하고 있다. SOI층(13) 내에는, 채널 영역을 사이에 두고, 소스/드레인 확산층(97a, 97b)이 형성되어 있다. 이 때문에, 소스/드레인 확산층(97a, 97b)과 채널 영역 사이에는, PN 접합이 각각 형성되어 있다.
SOI층(13)과 컨트롤 게이트 전극 CG의 교차 부분에서의 4모퉁이에는, 도전성의 플로팅 게이트 전극 FG1, FG2가 각각 형성되어 있다. 2개의 플로팅 게이트 전 극 FG1은, 소스측의 SOI층(13)의 측면 SS1, SS2에 상호 분리되어 배치되고, 소스 확산층(97a)측의 SOI층(13)과 컨트롤 게이트 전극 CG에 절연막(94)을 개재하여 접하고 있다. 플로팅 게이트 전극 FG2는, 드레인 확산층(97b)측의 SOI층(13)의 측면 SS1, SS2에 상호 분리되어 배치되고, 드레인 확산층(97b)측의 SOI층(13)과 컨트롤 게이트 전극 CG에 절연막(94)을 개재하여 접하고 있다.
SOI층(13)의 측면 SS1, SS2에 형성된 절연막(94)은 터널 게이트 절연막 TI로서 기능하고, 컨트롤 게이트 전극 CG의 측면에 형성된 절연막(94)은 블록층 CI로서 기능한다.
이와 같은 반도체 기억 장치에서는，1개의 트랜지스터 Tr에서 2비트를 기억한다. 즉, 소스 확산층(97a)측의 플로팅 게이트 전극 FG1이 1비트의 기입 영역으로 되고, 드레인 확산층(97b)측의 플로팅 게이트 전극 FG2가 1비트의 기입 영역으로 되어, 1개의 트랜지스터 Tr에서 합계 2비트의 기입 영역을 확보하고 있다.
도 68 내지 도 71은 본 발명의 실시예3-1에 따른 반도체 기억 장치의 제조 공정의 사시도를 도시한다. 이하에, 본 발명의 실시예3-1에 따른 반도체 기억 장치의 제조 방법에 대해서 설명한다.
우선, 도 68에 도시한 바와 같이, 반도체 기판(예를 들면 Si 기판)(11)과 매립 절연막(BOX)(12)과 두께가 50㎚ 정도인 SOI층(13)을 갖는 SOI 기판(10)을 준비한다. 그리고, SOI층(13)의 장래 채널 영역으로 되는 보디 영역에 도핑이 행해진다. 이 도핑에서는, 채널 농도가 1E17㎝-3 정도로 되도록 도우즈량이 조정된다. 다음으로，SOI층(13) 위에 하드마스크(14)가 퇴적되고, 이 하드마스크(14)가 핀 형상으로 패터닝된다. 이 하드마스크(14)는, 예를 들면, 70㎚ 정도의 막 두께를 갖고，SiN막으로 이루어진다. 다음으로, 하드마스크(14)를 이용하여, RIE와 같은 이방성 에칭에 의해, SOI층(13)이 핀 형상으로 가공된다.
다음으로, 도 69에 도시한 바와 같이, SOI층(13)의 측면에, 두께가 7.5㎚ 정도인 산질화막(91)이 형성된다. 다음으로, 매립 절연막(12) 및 하드마스크(14) 위에 컨트롤 게이트용의 폴리실리콘층(92)이 150㎚ 정도 퇴적된다. 이 때, 핀 형상의 SOI층(13) 위에 폴리실리콘층(92)을 퇴적하기 때문에, 이 폴리실리콘층(92)의 표면에는 큰 단차가 형성된다. 다음으로, 폴리실리콘층(92) 위에 SiN막(93)이 50㎚ 정도 퇴적되고, 이 SiN막(93)이 게이트 패턴으로 가공된다. 그 후, SiN막(93)을 마스크로 이용하여, 폴리실리콘층(92)이 RIE로 가공된다. 이에 의해, 컨트롤 게이트 전극 CG가 형성된다.
다음으로, 도 70에 도시한 바와 같이, SOI층(13)의 측면의 산질화막(91)이 HF 등으로 제거된 후, 재차, SOI층(13)의 측면 및 컨트롤 게이트 전극 CG의 측면에 산질화막 등으로 이루어지는 절연막(94)이 7.5㎚ 정도 형성된다. 다음으로, 플로팅 게이트용의 폴리실리콘층(95)이 전체면에 300㎚ 정도 퇴적되고, 이 폴리실리콘층(95)이 CMP로 평탄화된다. 다음으로，SOI층(13) 상의 SiN막(14)이 노출될 때까지, RIE와 같은 이방성 에칭에 의해 폴리실리콘층(95)이 에치백된다. 이에 의해, 핀 형상의 SOI층(13)과 컨트롤 게이트 전극 CG가 교차하는 부분에서, 컨트롤 게이트 전극 CG가 볼록 형상으로 돌출된다.
다음으로, 도 71에 도시한 바와 같이, 컨트롤 게이트 전극 CG의 돌출부의 측면에, TEOS로 이루어지는 측벽층(96)이 20㎚ 정도 형성된다.
다음으로, 도 66 및 도 67에 도시한 바와 같이, 컨트롤 게이트 전극 CG의 돌출부 및 측벽층(96)을 마스크로 하여, RIE에 의해 폴리실리콘층(95)이 가공된다. 이에 의해, 플로팅 게이트 전극 FG1, FG2가 형성된다. 이 후, 소스/드레인 형성용의 이온이 주입되고, 활성화 어닐링(900∼1000℃의 RTA)이 행해짐으로써，SOI층(13) 내에 소스/드레인 확산층(97a, 97b)이 형성된다. 이 후는, 통상의 LSI 제조 공정과 마찬가지이다. 즉, 층간막이 퇴적되고, 컨택트홀이 개공된 후, 상층 배선이 형성된다. 또한, 측벽층(96)은, 상기 층간막을 퇴적하기 전 등에 제거해도 되고, 잔존시켜 두어도 된다.
이상과 같이, 본 발명의 실시예3-1의 멀티-스토리지형 플래시 메모리(NROM)에서는, 핀 구조를 적용한다. 그리고, 핀 형상의 SOI층(13) 및 컨트롤 게이트 전극 CG가 교차하는 부분에서, 절연막(94)을 개재하여, SOI층(13)과 컨트롤 게이트 전극 CG의 양방의 측면에 접하는 4개의 도전성 플로팅 게이트 전극 FG1, FG2를 형성하고 있다. 이러한 더블 게이트 구조의 핀형 MOSFET를 이용함으로써, 멀티-스토리지형 플래시 메모리(NROM)의 미세화, 고밀도화, 저코스트화가 가능하게 된다.
또한, 본 실시예의 제조 방법에 따르면, 핀 형상의 SOI층(13)과 컨트롤 게이트 전극 CG의 간극(SOI층(13)과 컨트롤 게이트 전극 CG 이외의 영역)에 플로팅 게이트용의 폴리실리콘층(95)을 매립하고, SOI층(13)과 컨트롤 게이트 전극 CG가 교차하는 부분에서, 볼록 형상으로 돌출된 컨트롤 게이트 전극 CG의 측면에 측벽 층(96)을 형성하고, 볼록 형상의 게이트 돌출부와 측벽층(96)을 마스크로 하여 플로팅 게이트 전극 FG1, FG2를 RIE 가공한다. 이 때문에, 4개의 플로팅 게이트 전극 FG1, FG2는, 핀 형상의 SOI층(13) 및 컨트롤 게이트 전극 CG가 교차하는 부분에서 셀파 라인으로 형성할 수 있다. 따라서, 정합 정밀도가 엄격한 리소그래피 공정을 생략하여, 프로세스를 간략화할 수 있음과 함께, 플래시 메모리를 더욱 미세화, 고밀도화할 수 있다.
[3-2] 실시예3-2
실시예3-2는, 핀형 MOSFET로서, 핀과 컨트롤 게이트 전극이 교차하는 부분에서, 절연막을 개재하여 핀 및 컨트롤 게이트 전극의 양방의 측면에 접하는 2개의 도전성 플로팅 게이트 전극을 갖는다.
도 72는 본 발명의 실시예3-2에 따른 반도체 기억 장치의 사시도를 도시한다. 도 73은 본 발명의 실시예3-2에 따른 반도체 기억 장치의 평면도를 도시한다. 이하에, 본 발명의 실시예3-1에 따른 반도체 기억 장치에 대해서 설명한다.
도 72 및 도 73에 도시한 바와 같이, 실시예3-2에서, 상기 실시예3-1과 다른 점은, 컨트롤 게이트 전극 CG 및 플로팅 게이트 전극 FG1, FG2의 형상이다. 구체적으로는, 다음과 같다.
실시예3-1에서는, 컨트롤 게이트 전극 CG의 상면이 볼록 형상이었다. 이에 대하여, 실시예3-2에서는, 컨트롤 게이트 전극 CG의 상면이 평탄하게 되어 있다.
실시예3-1에서는，2개의 플로팅 게이트 전극 FG1은 소스 확산층(97a)측의 SOI층(13)으로 분리되고, 2개의 플로팅 게이트 전극 FG2는 드레인 확산층(97b)측의 SOI층(13)으로 분리되어 있었다. 이에 대하여, 실시예3-2에서는, 플로팅 게이트 전극 FG1은 소스 확산층(97a)측의 SOI층(13)을 걸쳐 연속하고, 플로팅 게이트 전극 FG2는 드레인 확산층(97b)측의 SOI층(13)을 걸쳐 연속하고 있다.
도 74 내지 도 77은 본 발명의 실시예3-1에 따른 반도체 기억 장치의 제조 공정의 사시도를 도시한다. 이하에, 본 발명의 실시예3-1에 따른 반도체 기억 장치의 제조 방법에 대해서 설명한다.
우선, 도 74에 도시한 바와 같이, 반도체 기판(11)과 매립 절연막(BOX)(12)과 두께가 50㎚ 정도인 SOI층(13)을 갖는 SOI 기판(10)을 준비한다. 그리고, SOI층(13)의 장래 채널 영역으로 되는 보디 영역에 도핑이 행해진다. 이 도핑에서는, 채널 농도가 1E17㎝-3 정도로 되도록 도우즈량이 조정된다. 다음으로，SOI층(13) 위에 하드마스크(14)가 퇴적되고, 이 하드마스크(14)가 핀 형상으로 패터닝된다. 이 하드마스크(14)는, 예를 들면, 70㎚ 정도의 막 두께를 갖고，SiN막으로 이루어진다. 다음으로, 하드마스크(14)를 이용하여, RIE와 같은 이방성 에칭에 의해, SOI층(13)이 핀 형상으로 가공된다.
다음으로, 도 75에 도시한 바와 같이, SOI층(13)의 측면에, 두께가 7.5㎚ 정도인 산질화막(91)이 형성된다. 다음으로, 매립 절연막(12) 및 하드마스크(14) 위에 컨트롤 게이트용의 폴리실리콘층(92)이 300㎚ 정도 퇴적되고, 폴리실리콘층(92)이 CMP로 평탄화된다. 다음으로, 폴리실리콘층(92) 위에 SiN막(93)이 50㎚ 정도 퇴적되고, 이 SiN막(93)이 게이트 패턴으로 가공된다. 그 후, SiN막(93)을 마스크 로 이용하여, 폴리실리콘층(92)이 RIE로 가공된다. 이에 의해, 컨트롤 게이트 전극 CG가 형성된다.
다음으로, 도 76에 도시한 바와 같이, SOI층(13)의 측면의 산질화막(91)이 HF 등으로 제거된 후, 재차, SOI층(13)의 측면 및 컨트롤 게이트 전극 CG의 측면에 산질화막 등으로 이루어지는 절연막(94)이 7.5㎚ 정도 형성된다. 다음으로, 플로팅 게이트용의 폴리실리콘층(95)이 전체면에 400㎚ 정도 퇴적되고, 이 폴리실리콘층(95)이 CMP로 평탄화된다. 다음으로，SiN막(93)이 노출될 때까지, RIE와 같은 이방성 에칭에 의해 폴리실리콘층(95)이 에치백된다.
다음으로, 도 77에 도시한 바와 같이, 컨트롤 게이트 전극 CG 및 SOI층(13)이 교차하는 부분에서의 SiN막(93) 및 폴리실리콘층(95) 위에, 레지스트(98)가 형성된다. 그리고, 이 레지스트(98)가 리소그래피로 가공된다.
다음으로, 도 72 및 도 73에 도시한 바와 같이, 레지스트(98)를 마스크로 하여, RIE에 의해 폴리실리콘층(95)이 가공된다. 이에 의해, 플로팅 게이트 전극 FG1, FG2가 형성된다. 이 후, 레지스트(98)가 제거된다. 다음으로, 소스/드레인 형성용의 이온이 주입되고, 활성화 어닐링(900∼1000℃의 RTA)이 행해짐으로써，SOI층(13) 내에 소스/드레인 확산층(97a, 97b)이 형성된다. 이 후는, 통상의 LSI 제조 공정과 마찬가지이다. 즉, 층간막이 퇴적되고, 컨택트홀이 개공된 후, 상층 배선이 형성된다.
이상과 같이, 본 발명의 실시예3-2의 멀티-스토리지형 플래시 메모리(NROM)에 따르면, 상기 실시예3-1과 마찬가지의 효과를 얻을 수 있다.
또한, 상기 실시예3-1은 4개의 플로팅 게이트 전극 FG1, FG2로 이루어지는 것에 대해, 본 실시예는 2개의 플로팅 게이트 전극 FG1, FG2로 이루어진다. 즉, 플로팅 게이트 전극 FG1, FG2가 각각 핀으로 분리되지 않는다. 이 구조에서는, 플로팅 게이트 전극 FG1, FG2의 리소그래피를 행할 때, 디바이스의 표면이 평탄하기 때문에, 리소그래피를 행하기 쉽다고 하는 효과를 얻을 수 있다.
[3-3] 실시예3-3
실시예3-3은, 상기 실시예3-1∼2에 따른 메모리 셀의 회로도 및 평면 레이아웃 패턴도에 대해서 설명한다.
도 78은 본 발명의 실시예3-3에 따른 반도체 기억 장치의 메모리 셀의 회로도를 도시한다. 도 79 내지 도 81은 본 발명의 실시예3-3에 따른 반도체 기억 장치의 메모리 셀의 평면 레이아웃 패턴도를 도시한다. 도 82는 도 81의 LXXXII-LXXXII선을 따른 반도체 기억 장치의 메모리 셀의 단면도를 도시한다. 이하에, 본 발명의 실시예3-3에 따른 반도체 기억 장치에 대해서 설명한다. 또한, 이들 도면은, 예를 들면, 실시예3-1의 도 67의 평면도, 실시예3-2의 도 73의 평면도 등과 대응한다.
도 78에 도시한 바와 같이, 전술한 실시예3-1∼2와 같은 핀형 트랜지스터 Tr이 복수개 배열되고, 워드선 WL, 비트선 BL, 소스선 SL에 접속되어 회로가 구성된다. 1셀 MC에서, 트랜지스터 Tr의 컨트롤 게이트 CG(컨트롤 게이트 전극 CG)는 워드선 WL1에 연결되고, 소스 S(소스 확산층(97a))는 소스선 SL1에 연결되고, 드레인 D(드레인 확산층(97b))는 비트선 BL1에 연결된다. 그리고, 1개의 트랜지스터 Tr에 서 2비트분의 멀티-스토리지 메모리 셀이 구성되어 있다(NROM과 유사한 디바이스 동작을 행한다).
도 79에 도시한 바와 같이, 워드선 WL(컨트롤 게이트 전극 CG)과 핀 Fin(SOI층(13))이 교차하고, 이 교차부의 4모퉁이에 플로팅 게이트 전극 FG1, FG2가 형성되어 있다.
도 80에 도시한 바와 같이, 핀 Fin의 상층에는, 핀 Fin과 동일한 방향으로 연장되는 소스선 SL이 형성되어 있다. 이 소스선 SL의 일부가 핀 Fin의 상방으로 인출되고, 이 인출 부분과 핀 Fin(소스)이 소스선 컨택트 CS로 접속되어 있다(도 82 참조).
도 81에 도시한 바와 같이, 소스선 SL의 상층에는, 소스선 SL과 동일한 방향으로 연장되는 비트선 BL이 형성되어 있다(도 82 참조). 이 비트선 BL은 핀 Fin의 상방에 배치되고, 비트선 BL과 핀 Fin(드레인)이 비트선 컨택트 CB로 접속되어 있다.
이러한 평면 레이아웃 패턴에서는, 예를 들면, 워드선 WL을 2F 피치(F : 리소그래피의 최소 피치의 절반)로 배치하고, 핀 Fin을 3F 피치로 배치할 수 있다. 이 때문에, 핀 FET를 이용한 6F2-NOR형 셀 어레이를 형성할 수 있다.
그 밖에, 본 발명은, 상기 각 실시예에 한정되는 것이 아니라, 실시 단계에서는 그 요지를 일탈하지 않는 범위에서, 예를 들면 다음과 같이 다양하게 변형하는 것이 가능하다.
(1) 상기 각 실시예에서의 SOI 기판(10)을 이용한 예에서는, 통상의 벌크 기판을 이용하는 것도 가능하다.
(2) 상기 제1 예에서는, 핀형 MOSFET를 예로 들었지만, 플래너형 MOSFET에도 적용할 수 있다.
(3) 상기 제1 예에서의 메탈 소스/드레인 영역은, 메탈 또는 메탈 실리사이드의 양방을 포함하는 것으로 한다.
(4) 상기 제2 예에서는，PN 접합형의 소스/드레인 확산층을 이용하였지만, 상기 제1 예와 같은 쇼트키 접합형의 소스/드레인 영역을 이용하는 것도 가능하다. 이 경우, 고온 어닐링 프로세스를 생략할 수 있기 때문에, 열에 약한 고유전률막을 이용하는 실시예2-3이나 실시예2-4의 경우에 특히 유효하다.
(5) 상기 제2 예에서는，1개의 트랜지스터 Tr 내의 2개의 트랩층 TL 사이에 트랩층 TL보다도 전도대 보텀 레벨이 높은 절연층을 형성하고 있지만, 이 절연층은, 적어도 트랩층 TL을 분단하면 되고, 트랩층 TL의 상하의 터널 게이트 절연막 TI 및 블록층 CI는 반드시 물리적으로 분단되지 않아도 된다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생각해 낼 것이다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.
본 발명에 따르면, 멀티-스토리지형의 메모리 셀 구조에서, 미세화할 수 있다.

Claims (20)

  1. 반도체 기판(11)과,
    상기 반도체 기판 위에 형성된 절연막(12)과,
    상기 절연막 위에 형성되며, 상호 대향하는 제1 및 제2 측면을 갖는 핀 형상의 반도체층(13)과,
    상기 반도체층의 상기 제1 및 제2 측면을 걸쳐 형성된 게이트 전극(G)과,
    상기 게이트 전극과 상기 반도체층의 상기 제1 측면 사이에 형성된 트랩층(TL)과,
    상기 트랩층과 상기 반도체층의 상기 제1 측면 사이에 형성된 터널 게이트 절연막(TI)과,
    상기 트랩층과 상기 게이트 전극 사이에 형성된 블록층(CI)과,
    상기 게이트 전극 아래의 상기 반도체층 내에 형성된 채널 영역과,
    상기 반도체층 내에 상기 채널 영역을 사이에 두고 형성되며, 금속을 함유하고, 상기 채널 영역과의 사이에서 쇼트키 접합을 각각 갖는 소스 영역 및 드레인 영역(S/D)
    을 구비하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 트랩층은, 질화막 또는 고유전률막으로 형성되는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 게이트 전극은, 폴리실리콘층 또는 메탈층으로 형성되는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 터널 게이트 절연막과 상기 트랩층과 상기 블록층으로, ONO(0xide Nitride 0xide)막이 형성되는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 소스 영역측의 상기 트랩층에서 1비트의 제1 기입 영역이 형성되고, 상기 드레인 영역측의 상기 트랩층에서 1비트의 제2 기입 영역이 형성되는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 게이트 전극의 주위에 형성된 층간 절연막(31)을 더 구비하고,
    상기 게이트 전극은 메탈층으로 형성되며,
    상기 게이트 전극 상면과 상기 층간 절연막의 상면은 일치하는 반도체 기억 장치.
  7. 반도체층(11,13)과,
    상기 반도체층 내에 형성된 채널 영역과,
    상기 반도체층 내에 상기 채널 영역을 사이에 두고 형성된 소스 영역 및 드레인 영역(S/D)과,
    상기 채널 영역과 대향하는 게이트 전극(G)과,
    상기 게이트 전극과 상기 소스 영역 사이에 형성된 제1 트랩층(좌측 TL)과,
    상기 제1 트랩층과 상기 소스 영역 사이에 형성된 제1 터널 게이트 절연막(좌측 TI)과,
    상기 제1 트랩층과 상기 게이트 전극 사이에 형성된 제1 블록층(좌측 CI)과,
    상기 게이트 전극과 상기 드레인 영역 사이에 형성된 제2 트랩층(우측 TL)과,
    상기 제2 트랩층과 상기 드레인 영역 사이에 형성된 제2 터널 게이트 절연막(우측 TI)과,
    상기 제2 트랩층과 상기 게이트 전극 사이에 형성된 제2 블록층(우측 CI)과,
    상기 제1 및 제2 트랩층 사이에 형성되며, 상기 제1 및 제2 트랩층보다도 전도대 보텀(bottom) 레벨이 높은 재료로 이루어지는 제1 절연막(41,51)
    을 구비하는 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 제1 및 제2 트랩층은, 질화막 또는 고유전률막으로 형성되는 반도체 기 억 장치.
  9. 제7항에 있어서,
    상기 제1 절연막은 실리콘 산화막으로 형성되는 반도체 기억 장치.
  10. 제7항에 있어서,
    상기 제1 터널 게이트 절연막과 상기 제1 트랩층과 상기 제1 블록층으로, ONO막이 형성되고,
    상기 제2 터널 게이트 절연막과 상기 제2 트랩층과 상기 제2 블록층으로, ONO막이 형성되는 반도체 기억 장치.
  11. 제7항에 있어서,
    상기 제1 트랩층에서 1비트의 제1 기입 영역이 형성되고, 상기 제2 트랩층에서 1비트의 제2 기입 영역이 형성되며,
    상기 제1 및 제2 기입 영역은 상기 제1 절연막으로 절연되는 반도체 기억 장치.
  12. 제7항에 있어서,
    반도체 기판(11)과,
    상기 반도체 기판 위에 형성된 제2 절연막(12)
    을 더 구비하고,
    상기 반도체층(13)은, 상기 제2 절연막 위에 형성되며, 상호 대향하는 제1 및 제2 측면을 갖는 핀 형상이고,
    상기 게이트 전극은, 상기 반도체층의 상기 제1 측면측에 배치되는 반도체 기억 장치.
  13. 반도체층 위에 제1 절연막(41,51)을 형성하는 공정과,
    상기 제1 절연막 위에 게이트 전극재(42)를 형성하는 공정과,
    상기 제1 절연막의 측면이 상기 게이트 전극재의 측면보다도 내측에 위치하도록 상기 제1 절연막을 제거하고, 상기 제1 절연막의 양측에 제1 및 제2 공동부(A,B)를 형성하는 공정과,
    상기 제1 공동부에서의 상기 반도체층 및 상기 게이트 전극재의 상호 대향하는 표면에 제1 터널 게이트 절연막(TI) 및 제1 블록층(CI)을 각각 형성함과 함께, 상기 제2 공동부에서의 상기 반도체층 및 상기 게이트 전극재의 상호 대향하는 표면에 제2 터널 게이트 절연막(TI) 및 제2 블록층(CI)을 각각 형성하는 공정과,
    상기 제1 터널 게이트 절연막과 상기 제1 블록층 사이에 제1 트랩층(TL)을 형성함과 함께, 상기 제2 터널 게이트 절연막과 상기 제2 블록층 사이에 제2 트랩층(TL)을 형성하는 공정
    을 구비하고,
    상기 제1 절연막의 재료는, 상기 제1 및 제2 트랩층의 재료보다도 전도대 보 텀 레벨이 높은 반도체 기억 장치의 제조 방법.
  14. 제13항에 있어서,
    제1 및 제2 공동부는, 등방성 에칭에 의해 상기 제1 절연막을 제거함으로써 형성되는 반도체 기억 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 및 제2 트랩층은, 질화막 또는 고유전률막으로 형성되는 반도체 기억 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 제1 절연막은, 실리콘 산화막으로 형성되는 반도체 기억 장치의 제조 방법.
  17. 제13항에 있어서,
    상기 제1 터널 게이트 절연막과 상기 제1 트랩층과 상기 제1 블록층으로, ONO막이 형성되고,
    상기 제2 터널 게이트 절연막과 상기 제2 트랩층과 상기 제2 블록층으로, ONO막이 형성되는 반도체 기억 장치의 제조 방법.
  18. 제13항에 있어서,
    반도체 기판(11) 위에 제2 절연막(12)을 형성하는 공정과,
    상기 제2 절연막 위에 상호 대향하는 제1 및 제2 측면을 갖는 핀 형상의 상기 반도체층(13)을 형성하는 공정
    을 더 구비하는 반도체 기억 장치의 제조 방법.
  19. 반도체층(11) 위에 터널 게이트 절연막(41)을 형성하는 공정과,
    상기 터널 게이트 절연막 위에 홈(63)을 갖는 층간 절연막(62)을 형성하는 공정과,
    상기 홈 내에 트랩층(TL)을 형성하는 공정과,
    상기 트랩층 상의 상기 홈의 측면에 측벽층(65)을 형성하는 공정과,
    상기 측벽층으로부터 노출되는 상기 홈의 저부의 상기 트랩층을 제거하여, 상기 터널 게이트 절연막의 일부를 노출시키는 공정과,
    상기 측벽층을 제거함과 함께, 상기 터널 게이트 절연막의 노출부를 제거함으로써 상기 반도체층의 일부를 노출시키는 공정과,
    상기 반도체층의 노출부에 상기 트랩층의 재료보다도 전도대 보텀 레벨이 높은 재료로 이루어지는 절연막(66)을 형성하는 공정과,
    상기 트랩층 및 상기 절연막 위에 블록층(CI)을 형성하는 공정과,
    상기 블록층 상의 상기 홈 내에 게이트 전극(G)을 형성하는 공정
    을 구비하는 반도체 기억 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 측벽층과 상기 트랩층은 서로 다른 재질의 층으로 형성되는 반도체 기억 장치의 제조 방법.
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