JP2005203678A

JP2005203678A - 半導体装置およびその製造方法

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Publication number: JP2005203678A
Application number: JP2004010460A
Authority: JP
Inventors: Hisaki Hara; 寿樹原
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-01-19
Filing date: 2004-01-19
Publication date: 2005-07-28

Abstract

【課題】同一基板上に異なる誘電率のゲート絶縁層を有する半導体装置およびその製造方法を提供する。
【解決手段】第１領域１００Ａに形成された第１トランジスタ１００と第２領域２００Ａに形成された第２トランジスタ２００とを含む。前記第１トランジスタ１００は、前記第１領域１００Ａの半導体層２０の上方に形成され、酸化シリコンより誘電率が大きい誘電体からなる第１ゲート絶縁層２４を有し、第２領域２００Ａの半導体層４０の上方に形成され、酸化シリコンからなる第２ゲート絶縁層４４を有する。
【選択図】図１

Description

本発明は、同一基板上に、異なる誘電率のゲート絶縁層を有する半導体装置およびその製造方法に関する。

近年、複数のＬＳＩを用いて構成されたシステム機能を一つのチップ上で実現する、システムオンチップ（ＳＯＣ）の開発が盛んに行われている。ＳＯＣに搭載される回路には、ＣＰＵ、ロジック回路、各種のメモリ、デジタル・アナログ混成回路などの機能ブロックを有する、いわゆる内部回路と、内部回路をＥＳＤ（Electrostatic Discharge）や電流ノイズから保護するための保護回路や入出力回路などを構成する、いわゆる周辺回路とがある。内部回路のＭＩＳ型電界効果トランジスタは、通常高い駆動能力が要求されるため、ゲート絶縁層は薄膜化される傾向にある。一方、周辺回路のトランジスタは、入出力保護機能を実現するために高い耐圧が要求される。このため、周辺回路のＭＩＳ型電界効果トランジスタのゲート絶縁層は、充分なゲート耐圧を確保するために内部回路のゲート絶縁層に比べて厚い膜となる。

一つのチップ内に異なるゲート耐圧を有するゲート絶縁層の形成方法として、例えば特開２００３−１００８９６号公報では、ゲート絶縁層を構成する、金属酸化物の高誘電体膜（いわゆるHigh-k膜）の形成時に、高誘電体膜とシリコン基板との間に形成される界面層の膜厚をコントロールして、薄い界面層と厚い界面層とを有する２種類のゲート絶縁層を作成する方法が開示されている。この方法では、薄い界面層を形成する場合に、チャネルイオン注入時に窒素イオン注入を行い、シリコン基板中に窒素を導入して酸素バリアとすることにより、界面層（酸化シリコン層）の成長を制御している。しかしながら、この方法では、チャネル領域に窒素を導入するので、キャリアの移動度が劣化するおそれがある。
特開２００３−１００８９６号公報

本発明の目的は、同一基板上に異なる誘電率のゲート絶縁層を有する半導体装置およびその製造方法を提供することにある。

本発明にかかる半導体装置は、
第１領域に形成された第１トランジスタと第２領域に形成された第２トランジスタとを含み、
前記第１トランジスタは、前記第１領域の半導体層の上方に形成され、酸化シリコンより誘電率が大きい誘電体からなる第１ゲート絶縁層を有し、
前記第２トランジスタは、前記第２領域の半導体層の上方に形成され、酸化シリコンからなる第２ゲート絶縁層を有する。

この半導体装置によれば、誘電率の異なる第１ゲート絶縁層と第２ゲート絶縁層とを有することにより、駆動電圧、ゲート耐圧の異なるトランジスタを同一基板に混載できる。

本発明の半導体装置において、前記半導体層は、ＳＯＩであることができる。

本発明の半導体装置において、前記第１トランジスタは、完全空乏型トランジスタであり、前記第２トランジスタは、部分空乏型トランジスタであることができる。また、これとは逆に、本発明の半導体装置において、前記第１トランジスタは、部分空乏型トランジスタであり、前記第２トランジスタは、完全空乏型トランジスタであることができる。

本発明の半導体装置において、前記誘電体は、金属酸化物もしくはそれらのシリケートであることができる。

本発明の半導体装置において、前記第１領域の前記半導体層と前記第１ゲート絶縁層との間に、バリア層を有することができる。

本発明の半導体装置において、前記第１領域の前記半導体層と前記第２領域の前記半導体層とは、厚さが異なることができる。

本発明にかかる製造方法は、
半導体層にトランジスタ形成領域を区画するための素子分離領域を形成する工程と、
第１領域の半導体層の上方に、酸化シリコンより誘電率が大きい誘電体からなる第１ゲート絶縁層を形成する工程と、
酸素雰囲気において熱処理することにより、前記第１ゲート絶縁層の酸素欠損を少なくすると共に、第２領域の半導体層の上方に熱酸化によって酸化シリコンからなる第２ゲート絶縁層を形成する工程と、
を含む。

この製造方法によれば、同一の熱処理工程において、第２ゲート絶縁層を形成でき、かつ、第１ゲート絶縁層の酸素欠損を少なくでき、工程数の低減が可能となる。

本発明の製造方法において、前記第１領域の前記半導体層と前記第１ゲート絶縁層との間に、バリア層を形成する工程を有することができる。

本発明の製造方法において、前記第１領域の前記半導体層と前記第２領域の前記半導体層とを異なる厚さで形成することができる。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。

１．第１の実施の形態
１．１．半導体装置
図１は、本実施の形態にかかる半導体装置１０００を模式的に示す断面図である。

半導体装置１０００は、第１領域１００Ａに形成された第１トランジスタ１００と、第２領域２００Ａに形成された第２トランジスタ２００とを含む。第１トランジスタ１００と第２トランジスタ２００とは、素子分離領域５０によって分離されている。素子分離領域５０は、図示の例ではメサ型分離であるが、これに限定されず、ＳＴＩあるいはＬＯＣＯＳでもよい。

半導体装置１０００は、支持基板１０と、支持基板１０上に形成された絶縁層１２と、絶縁層１２上に形成された第１半導体層２０および第２半導体層４０とを有する。第１半導体層２０は、第１領域１００Ａにあり、第２半導体層４０は第２領域２００Ａにある。半導体層２０，４０は、少なくともシリコンを含む単結晶であり、例えばＳｉ、ＳｉＧｅなどから構成される。

本実施の形態では、第１トランジスタ１００は、例えば０．５〜２Ｖの低電圧で駆動され、かつ高速動作を実現できる。この例では、第１トランジスタ１００は、高速動作が実現可能な完全空乏型トランジスタを構成し、第１半導体層２０の膜厚は、例えば３０〜５０ｎｍとすることができる。また、第２トランジスタ２００は、例えば５〜５０Ｖの高耐圧を実現できる。この例では、第２トランジスタ２００は、高耐圧が実現可能な部分空乏型トランジスタを構成し、第２半導体層４０の膜厚は、例えば１００〜３００ｎｍとすることができる。

第１トランジスタ１００の第１半導体層２０には、チャネル領域２１と、チャネル領域２０の両側に位置するソース／ドレイン領域のための不純物層２８とが形成されている。第１半導体層２０上には、バリア層２２と第１ゲート絶縁層２４とがこの順序で形成されている。第１ゲート絶縁層２４上には、ゲート電極２６が形成されている。そして、ゲート電極２６の側面には、サイドウォール絶縁層２７が形成されている。

第１ゲート絶縁層２４は、酸化シリコンより誘電率が大きい誘電体膜から構成されている。かかる誘電体膜の材質としては、金属酸化物、例えばＡｌ_２０_３，Ｌａ_２０_３，Ｈｆ０_２，Ｚｒ０_２，Ｐｒ_２０_３，Ｓｉ_３Ｎ_４，Ｔａ_２０_５，ＺｒＳｉ０_４，Ｙ_２０_３，Ｌａ_２Ｓｉ０_５，Ｔｉ０_２などが挙げられ、あるいはこれらのシリケートでもよい。

第１ゲート絶縁層２４の膜厚は特に限定されず、トランジスタの動作特性によって適宜選択されるが、例えば１〜１０ｎｍとすることができる。

バリア層２２は、第１ゲート絶縁層２４を介して第１半導体層２０に酸素が拡散して酸化シリコン層を形成することを防止する機能と、第１ゲート絶縁層２４の金属などが第１半導体層２０に拡散することを防止する機能を有する。バリア層２２としては、窒化シリコン、窒化チタンなどを用いることができる。バリア層２０は、上述したバリア機能を達成できればよく、その膜厚は特に限定されないが、例えば０．３〜１ｎｍとすることができる。

第２トランジスタ２００の第２半導体層４０には、チャネル領域４１と、チャネル領域４１の両側に位置するソース／ドレイン領域のための不純物層４８とが形成されている。第２半導体層４０上には、第２ゲート絶縁層４４が形成されている。第２ゲート絶縁層４４上には、ゲート電極４６が形成されている。そして、ゲート電極４６の側面には、サイドウォール絶縁層４７が形成されている。

第２ゲート絶縁層４４は、酸化シリコンより構成されている。第２ゲート絶縁層４４の膜厚は特に限定されず、トランジスタの耐圧などの特性によって適宜選択されるが、例えば１０〜１００ｎｍとすることができる。

本実施の形態の半導体装置１０００においては、誘電体膜からなる第１ゲート絶縁層２４と酸化シリコンからなる第２ゲート絶縁層４４とを有することにより、駆動電圧およびゲート耐圧の異なる第１トランジスタ１００および第２トランジスタ２００が同一基板に混載されている。そして、各ゲート絶縁層の膜質、膜厚などを制御することにより各トランジスタをより最適化できる。さらに、本実施の形態の半導体装置１０００では、第１半導体層２０と第２半導体層４０との膜厚を変えることで、完全空乏型あるいは部分空乏型トランジスタを選択的に形成でき、各トランジスタをより最適化できる。

本実施の形態の半導体装置１０００において、例えば、高速動作が可能な第１トランジスタ１００はいわゆる内部回路に用いられ、高耐圧の第２トランジスタ２００はいわゆる周辺回路に用いられることができる。

１．２．半導体装置の製造方法
本実施の形態にかかる半導体装置１０００の製造例について、図１ないし図８を参照しながら説明する。

（１）図２に示すように、ＳＯＩ基板を準備する。ＳＯＩ基板は、支持基板１０上に絶縁層１２および単結晶のＳｉ，ＳｉＧｅなどの半導体層１４が積層されている。

（２）図３に示すように、半導体層１４に素子分離領域５０を形成する。素子分離領域５０は、図示の例ではメサ型分離であるが、これに限定されず、公知のＳＴＩあるいはＬＯＣＯＳでもよい。これによって、第１領域１００Ａに第１半導体層１４ａ（２０）が形成され、第２領域２００Ａに第２半導体層の一部１４ｂが形成される。

（３）図４に示すように、第１領域１００Ａの第１半導体層２０をレジスト層６０によってマスクする。レジスト層６０は、公知のリソグラフィー技術によって形成される。ついで、図３に示す第２半導体層の一部１４ｂ上に、エピタキシャル成長によって半導体層を形成し、所望の膜厚を有する第２半導体層４０を形成する。エピタキシャル成長は、公知の化学的気相成長法を用いることができる。一例として第２半導体層４０がシリコンの場合の例を挙げると、反応ガスとしてＳｉＨ_４、Ｓｉ_２Ｈ_６、Ｓｉ_３Ｈ_８、ＳｉＨ_ｘＣｌ_４−ｘ（ｘ＝１〜４）を用い、キャリアガスとしてアルゴンまたは窒素を用い、基板温度を８００℃以上にして、反応ガスを熱分解させて成膜できる。エピタキシャル成長の方法としては、これに限定されず、水素還元法、分子線エピタキシャル成長法などを用いることができる。第２半導体層４０を形成した後に、レジスト層６０を除去する。

（４）図５に示すように、半導体層２０，４０の表面に、バリア層２２を形成する。バリア層２２として窒化シリコンを用いた場合を例にとって説明する。窒化シリコン層は、アンモニアガス雰囲気中で６００〜８００℃に加熱することによりシリコンからなる半導体層２０，４０の表面を熱窒化することによって形成される。バリア層２０は、バリア機能を達成できればよく、その膜厚は特に限定されないが、例えば０．３〜１ｎｍとすることができる。

（５）図６に示すように、第１領域１００Ａ，第２領域２００Ａの全面に、第１ゲート絶縁層２４を形成する。第１ゲート絶縁層２４として酸化アルミニウムを用いる場合を例にとって説明する。ＳＯＩ基板をＲＣＡ洗浄した後、０．５％のフッ酸を用いて半導体層２０，４０の表面を水素終端する。その後、ＡｌＨ_３とＮ_２Ｏとの混合ガスを用いてＬＰＣＶＤ（たとえば３００℃、７３Ｐａ）でＡＬ_２Ｏ_３膜を形成する。第１ゲート絶縁層２４の膜厚は特に限定されず、トランジスタの動作特性によって適宜選択されるが、例えば１〜１０ｎｍとすることができる。

（６）図７に示すように、第１領域１００Ａにレジスト層７０を形成し、第１領域１００Ａにおける第１半導体層２０，バリア層２２および第１ゲート絶縁層２４をマスクする。ついで、第２領域２００Ａの第１ゲート絶縁層２４（図６参照）をエッチングによって除去し、第２半導体層４０の表面を露出させる。エッチングとしては、公知のドライエッチングを用いることができる。

（７）図８に示すように、第２半導体層４０の表面に第２ゲート絶縁層４４を形成する。すなわち、酸素雰囲気中において、７００〜９００℃で熱処理（酸素アニール）することによって、第２半導体層４０の表面に熱酸化によって酸化シリコン層からなる第２ゲート絶縁層４４を形成する。第２ゲート絶縁層４４の膜厚は特に限定されず、第２トランジスタ２００の耐圧などの特性によって適宜選択されるが、例えば１０〜１００ｎｍとすることができる。

また、この酸素アニール工程では、第２ゲート絶縁層４４を構成する酸化シリコン層の形成と同時に、第１ゲート絶縁層２４を構成する誘電体膜の酸素欠損が補償され、良質な誘電体膜を得ることができる。

（８）図１に示すように、第１領域１００Ａおよび第２領域２００Ａに、公知の方法によってゲート電極２６，４６を形成する。ゲート電極２６，４６としては、ポリシリコン、タングステン，タンタルなどの金属、あるいはサリサイド構造の多層導電層などを用いることができる。ゲート電極２６，４６のパターニングは、公知のリソグラフィー技術によって行うことができる。ゲート電極２６としてポリシリコンを用いる場合には、第１ゲート絶縁層２４とゲート電極２６との間にバリア層を形成することもできる。バリア層としては、前述したバリア層２２と同様の材料を用いることができる。

ついで、ゲート電極２６，４６のそれぞれの側面にサイドウォール絶縁層２７，４７を形成する。サイドウォール絶縁層２７，４７は、公知の方法で形成できる。例えば、サイドウォール絶縁層２７，４７は、絶縁層をＣＶＤ法によってＳＯＩ基板上に全面的に堆積した後、反応性イオンエッチングなどの異方性エッチングを行う方法、あるいはゲート電極２６，４６がポリシリコンの場合は熱酸化によってゲート電極２６，４６の表面に酸化シリコン層を形成する方法などを用いることができる。

ついで、ゲート電極２６，４６およびサイドウォール絶縁層２７，４７をマスクとして、イオン注入によって特定の導電型の不純物を第１半導体層２０および第２半導体層４０に打ち込み、ソース／ドレイン領域のための不純物層２８，４８を形成する。その後、熱処理を行うことによって不純物を活性化させる。このときの温度は特に限定されないが、例えば８００〜１０００℃で行うことができる。

この例では、第１トランジスタ１００は、空乏層が絶縁層１２に達するように形成され、完全空乏型となる。第２トランジスタ２００は、空乏層が絶縁層１２に達しないように形成され、部分空乏型となる。

上述した半導体装置の製造方法によれば、工程（７）の酸素アニール工程では、第２ゲート絶縁層４４を構成する酸化シリコン層の形成と同時に、第１ゲート絶縁層２４を構成する誘電体膜の酸素欠損が補償され、良質な誘電体膜を得ることができる。したがって、この製造方法によれば、異なる誘電率を有するゲート絶縁層を工程数を増やすことなく、簡易な方法で形成できる。

２．第２の実施の形態
２．１．半導体装置
図９は、本実施の形態にかかる半導体装置２０００を模式的に示す断面図である。本実施の形態では、第１トランジスタが第２トランジスタより高耐圧である点で、第１の実施の形態と異なる。第１の実施の形態にかかる半導体装置１０００と実質的に同じ部材には同じ符号を付して説明する。

半導体装置２０００は、第１領域１００Ａに形成された第１トランジスタ１００と、第２領域２００Ａに形成された第２トランジスタとを含む。第１トランジスタ１００と第２トランジスタ２００とは、素子分離領域５０によって分離されている。素子分離領域５０は、図示の例ではメサ型分離であるが、これに限定されず、ＳＴＩあるいはＬＯＣＯＳでもよい。

半導体装置２０００は、支持基板１０と、支持基板１０上に形成された絶縁層１２と、絶縁層１２上に形成された第１半導体層４０および第２半導体層２０とを有する。第１半導体層４０は、第１領域１００Ａにあり、第２半導体層２０は第２領域２００Ａにある。半導体層２０，４０は、少なくともシリコンを含む単結晶であり、例えばＳｉ、ＳｉＧｅなどから構成される。

本実施の形態では、第１トランジスタ１００は、例えば５〜５０Ｖの高耐圧を実現する。この例では、第１トランジスタ１００は部分空乏型トランジスタを構成し、第１半導体層４０の膜厚は、例えば１００〜３００ｎｍとすることができる。また、第２トランジスタ２００は、例えば０．５〜２Ｖの低電圧で駆動され、高速駆動を実現できる。この例では、第２トランジスタ２００は完全空乏型トランジスタを構成し、第２半導体層２０の膜厚は、例えば３０〜５０ｎｍとすることができる。

第１トランジスタ１００の第１半導体層４０には、チャネル領域４１と、チャネル領域４１の両側に位置するソース／ドレイン領域のための不純物層４８とが形成されている。第１半導体層４０上には、バリア層４２と第１ゲート絶縁層４５とが形成されている。第１ゲート絶縁層４５上には、ゲート電極４６が形成されている。そして、ゲート電極４６の側面には、サイドウォール絶縁層４７が形成されている。

第１ゲート絶縁層４５は、酸化シリコンより誘電率が大きい誘電体膜から構成されている。かかる誘電体膜の材質としては、第１の実施の形態で例示したものと同じものを挙げることができる。第１ゲート絶縁層４５の膜厚は特に限定されず、トランジスタの耐圧などの特性によって適宜選択されるが、例えば５〜５０ｎｍとすることができる。

バリア層４２は、第１ゲート絶縁層４５を介して第１半導体層４０に酸素が拡散して酸化シリコン層を形成することを防止する機能と、第１ゲート絶縁層４５の金属などが第１半導体層４０に拡散することを防止する機能を有する。バリア層４２としては、窒化シリコン、窒化チタンなどを用いることができる。バリア層４２は、上述したバリア機能を達成できればよく、その膜厚は特に限定されないが、例えば０．３〜５ｎｍとすることができる。

第２トランジスタ２００の第２半導体層２０には、チャネル領域２１と、チャネル領域２１の両側に位置するソース／ドレイン領域のための不純物層２８とが形成されている。第２半導体層２０上には、第２ゲート絶縁層２５が形成されている。第２ゲート絶縁層２５上には、ゲート電極２６が形成されている。そして、ゲート電極２６の側面には、サイドウォール絶縁層２７が形成されている。

第２ゲート絶縁層２５は、酸化シリコンより構成されている。第２ゲート絶縁層２５の膜厚は特に限定されず、トランジスタの駆動特性などによって適宜選択されるが、例えば０．５〜１００ｎｍとすることができる。

本実施の形態の半導体装置２０００においては、誘電体膜からなる第１ゲート絶縁層４５と酸化シリコンからなる第２ゲート絶縁層２５とを有することにより、駆動電圧およびゲート耐圧の異なる第１トランジスタ１００および第２トランジスタ２００が同一基板に混載されている。そして、各ゲート絶縁層の膜質、膜厚などを制御することにより各トランジスタをより最適化できる。さらに、本実施の形態の半導体装置２０００では、第１半導体層４０と第２半導体層２０との膜厚を変えることで、部分空乏型あるいは完全空乏型トランジスタを選択的に形成でき、各トランジスタをより最適化できる。

本実施の形態の半導体装置２０００において、例えば、高速動作が可能な第２トランジスタ２００はいわゆる内部回路に用いられ、高耐圧の第１トランジスタ１００はいわゆる周辺回路に用いることができる。

２．２．半導体装置の製造方法
本実施の形態にかかる半導体装置２０００の製造例について、図２および図９ないし図１５を参照しながら説明する。

（１）図２に示すように、ＳＯＩ基板を用意する。ＳＯＩ基板は、第１の実施の形態で述べたと同様のものである。

（２）図１０に示すように、半導体層１４に素子分離領域５０を形成する。素子分離領域５０は、図示の例ではメサ型分離であるが、これに限定されず、公知のＳＴＩあるいはＬＯＣＯＳでもよい。これによって、第１領域１００Ａに第１半導体層の一部１４ｂが形成され、第２領域２００Ａに第２半導体層１４ａ（２０）が形成される。

（３）図１１に示すように、第２領域２００Ａの第２半導体層２０をレジスト層６０によってマスクする。レジスト層６０は、公知のリソグラフィー技術によって形成される。ついで、図１０に示す第１半導体層の一部１４ｂ上に、エピタキシャル成長によって半導体層を形成し、所望の膜厚を有する第１半導体層４０を形成する。エピタキシャル成長は、第１の実施の形態で述べたと同様の方法を用いることができる。第１半導体層４０を形成した後に、レジスト層６０を除去する。

（４）図１２に示すように、半導体層２０，４０の表面に、バリア層４２を形成する。バリア層４２は、第１の実施の形態で述べたと同様の方法で形成できる。バリア層４２は、バリア機能を達成できればよく、その膜厚は特に限定されないが、例えば０．３〜５ｎｍとすることができる。

（５）図１３に示すように、第１領域１００Ａ，第２領域２００Ａの全面に、第１ゲート絶縁層４５を形成する。第１ゲート絶縁層４５は、第１の実施の形態で述べたと同様の方法で形成できる。第１ゲート絶縁層４５の膜厚は特に限定されず、トランジスタの耐圧などの特性によって適宜選択されるが、例えば５〜５０ｎｍとすることができる。

（６）図１４に示すように、第１領域１００Ａにレジスト層８０を形成し、第１領域１００Ａにおける第１半導体層４０，バリア層４２および第１ゲート絶縁層４５をマスクする。そして、第２領域２００Ａの第１ゲート絶縁層をエッチングによって除去し、第２半導体層２０の表面を露出させる。

（７）図１５に示すように、第２半導体層２０の表面に第２ゲート絶縁層２５を形成する。すなわち、酸素雰囲気中において、７００〜９００℃で熱処理（酸素アニール）することによって、第２半導体層２０の表面に熱酸化によって酸化シリコン層からなる第２ゲート絶縁層２５を形成する。第２ゲート絶縁層４４の膜厚は特に限定されず、第２トランジスタ２００の動作特性などによって適宜選択されるが、例えば０．５〜１００ｎｍとすることができる。

また、この酸素アニール工程では、第２ゲート絶縁層２５を構成する酸化シリコン層の形成と同時に、第１ゲート絶縁層４５を構成する誘電体膜の酸素欠損が補償され、良質な誘電体膜を得ることができる。

（８）図９に示すように、第１領域１００Ａおよび第２領域２００Ａに、公知の方法によってゲート電極４６，２６を形成する。ゲート電極４６，２６としては、第１の実施の形態で述べたと同様のものを用い、同様の方法で形成できる。ゲート電極４６としてポリシリコンを用いる場合には、ゲート絶縁層４５とゲート電極４６との間にバリア層を形成することもできる。バリア層としては、前述したバリア層４２と同様の材料を用いることができる。

ついで、ゲート電極２６，４６のそれぞれの側面にサイドウォール絶縁層２７，４７を形成する。サイドウォール絶縁層２７，４７は、第１の実施の形態で述べたと同様の方法で形成できる。

ついで、ゲート電極２６，４６およびサイドウォール絶縁層２７，４７をマスクとして、イオン注入によって特定の導電型の不純物を第１半導体層４０および第２半導体層２０に打ち込み、ソース／ドレイン領域のための不純物層４８，２８を形成する。その後、熱処理を行うことによって不純物を活性化させる。このときの温度は特に限定されないが、例えば８００〜１０００℃で行うことができる。

上述した半導体装置の製造方法によれば、第１の実施の形態と同様に、工程（７）の酸素アニール工程では、第２ゲート絶縁層２５を構成する酸化シリコン層の形成と同時に、第１ゲート絶縁層４５を構成する誘電体膜の酸素欠損が補償され、良質な誘電体膜を得ることができる。したがって、この製造方法によれば、異なる誘電率を有するゲート絶縁層を工程数を増やすことなく、簡易な方法で形成できる。

以上、本発明の実施の形態について述べたが、本発明はこれに限定されない。例えば、上述した例では、第１トランジスタおよび第２トランジスタの半導体層の膜厚が異なっているが、図１６に示すように、両者の半導体層は同じ膜厚を有することもできる。

図１６に示す半導体装置３０００では、第１トランジスタ１００および第２トランジスタ２００の第１半導体層２０および第２半導体層４０の膜厚が同じである点で、第１の実施の形態と異なる。第１の実施の形態にかかる半導体装置１０００（図１参照）と実質的に同じ部材には同一符合を付して、その詳細な説明を省略する。この半導体装置３０００は、例えば、第１トランジスタ１００と第２トランジスタ２００との駆動電圧が比較的近い場合などに採用できる。そして、第１トランジスタ１００および第２トランジスタ２００は、それぞれの駆動電圧、耐圧などを考慮して第１ゲート絶縁層２４，第２ゲート絶縁層４４の膜厚などが設定される。

また、第１、第２の実施の形態では、異なる膜厚の半導体層２０，４０を用いている。この場合、厚い半導体層４０は、半導体層１４上にエピタキシャル成長によってさらに半導体層を堆積させることによって形成されている。異なる膜厚の半導体層を得るには、この方法に限定されず、一方の半導体層をエッチングによって薄くすることによって形成することもできる。

また、上記実施の形態ではＳＯＩ基板を用いたが、本発明はバルクの半導体基板を用いた半導体装置にも適用できる。

本発明の第１の実施の形態にかかる半導体装置を模式的に示す断面図。第１の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。第１の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。第１の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。第１の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。第１の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。第１の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。第１の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。本発明の第２の実施の形態にかかる半導体装置を模式的に示す断面図。第２の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。第２の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。第２の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。第２の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。第２の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。第２の実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。本発明の実施の形態にかかる半導体装置を模式的に示す断面図。

符号の説明

１０支持基板、１２絶縁層、１４半導体層、２０，４０半導体層、２２，４２バリア層、２１，４１チャネル領域、２８，４８不純物層、２４，４５第１ゲート絶縁層、２５，４４第２ゲート絶縁層、２６，４６ゲート電極、２７，４７サイドウォール絶縁層、１００，２００トランジスタ、１０００，２０００，３０００半導体装置

Claims

第１領域に形成された第１トランジスタと第２領域に形成された第２トランジスタとを含み、
前記第１トランジスタは、前記第１領域の半導体層の上方に形成され、酸化シリコンより誘電率が大きい誘電体からなる第１ゲート絶縁層を有し、
前記第２トランジスタは、前記第２領域の半導体層の上方に形成され、酸化シリコンからなる第２ゲート絶縁層を有する、半導体装置。
請求項１において、
前記半導体層は、ＳＯＩである、半導体装置。
請求項２において、
前記第１トランジスタは、完全空乏型トランジスタであり、
前記第２トランジスタは、部分空乏型トランジスタである、半導体装置。
請求項２において、
前記第１トランジスタは、部分空乏型トランジスタであり、
前記第２トランジスタは、完全空乏型トランジスタである、半導体装置。
請求項１ないし４のいずれかにおいて、
前記誘電体は、金属酸化物もしくはそれらのシリケートである、半導体装置。
請求項１ないし５のいずれかにおいて、
前記第１領域の前記半導体層と前記第１ゲート絶縁層との間に、バリア層を有する、半導体装置。
請求項１ないし６のいずれかにおいて、
前記第１領域の前記半導体層と前記第２領域の前記半導体層とは、厚さが異なる、半導体装置。
半導体層にトランジスタ形成領域を区画するための素子分離領域を形成する工程と、
第１領域の半導体層の上方に、酸化シリコンより誘電率が大きい誘電体からなる第１ゲート絶縁層を形成する工程と、
酸素雰囲気において熱処理することにより、前記第１ゲート絶縁層の酸素欠損を少なくすると共に、第２領域の半導体層の上方に熱酸化によって酸化シリコンからなる第２ゲート絶縁層を形成する工程と、
を含む、半導体装置の製造方法。
請求項８において、
前記第１領域の前記半導体層と前記第１ゲート絶縁層との間に、バリア層を形成する工程を有する、半導体装置の製造方法。
請求項８または９において、
前記第１領域の前記半導体層と前記第２領域の前記半導体層とを異なる厚さで形成する、半導体装置の製造方法。