TW200810122A - Semiconductor device and method for manufacturing the same - Google Patents

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TW200810122A
TW200810122A TW096129231A TW96129231A TW200810122A TW 200810122 A TW200810122 A TW 200810122A TW 096129231 A TW096129231 A TW 096129231A TW 96129231 A TW96129231 A TW 96129231A TW 200810122 A TW200810122 A TW 200810122A
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TW
Taiwan
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insulating film
film
gate
gate electrode
semiconductor device
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TW096129231A
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English (en)
Inventor
Junji Hirase
Yoshihiro Sato
Original Assignee
Matsushita Electric Ind Co Ltd
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Description

200810122 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置的結構及其製造方法，特 別關於裝載有具有各種厚度的閘極絕緣膜的金屬絕緣體半 導體場效應電晶體（MISFET : Metal Insulator Semiconductor Field Effect Transistor)的半導體裝置及其 製造方法。 【先前技術】 近年來，隨著半導體積體電路裝置的高積體化、高性能 化及高速化的發展，正在對金屬絕緣體半導體場效應電晶 體（以下，稱為金屬絕緣體半導體電晶體）的閘極絕緣膜進 行比例縮小(scaling)。但由於當閘極絕緣膜的厚度薄到某 種程度時，因直接穿隧（direct tunneling)所引起的漏電流 會版躍性增大’結果造成不能無視晶片（chip)所消耗的電 力，故而在為現有的閘極絕緣膜的氧化膜中，薄膜化正接 近於極限。於是，使用了介電常數為以往的閘極氧化膜的 3倍以上的Hf〇2和HfSiON等那樣的高介電常數絕緣膜的閘 極絕緣膜就備受矚目。 但是，在除了邏輯電路以外，還將存儲器單元、模擬電 路或I/O電路等混合裝載在同一晶片上的半導體裝置中， 在一個晶片内使用了多種電源電壓。例如，將相對較低的 電源電壓用在配置邏輯電路等的區域中（以下，稱為核心 (Core)區域），將相對較高的電源電壓用在配置i/q電路等 的區域中（以下’稱為I/O區域）。 123334.doc 200810122 為了將高介電常數閘極絕緣膜用在這樣的混合裝載型半 導體裝置中’例如’提出了圖14(a)〜圖14(d)所示的工序。 這裡，形成在核心區域中的金屬絕緣體半導體電晶體和形 成在I/O區域中的金屬絕緣體半導體電晶體的導電型彼此 相同。 盲先，如圖14(a)所示，在基板1〇1上形成淺溝槽隔離 (STI · Shallow Trench Is〇iati〇n)102，將核心區域的活性區 域101a和I/O區域的活性區域1〇11)劃分開，然後，在基板 101上形成較厚的閘極氧化膜103。 八久如圖14(b)所示，以覆蓋I/O區域的抗餘劑圖案1〇4 為光罩，對較厚的閘極氧化膜103進行蝕刻，來除去核心 區域的活性區域101&上的較厚的閘極氧化膜1〇3。 其次，如圖14(c)所示，在包括露出核心區域的活性區域 1 〇 1 a上、及覆蓋1/0區域的活性區域丨〇 i b的較厚的閘極氧 化膜103上的基板1 〇丨上形成高介電常數絕緣膜1 〇5之後， 如圖14(d)所示，在兩介電常數絕緣膜1〇5上沈積閘極電極 材料膜106。接著，在各活性區域⑦及a上使閘極電 極材料膜106圖案化，形成各金屬絕緣體半導體電晶體的 閘極電極，省略圖示。 [專利文獻1]日本特開2004-1283 16號公報 一般在混合裝载型半導體裝置中，希望將高介電常數閘 極繞緣膜用在低電源電壓中，但並不一定要將高介電常數 閘極絕緣膜用在高電源電壓中，相反，因所施加的高電壓 會使高介電常數閘極絕緣膜的可靠性劣化等理由，有時並 123334.doc 200810122 不希望使用高介電常數閘極絕緣膜。 而在圖14(a)〜圖14(d)所示的現有例子中，由於不僅將高 介電常數絕緣膜1〇5用在形成在為低電源電壓的核心區域 的金屬絕緣體半導體電晶體的閘極絕緣膜中，而且將其用 在形成在為高電源電壓的I/O區域的金屬絕緣體半導體電 晶體的閘極絕緣膜中，因此不能對應那樣的情況。即，產 生了在I/O區域中形成的金屬絕緣體半導體電晶體的閘極 絕緣膜的可靠性劣化這樣的問題。 並且，在上述現有例子中，是以這樣的内容為前提的： 將相同高介電常數絕緣膜105用作構成邏輯電路的N型金屬 絕緣體半導體電晶體及p型金屬絕緣體半導體電晶體的閘 極絕緣膜，且將在閘極氧化膜103上形成有相同高介電常 數絕緣膜105的疊層結構用作構成1/〇電路的N型金屬絕緣 體半導體電晶體及P型金屬絕緣體半導體電晶體的閑極絕 緣膜。但由於可靠性和閘極洩漏（gate leak)特性等的不 • 同:有時在_金屬絕緣體半導體電晶體及P型金屬絕緣體 半導體電晶體中對是否使用高介電常數閑極絕緣膜的必要 性不同。 針對於此’在專利文獻1中公開了在高電源電壓的金屬 緣體半導體電晶體和低電源電壓的金屬絕緣體半導體電 日日日體中分別使用介電常數不同的閘極絕緣膜的技術，在該 現有技術中，必要要對各電壓的金屬絕緣體半導體電晶體 刀别進行閘極電極形成工序和侧壁隔離物形成工序，存在 有使製造方法變得複雜的問題。 123334.doc 200810122 【發明内容】 如上所述，本發明的目的 的係在於··提供一種根據需要在 同一基板上分別使用介電當叙τ n n々 、、 $數不同的多種閘極絕緣膜的半 導體裝置的結構、及實jg分& 、 傅汉灵現該結構的簡單製造方法。 為了達到上述目的，太亲蘇 本案i明人想到了在形成在基板上
的區域中的"電吊數相對較高的問極絕緣膜上形成光罩 層，利用該光罩層，在基板上的其他區域中選擇性地形成 介電常數相對較低的閉極絕緣膜。這裡，既可以在形成閘 極電極之前除去上述光罩層，也可以讓上述鮮層作為閉 極絕緣膜的-部分殘存下來。使用上述發明，能夠用簡單 的製造方法實現根據需要在同—基板上分別使用介電常數 不同的多種閑極絕緣膜的半導體裝置的結構。並且，使用 上述發明’能夠用同―卫序進行在多種閘極絕緣膜上形成 閘極電極的工序，並且，能％ 此夠用冋一工序進行形成覆蓋該 各閘極電極的側面的侧壁隔離物的工序。 、，具體地說，本發明的半導时置，包括第—金屬絕緣體 半V體電晶體和第二金屬絕緣體半導體電晶體。上述第一 金屬絕緣體半導體電晶體包括第一閘極絕緣膜和第一閘極 電極，該第一閘極絕緣膜形成在基板的第一活性區域上， 呑弟閘極電極开》成在上述第一閘極絕緣膜上。上述第二 至屬絕緣體半導體電晶體包括第：閘極絕緣膜和第二閑極 電極’該第二閘極絕緣膜形成在上述基板的第二活性區域 上，介電常數低於上述第一閘極絕緣膜，該第二閘極電極 形成在上述第二閘極絕緣膜上。在上述第一閘極電極及上 123334.doc 200810122 述第二閘極電極各自的侧面上形成有同__結構的絕緣性侧 壁隔離物。 、2外，在本發明中，各絕緣性侧壁隔離物具有同一結構 的意思是指各絕緣性侧壁隔離物是用相同絕緣膜（單層或 多層）、相同工序形成的。 在本發明的半導體裝置中，也可以是，上述第一閑極絕 緣，的厚度與上述第二閘極絕緣膜的厚度相等或者小於上 述第二閘極絕緣膜的厚度。 在本發明的半導體裝置中，也可以是，上述第―金屬絕 :體半導體電晶體和上述第二金屬絕緣體半導體電晶體的 導電型相同。上述第—金屬絕緣體半導體電晶體的動作電 壓低於上述第二金屬絕緣體半導體電晶體的動作電壓。 在本發明的半導體裝置中’也可以是，上述第一間極絕 緣膜的厚度大於上述第m緣膜的厚度。 在本發明的半導體裝置中，也可以是，I述第-金屬絕 ，體半導體電晶體為N型金屬絕緣體半導體電晶體，上述 "金屬、.邑緣體半‘體電晶體為p型金屬絕緣體半導體電 晶體。 在本發明的半導體裝置中，也可以是，上述第—金屬絕 t半導體電晶體和上述第二金屬絕緣體半導體電晶體的 :型相：’上述第一金屬絕緣體半導體電晶體的動作電 I、上述第二金屬絕緣體半導體電晶體的動作電壓相同， 上述第-金屬絕緣體半導體電晶體的閨值電壓高於上述第 一金屬絕緣體半導體電晶體的閾值電壓。 123334.doc 200810122 在本發:月的半導體裝置中，也可以是，上述第一閘極絕 緣膜包括1¾介電常數絕緣膜。此時，既可以在上 常數絕緣膜上形成有氮化石夕膜，或者也可以將上述高介電 常數絕緣膜的上部氮化。或者，也可以在上述高介電常數 絕緣膜下形成有緩衝絕緣膜。 在本發明的半導體裝置中，也可以心上述第二閉極絕 緣膜為二氧化矽膜或者氮氧化矽膜。 在本發明的半導體裝置中’也可以是’上述第-閘極電 極為全石夕化物電極，上述第二閑極電極為全石夕化物電極或 者包含多晶碎電極。 在本發明的半導體裝置中，也可以是，上述第一閘極電 極及上述第二閘極電極分別為金屬閘極電極。 在本發明的半導體裝置中，也可以是，上述第一閘極電 極為金屬閘極電極，上述第二閘極電極包括與上述第二閘 極絕緣膜接觸的多晶矽電極。 Φ 在本發明的半導體裝置中，也可以是，上述第一閘極電 極包括與上述第一閘極絕緣膜接觸的金屬閘極電極，上述 第一閘極電極包括與上述第二閘極絕緣膜接觸的多晶矽電 極。此時，也可以是，該半導體裝置還包括第三金屬絕緣 _ 體半導體電晶體；上述第三金屬絕緣體半導體電晶體包括 第二閘極絕緣膜和第三閘極電極，該第三閘極絕緣膜形成 在上述基板的第三活性區域上，由與上述第一閘極絕緣膜 相同的絕緣膜構成，該第三閘極電極形成在上述第三閘極 絕緣膜上；上述第三閘極電極包括與上述第三間極絕緣膜 123334.doc 200810122 接觸的其他金屬閘極電極，·在上述第三間極電極的側面上 也形成有上述同一結構的絕緣性側壁隔離物。 在本發明的半導體裝置中，也可以是，該半導體裝置還 包括弟三金屬絕緣體半導體電晶體；上述第三金屬絕緣體 丰導體電晶體包括第三雜絕緣膜和第三_電極，續第 三閘極絕緣膜形成在上述基板的第三活性區域上，介電常 :低於上述第一閘極絕緣膜，該第三閘極電極形成在上述 弟二閘極絕緣膜上；在上述第三閘極電極的侧面上也形成 有上述同一結構的絕緣性側壁隔離物。 本發月的半^體裝置的製造方法為製造包括第—金屬絕 緣體半導體電晶體和第二金屬絕緣體半導體電晶體的半導 ，裝置的製造方法’該第一金屬絕緣體半導體電晶體具有 第閘極絕緣膜及第一閘極電極，該第二金屬絕緣體半導 體電晶體具有第二問極絕緣膜及第二閘極電極。該半導體 裝置的製造方法，包括：工序a，在基板的第一活性區域 上形成上述第_閘極絕緣膜；工序b，在上述基板的第二 :性區域上形成介電常數低於上述第一閉極絕緣膜的上述 弟—"閑極絕、緣^腔^ · *r由 , 上述第-閘極述第一閘極絕緣膜上形成 , 序d，在上述第二閘極絕緣膜上形 ^述^閘㈣極：以及工序卜在上述第—閘極電極 述第閘極電極各自的側面上形成同-結構的絕緣性 侧壁隔離物。 在本發明的半導體裝置的製造方法中，也可以是，上述 第一閉極絕緣則厚度與上述第二閘極絕緣膜的厚度相等 123334.doc -12· 200810122 或者小於上述第二閘極絕緣膜的厚度。 在本發明的半導體裝置的製造方法中，也可以是， 苐金屬絕緣體半導體電晶體和上述第二金屬絕緣體半導 體電晶體的導電型相同；上述第一金屬絕緣體半導體電晶 體的動作電壓低於上述第二金屬絕緣體半導體電晶體 作電壓。 m 在本發明的半導體裝置的製造方法中，也可以是， 泰弟一閘極絕緣膜的厚度大於上述第二閘極絕緣膜的厚度。 在本發明的半導體裝置的製造方法中，也可以是，上迷 第一金屬絕緣體半導體電晶體為1^型金屬絕緣體半導體電 曰曰體，上述第二金屬絕緣體半導體電晶體為p型金屬絕緣 體半導體電晶體。 '' 在本發明的半導體裝置的製造方法中，也可以是， 弟一金屬絕緣體半導體電晶體和上述第二金屬絕緣體半導 體電晶體的冑電型才目同；上述第-金屬絕緣體半導體電晶 • 體的動作電壓與上述第二金屬絕緣體半導體電晶體的動作 電壓相同；上述第一金屬絕緣體半導體電晶體的閾值電壓 回於上述第二金屬絕緣體半導體電晶體的閾值電壓。 在本發明的半導體裝置的製造方法中，也可以是，上述 工序a包括在上述第一活性區域上形成高介電常數絕緣膜 之後，在上述高介電常數絕緣膜上形成氮化矽膜的工序； 上述工序b包括在上述工序&之後，以上述氮化矽膜為光罩 (mask)，氧化上述基板，來在上述第二活性區域上形成上 述第二閘極絕緣膜的工序。此時，也可以是，在上述工序 123334.doc •13- 200810122 炎上it工序c之别’包括將上述氮化石夕膜除去的工 序或者，也可以是，上述工序a包括在形成上述高介電 常數絕緣膜之前，在上述第—活性區域上形成緩衝絕緣膜 的工序。 在本發明的半導體裝置的製造方法中，也可以是，上述 工序a包括在上述第一活性區域上形成高介電常數絕緣膜 之後，將上述高介電常數絕緣膜的上部氮化，來形成氮化 層的工序；上述工以包括在上述工序a之後，以上述氮化 層為光罩’氧化上述基板’來在上述第二活性區域上形成 上述第二閘極絕緣膜的工序。此時，也可以是，在上述工 序b之後且上述工序£;之前，包括將上述氮化層除去的工 序。或者，也可以是，上述工序&包括在形成上述高介電 常數絕緣膜之前，在上述第—活性區域上形成緩衝絕緣膜 的工序。 在本發明的半導體裝置的製造方法中，也可以是，上述 第二閘極絕緣膜為二氧化矽膜或者氮氧化矽膜。 在本發明的半導體裝置的製造方法中，也可以是，上述 第閘極電極及上述第二閘極電極分別由多晶矽構成；^ 包括在上述工序C之後，至少使上述第一閘極電極全 物化的工序。 在本發明的半導體裝置的製造方法中，也可以是，上述 第一閘極電極及上述第二閘極電極分別為金屬閘極電2述 在本發明的半導體裝置的製造方法中，也可以是，在上 述工序C中，形成虛擬閘極電極來代替上述第—閘極電 123334.doc -14- 200810122 在本發明的半導體裝置的製造方法中，也可以是，在上 述工序C及上述工序d中，先在上述第—閘極絕緣膜上形成 金屬膜，然後，在上述金屬膜上及上述第二間極絕緣膜上 $成夕Ba ♦膜’之後’在上述第―閘極絕緣膜上使上述金 屬膜及上述多晶矽膜圖案化，形成上述第一閘極電極，在 上述第二閘極絕緣膜上使上述多晶矽膜圖案化，形成上述 弟二閘極電極。 "還匕括在上述工序6之後’除去上述虛擬閘極電極， 在由此形成的凹部中形成作為上述第一閉極電極的金屬閉 極電極的工序f。此時，也可以是，上述第二閉極電極由 石夕含f膜構成，·還包括在上述工和與上述工序f之間，形 成覆蓋虛㈣極電極的保護膜’以該保護膜為光罩， 使上述第二間極電極的表面部分石夕化物化的工序；在上述 工序f中，將上述保護膜與上述虛擬閘極電極同時除去。
在本發明的半導體裝置的製造方法中，也可以是，上述 ^導體裝置還包括具_三祕絕賴及第三閘極電極的 第三金屬絕緣體半導體電晶體；在上述工序&中，在上述 基板的第三活性區域上形成由與上述第—閘極絕緣膜相同 的絕緣膜構成的上述第三閘極絕緣膜；在上述工序c及上 述工序d中，先在上述第一閘極絕緣膜上形成第一金屬 膜，再在上述第三閘極絕緣膜上形成第二金屬膜，然後， 在上述第-金屬訂、上述第=金屬膜上及上述第二閘極 絕緣臈上形成多晶石夕膜，之後，在上述第—閘極絕緣媒上 使上述第一金屬膜及上述多晶矽膜圖案化，形成上述第— 123334.doc -15- 200810122 閘極電極，在上述第二閘極絕緣膜上使上述多晶矽膜圖案 化，形成上述第二閘極電極，在上述第三閘極絕緣膜上使 上述第二金屬膜及上述多晶矽膜圖案化，形成上述第三閘 極電極；在上述工序6中，在上述第三閘極電極的側面上 也形成有上述同一結構的絕緣性側壁隔離物。 在本發明的半導體裝置的製造方法中，也可以是，上述 2體裝置還包括具有第三閘極絕緣膜及第三閘極電極= 第三金屬絕緣體半導體電晶體；且包括在上述工序e及上 述工序d之前，在上述基板的第三活性區域上形成介電常 數低於上述第-閘極絕緣膜的上述第三閑極絕緣膜的工序 g,且包括在上述工序g與上述工序e之間，在上述第三閘 極、、、邑緣膜上开）成上述第三閘極電極的工序匕；在上述工序 中，在上述第三閘極電極的側面上也形成有上述同一結構 的絕緣性侧壁隔離物。 (發明之效果）
使用本發一 特性在同一 膜的半導體 性能和可靠性。
【實施方式】 (第一實施例） 以下， 絕緣體半導 一實施例的 體電晶體的情況為例，參照附圖對才 半導體裝置及其製造方法加以說明。 123334.doc -16- 200810122 圖1(a)〜圖1(f)為表示本實施例的帛導體纟置的製造方法 的各工序的剖面圖。另夕卜，在本實施例中，核心區域的意 思是指形成構成邏輯電路等的電源電壓相對較低的1^型金 屬絕緣體半導體電晶體的區域，1/〇區域的意思是指形成 構成I/O電路等的電源電壓相對較高的N型金屬絕緣體半導 體電晶體的區域。 首先，如圖1(a)所示，例如，在具有矽區域等的半導體 區域的一導電型基板（半導體基板}1上形成例如由淺溝槽隔 離（STI)構成的元件隔離區域2，將核心區域與1/〇區域劃分 開，然後，分別形成P型阱、P型穿通阻止物 through stopper)及P型溝道區域，省略圖示。這樣一來， 基板1中的被元件隔離區域2所圍繞的區域就成了核心區域 的活性區域1 a及I/O區域的活性區域lb。p型阱的植入條件 例如是植入離子為B(硼）、植入能量為3〇〇 keV、植入雜質 量為1X1013 cm 2，p型穿通阻止物的植入條件例如是植入 離子為B、植入能量為15〇 keV、植入雜質量為1χ1〇13 cm-2， P型溝道區域的植入條件例如是植入離子為B、植入能量為 20 keV、植入雜質量為3xl012 cm-2。 然後’在形成覆盍I/O區域的抗兹劑圖案（省略圖示）之 後，以該抗蝕劑圖案為光罩，以植入離子為B、植入能量 為20 keV、植入雜質量為5χ1〇12 cm·2的條件，僅對核心區 域的活性區域la中的P型溝道區域進行離子植入，接著， 將抗蝕劑圖案除去。因此，核心區域的活性區域i a中的p 型溝道區域的雜質濃度高於I/O區域的活性區域i b中的p型 123334.doc -17· 200810122 溝道區域的雜質濃度。 其次’如圖1(a)所示，在基板1上形成例如由厚度為〇.5 nm的氧化矽膜構成的緩衝絕緣膜（省略圖示）之後，在該緩 衝絕緣膜上形成例如由厚度為4 nm的HfSiON膜（氧化膜換 异膜厚為1 nm)構成的閘極絕緣膜（以下，稱為高介電常數 閑極絕緣膜）4，接著，在高介電常數閘極絕緣膜4上沈積 例如厚度為2 nm的氮化膜（SiN膜）5。另外，在下述說明 中’高介電常數閘極絕緣膜4為包括緩衝絕緣膜的膜。 人 在形成覆盖核心區域的抗餘劑圖案（省略圖示）之 後’以該抗蝕劑圖案為光罩，如圖1(b)所示，對氮化膜5及 南介電常數閘極絕緣膜4依次進行蝕刻，除去1/〇區域中的 活性區域lb上的氮化膜5及高介電常數閘極絕緣膜4，然 後，除去上述抗餘劑圖案。 其次，如圖1(c)所示，以設置在核心區域中的氮化膜5為 光罩’選擇性地氡化1/〇區域的活性區域比的表面，來在 /舌性區域lb上形成例如厚度為8 nm的閘極氧化膜6。之 後’如圖1 (d)所示，選擇性地除去核心區域的氮化膜$，讓 南介電常數閘極絕緣膜4露出。 其次’如圖l(e)所示，在高介電常數閘極絕緣膜4上及閘 極氧化膜6上沈積例如厚度為100 nm的閘極電極材料膜7。 其次’在閘極電極材料膜7上形成覆蓋閘極電極形成區 域的抗蝕劑圖案（省略圖示）之後，以該抗蝕劑圖案為光 罩，依次對閘極電極材料膜7、高介電常數閘極絕緣膜4及 閑極氧化膜6進行餘刻。如圖1(f)所示，來在核心區域的活 123334.doc 200810122 性區域la上隔著高介電常數閘極絕緣膜4形成閘極電極 7A，同時，在1/〇區域的活性區域沁上隔著閘極氧化膜6形 成閘極電極7B。接著，在核心區域的活性區域丨③中的閘極 電極7A的兩侧形成n型延伸區域9A，並且，在”型延伸區 域9A的下方形成p型袋（pocket)區域（省略圖示）。在區 域的活性區域lb中的閘極電極7B的兩侧形成n型 LDD(lightly doped drain)區域 9B。 其次，在閘極電極7A及7B各自的侧面上形成由相同絕 鲁 緣膜構成的絕緣性侧壁隔離物8A及8B之後，以各閘極電 極7A及7B、和各侧壁隔離物8八及8B為光罩，對核心區域 的活性區域la及I/O區域的活性區域比進行n型雜質的離子 植入。然後，例如，在1 〇5〇°C左右的溫度下進行突髮式快 速熱退火（Spike RTA(Rapid thermal Annealing))，使所植入 的雜質活性化。來在核心區域的活性區域la中的從閘極電 極7A來看位於絕緣性側壁隔離物8A的兩侧形成n型源極/ _ 汲極區域l〇A，並且，在I/O區域的活性區域1]3中的從閘極 電極7B來看位於絕緣性侧壁隔離物8B的兩側形成N型源極 /汲極區域10B。即，在本實施例中，形成在核心區域的活 性區域la上的金屬絕緣體半導體電晶體、和形成在1/〇區 域的活性區域lb上的金屬絕緣體半導體電晶體的導電型相 同，都為N型金屬絕緣體半導體電晶體。 在用上述工序所形成的本實施例的半導體裝置中，將高 Μ電吊數閘極絕緣膜4用作形成在使用相對較低的電源電 壓的核心區域中的Ν型金屬絕緣體半導體電晶體的閘極絕 •19- 123334.doc 200810122 緣膜，而將閘極氧化膜6用作形成在使用相對較高的電源 電壓的I/O區域中的N型金屬絕緣體半導體電晶體的閘極絕 緣膜。故而，在本實施例中，形成在使用相對較高的電源 電壓的I/O區域中的N型金屬絕緣體半導體電晶體的閘極絕 緣膜為不含高介電常數絕緣膜的結構。因此，能夠在形成 在I/O區域中的N型金屬絕緣體半導體電晶體中，迴避將高 電壓施加在形成在高介電常數閘極絕緣膜上的閘極電極上 時所產生的可靠性下降的問題。 即，使用第一實施例，能夠用簡單的製造方法實現根據 膜特性在同一基板1上分別使用介電常數不同的多種閘極 絕緣膜的半導體裝置的結構。故而，能夠以高水準提高晶 片的性能和可靠性。並且，能夠用同一工序進行在多種閘 極絕緣膜上形成閘極電極的工序，同時，能夠用同一工序 進行开> 成覆蓋該各閘極電極7A及7B的側面上的絕緣性側 壁隔離物8A及8B的工序。即，在各閘極電極7八及”的侧 面上形成同一結構的絕緣性側壁隔離物8a及8B。 另外，在本實施例中，將高介電常數閘極絕緣膜4的厚 度没定得小於閘極氧化膜6的厚度，也可以代替它，使高 w電$數閘極絕緣膜4的厚度與閘極氧化膜6的厚度相等。 在本實施例中，將HfSi0N膜用作了高介電常數閘極絕 緣膜4，也可以代替它，使用Hf〇2、Zr〇2、Ti〇2或者τα2〇5 等其他高介電常數絕緣膜。 在本實施例中，在高介電常數閘極絕緣膜4上形成了氮 化膜5 ’也可以代替它，即使將高介電常數閘極絕緣膜4的 123334.doc •20- 200810122 上部氮化’形成氮化層’也能夠獲得與本實施例同樣的效 果。 在本實施例中，最好在基板1與高介電常數閘極絕緣膜4 之間插入例如由氧化矽膜構成的緩衝絕緣膜。這樣做，能 夠使基板1與高介電常數閘極絕緣膜4之間的介面保持正 常。 在本實施例中，在I/O區域的活性區域lb上形成了閘極 氧化膜6，也可以代替它，例如，形成由si〇N膜構成的閘 極絕緣膜。 在本實施例中，閘極電極7A及7B也可以是例如由對應 的胖（well)的相反導電型的多晶矽膜構成的多晶矽電極。 此時，也可以將該多晶矽電極的上部矽化物化。或者，閘 極電極7A及7B也可以是全矽化物閘極電極或金屬閘極電 極。或者，閘極電極7A也可以是全矽化物電極，閘極電極 7B也可以包含多晶矽電極。即，閘極電極7八及7B各自的 構成材料可以不同。 在本實施例中，也可以藉著形成氮化膜5或閘極氧化膜6 用的熱處理來氮化高介電常數閘極絕緣膜4的上部。並 且’為了進一步氮化高介電常數閘極絕緣膜4的上部，也 可以在除去氮化膜5之前及除去氮化膜5之後的至少之一中 進行使用了氮化環境的氮化處理。 在本實施例中，使絕緣性侧壁隔離物8A及8B的結構為 一層結構，也可以代替它，使用例如將氧化膜（si〇2膜）和 氮化膜組合在一起而成的兩層結構或3層結構。 123334.doc -21- 200810122 在本實施例中，以在核心區域及I/O區域中分別形成^型 金屬絕緣體半導體電晶體的情況作為了例子，也可以代替 匕 $成P型金屬絕緣體半導體電晶體或互補型金屬氧化 物半導體（CMOS : complementary metal-oxide semiconductor) 電晶體。 (第一實施例的變形例） 以下’以將本變形例的結構適用於N型金屬絕緣體半導 體電晶體的情況為例，參照附圖對本發明的第一實施例的 變形例的半導體裝置及其製造方法加以說明。 圖2(a)〜圖2(g)為表示本變形例的半導體裝置的製造方法 的各工序的剖面圖。另外，在圖2(a)〜圖2(g)中，由於對與 圖1(a)〜圖1(f)所示的第一實施例相同的構成要素標註同一 符號，因此不再進行重複說明。並且，在本變形例中，核 心區域的意思是指形成構成邏輯電路等的電源電壓相對較 低的N型金屬絕緣體半導體電晶體的區域，1/〇區域的意思 是指形成構成I/O電路等的電源電壓相對較高的N型金屬絕 緣體半導體電晶體的區域。 本變形例與第一實施例的不同之處主要在於：如圖2(a)〜 圖2(g)所示，讓閘極絕緣膜的一部分作為成為核心區域的 閘極絕緣膜的高介電常數絕緣膜4A(相當於第一實施例的 尚介電常數閘極絕緣膜4)上的氮化膜5殘存下來。 具體地說，首先，與第一實施例的圖1(a)〜圖i(c)所示的 工序一樣，如圖2(a)〜圖2(c)所示，在核心區域的活性區域 la上形成高介電常數絕緣膜4A及氮化膜5的疊層結構，並 123334.doc •22- 200810122 且，在I/O區域的活性區域lb上形成閘極氧化膜6的單層結 構。 其次，如圖2(d)所示，與第一實施例不同，在讓核心區 域的活性區域la上的氮化膜5殘存下來的情況下，在氮化 膜5上及閘極氧化膜6上沈積例如由厚度為1 〇〇 nm的多晶石夕 膜構成的閘極電極材料膜7。 接著’在閘極電極材料膜7上形成覆蓋閘極電極形成區 域的抗姓劑圖案（省略圖示）之後，以該抗钱劑圖案為光 罩，依次對閘極電極材料膜7、氮化膜5、高介電常數絕緣 膜4 A及閘極乳化膜6進行蚀刻。如圖2 ( e )所示，來在核心 區域的活性區域la上隔著高介電常數絕緣膜4A及氮化膜5 的疊層結構所構成的閘極絕緣膜形成閘極電極7A，並且， 在I/O區域的活性區域lb上隔著閘極氧化膜6形成閘極電極 7B。接著，在核心區域的活性區域la中的閘極電極7A的 兩側形成N型延伸區域9A，並且，在N型延伸區域9A的下 方形成P型袋區域（省略圖示）。而在〗/〇區域的活性區域卟 中的閘極電極7B的兩侧形成N型LDD區域9B。 其次’在閘極電極7A及7B各自的侧面上形成由相同絕 緣膜構成的絕緣性側壁隔離物8A及8B之後，以各閘極電 極7A及7B、和各侧壁隔離物8A及8B為光罩，對核心區域 的活性區域la及I/O區域的活性區域lb進行n型雜質的離子 植入。然後，例如，在1〇5〇〇c左右的溫度下進行突髮式快 速熱退火（Spike RTA)，使所植入的雜質活性化。來在核心 區域的活性區域la中的從閘極電極7A來看位於絕緣性侧壁 123334.doc -23- 200810122 隔離物8A的兩側，形成N型源極/汲極區域10A，並且，在 I/O區域的活性區域lb中的從閘極電極7B來看位於絕緣性 側壁隔離物8B的兩侧，形成N型源極/汲極區域1 0B。
接著，在包括閘極電極7A及7B上的基板1上沈積例如由 厚度為10 nm的鎳（Ni)膜構成的金屬膜之後，進行RTA。如 圖2(f)所示，來在閘極電極7A及7B上形成閘極上矽化物層 12 A及12 B ’並且在源極/、;及極區域10A及10B上形成源極/ 没極上矽化物層12a及12b。其次，將殘存在基板1上的未 反應的金屬膜除去。 接著，如圖2(g)所示，在包括閘極電極7A及7B上 WV IIS) 基板1上沈積例如厚度為400 nm的層間絕緣膜13之後，藉 著例如化學機械拋光法（CMP : chemical mechanical polishing)讓層間絕緣膜13的表面平坦化。 在用上述工序形成的本變形例的半導體裝置中，將高介 電常數絕緣膜4A及氮化膜5的疊層結構用作形成在使用相 對車又低的電源電壓的核心區域中的N型金屬絕緣體半導體 電晶體的閘極絕緣膜。而將單層結構的閘極氧化膜6用作 形成在使用相對較高的電源電壓的I/O區域中的1^型金屬絕 緣體半導體電晶體的閘極絕緣膜。因iib，在本變形例中， ^成在使用相對較高的電源電壓的I/O區域中的_金屬絕 導體電晶體的間極絕緣膜為不含高介電常數絕緣膜 從而，能夠在形成在而區域中的N型金屬絕緣體 絕緣膜上=迴避將高電壓施加在形成在高介電常數 上的閑極電極上時所產生的可靠性下降的問題。 123334.doc • 24 - 200810122 即’使用本變形例，能夠獲得與第一實施例一樣的效 果。並且’能夠在形成在核心區域的N型金屬絕緣體半導 體電曰曰體中’藉著將高介電常數絕緣膜4A及氮化膜5的疊 層結構用作閘極絕緣膜來將介電常數的降低抑制在最低限 度’同時’防止漏電流特性和可靠性的下降，也就是說， 月b夠藉著將氮化膜5插入高介電常數絕緣膜4A與閘極電極 7A之間來將介電常數的降低抑制在最低限度，同時，防止 漏電流特性和可靠性的下降。 另外’在本變形例中，將由高介電常數絕緣膜4A及氮化 膜5的豐層結構所構成的閘極絕緣膜的合計厚度設定為小 於閘極氧化膜6的厚度，也可以代替它，將由高介電常數 絕緣膜4A及氮化膜5的疊層結構所構成的閘極絕緣膜的合 什厚度設定為與閘極氧化膜6的厚度相等。 在本變形例中，將HfSi〇N膜用作了高介電常數絕緣膜 4A，也可以代替它，使用Hf〇2、Zr〇2、Ti〇2或者Ta办等 其他高介電常數絕緣膜。 在本變形例中，在高介電常數絕緣膜4A上形成了氮化膜 5 ’也可以代替它，即使將高介電常數絕緣膜4A的上部氮 化’形成氮化層，也能夠獲得與本實施例一樣的效果。 在本變形例中，最好在基板1與高介電常數絕緣膜4A之 間插入例如由氧化矽膜構成的緩衝絕緣膜。這樣做，能夠 使基板1與高介電常數絕緣膜4 A之間的介面保持正常。 在本變形例中，在I/O區域上形成了閘極氡化膜6，也可 以代替它，例如，形成由si0N膜構成的閘極絕緣膜。 123334.doc •25- 200810122 在本變形例中’閘極電極7八及7B也可以是例如由對應 的牌的相反導電型的多晶石夕膜所構成的多晶矽電極。此 時，也可以不使該多晶矽電極的上部矽化物化。或者，閘 極電極7A及7B也可以是全矽化物閘極電極或金屬閘極電 極。或者，閘極電極7A也可以是全石夕化物電極，閘極電極 7B也可以包括多晶矽電極。即，閘極電極7八及川各自的 構成材料也可以不同。
在本變形例中，也可以藉著形成氮化膜5或間極氧化膜6 用的熱處理來使高介電常數絕緣膜4A的上部氮化。 在本變形财，使絕緣性侧壁隔離物8A及㈣結構為 一層結構，也可以代替它，使用例如將氧化膜和氮化媒組 合在一起而成的兩層結構或3層結構。 在本變形例中，以在核心區域及I/O區域中分別形成N型 金屬絕緣體半㈣電晶體的情㈣為了例子，也可以代秩 它’形成p型金屬絕緣財導體電晶體或互補型金屬氧化 物半導體電晶體。 (第二實施例） 置及 以下’參照附圖對本發明的第- J乐一賞施例的半導體裝 其製造方法加以說明。 圖3(a)為本實施例的半導㈣ ^ θ 千¥體裝置的閘極長度方向的剖面 圖，圖3(b)為本實施例的半導 J千V體裝置的閘極寬度 面圖及其部分放大圖。另外，@ 门的d 乃外，由於在圖3(a)及圖3(b)中， 對細⑷〜圖職示的第—實施例或圖2⑷〜圖2⑷所示 的弟實施㈣變形例相同的構成要素標註同—符號，因 123334.doc • 26 - 200810122 此不再進行重複說明。在本實施例中’ Nch區域為形成n 型金屬絕緣體半導體電晶體的區域，Pch區域為形成p型金 屬絕緣體半導體電晶體的區域。 在圖2(a)〜圖2(g)所示的第一實施例的變形例中，將高介 電常數絕緣膜4A和氮化膜5的疊層結構用作形成在使用相 對較低的電源電壓的核心區域中的N型金屬絕緣體半導體 電晶體的閘極絕緣膜，將單層結構的閘極氧化膜6用作形 成在使用相對較高的電源電壓的1/〇區域中的N型金屬絕緣 體半導體電晶體的閘極絕緣膜。 而在本實施例中，如圖3(a)及圖3(b)所示，將高介電常 數絕緣膜4A和氮化膜5的疊層結構用作形成在Nch區域中 的N型金屬絕緣體半導體電晶體的閘極絕緣膜，將單層結 構的閘極氧化膜6用作形成在pch區域中的p型金屬絕緣體 半V體電晶體的閘極絕緣膜。 另外’在本實施例中，：^型金屬絕緣體半導體電晶體的 間極絕緣膜的厚度大於P型金屬絕緣體半導體電晶體的閘 極絕緣膜的厚度。具體地說，高介電常數絕緣膜4A是例如 厚度為4 rnn的HfSiON膜（氧化膜換算膜厚為1 nm)。氮化膜 5的厚度為例如2 nm，閘極氧化膜6的厚度為例如1.5 nm。 並且’在本實施例中，如圖3(b)所示，N型金屬絕緣體 半導體電晶體的閘極電極7A和P型金屬絕緣體半導體電晶 體的閘極電極7B在閘極寬度方向上的Nch區域與Pch區域 的邊界（元件隔離區域2上）上連接。這裡，當由高介電常數 絕緣膜4A和氮化臈5的疊層結構構成的n型金屬絕緣體半 123334.doc -27- 200810122 導體電晶體的閘極絕緣膜、與由單層結構的閘極氧化膜6 構成的p型金屬絕緣體半導體電晶體的閘極絕緣膜接觸 時’有時由高介電常數絕緣膜从和氮化膜5構成的間極絕 緣膜的側面形狀會產生變化。具體地說，如果在形成閘極 氧化膜6用的閘極氧化工序中，使用例如超過丨度那樣 的高溫氧化條件時，如圖3(b)(尤其是將Nch區域和pch區域 的邊界附近放大的放大圖）所示’有時高介電常數絕緣膜 4A的侧面也會被氧化，使閘極氧化膜6部分性地形成在 Nch區域中。 除了上述不同之處之外，本實施例的半導體裝置的製造 方法與圖2(a)〜圖2(g)所示的第一實施例的變形例基本上相 同。 在本實施例的半導體裝置中，由於將高介電常數絕緣膜 4A用作因電子成為載流子而使閘極漏電流較易流動的n型 金屬絕緣體半導體電晶體的閘極絕緣膜，因此能夠抑制閘 極漏電流。對於因空洞（11〇1幻成為載子（earrier)而使閘極漏 電流不易流動的P型金屬絕緣體半導體電晶體的閘極絕緣 膜使用閘極氧化膜6，來對應薄膜化。因此，能夠防止因 將高介電常數絕緣膜用作P型金屬絕緣體半導體電晶體的 閘極絕緣膜而引起的閘極絕緣膜的劣化（NBTI : Negative Bias Temperature Instability)現象。 即’使用第二實施例，能夠藉著簡單的製造方法來實現 根據膜特性在同一基板上分別使用介電常數不同的多種閘 極絕緣膜的半導體裝置的結構。因此，能夠用高水準來提 123334.doc -28- 200810122 高晶片的性能和可靠性。並且，能夠用同一工序進行在多 種閘極絕緣膜上形成閘極電極的工序，同時，能夠用同一 工序進行形成覆蓋該各閘極電極7八及7B的側面的絕緣性 側壁隔離物8A及8B的工序。這裡，在各閘極電極7八及7；6 的側面形成同一結構的絕緣性側壁隔離物8 a及8B。 並且，使用第二實施例，能夠藉著在N型金屬絕緣體半 導體電晶體中，將氮化膜5插入高介電常數絕緣膜4八與閘 極電極7A之間來將介電常數的降低抑制在最低限度，同 時’防止漏電流特性和可靠性的下降。 另外，在本實施例中，在高介電常數絕緣膜4入上形成了 氮化膜5，也可以代替它，即使將高介電常數絕緣膜4八的 上部氮化，形成氮化層，也能夠獲得與本實施例一樣的效 果。 在本實施例中，讓高介電常數絕緣膜4八上的氮化膜5作 為N型金屬絕緣體半導體電晶體的閘極絕緣膜的一部分殘 存了下來’也可以代替它，在形成閘極氧化膜6之後且形 成閘極電極7A之前，除去氮化膜5。 在本實施例中，將HfSiON膜用作了高介電常數絕緣膜 4A，也可以代替它，使用Hf〇2、Zr〇2、Ti〇2或者Ta2〇5等 其他高介電常數絕緣膜。 在本實施例中，最好將例如由氧化矽膜構成的缓衝絕緣 膜插入基板1與高介電常數絕緣膜4A之間。這樣一來，能 夠使基板1與高介電常數絕緣膜4A之間的介面保持正常。 在本實施例中，將閘極氧化膜6形成為p型金屬絕緣體半 123334.doc •29- 200810122 導體電晶體的間極絕緣臈，也可以代替它，例如，形成由 SiON膜構成的閘極絕緣膜。 在本實施例中，閘極電極7AA7B也可以是例如由對應 的牌的相反導電型的多晶矽膜構成的多晶矽電極。此時， 也可以將該多晶梦電極的上部♦化物化。或者，閘極電極 7A及7B也可以是全矽化物閘極電極或金屬閉極電極。或 者’閘極電極7A也可以是全石夕化物電極，閘極電極7β& 可以包括多晶矽電極。即，閘極電極7Α&7Β各自的構成 材料也可以不同。 在本實施例中，也可以藉著形成氮化膜5或閘極氧化膜6 用的熱處理來使高介電常數絕緣膜4 Α的上部氮化。 在本實施例中，使絕緣性侧壁隔離物8八及8B的結構為 一層結構’也可以代替它，使用例如將氧化膜和氮化膜組 合在一起而成的兩層結構或3層結構。 在本實施例中，將高介電常數絕緣膜4A及氮化膜5的疊 層結構用作形成在Nch區域中的N型金屬絕緣體半導體電 晶體的閘極絕緣膜，將閘極氧化膜6用作形成在Pch區域中 的P型金屬絕緣體半導體電晶體的閘極絕緣膜。但是，也 可以代替它，將高介電常數絕緣膜4A及氮化膜5的疊層結 構用作P型金屬絕緣體半導體電晶體的閘極絕緣膜，將閘 極氧化膜6用作N型金屬絕緣體半導體電晶體的閘極絕緣 膜。 (第三實施例） 以下’以將本實施例的結構適用於N型金屬絕緣體半導 123334.doc -30- 200810122 體電晶體的情況為例，參照附圖對本發明的第三實施例的 半導體裝置及其製造方法加以說明。 圖4為本實施例的半導體裝置的剖面圖。另外，在圖4 中，由於對與圖1(a)〜圖1(f)所示的第一實施例或圖2(a)〜圖 2(g)所示的第一實施例的變形例相同的構成要素標註同一 符號，因此不再進行重複說明。在本實施例中，Hvt區域 為形成閾值電壓相對較高的N型金屬絕緣體半導體電晶體 的區域，Lvt區域為形成閾值電壓相對較低的N型金屬絕緣 體半導體電晶體的區域。 在圖2(a)〜圖2(g)所示的第一實施例的變形例中，將高介 電常數絕緣膜4A及氮化膜5的疊層結構用作形成在使用相 對車乂低的電源電壓的核心區域中的N型金屬絕緣體半導體 電晶體的閘極絕緣膜，將閘極氧化膜6用作形成在使用相 對較高的電源電壓的I/O區域中的N型金屬絕緣體半導體電 晶體的閘極絕緣膜。 而在本實施例中，如圖4所示，將高介電常數絕緣膜4八 及氮化膜5的疊層結構用作形成在Hvt區域中的N型金屬絕 緣體半導體電晶體的閘極絕緣膜，將單層結構的閘極氧化 膜6用作形成在Lvt區域中的N型金屬絕緣體半導體電晶體 的閘極絕緣膜。 另外，形成在Hvt區域中的N型金屬絕緣體半導體電晶體 的動作電壓與形成在Lvt區域中的N型金屬絕緣體半導體電 晶體的動作電壓相同，形成在Hvt區域中的N型金屬絕緣體 半‘體電晶體的閾值電壓南於形成在Lvt區域中的N型金屬 123334.doc -31- 200810122 絕緣體半導體電晶體的閾值電壓。 在本實施例中，形成在Hvt區域中的N型金屬絕緣體半導 體電晶體的閘極絕緣膜的厚度大於形成在Lvt區域中的N型 金屬絕緣體半導體電晶體的閘極絕緣膜的厚度。具體地 說’高介電常數絕緣膜4A是例如厚度為4 nm的HfSiON膜 (氧化膜換算膜厚為1 nm)。氮化膜5的厚度為例如2 nm， 閘極氧化膜6的厚度為例如1.5 nm。 除了上述不同之處之外，本實施例的半導體裝置的製造 方法與圖2(a)〜圖2(g)所示的第一實施例的變形例基本上相 同。 不過，一般在將高介電常數絕緣膜用作閘極絕緣膜時， 有時會產生費米能級彎曲現象（Fermi level peening)(閘極 電極的功函數被固定在禁帶中間值（mid gap)附近），那 時，閾值電壓Vt會停留在高值狀態下。於是，在本實施例 中’將因南介電常數絕緣膜產生費米能級彎曲現象的區域 没為Hvt區域，在Lvt區域（也就是，需要低vt化的區域）中 使用不產生費米能級彎曲現象的閘極氧化膜。 即，使用第三實施例，能夠藉著簡單的製造方法來實現 根據膜特性在同一基板1上分別使用介電常數不同的多種 閘極絕緣膜的半導體裝置的結構。因此，例如，能夠以高 水準k兩晶片速度等晶片性能、和提高漏電流特性及可靠 性。並且，能夠用同一工序進行在多種閘極絕緣膜上形成 閘極電極的工序，同時，能夠用同一工序進行形成覆蓋該 各閘極電極7A及7B的侧面的絕緣性侧壁隔離物8人及8B的 123334.doc -32- 200810122 工序。這裡，在各閘極電極7A及7B的侧面形成同一結構 的絕緣性侧壁隔離物8八及8B。 使用第三實施例，能夠藉著在形成在Hvt區域的n型金屬 絕緣體半導體電晶體中，將氮化膜5插入高介電常數絕緣 膜4A與閘極電極7八之間來將介電常數的降低抑制在最低 限度，同時，防止漏電流特性和可靠性的下降。 另外’在本實施例中，在高介電常數絕緣膜4八上形成了 氮化膜5 ’也可以代替它，即使將高介電常數絕緣膜4A的 上部氣化，形成氮化層，也能夠獲得與本實施例一樣的效 果。 在本實施例中，讓高介電常數絕緣膜4A上的氮化膜5作 為形成在Hvt區域中的>1型金屬絕緣體半導體電晶體的閘極 絕緣膜的-部分殘存了下來，也可以代#它，在形成閘極 氧化膜6之後且形成閘極電極7A之前，除去氮化膜$。 在本實施例中，將HfSi〇N膜用作了高介電常數絕緣膜 4A，也可以代替它，使用Hf〇2、Zr〇2、Ti〇2或者Ta2〇5等 其他高介電常數絕緣膜。 在本實施例中，最好將例如由氧化矽膜構成的緩衝絕緣 膜插入基板1與高介電常數絕緣膜4A之間。這樣一來，能 夠使基板1與兩介電常數絕緣膜4A之間的介面保持正常。 在本實施例中，將閘極氧化膜6形成為形成在Lvt區域中 =N型金屬絕緣體半導體電晶體的閘極絕緣膜，也可以代 替匕’例如’形成由SiON膜構成的閘極絕緣膜。 在本實％例中’閘極電極7A及7B也可以是例如由對應 123334.doc •33- 200810122 的阱的相反導電型的多晶矽膜構成的多晶矽電極。此時， 也可以將該多晶矽電極的上部矽化物化。或者，閘極電極 7A及7B也可以是全矽化物閘極電極或金屬閘極電極。或 者’閘極電極7A也可以是全石夕化物電極，閘極電極7B也 可以包括多晶矽電極。即，閘極電極7八及7B各自的構成 材料也可以不同。 在本實施例中，也可以藉著形成氮化膜5或閘極氧化膜6 用的熱處理來使高介電常數絕緣膜4A的上部氮化。 在本實施例中，使絕緣性側壁隔離物8八及8B的結構為 一層結構，也可以代替它，使用例如將氧化膜和氮化膜組 合在一起而成的兩層結構或3層結構。 在本實施例中，以在Hvt區域及Lvt區域中分別形成N型 金屬絕緣體半導體電晶體的情況作為了例子，也可以代替 它’形成P型金屬絕緣體半導體電晶體或互補型金屬氧化 物半導體電晶體。 (第四實施例） 以下，以將本實施例的結構適用於N型金屬絕緣體半導 體電晶體的情況為例，參照附圖對本發明的第四實施例的 半導體裝置及其製造方法加以說明。 圖5(a)〜圖5(f)為表示本實施例的半導體裝置的製造方法 的各工序的剖面圖。另外，由於在圖5(a)〜圖5(f)中，對與 圖1(a)〜圖1(f)所示的第一實施例相同的構成要素標註同一 符號’因此不再進行重複說明。並且，在本實施例中，核 心區域的意思是指形成構成邏輯電路等的電源電壓相對較 123334.doc -34- 200810122 低的N型金屬絕緣體半導體電晶體的區域，I/〇區域的意思 是指形成構成I/O電路等的電源電壓相對較高的N型金屬絕 緣體半導體電晶體的區域。 首先，與第一實施例的變形例中的圖2(a)〜圖2(c)所示的 工序一樣，如圖5(a)所示，在核心區域的活性區域la上形 成由高介電常數絕緣膜4A及氮化膜5的疊層結構構成的閘 極絕緣膜，並且，在1/0區域的活性區域lb上形成由閘極 氧化膜6的早層結構構成的閘極絕緣膜。其次，在讓氮化 膜5殘存在核心區域中的情況下，在氮化膜5上及閘極氧化 膜6上沈積例如厚度為1 〇 〇 nm的閘極電極材料膜7。接著， 在閘極電極材料膜7上形成例如由厚度為1〇 nm的氧化石夕膜 構成的保護膜11。 其次’在保護膜11上形成覆蓋閘極電極形成區域的抗# 劑圖案（省略圖示）之後，以該抗蝕劑圖案為光罩，依次對 保護膜11、閘極電極材料膜7、氮化膜5、高介電常數絕緣 膜4A及閘極氧化膜6進行蝕刻。如圖5(b)所示，來在核心 區域的活性區域la上隔著由高介電常數絕緣膜4a及氮化膜 5的疊層結構所構成的閘極絕緣膜形成閘極電極及保護 膜11A，並且’在I/O區域的活性區域1 b上隔著閘極氧化膜 6形成閘極電極7B及保護膜11B。之後，利用覆蓋核心區域 的抗蝕劑圖案（省略圖示），以植入離子為P、植入能量為 3 0 keV、植入雜質罝為1x10 cm 2的條件，對jyq區域的、、舌 性區域lb進行離子植入。來在I/O區域的活性區域115中的 閘極電極7B的兩側形成N型LDD區域9B。接著，利用覆蓋 123334.doc -35- 200810122 I/O區域的抗钱劑圖案（省略圖示），以植入離子為Αδ、植入 能量為2 keV、植入雜質量為1X1 〇15 cnT2的條件，和植入 離子為β、植入能1為10 ke V、植入雜質量為3χ1〇13 cm-2 的條件依次對核心區域的活性區域1 a進行離子植入。來在 核心區域的活性區域1 a中的閘極電極7A的兩侧形成N型延 伸區域9A及P型袋區域（省略圖示）。 其次’在包含閘極電極7A及7B上的基板1上沈積例如由 厚度為50 nm的SiN膜構成的絕緣膜之後，對該絕緣膜進行 深蝕刻（etch back)，如圖5(c)所示，來在閘極電極7A及7B 各自的侧面形成絕緣性側壁隔離物8A及8B。然後，以各 閘極電極7A及7B、和各側壁隔離物8A及8B為光罩，以植 入離子為As、植入能量為1〇 keV、植入雜質量為3xl015 cm—2的條件對核心區域的活性區域1 a及i/o區域的活性區域 lb進行離子植入，接著，例如，在i〇5〇°C左右的溫度下進 行突髮式快速熱退火（Spike RTA)，來在核心區域的活性區 域la中的從閘極電極7A來看位於絕緣性侧壁隔離物8A的 兩側，形成N型源極/汲極區域i〇A，並且，在I/O區域的活 性區域lb中的從閘極電極7B來看位於絕緣性侧壁隔離物 8B的兩侧，形成N型源極/汲極區域10B。 其次，如圖5(d)所示，在除去I/O區域中的閘極電極7B 上的保護膜11B之後，在包含閘極電極7A及7B上的基板1 上沈積例如由厚度為10 nm的鎳（Ni)膜構成的金屬膜，然 後，進行RTA。來在源極/汲極區域i〇A及10B上、以及I/O 區域的閘極電極7B上形成矽化物層12。此時，由於核心區 123334.doc -36- 200810122 域的閘極電極7A被保護膜11 a覆蓋著，因此在閘極電極7A 上沒有形成矽化物層。接著，將殘存在基板1上的未反應 的金屬膜除去。 另外，在本實施例中，以形成在閘極電極7B上的矽化物 層12的上表面低於絕緣性侧壁隔離物8B的上端的方式來設 定保護膜11及矽化物層12各自的厚度。因此，即使在閘極 電極7B上形成了矽化物層12之後，在閘極電極7B上也殘 存有被絕緣性側壁隔離物8B圍繞的凹部。 其次’如圖5(e)所示，在包括閘極電極7A及7B上的基板 1上沈積例如厚度為400 nm的層間絕緣膜13之後，再利用 例如CMP法，切削層間絕緣膜13，直到核心區域的閘極電 極7A上的保護膜ΠΑ露出為止，接著，利用蝕刻法選擇性 地除去閘極電極7A上的保護膜11A。此時，層間絕緣膜13 部分性地殘存在I/O區域的閘極電極7B上的被絕緣性側壁 隔離物8B圍繞的凹部内。 其次，在包括閘極電極7A及7B上的基板1上沈積例如由 厚度為100 nm的鎳（Ni)膜構成的金屬膜之後，進行rtA。 如圖5(f)所示，來使構成核心區域的閘極電極7A的多晶石夕 膜完全矽化物化，形成全矽化物（FUSI)閘極電極14。此 時’由於構成閘極電極7B的多晶碎膜的上方被層間絕緣膜 13覆蓋著，因此沒有被矽化物化，結果是殘存有由多晶石夕 構成的閘極電極7B。然後，將形成在該矽化物層12上的層 間絕緣膜13除去’直到閘極電極7B上的石夕化物層12露出為 止。 123334.doc -37- 200810122 在由上述工序形成的本實施例的半導體裝置中，將高介 電常數絕緣膜4A及氮化膜5的疊層結構用作形成在核心區 域中的電源電壓相對較低的N型金屬絕緣體半導體電晶體 的閘極絕緣膜。而將單層結構的閘極氧化膜6用作形成在 I/O區域上的電源電壓相對較高的]^型金屬絕緣體半導體電 晶體的閘極絕緣膜。從而，能夠防止將高電壓施加在形成 在尚介電常數絕緣膜上的閘極電極上時所產生的可靠性下 降的現象。 即，藉著本實施例能夠獲得與第一實施例一樣的效果。 並且，在形成在核心區域的N型金屬絕緣體半導體電晶體 中，此夠藉著將氮化膜5插入高介電常數絕緣膜4A與全矽 化物(FUSI)閘極電極14之間來將介電常數的降低抑制在最 低限度’同時，防止漏電流特性和可靠性的下降。而且， 利用本實施例’能夠藉著較簡單的製造方法實現將全石夕化 物（FUSI)閘極電極14时核心區域的閘極電極的結構。 另外’在本實施例中，將高介電常數絕緣膜从及氮化膜 5的疊層結構的合計厚度設定為小於閘極氧化膜㈣厚度， 也可以代替它，將高介電常數絕緣膜从及氮化…的疊層 結構的合計厚度設定為與閘極氧化膜6的厚度相等。 在本實施例中，在高介電常數絕緣膜从上形成了氮化膜 5，也可以代替它’即使將高介電常數絕緣膜4A的上部氣 化’形成氮化層’也能夠獲得與本實施例—樣的效果。 在本實施例中，讓高介電常數絕緣膜4A上的氮化膜5作 為形成在核心區域中的N型金屬絕緣體半導體電晶體的閑 123334.doc -38- 200810122 極絕緣膜的一部分殘存了下來，也可以代替它，在形成閘 極氧化膜6之後且形成閘極電極7A之前，除去氮化膜5。 在本實施例中，將HfSi〇N膜用作了高介電常數絕緣膜 4A，也可以代替它，使用Hf〇2、Zr〇2、丁1〇2或者了^〇5等 其他高介電常數絕緣膜。 在本實施例中，最好將例如由氧化妙膜構成的緩衝絕緣 膜插入基板1與高介電常數絕緣膜4 A之間·。這樣一來，能 夠使基板1與高介電常數絕緣膜4人之間的介面保持正常。 在本實施例中’將閘極氧化膜6形成在了 1/〇區域中，也 可以代替它，例如，形成由Si〇N膜構成的閘極絕緣膜。 在本實施例中，僅使核心區域的閘極電極全矽化物 (FUSI)化，也可以在此之外，使1/〇區域的閘極電極也全矽 化物化。 在本實施例中，使I/O區域的閘極電極7B的上部矽化物 化，也可以代替它，不使閘極電極7B的上部矽化物化。 在本實施例中，也可以藉著形成氮化膜5或閘極氡化膜6 用的熱處理來使高介電常數絕緣膜4A的上部氮化。 在本實施例中，使絕緣性側壁隔離物8 A及8B的結構為 一層結構，也可以代替它，使用將例如氧化膜和氮化膜組 合在一起而成的兩層結構或3層結構。 在本實施例中，以在核心區域及I/O區域中分別形成N型 金屬絕緣體半導體電晶體的情況作為了例子，也可以代替 它，形成P型金屬絕緣體半導體電晶體或互補型金屬氧化 物半導體（CMOS)電晶體。 123334.doc -39- 200810122 在本實施例中，以第_實施例（準確地說，是其變形 的半^體裝置及其製造方法為對象，在高介電常數絕緣膜 4A上設置了全矽化物(FUSI)閘極電極，也可以代替它，以 ，二或第1實施例的半導體裝置及其製造方法為對象，在 同Μ電常數絕緣膜4A上設置全矽化物（FUSI)閘極電極。 (第五實施例）
以下，以將本實施例的結構適用於N型金屬絕緣體半導 體電晶體的情況為例’參照附圖對本發明的第五實施例的 半導體裝置及其製造方法加以說明。 圖6(a)〜圖6(c)為表示本實施例的半導體裝置的製造方法 的各工序的剖面圖。另外，由於在圖6(a)〜圖6(c)中，對與 圖1(a)〜圖1(f)或圖2(a)〜圖2(g)所示的第一實施例或其變形 例相同的構成要素標註同一符號，因此不再進行重複說 明。在本實施例中，核心區域的意思是指形成構成邏輯電 路等的電源電壓相對較低的N型金屬絕緣體半導體電晶體 的區域’ I/O區域的意思是指形成構成1/〇電路等的電源電 壓相對較高的N型金屬絕緣體半導體電晶體的區域。 在本實施例中，首先，進行第一實施例的變形例的圖 2(a)〜圖2(g)所示的各工序。然後，如圖6(a)所示，在層間 絕緣膜13上形成在核心區域具有開口且覆蓋1/〇區域的抗 餘劑圖案（省略圖示）之後，以該抗蝕劑圖案為蝕刻光罩， 藉著钱刻除去層間絕緣膜13直到核心區域的閘極上矽化物 層12A露出為止。接著，藉著蝕刻依次除去露出核心區域 的閘極上矽化物層12a及閘極電極7A，形成閘極電極形成 123334.doc -40 - 200810122 用槽15。使氮化膜5在閘極電極形成用槽丨5内露出。 其次，如圖6(b)所示，在包括閘極電極形成用槽15的内 部的整個基板1上形成例如厚度為15〇 nm的金屬膜（例如， 最好是由TaN等那樣的功函數比4 eV多的金屬構成的 膜）16A。接著，藉著用CMP法對閘極電極形成用槽15的外 側的金屬膜16A進行拋光，將其除去，來形成由埋入閘極 電極形成用槽15内的金屬膜16A構成的金屬閘極電極16， 如圖6(c)所示。此時，用CMP法對閘極上矽化物層i2B上 的層間絕緣膜13及金屬膜16A進行拋光，將其除去，來使 I/O區域的閘極上矽化物層126的上表面露出。 藉著上述工序，即使將本發明適用於鑲嵌（damascene)閘 極（置換（replacement)閘極）過程中，也能狗藉著較簡單的 製造方法來實現與第一實施例或其變形例一樣效果的半導 體裝置。 另外，在本實施例中，與第一實施例的變形例一樣，將 由尚介電常數絕緣膜4A及氮化膜5的疊層結構構成的閘極 絕緣膜的合計厚度設定為小於閘極氧化膜6的厚度，也可 以代替匕，將由高介電常數絕緣膜4A及氮化膜5的疊層結 構構成的閘極絕緣膜的合計厚度設定為與閘極氧化膜6的 厚度相等。 在本實施例中，與第一實施例的變形例一樣，將 HfSiON膜用作了高介電常數絕緣膜4A，也可以代替它， 使用HfOy汾〇2、Ti〇2或者ΤΜ35等其他高介電常數絕緣 膜0 123334.doc -41- 200810122 在本實施例中，與第一實施例的變形例一樣，在高介電 苇數絕緣膜4A上形成了氮化膜5，也可以代替它，即使將 冋”電常數絕緣膜4A的上部氮化，形成氮化層，也能夠獲 得與本實施例一樣的效果。 在本實施例中，讓高介電常數絕緣膜4A上的氮化膜5作 為形成在核心區域中的N型金屬絕緣體半導體電晶體的閘 極、、邑緣膜的一部分殘存了下來，也可以代替它，在形成閘 極氧化膜6之後且形成閘極電極7A之前，除去氮化膜5。 在本實施例中，最好將例如由氧化矽膜構成的緩衝絕緣 膜插入基板1與高介電常數絕緣膜4A之間。這樣一來，能 夠使基板1與高介電常數絕緣膜4八之間的介面保持正常。 在本實施例中，與第一實施例的變形例一樣，將閘極氧 化膜6形成在了1/0區域上，也可以代替它，例如，形成由 SiON膜構成的閘極絕緣膜。 在本實施例中，也可以藉著形成氮化膜5或閘極氧化膜6 φ 用的熱處理來使高介電常數絕緣膜4A的上部氮化。 在本實施例中’與第—實施例的變形例—樣，使絕緣性 側壁隔離物8A及8B的結構為一層結構，也可以代替它， 使用例如將氧化膜和氮化膜組合在一起而成的兩層結構或 3層結構。 纟本實施例中’以在核心區域及而區域中分別形成_ 金屬絕緣體半導體電晶體的情況作為了例子，也可以代替 它’形成p型金屬絕緣體半導體電晶體或互補型金屬氧化 物半導體（CMOS)電晶體。在形成p型金屬絕緣體半導體電 123334.doc -42 - 200810122 晶體時’最好使金屬閉極電極16的材料為例如Ta A IN等那 樣的功函數在5 eV前後的材料。 在本實施例中，以具有核心區域及I/O區域的半導體裝 置為對象，也可以代替它，以具有Nch區域及Pch區域的半 導體裝置、或具有Hvt區域及Lvt區域的半導體裝置為對 象，在同一基板上使用介電常數不同的多種閘極絕緣膜。 (第五實施例的變形例） 以下，以將本變形例的結構適用於N型金屬絕緣體半導 體電晶體的情況為例，參照附圖對本發明的第五實施例的 變形例的半導體裝置及其製造方法加以說明。 圖7(a)〜圖7(d)及圖8(a)〜圖8(d)為表示本變形例的半導體 裝置的製造方法的各工序的剖面圖。另外，由於在圖7 (a)〜 圖7(d)及圖8(a)〜圖8(d)中，對與圖i(a)〜圖1(f)或圖2(a)〜圖 2(g)所示的第一實施例或其變形例、或者圖6(a)〜圖6(c)所 示的第五實施例相同的構成要素標註同一符號，因此不再 進行重複說明。在本變形例中，核心區域的意思是指形成 構成邏輯電路等的電源電壓相對較低的N型金屬絕緣體半 導體電晶體的區域，I/O區域的意思是指形成構成1/〇電路 等的電源電壓相對較高的N型金屬絕緣體半導體電晶體的 區域。 在本變形例中，首先，藉著進行第一實施例的變形例的 圖2(a)〜圖2(e)所示的各工序，來獲得與圖2(e)所示的結構 相同的圖7(a)所示的結構。 其次，如圖7(b)所示，在形成適用於無圖示的模擬區域 123334.doc -43- 200810122 等的非矽化物區域形成用的保護膜的同時，在核心區域的 閘極電極7A上形成例如厚度為20 nm左右的保護膜17。這 裡’將對層間絕緣膜13及絕緣性側壁隔離物8A及8B具有 餘刻選擇性的絕緣膜用作保護膜17。 然後’在包括閘極電極7A及7B上的整個基板1上沈積例 如由厚度為10 nm的鎳（Ni)膜構成的金屬膜之後，進行快 速熱退回。如圖7(c)所示，來在閘極電極川上形成閘極上 矽化物層12B ’並且，在源極/汲極區域1〇八及1〇B上形成 • 源極/汲極上矽化物層12&及1215。此時，由於閘極電極7八 上被保護膜17覆蓋著，因此沒有形成矽化物層。其次，將 殘存在基板1上的未反應的金屬膜除去。 接著，如圖7(d)所不，在包括閘極電極7八及73上的整個 基板1上沈積例如厚度為4〇〇 nm的層間絕緣膜13之後，例 如，藉著化學機械拋光法（CMP)使層間絕緣膜13的表面平 坦化，直到閘極電極7A上的保護膜17露出為止。這裡，由
φ 於保遵膜17發揮CMP的阻止物的作用，因此提高了對CMP 進行控制的能力。 然後，如圖8(a)所不，籍著餘刻依次除去露出核心區域 的保護膜17及其下侧的閘極電極7A，形成閘極電極形成用 槽！5。來使氮化膜5露出間極電極形成用㈣内。 其次，如圖8(b)所示’在包括閘極電極形成用槽15的内 部的整個基板i上形成例如厚度為17〇謂的金屬膜（例如， 最好是由TaN等那樣的功矛叙 x幻功函數為比4 eV多的金屬構成的 膜）16A〇之後，藉著m贷日^ P去對閘極電極形成用槽15的外側 123334.doc -44· 200810122 的金屬膜1 6 A進行抛光’將其除去，來形成由埋入閘極電 極形成用槽15内的金屬膜16A構成的金屬閘極電極16，如 圖8(c)所示。 其次，如圖8(d)所示，藉著CMP法對閘極上矽化物層 12 B上的層間絕緣膜13及金屬閘極電極16的上部（在保護膜 17的除去之處所形成的部分）進行拋光，將其除去，來使 I/O區域的閘極上矽化物層12B的上表面露出。 藉著上述工序，即使將本案發明適用於鑲嵌閘極（置換 閘極）過程中，也能夠藉著較簡單的製造方法來實現與第 一實施例或其變形例一樣效果的半導體裝置。 並且’使用本變形例，與第五實施例相比，能夠獲得下 述效果。即，在第五實施例中，如圖6(a)所示，在形成閘 極電極形成用槽15時，必須要在層間絕緣膜13上形成在核 心區域具有開口且覆蓋^〇區域的抗蝕劑圖案（省略圖示）。 而在本變形例中，在不需要非矽化物閘極電極時，也就是 說，在使金屬閘極電極以外的所有閘極電極矽化物化時， 能夠藉著在形成適用於模擬區域等的非矽化物區域形成用 的保護膜的工序中，在核心區域的閘極電極7A上形成例如 厚度為20 nm左右的保護膜17，來在不進行光罩工序的情 况下，除去保護膜17及其下侧的閘極電極7A，形成閘極電 極形成用槽15。即，能夠在不追加新工序的情況下，形成 閘極電極形成用槽丨5。 另外，在本變形例中，與第一實施例的變形例一樣，將 由高介電常數絕緣膜4A及氮化膜5的疊層結構構成的閘極 123334.doc -45- 200810122 絕緣膜的合計厚度設定為小於閉極氧化膜6的厚度，也可 它’將由高介電常數絕緣膜4A及氣化膜5的叠層結 =成：閉極絕緣膜的合計厚度設定為與閉極氧化膜㈣ 知度相專。
Hfi二形例中，與第—實施例的變形例-樣，將 1 、用作了高介電常數絕緣膜4A，也可以代替它， 使用 Hf〇2、ZrO,、τίπ + 土 π 2 $者a2〇5等其他高介電常數絕緣 膜。 在本變形例中，盥第—眚 〃弟實^例的變形例一樣，在高介電 常數絕緣膜4A上形成了氮化膜5,也可以代替它，即使將 高介電常數絕緣膜4A的上部氮化，形成氮化層，也能夠獲 得與本變形例一樣的效果。 在本變形例中，讓高介電常數絕緣膜从上的氮化膜5作 為形成在核心區域的N型金屬絕緣體半導體電晶體的閘極 絕緣膜的一部分舜i冰 | _ 卜 丨刀殘存了下來，也可以代替它，在形成閘極 氧化膜6之後且形成閘極電極7A之前，除去氮化膜5。 在本變形财’最好將例如由氧切膜構成的緩衝絕緣 膜插入基板1與高介電常數絕緣媒4A之間。這樣—來，能 夠使基板1與高介電常數絕緣^4Α之間 在本變形例中，與第一實施例的變形例一樣，寺將Γ/極氧 化膜6形成在了1/0區域上’也可以代替^，例如，形成由 SiON膜構成的閘極絕緣膜。 在本變形例中，也可以藉著形成氮化膜5或閉極氧化膜6 用的熱處理來使高介電常數絕緣膜4A的上部氮化。 123334.doc -46- 200810122 在本變形例中，與第一實施例的變形例一樣，使絕緣性 側壁隔離物8 A及8B的結構為一層結構，也可以代替它， 使用例如將氧化膜和氮化膜組合在一起而成的兩層結構或 3層結構。 在本變形例中，以在核心區域及1/〇區域中分別形成N型 金屬絕緣體半導體電晶體的情況作為了例子，也可以代替 它’形成P型金屬絕緣體半導體電晶體或互補型金屬氧化 物半導體（CMOS)電晶體。在形成p型金屬絕緣體半導體電 晶體時，最好使金屬閘極電極丨6的材料為例如TaA1N等那 樣的功函數在5 eV前後的材料。 在本變形例中，在圖8(d)所示的工序中除去了金屬閘極 電極16的上部（在保護膜17的除去之處所形成的部分），也 可以將該工序省略。即，也可以使金屬閘極電極丨6的形狀 繼績保持鐘（hammer)形。 在本變形例中，以具有核心區域及1/〇區域的半導體裝 置為對象，也可以代替它，以具有Neh區域及Peh區域的半 ^體裝置、或具有Hvt區域及Lvt區域的半導體裝置為對 象，在同一基板上使用介電常數不同的多種閘極絕緣膜。 (弟六實施例） 以下，以將本實施例的結構適用於N型金屬絕緣體半導 體電晶體的情況為例，參照附圖對本發明的第六實施例的 半導體裝置及其製造方法加以說明。 圖9(a)〜圖9(d)為表示本實施例的半導體裝置的製造方法 的各工序的剖面圖。另外，在本實施例中，核心區域的意 123334.doc -47- 200810122 思疋指形成構成邏輯電路等的電源電壓相對較低的N型金 屬絕緣體半導體電晶體的區域，1/〇區域的意思是指形成 構成I/O電路等的電源電壓相對較高的N型金屬絕緣體半導 體電晶體的區域。 在本灵施例中，首先，進行第一實施例的圖i (a)〜圖丨（c) 所示的各工序。然後，與圖9(a)所示，在整個基板i上形成 例如由厚度為10 11111的金屬膜（例如，最好是由TaN等那樣 的功函數為比4 eV多的金屬構成的膜）構成的第一閘極電 極材料膜21。其次，在形成覆蓋核心區域的抗钱劑圖案 (省略圖示）之後，以該抗蝕劑圖案為光罩，對第一閘極電 極材料膜21進行例如藉著SPM(Sulfuric acid_hydr〇gen
Peroxide mixture)的濕蝕刻，除去1/()區域的第一閘極電極 材料膜21，之後，除去上述抗蝕劑圖案，如圖9(b)所示。 其次，如圖9(c)所示，在整個基板丨上形成例如由厚度為 90 nm的多晶矽膜構成的第二閘極電極材料膜22。之後， 在第二閘極電極材料膜22上形成覆蓋閘極電極形成區域的 抗蝕劑圖案（省略圖示），接著，以該抗蝕劑圖案為光罩， 依人對弟一閘極電極材料膜21、第二閘極電極材料膜22、 尚介電常數絕緣膜4A、氮化膜5及閘極氧化膜6進行蝕刻。 如0 9(d)所示，來在核心區域的活性區域上隔著由高介 電常數絕緣膜4A及氮化膜5的疊層結構所構成的閘極絕緣 膜，形成由第一閘極電極材料膜（金屬閘極電極）21A及第 二閘極電極材料膜（多晶矽電極）2 2 A的疊層結構所構成的 閘極電極，同時，在1/〇區域的活性區域lb上隔著閘極氧 123334.doc -48- 200810122 化膜6形成由第二閘極電極材料膜（多晶矽電極）22b構成的 閘極電極。接著，與第一實施例一樣，形成N型延伸區域 9A、P型袋區域（省略圖示）、NsLDD區域9B、由相同絕緣 膜構成的絕緣性侧壁隔離物8八及8B、N型源極/汲極區域 10A及N型源極/汲極區域1〇B。即，在本實施例中，在核 心區域的活性區域“上形成的金屬氧化物半導體電晶體、 與在I/O區域的活性區域lb上形成的金屬氡化物半導體電 晶體的導電型相同，都為^^型金屬氧化物半導體電晶體。 利用上述工序，即使將本案發明適用於先加工閘極過程 (first gate process)中，也能夠用較簡單的製造方法來實現 與第一實施例或其變形例一樣效果的半導體裝置。 另外，在本實施例中，與第一實施例的變形例一樣，將 由高介電常數絕緣膜4A及氮化膜5的疊層結構所構成的閘 極絕緣膜的合計厚度設定為小於閘極氧化膜6的厚度，也 可以代替它，將由高介電常數絕緣膜4A及氮化膜5的疊層 結構所構成的閘極絕緣膜的合計厚度設定為與閘極氧化膜 6的厚度相等。 在本實施例中，與第.一實施例的變形例一樣，將 HfSiON膜用作了高介電常數絕緣膜4A，也可以代替它， 使用Hf〇2、Zr〇2、Ti〇2或者ΤΜ)5等其他高介電常數絕緣 膜。 在本實施例中，與第一實施例的變形例一樣，在高介電 常數絕緣膜4A上形成了氮化膜5，也可以代替它，即使將 高介電常數絕緣膜4A的上部氮化，形成氮化層，也能夠獲 123334.doc -49- 200810122 得與本實施例一樣的效果。 在本實施例中，讓高介電常數絕緣膜4A上的氮化膜5作 為形成在核心區域中的N型金屬絕緣體半導體電晶體的閑 極絕緣膜的一部分殘存了下來，也可以代替它，在形成閘 極氧化膜6之後且形成第一閘極電極材料膜21之前，除去 氮化膜5。 在本實施例中，最好在基板1與高介電常數絕緣膜4八之 間插入例如由氧化矽膜構成的緩衝絕緣膜。這樣做，能夠 使基板1與高介電常數絕緣膜4A之間的介面保持正常。 在本實施例中，與第一實施例一樣，在1/〇區域上形成 了閘極氧化膜6，也可以代替它，例如，形成*Si〇N膜構 成的閘極絕緣膜。 在本實施例中’也可以藉著形成氮化膜5或閘極氧化膜6 用的熱處理來使高介電常數絕緣膜4A的上部氮化。 在本實施例中’與第一實施例一樣，使絕緣性側壁隔離 物8 A及8 B的結構為一層結構’也可以代替它，使用例如 將氧化膜和氮化膜組合在一起而成的兩層結構或3層結 在本實施例中’以在核心區域及1/()區域中分別形成贝型 金屬絕緣體半導體電晶體的情況作為了例子，也可以代替 它’形成P型金屬絕緣體半導體電晶體或互補型金屬氧化 物半導體（CMOS)電晶體。在形成p型金屬絕緣體半導體電 晶體時，最好使成為金屬閘極電極16的第一閘極電極材料 膜21的材料為例如TaAIN等那樣的功函數在5 6¥前後的材 123334.doc -50- 200810122 料。 在本實施例中，以具有核心區域及I/O區域的半導體裝 置為對象，也可以代替它，以具有Nch區域及Pch區域的半 導體裝置、或具有Hvt區域及Lvt區域的半導體裝置為對 象，在同一基板上使用介電常數不同的多種閘極絕緣膜。 (第七實施例） ' 以下，參照附圖對本發明的第七實施例的半導體裝置及 其製造方法加以說明。 _ 圖10(a)〜圖10(f)及圖11(a)〜圖11(d)為表示本實施例的半 導體裝置的製造方法的各工序的剖面圖。在本實施例中， 核心區域的意思是指形成構成邏輯電路等的電源電壓相對 較低的N型金屬絕緣體半導體電晶體的區域，I/O區域的意 思是指形成構成I/O電路等的電源電壓相對較高的N型金屬 絕緣體半導體電晶體的區域。並且 > 在本實施例中，Nch 區域為形成N型金屬絕緣體半導體電晶體的區域，pch區域 • 為形成P型金屬絕緣體半導體電晶體的區域。 首先’如圖10(a)所示，在具有例如矽區域等半導體區域 的一導電型基板（半導體基板）1上形成例如由STI構成的元 件隔離區域2，來劃分核心（Nch)區域、核心（Pch)區域和 1/0區域，然後，藉著與第一實施例一樣的方法，分別形 成阱、穿通阻止物及溝道區域，省略圖示。使基板1中的 被元件隔離區域2圍繞的區域成為核心（Nch)區域的活性區 域la、核心（Pch)區域的活性區域ib及I/O區域的活性區域 lc 〇 123334.doc -51- 200810122 其次’在基板1上形成例如由厚度為0.5 nm的氧化矽膜 構成的緩衝絕緣膜（省略圖示）之後，在該缓衝絕緣膜上形 成例如由厚度為4 nm的Hfsi0]s[膜（氧化膜換算膜厚為1 nm) 構成的高介電常數絕緣膜4 a，然後，在高介電常數絕緣膜 4A上沈積例如厚度為2 ηηι的氮化膜（siN膜。 其次’如圖10(b)所示，在形成覆蓋核心（Nch)區域及核 心（Pch)區域的抗蝕劑圖案（省略圖示）之後，以該抗蝕劑圖 案為光罩’依次對氮化膜5及高介電常數絕緣膜4A進行蝕 刻’將I/O區域中的活性區域lc上的氮化膜5及高介電常數 絶緣膜4A除去，讓活性區域lc露出，之後，除去上述抗蝕 劑圖案。 其次，如圖10(c)所示，以設置在核心（Nch)區域及核心 (pCh)區域中的氮化膜5為光罩，選擇性地氧化1/〇區域的活 性區域lc的表面，來在活性區域卜上形成例如厚度為8 的閘極氧化膜6。 其次，如圖10(d)所示，在整個基板丨上形成例如由厚度 為10 nm的金屬膜（例如，最好是由TaN等那樣的功函數為 比4 eV多的金屬構成的膜）構成的第一閘極電極材料膜 31。接著，在形成覆蓋核心（Nch)區域及1/〇區域的抗蝕劑 圖案（省略圖示）之後，以該抗蝕劑圖案為光罩，對第一閘 極電極材料膜31進行例如藉著SPM的濕蝕刻，來除去核心 (Pch)區域的第-閘極電極材料膜31，然後，除去上述抗钱 劑圖案，如圖10(e)所示。 其次’如圖10(f)所示，在整個基板i上形成例如由厚度 123334.doc -52- 200810122 為15 nm的金屬膜（例如，Tm膜或m〇ain膜等）構成的第二 閘極電極材料膜32之後，對第二閘極電極材料膜Μ進行例 如CM?，來將比核心（Nch)區域及I/O區域的第一閘極電極 材料膜3 1的上表面靠上側的部分的第二閘極電極材料膜32 除去。來使第二閘極電極材料膜32僅殘存在核心（pch)區域 中’如圖11(a)所示。 其火，在形成覆蓋核心（Nch)區域及核心（peh)區域的抗 蝕劑圖案（省略圖示）之後，以該抗蝕劑圖案為光罩，對第 一閘極電極材料膜3 1，進行例如藉著SPM的濕蝕刻，來除 去I/O區域的第一閘極電極材料膜3丨，然後，除去上述抗 蝕劑圖案，如圖11(b)所示。 其次’如圖11(c)所示，在整個基板1上形成例如由厚度 為nm的多晶石夕膜構成的第三閘極電極材料膜33。接 著’在第三閘極電極材料膜33上形成覆蓋閘極電極形成區 域的抗钱劑圖案（省略圖示）之後，以該抗姓劑圖案為光 罩，依次對第一閘極電極材料膜31、第二閘極電極材料膜 32、第三閘極電極材料膜33、高介電常數絕緣膜4a、氮化 膜5及閘極氧化膜6進行蝕刻。如圖u(d)所示，來在核心 (Nch)區域的活性區域^上隔著由高介電常數絕緣膜‘八和 氮化膜5的疊層結構所構成的閘極絕緣膜，形成由第一間 極電極材料膜（金屬閘極電極）31八及第三閘極電極材料膜 (多晶矽電極）33 A的疊層結構所構成的閘極電極；在核心 (Pch)區域的活性區域lb上隔著由高介電常數絕緣膜4A和 氮化膜5的疊層結構所構成的閘極絕緣膜，形成由第二間 123334.doc •53· 200810122 極電極材料膜（金屬閘極電極）32]8及第三閘極電極材料膜 (多晶矽電極）33B的疊層結構所構成的閘極電極；在1/〇區 域的活性區域1c上隔著閘極氧化膜6，形成由第三閘極電 極材料膜（多晶矽電極）33C所構成的閘極電極。接著，用 與第一實施例一樣的方法，形成N型延伸區域9A、p型袋 區域（省略圖示）、P型延伸區域9B、：^型袋區域（省略圖 示）、N型LDD區域9C、由相同絕緣膜構成的絕緣性側壁隔 離物8A、8B及8C、N型源極/汲極區域1〇人、p型源極/汲極 區域10B以及N型源極/汲極區域1〇c。 利用上述工序，即使將本案發明適用於先加工閘極過 程，也能夠藉著較簡單的製造方法，實現與第一實施例或 其變形例一樣效果的半導體裝置。 另外，在本實施例中，如圖11(e)所示，在即將形成由多 曰曰石夕膜構成的弟二閘極電極材料膜33的工序之前，除去 I/O區域的第一閘極電極材料膜31，這是因為直到該工序 為止，第一閘極電極材料膜3丨都被用作1/〇區域的閘極氧 化膜6的保護膜。但是，也可以如圖1〇(e)所示，在除去核 心（Pch)區域的第一閘極電極材料膜31的工序中，同時除去 I/O區域的第一閘極電極材料膜3 1。 在本實施例中，與第一實施例的變形例一樣，將由高介 電常數絕緣膜4A及氮化膜5的疊層結構所構成的閘極絕緣 膜的合計厚度設定為小於閘極氧化膜6的厚度，也可以代 替它，將由高介電常數絕緣膜4A及氮化膜5的疊層結構所 構成的閘極絕緣膜的合計厚度設定為與閘極氧化膜6的厚 123334.doc -54 - 200810122 度相等。 在本實施例中，與第一實施例的變形例一樣，將
HfSiON膜用作了高介電常數絕緣膜4A，也可以代替它， 使用Hf〇2、Zr〇2、Ti〇2或者Ta2〇5等其他高介電常數絕緣 膜。 在本實施例中，與第一實施例的變形例一樣，在高介電 常數絕緣膜4A上形成了氮化膜5，也可以代替它，即使將 高介電常數絕緣膜4A的上部氮化，形成氮化層，也能夠獲 鲁 付與本實施例一樣的效果。 在本實施例中，讓高介電常數絕緣膜4A上的氮化膜5作 為形成在核心（Nch)區域及核心（Pch)區域中的金屬絕緣體 半導體電晶體的閘極絕緣膜的一部分殘存了下來，也可以 代替它，在形成閘極氧化膜6之後且形成第一或第二閘極 電極材料膜31或32之前，除去氮化膜5。 在本g %例中，最好在基板丨與高介電常數絕緣膜4 A之 φ 間插入例如由氧化石夕膜構成的緩衝絕緣膜。這樣做，能夠 使基板1與高介電常數絕緣膜4八之間的介面保持正常。 在本實施例中，與第一實施例一樣，在1/〇區域上形成 了閘極氧化膜6 ’也可以代替它，例如，形成由膜構 成的閘極絕緣膜。 在本實施例中’也可以藉著形成氮化膜5或閘極氧化膜6 用的熱處理來將高介電常數絕緣膜4A的上部氮化。 在本實施例中，與第一實施例一樣，使絕緣性侧壁隔離 物8A、8BWC的結構為一層結構，也可以代替它，使用 123334.doc -55· 200810122 例如將氧化膜和氮化膜組合在一起而成的兩層結構或3層 結構。 在本實施例中，以在I/O區域中形成N型金屬絕緣體半導 體電晶體的情況作為了例子，也可以代替它，形成p型金 屬絕緣體半導體電晶體或互補型金屬氧化物半導體 (CMOS)電晶體。 在本實施例中，以具有包括核心區域及1/0區域的3個區 域的半導體裝置為對象，也可以代替它，以具有包括核心 區域及I/O區域的4個以上的區域的半導體裝置、具有包括 Nch區域及Pch區域的3個以上的區域的半導體裝置、或者 具有包括Hvt區域及Lvt區域的3個以上的區域的半導體裝 置為對象，在同一基板上使用介電常數不同的多種閘極絕 緣膜。 (第八實施例） 以下，以將本實施例的結構適用於N型金屬絕緣體半導 體電aa體的丨月況為例’參照附圖對本發明的第八實施例的 半導體裝置及其製造方法加以說明。另外，在第一實施例 的變形例中，對將本發明適用於雙氧化物過程（dual 〇xide process)的情況加以了說明，在本實施例中，對將本發明 適用於三氧化物過程（triple oxide pr〇eess)的情況加以說 明。 圖12(a)〜圖12(e)及圖13(a)、圖13(b)為表示本實施例的 半導體裝置的製造方法的各工序的剖面圖。另外，由於在 圖12⑷〜圖12⑷及圖13⑷、圖13〇3)中，對與圖叫〜圖明 123334.doc -56- 200810122 或圖2(a)〜圖2(g)所示的第一實施例或其變形例相同的構成 要素標註同一符號，因此不再進行重複說明。在本實施例 中’核心區域的意思是指形成構成邏輯電路等的電源電壓 相對較低的N型金屬絕緣體半導體電晶體的區域，1/〇區域 (在本實施例中，為I/O區域A及I/O區域B這兩個區域）的意 思是指形成構成I/O電路等的電源電壓相對較高的N型金屬 絕緣體半導體電晶體的區域。 首先，如圖12(a)所示，在具有例如矽區域等半導體區域 的一導電型基板（半導體基板）1上形成例如由淺溝槽隔離 (STI)構成的元件隔離區域2，來將核心區域、1/〇區域a和 I/O區域B劃分開，然後，分別形成P型阱、p型穿通阻止物 及P型溝道，省略圖示。這樣一來，基板1中的被元件隔離 區域2圍繞的區域就成了核心區域的活性區域la、1/()區域 A的活性區域lb及I/O區域B的活性區域lc。另外，p型胖的 植入條件例如是植入離子為B(硼）、植入能量為300 keV、 植入雜質量為lx 1〇13 cm·2，P型穿通阻止物的植入條件例 如是植入離子為B、植入能量為150 keV、植入雜質量為ιχ 1013 cm 2，P型溝道的植入條件例如是植入離子為b、植入 能量為20 keV、植入雜質量為3xl012 cnT2。 然後’在形成覆蓋核心區域和I/O區域A的抗钱劑圖案 (省略圖示）之後，以該抗钱劑圖案為光罩，以植入離子為 B、植入能量為20 keV、植入雜質量為2xl012 cm·2的條 件，僅對I/O區域B的活性區域lc中的P型溝道進行離子植 入’接著’除去上述抗餘劑圖案。其次，在形成覆蓋 123334.doc -57- 200810122 區域A和I/O區域B的抗蝕劑圖案（省略圖示）之後，以該抗 蝕劑圖案為光罩，以植入離子為B、植入能量為2〇 keV、 植入雜質量為5χ1〇12 em·2的條件，僅對核心區域的活性區 域la中的P型溝道進行離子植入，接著，除去上述抗蝕劑 圖案。 其次’在基板1上形成例如由厚度為〇·5 nm的氧化矽膜 構成的緩衝絕緣膜（省略圖示）之後，在該缓衝絕緣膜上形 成例如由厚度為4 nm的HfSiON膜（氧化膜換算膜厚為i nm) ^ 構成的高介電常數絕緣膜4A，接著，在高介電常數絕緣膜 4A上沈積例如厚度為2 nm的氮化膜（SiN^)5。 其久，在形成覆蓋核心區域的抗蚀劑圖案（省略圖示）之 後’以該抗蝕劑圖案為光罩，如圖12(b)所示，對氮化膜5 及南介電常數絕緣膜4A依次進行钱刻，除去1/〇區域a及 I/O區域B的氮化膜5及高介電常數絕緣膜4A，讓活性區域 1 b及1 c露出’接著，除去上述抗钱劑圖案。 φ 其次，如圖12(0所示，以核心區域的氮化膜5為光罩， 對I/O &域A及I/O區域B的基板1的表面進行氧化，來在I/O 區域A的活性區域ib上及I/O區域b的活性區域ic上形成例 如厚度為7 nm的閘極氧化膜6。 其次’如圖12(d)所示，在形成覆蓋核心區域及1/〇區域 A的抗钱劑圖案（省略圖示）之後，以該抗钮劑圖宰為光 罩，對閘極氧化膜6進行蝕刻，除去I/O區域B的閘極氧化 膜6，讓活性區域lc露出，接著，除去上述抗蝕劑圖案。 其次，如圖12(e)所示，以核心區域的氮化膜5為光罩， 123334.doc -58 - 200810122 對I/O區域B的基板1的表面進行氧化，來在I/C)區域B的活 性區域lc上形成例如厚度為3 nm的閘極氧化膜〗8。此時， I/O區域A上的閘極氧化臈6在厚度方向上成長i nm左右， 閘極氧化膜6的厚度成為8 nm左右。 其次’如圖13(a)所示，在讓核心區域的氮化膜5殘存下 來的狀悲下’在氮化膜5上及閘極氧化膜6及18上沈積例如 厚度為100 nm的閘極電極材料膜7。 其次’在閘極電極材料膜7上形成覆蓋閘極電極形成區 域的抗钕劑圖案（省略圖示）之後，以該抗蝕劑圖案為光 罩，對閘極電極材料膜7、氮化膜5、高介電常數絕緣膜 4 A、閘極氧化膜6及閘極氧化膜丨8依次進行蝕刻。如圖 13(b)所示’來在核心區域的活性區域1 a上隔著由高介電常 數絕緣膜4 A及氮化膜5構成的閘極絕緣膜形成閘極電極 7A，在I/O區域A的活性區域lb上隔著閘極氧化膜6形成閘 極電極7B，在I/O區域B的活性區域lc上隔著閘極氧化膜18 形成閘極電極7C。接著，在核心區域的活性區域丨a中的閑 極電極7A的兩侧形成]Si型延伸區域9A，並且，在N型延伸 £域9八的下方形成p型袋區域（省略圖示）。而在I/O區域a 的活性區域lb中的閘極電極7B的兩側形成n型LDD區域 9B，並且，在I/O區域B的活性區域lc中的閘極電極7C的兩 側形成N型LDD區域9C。 其次，在閘極電極7A、7B及7C各自的側面上形成由相 同絕緣膜構成的絕緣性側壁隔離物8A、8B及8C。此時， 高介電常數絕緣膜4 A及氮化膜5可以殘存在絕緣性側壁隔 123334.doc -59- 200810122 離物8A的下側，閘極氧化膜6可以殘存在絕緣性侧壁隔離 物8B的下側，閘極氧化膜18可以殘存在絕緣性侧壁隔離物 8C的下側。 其次，以各閘極電極7A、7BA 7C、和各側壁隔離物 8A、8B及8C為光罩，對核心區域的活性區域la、1/〇區域 A的活性區域1 b及I/O區域b的活性區域1 e進行n型雜質的 離子植入。然後，例如，在l〇5(TC左右的溫度下進行突髮 式快速熱退火（Spike RTA)，使所植入的雜質活性化。來在 核心區域的活性區域la中的從閘極電極7人來看位於絕緣性 側壁隔離物8A的兩側形成N型源極/沒極區域10A、，在I/O區 域A的活性£域1 b中的從閘極電極7B來看位於絕緣性側壁 隔離物8B的兩侧形成N型源極/汲極區域10B，在I/O區域B 的活性區域1 c中的從閘極電極7 C來看位於絕緣性侧壁隔離 物8C的兩侧形成N型源極/汲極區域1 〇c。即，在本實施例 中’形成在核心區域的活性區域1 a上的金屬絕緣體半導體 電晶體、形成在I/O區域A的活性區域lb上的金屬絕緣體半 導體電晶體及形成在I/O區域B的活性區域lc上的金屬絕緣 體半導體電晶體的導電型相同，都為N型金屬絕緣體半導 體電晶體。 在用上述工序所形成的本實施例的半導體裝置中，將由 高介電常數絕緣膜4A及氮化膜5構成的閘極絕緣膜用作形 成在使用相對較低的電源電壓（例如，IV左右）的核心區域 中的金屬絕緣體半導體電晶體的閘極絕緣膜，將閘極氧化 膜6用作形成在使用相對較高的電源電壓（例如，3 v左右） 123334.doc -60- 200810122 的I/O區域A中的金屬絕緣體半導體電晶體的閘極絕緣膜， 將厚度薄於閘極氧化膜6的閘極氧化膜18用作形成在使用 大致處於中間的電源電壓（例如，2V左右）的1/0區域b中的 金屬絕緣體半導體電晶體的閘極絕緣膜。因此，在本實施 例中’在使用相對較高的電源電壓或大致處於中間的電源 電壓的I/O區域A或I/O區域B中形成的N型金屬絕緣體半導 體電晶體的閘極絕緣膜為不包含高介電常數絕緣膜的結 構。因此’能夠在形成在I/O區域A或1/〇區域b的n型金屬 絕緣體半導體電晶體中，迴避將高電壓施加在形成在高介 電常數絕緣膜上的閘極電極上時所產生的可靠性下降的問 題。 即，使用本實施例，能夠與第一實施例獲得一樣的效 果。並且’能夠在形成在核心區域的N型金屬絕緣體半導 體電晶體中，藉著將高介電常數絕緣膜4A及氮化膜5的疊 層結構用作閘極絕緣膜來將介電常數的降低抑制在最低限 度，且防止漏電流特性和可靠性的下降，換句話說，能夠 藉著將氮化膜5插入高介電常數絕緣膜4A與閘極電極7八之 間來將介電常數的降低抑制在最低限度，且防止漏電流特 性和可靠性的下降。 另外，在本實施例中，將由高介電常數絕緣膜4Λ及氮化 膜5的疊層結構所構成的閘極絕緣膜的合計厚度設定為小 於閘極氧化膜6的厚度，也可以代替它，將由高介電常數 絕緣膜4A及氮化膜5的疊層結構所構成的閘極絕緣膜的合 δ十厚度設定為與閘極氧化膜6的厚度相等。 123334.doc -61 - 200810122 在本實施例中，將HfSi〇N膜用作了高介電常數絕緣膜 4 A ’也可以代替它，使用Hf02、Zr02、Ti02或者Ta2〇5等 其他高介電常數絕緣膜。 在本實施例中，在高介電常數絕緣膜4A上形成了氮化膜 5 ’也可以代替它，即使將高介電常數絕緣膜4A的上部氮 化’形成氮化層，也能夠獲得與本實施例一樣的效果。 在本實施例中’讓高介電常數絕緣膜4A上的氮化膜5作 為形成在核心區域中的金屬絕緣體半導體電晶體的閘極絕 緣膜的一部分殘存了下來，也可以代替它，在形成閘極氧 化膜6或18之後且形成閘極電極7A之前，除去氮化膜5。 在本實施例中，最好在基板1與高介電常數絕緣膜4八之 間插入例如由氧化矽膜構成的缓衝絕緣膜。這樣做，能夠 使基板1與高介電常數絕緣膜4A之間的介面保持正常。 在本實施例中，將閘極氧化膜6及18形成為I/O區域a及 I/O區域B中的閘極絕緣膜，也可以代替它，形成例如由 Si ON膜構成的閘極絕緣膜。 在本實施例中，閘極電極7A〜7C的一部分或全部也可以 是例如由對應的阱的相反導電型的多晶矽膜構成的多晶石夕 電極。此時，也可以將該多晶矽電極的上部矽化物化。或 者’閘極電極7 A〜7 C也可以是全梦化物閘極電極^或者， 閘極電極7 A〜7 C的一部分或全部也可以是金屬閘極電極。 或者’例如，閘極電極7 A也可以是全石夕化物電極，閘極電 極7B及7C也可以包括多晶矽電極。即，閘極電極7A〜7c各 自的構成材料也可以不同。 123334.doc •62- 200810122 在本實施例中，也可以藉著形成氮化膜5或閘極氧化膜6 用的熱處理來使高介電常數絕緣膜4A的上部氮化。 在本實施例中，使絕緣性側壁隔離物8A〜8C的結構為一 層結構，也可以代替它’使用例如將氧化膜（Si〇2膜）和氮 化膜組合在一起而成的兩層結構或3層結構。 在本實施例中，以在核心區域、I/O區域A及I/O區域B中 分別形成N型金屬絕緣體半導體電晶體的情況作為了例 子’也可以代替它，形成p型金屬絕緣體半導體電晶體或 互補型金屬氧化物半導體（CMOS)電晶體。 在本實施例中，以具有包括核心區域及I/O區域的3個區 域的半導體裝置為對象，也可以代替它，以具有包括核心 區域及I/O區域的4個以上的區域的半導體裝置、具有包括 Nch區域及pch區域的3個以上的區域的半導體裝置、或者 具有包括Hvt區域及Lvt區域的3個以上的區域的半導體裝 置為對象，在同一基板上使用介電常數不同的多種閘極絕 緣膜。 (工業上之利用可能性） 本發明係關於裝載有具有各種厚度的閘極絕緣膜的金屬 氧化物半導體電晶體的半導體裝置及其製造方法，在將本 發明用在各種電子機器中時，能夠以高水準提高晶片的性 能和提高可靠性，非常有用。 【圖式簡單說明】 圖1(a)〜圖1(f)為表示本發明的第一實施例的半導體裝置 的製造方法的各工序的剖面圖。 123334.doc -63- 200810122 圖2⑷〜圖2(g)為表示本發明的第一實施例的變形例的半 導體裝置的製造方法的各工序的剖面圖。 圖3⑷及圖3(b)為本發明的第二實施例的半導體裝置的 閘極長度方向及閘極寬度方向各自的剖面圖。 圖4為本發明的第三實施例的半導體裝置的剖面圖。 圖5(a)〜圖5(f)為表不本發明的第四實施例的半導體裝置 的製造方法的各工序的剖面圖。
圖6(a)〜圖6(c)為表不本發明的第五實施例的半導體裝置 的製造方法的各工序的剖面圖。 圖7⑷〜圖7(d)為表示本發明的第五實施例的變形例的半 導體裝置的製造方法的各工序的剖面圖。 圖8⑷〜圖8⑷為表示本發明的第五實施例的變形例的半 導體裝置的製造方法的各工序的剖面圖。 圖9⑷〜圖9⑷為表示本發明的第六實施例的半導體裝置 的製造方法的各工序的剖面圖。 圖10(a)圖lG(f)為表示本發明的第七實施例的半導體裝 置的製造方法的各工序的剖面圖。 圖11⑷〜圖11⑷為表示本發明的第七實施例 置的製造方法的。 圖12(a)〜圖12(e)為表 „ . ^ ^ ^ ^ A 尽心月的弟八實施例的半導體裝 置的製造方法的各工序的剖面圖。 圖13(a)及圖13(b)為矣一丄 裝置的製造方法的的第八實施例的半導趙 圖14(a)〜圖14(d)為矣_ 〃表不現有半導體裝置的製造方法的各 123334.doc -64- 200810122 工序的剖面圖。 【主要元件符號說明】
1 基板 la、lb、1c 活性區域 2 元件隔離區域 4 高介電常數閘極絕緣膜 4A 高介電常數絕緣膜 5 氮化膜 6 閘極氧化膜 7 閘極電極材料膜 7A、7B、7C 閘極電極 8A、8B、8C 絕緣性側壁隔離物 9A 延伸區域 9B 輕摻雜汲極（LDD)區域（第七實施例中 的延伸區域） 9C LDD區域 10A、10B、10C 源極/汲择區域 11(11A、11B) 保護膜 12 矽化物層 12A、12B 閘極上矽化物層 12a、12b 源極/汲極上矽化物層 13 層間絕緣膜 14 全矽化物（FUSI)閘極電極 15 閘極電極形成用槽 123334.doc -65- 200810122
16 金屬閘極電極 16A 金屬膜 17 保護膜 18 閘極氧化膜 21 第一閘極電極材料膜 21A 金屬閘極電極 22 第二閘極電極材料膜 22A - 22B 多晶矽電極 31 第一閘極電極材料膜 31A 金屬閘極電極 32 第二閘極電極材料膜 32B 金屬閘極電極 33 第二閘極電極材料膜 33A、33B、33C 多晶石夕電極
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Claims (1)

  1. 200810122 十、申請專利範圍： 1· 一種半導體裝置，直僉枯 /、匕括弟一金屬絕緣體半導體電晶體 和第二金屬絕緣體半導體電晶體，其中·· 上述第-金屬絕緣體半導體電晶體包括第一閑極絕緣 膜和第—閘極電極，該第—閘減緣膜形成在基板的第 一活性區域上’該第-閘極電極形成在上述第-閘極絕 緣膜上； 上述第二金屬絕緣體半導體電晶體包括第二閘極絕緣 膜和第二閘極電極，該第二閘極絕緣膜形成在上述基板 的第二活性區域上，介電常數低於上述第-閘極絕緣 膜，該第二閘極電極形成在上述第二閘極絕緣膜上； 在上述第一閘極電極及上述第二閘極電極各自的側面 上形成有同一結構的絕緣性侧壁隔離物。 2·如申請專利範圍第1項之半導體裝置，其中： 上述第一閘極絕緣膜的厚度與上述第二閘極絕緣膜的 厚度相等或者小於上述第二閘極絕緣膜的厚度。 3_如申請專利範圍第1項之半導體裝置，其中： 上述第一金屬絕緣體半導體電晶體和上述第二金屬絕 緣體半導體電晶體的導電型相同； 上述第一金屬絕緣體半導體電晶體的動作電壓低於上 述第二金屬絕緣體半導體電晶體的動作電壓。 4·如申請專利範圍第1項之半導體裝置，其中： 上述第一閘極絕緣膜的厚度大於上述第二閘極絕緣膜 的厚度。 123334.doc 200810122 如申明專利範圍第1項之半導體裝置，其中·· 上述第一金屬絕緣體半導體電晶體為N型金屬絕緣體 半導體電晶體； 上述第二金屬絕緣體半導體電晶體為P型金屬絕緣體 半導體電晶體。 6·如申料利範圍第1項之半導體裝置，其中： 上述第一金屬絕緣體半導體電晶體和上述第二金屬絕 緣體半導體電晶體的導電型相同； >上述第一金屬絕緣體半導體電晶體的動作電壓與上述 第一金屬纟巴緣體半導體電晶體的動作電壓相同； 、上述第一金屬絕緣體半導體電晶體的閾值電壓高於上 述第一金屬絕緣體半導體電晶體的閾值電壓。 7·如申明專利範圍第1項之半導體裝置，其中： 上述第閘極絕緣膜包含高介電常數絕緣膜。 8·如申請專利範圍第7項之半導體裝置，其中： 在上述高介電常數絕緣膜上形成有氮化矽膜。 9·如申味專利範圍第7項之半導體裝置，其中： 上述高介電常數絕緣膜的上部被氮化。 10·如申請專利範圍第7項之半導體裝置，其中： 在上述高介電常數絕緣膜下形成有緩衝絕緣膜。 U·如申請專利範圍第1項之半導體裝置，其中： ^述第二閘極絕緣臈為二氧切膜或者氮氧化石夕膜。 12 ·如申睛專利範圍第〗 、 置，其中： 制弟11項中任意一項之半導體裝 123334.doc 200810122 極 上述第-閘極電極為全⑦化物電極； 上述第二閘極電極為切化物電極或者包含多 曰a 矽電
    13·如申請專利範圍第〗項 要^^ 弟項中任思一項之半導體裝 置，其中： 上述弟一閘極電極及上筐一 上边弟一閘極電極分別為金屬 極電極。 14.如申請專利範圍第1項 置，其中： 上述第一閘極電極為金屬閘極電極； 二閘極絕緣膜接觸的 到弟11項中任意一項之半 上述第二閘極電極包含與上述第 多晶秒電極。 閘 導體裝 導體裝 15·如申請專利範圍第1項到第11項中任意一項之半 置，其中： 上述第-閘極電極包含與上述第一閉極絕緣膜接觸的
    金屬閘極電極； 述第一閘極電極包含與上述第二閘極絕緣膜接觸的 多晶秒電極。 16.如申請專利範圍第15項之半導體裝置，其中： 該半‘體裝置還包括第三金屬絕緣體半導體電晶體； 上述第二金屬絕緣體半導體電晶體包括第三閘極絕緣 膜^第三閘極f極’該第三閘極絕緣媒形成在上述基板 的第三活性區域上’由與上述第__閘極絕緣膜相同的絕 緣膜構成’該第三閘極電極形成在上述第三閘極絕緣膜 123334.doc 200810122 上； 上述第三閘極電極包含與上述第三閘極絕緣膜接觸的 其他金屬閘極電極； 在上述第三閘極電極的侧面上也形成有上述同一結構 的絕緣性側壁隔離物。 17·如申明專利範圍第1項到第丨丨項中任意一項之半導體裝 置，其中： 該半導體裝置還包括第三金屬絕緣體半導體電晶體； 上述第二金屬絕緣體半導體電晶體包括第三閘極絕緣 膜和第三閘極電極，該第三閘極絕緣膜形成在上述基板 的第三活性區域上，介電常數低於上述第一閘極絕緣 膜’該第三閘極電極形成在上述第三閘極絕緣膜上； 在上述第二閘極電極的侧面上也形成有上述同一結構 的絕緣性側壁隔離物。 18. —種半導體裝置的製造方法，該半導體裝置包括第一金 屬絕緣體半導體電晶體和第二金屬絕緣體半導體電晶 體，該第一金屬絕緣體半導體電晶體具有第一閘極絕緣 膜及第一閘極電極，該第二金屬絕緣體半導體電晶體具 有第二閘極絕緣膜及第二閘極電極，其中·· 該半導體裝置的製造方法，包括··工序&，在基板的 第一活性區域上形成上述第一閘極絕緣膜； 工序b ’在上述基板的第二活性區域上形成介電常數低 於上述第一閘極絕緣膜的上述第二閘極絕緣膜； 工序c，在上述第一閘極絕緣膜上形成上述第一閘極 123334.doc 200810122 工序d，在上述第 電極；以及 二閘極絕緣膜上形成上述第 二閘極 19.
    20. 如申5月專利範圍第18項t半導體裝置之製造方法 中·· 工序e’在上述第—閘極電極及上述第二閘極電極各 自的側面上形成同—結構的絕緣性侧壁隔離物。 其 上述第^極絕緣膜的厚度與上述第二閉極絕緣膜的 厚度相等或者小於上述第二w極絕緣膜的厚度。 如申請專利範圍第18項之半導體裝置之製造方法，其 中： ’、 上述第一金屬絕緣體半導體電晶體和上述第二金屬絕 緣體半導體電晶體的導電型相同； 上述第一金屬絕緣體半導體電晶體的動作電壓低於上 述苐一金屬絕緣體半導體電晶體的動作電壓。 21·如申請專利範圍第18項之半導體裝置之製造方法，其 中： ’、 上述弟一閘極絕緣膜的厚度大於上述第二閘極絕緣膜 的厚度。 22·如申請專利範圍第18項之半導體裝置之製造方法，其 中： 上述第一金屬絕緣體半導體電晶體為N型金屬絕緣體 半導體電晶體； 上述第二金屬絕緣體半導體電晶體為p型金屬絕緣體 123334.doc 200810122 半導體電晶體。 23·如申請專利範圍第18項之半導體裝置之製造方法，其 中： 上述第一金屬絕緣體半導體電晶體和上述第二金屬絕 緣體半導體電晶體的導電型相同； 上述第一金屬絕緣體半導體電晶體的動作電壓與上述 第二金屬絕緣體半導體電晶體的動作電壓相同； 上述弟金屬絕緣體半導體電晶體的閾值電壓高於上 述第二金屬絕緣體半導體電晶體的閾值電壓。 24·如申請專利範圍第18項之半導體裝置之製造方法，其 中： ' 上述工序a包括在上述第一活性區域上形成高介電常 數絕緣膜之後，在上述高介電常數絕緣膜上形成氮化矽 膜的工序； 上述工序b包括在上述工序a之後，以上述氮化矽膜為 光罩，對上述基板進行氧化，來在上述第二活性區域上 形成上述第二閘極絕緣膜的工序。 25·如申請專利範圍第24項之半導體裝置之製造方法，置 中： ，/、 該半導體裝置的製造方法包括在上述工序後且上 述工序C之前，將上述氮化矽膜除去的工序。 26.如申請專利範圍第18項之半導體裝置之製造方法， 中： ，八 上述工序a包括在上述第一活性區域上形成高介電常 123334.doc 200810122 數絕緣膜之後，再將上述高介電常數絕緣膜的上部氮 化，來形成氮化層的工序； 上述工序b包括在上述工序3之後，以上述氮化層為光 罩，對上述基板進行氧化’來在上述第二活性區形 成上述弟二閘極絕緣膜的工序。 27·如申請專利範圍第26項之半導體裝置之製造方法，其 中： 八 該半導體裝置的製造方法包括在上述工序後且上 述工序c之前，將上述氮化層除去的工序。 28·如申請專利範圍第24項之半導體裝置之製造方法，直 中： 八 上述工序a包括在形成上述高介電常數絕緣膜之前， 在上述第一活性區域上形成緩衝絕緣膜的工序。 29·如申請專利範圍第18項之半導體裝置之製造方法，其 中： 上述第二閘極絕緣膜為二氧化石夕膜或者氣氧化石夕膜。 30.如中請專利範圍第18項㈣29項中任意—項之半導體裝 置之製造方法，其中·· 述第閘極電極及上述第二閘極電極分別由多晶矽 構成； 該半導體裝置的製造方法還包括在上述工序C之後， 至少使上述第一閘極電極全石夕化物化的工序。 31.如申明專利耗圍第18項到第μ項中任意“項之半導體裝 置之製造方法，其中： 123334.doc 200810122 上述第一閘極電極及上述第二閘極電極分別為金屬閉 極電極。 3 2.如申請專利範圍第18項到第2 9項中任意-項之半導體裝 置之製造方法，其中·· t 在上述工序c中，形成虛擬閘極電極來代替上述第一 閘極電極； 該半導體裝置的製造方法還包括在上述工序e之後， 除去上述虛擬閘極電極，在由此所形成的凹部中形成作 為上述第一閘極電極的金屬閘極電極的工序f。 33·如申請專利範圍第32項之半導體裝置之製造方法，其 中： ’、 上述第二閘極電極由含有矽的膜構成； 該半導體裝置的製造方法還包括在上述工序〇與上述 工序f之間，形成覆蓋上述虛擬閘極電極的保護膜，以該 保護膜為光罩，使上述第二閘極電極的表面部分矽化物 化的工序； 在上述工序f中，將上述保護膜與上述虛擬閘極電極同 時除去。 34·如申請專利範圍第18項到第29項中任意一項之半 置之製造方法，其中： —、 在上述工序c及上述工序d中，在上述第一閘極絕緣膜 上形成金屬膜之後，在上述金屬膜上及上述第二閘極浐 緣膜上形成多晶矽膜，然後，再在上述第一閘極絕緣膜 上使上述金屬膜及上述多晶矽膜圖案化，形成上述第— 123334.doc 200810122 甲極電極’在上述第二閑極絕緣膜上使上、f夕曰 安儿 y 不狀工便上述多晶矽膜圖 案化，形成上述第二閘極電極。 35·如申請專利範圍第18項到第29 置之製造方w項之半導體裝 =述半導體裝置還包括具有第三閘極絕緣膜及第三閉 極電極的第三金屬絕緣體半導體電晶體； :上述：序3中’在上述基板的第三活性區域上形成 〃上述第m賴㈣的絕緣膜構成的上述第三 閘極絕緣膜； 在上及上述卫知中，在上述第—閘極絕緣膜 成第&屬膜，在上述第三閘極絕緣膜上形成第二 膜之再在上述第—金相上、上述第二金屬臈 上及上述第：閘極絕緣膜上形成多晶♦膜，接著，在上 =-閘極絕緣媒上使上述第—金屬膜及上述多晶石夕膜 二、化形成上述第一閘極電極’在上述第二閘極絕緣 膜上使上述多晶石夕膜圖案化，形成上述第二閘極電極， 返第三間極絕緣膜上使上述第二金屬膜及上述多晶 石夕膜圖案化，形成上述第三閘極電極； 、·述工序6中，在上述第三閘極電極的侧面上也形 成上述同一結構的絕緣性側壁隔離物。 申請專利範圍第18項到第29項中任意—項之半導體裝 置之製造方法，其中·· 上述半導體裝置還包括具有第三閘極絕緣膜及第三間 s電極的第二金屬絕緣體半導體電晶體； 123334.doc 200810122 該半導體裝置的製造 工 ^ 万/套延包括在上述工序C及上述 之則二在上述基板的第三活性區域上形成介電常 數低於上述第一閘極絕緣 序g， 、的上述弟二閘極絕緣膜的工 並且，還包括在上述工序 ^ ^ ee , 斤g 一上述工序e之間，在上述 甲1絕緣膜上形成上述第三閘極電 在上述工序e中，在上述笫的序h， 成上塊间 达弟二閘極電極的側面上也形 參 〜結構的絕緣性侧壁隔離物。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005051819B3 (de) * 2005-10-28 2007-06-14 Infineon Technologies Ag Herstellungsverfahren für Halbleiterstrukturen
US7439134B1 (en) * 2007-04-20 2008-10-21 Freescale Semiconductor, Inc. Method for process integration of non-volatile memory cell transistors with transistors of another type
JP2009176997A (ja) * 2008-01-25 2009-08-06 Panasonic Corp 半導体装置及びその製造方法
JP4902888B2 (ja) * 2009-07-17 2012-03-21 パナソニック株式会社 半導体装置およびその製造方法
US8940589B2 (en) 2010-04-05 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Well implant through dummy gate oxide in gate-last process
US9129856B2 (en) * 2011-07-08 2015-09-08 Broadcom Corporation Method for efficiently fabricating memory cells with logic FETs and related structure
CN102280483B (zh) * 2011-08-06 2013-07-10 深圳市稳先微电子有限公司 一种栅源侧台保护的功率器件及其制造方法
CN102254943B (zh) * 2011-08-06 2013-06-19 深圳市稳先微电子有限公司 一种栅源侧台保护的晶体管功率器件及其制造方法
JP5837387B2 (ja) * 2011-10-11 2015-12-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置および半導体集積回路装置の製造方法
KR20140047920A (ko) 2012-10-15 2014-04-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN104183471B (zh) * 2013-05-21 2018-11-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US8846467B1 (en) * 2013-09-09 2014-09-30 Globalfoundries Inc. Silicidation of semiconductor devices
EP3391636B1 (en) * 2015-12-14 2020-10-28 Sapci, Mehmet Hakan System and method for effectuating real-time shaped data transfer during call setup procedure in a telecommunication network
CN108630605B (zh) * 2017-03-22 2020-12-18 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US20190164945A1 (en) * 2017-11-27 2019-05-30 Seoul Viosys Co., Ltd. Light emitting diode for display and display apparatus having the same
US11942475B2 (en) * 2019-10-18 2024-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage transistor structure

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4895430B2 (ja) * 2001-03-22 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US6528858B1 (en) * 2002-01-11 2003-03-04 Advanced Micro Devices, Inc. MOSFETs with differing gate dielectrics and method of formation
US6706581B1 (en) * 2002-10-29 2004-03-16 Taiwan Semiconductor Manufacturing Company Dual gate dielectric scheme: SiON for high performance devices and high k for low power devices
US6906398B2 (en) * 2003-01-02 2005-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor chip with gate dielectrics for high-performance and low-leakage applications
JP4477886B2 (ja) * 2003-04-28 2010-06-09 株式会社ルネサステクノロジ 半導体装置の製造方法
US7026203B2 (en) * 2003-12-31 2006-04-11 Dongbuanam Semiconductor Inc. Method for forming dual gate electrodes using damascene gate process
JP2005203678A (ja) * 2004-01-19 2005-07-28 Seiko Epson Corp 半導体装置およびその製造方法
US7416933B2 (en) * 2004-08-06 2008-08-26 Micron Technology, Inc. Methods of enabling polysilicon gate electrodes for high-k gate dielectrics
JP4413809B2 (ja) * 2005-03-29 2010-02-10 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法

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