CN102473679A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法，该半导体装置的制造方法包括：在形成于基板(10)的第1活性区域(10a)上形成包含高电介质的第1栅极绝缘膜(17a)、和包含金属材料的第1栅电极(18a)，且在形成于基板(10)的第2活性区域(10b)上形成包含高电介质的第2栅极绝缘膜(17b)、和包含金属材料的第2栅电极(18b)的工序；向第1栅极绝缘膜(17a)的端部和第2栅极绝缘膜(17b)的端部导入负的固定电荷的工序；和除去第1栅极绝缘膜(17a)的端部的工序。

Description

半导体装置及其制造方法
技术领域
本说明书公开的技术涉及半导体装置及其制造方法，尤其涉及具备场效应晶体管的半导体装置及其制造方法，该场效应晶体管具有包含高电介质膜的栅极绝缘膜。
背景技术
在现有技术中，伴随着大规模集成电路(LSI：Large Scale Integratedcircuit)中的高集成化及动作的高速化，根据缩放比规则，细化了作为电路的基本元件的MIS(Metal Insulator Semiconductor)型晶体管。缩放比规则通过同时细化MIS型晶体管中的栅电极的栅极长度(gate length)和栅极绝缘膜的膜厚等尺寸，从而能够提高晶体管的电特性。因此，近几年，作为使栅极绝缘膜的氧化膜换算膜厚(EOT：Equivalent Oxide Thickness)变薄的同时抑制漏电流的构成材料，提出了代替现有技术中的氧氮化硅膜而使用高电介质(high-k)膜的方法。此外，在栅极绝缘膜中使用了高电介质膜的情况下，在使用了现有技术中的多晶硅膜的栅电极中无法得到期望的功函数，不能充分降低晶体管的阈值电压，因此提出了在栅电极中使用氮化钛或氮化钽等金属材料、或者在栅极绝缘膜中使用包含镧或铝的材料的方法。
在本说明书中，高电介质是指具有比介电常数为8左右的Si3N4还高的介电常数的电介质，例如，可以列举二氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)等。在栅极绝缘膜中使用了这种高电介质的情况下，在制造工序中产生的负的固定电荷易在栅电极端部正下方的栅极绝缘膜中停留，NMIS晶体管的阈值电压会上升，实际上施加在栅电极上的正的电压减少，因此会产生驱动电流降低的不良情况。
作为产生负的固定电荷的制造工序，例如可以列举加工栅电极之后形成偏移隔板(offset spacer)的工序。因此，在非专利文献1中，记载了将偏移隔板的构成材料从现有技术的易产生负的固定电荷的氧化硅膜变更到不易产生负的固定电荷的氮化硅膜，从而抑制NMIS晶体管的阈值电压的上升。
先行技术文献
非专利文献
非专利文献1：T.Watanabe et.al，IEDM 2004 p.507 Impact of Hfconcentration on performance and reliability for HfSiON-CMOSFET
但是，在偏移隔板中使用氮化硅膜来抑制了负的固定电荷被导入至栅极绝缘膜的情况下，存在PMIS晶体管的阈值电压上升且驱动电流降低的不良情况。
发明内容
根据本发明的一例所涉及的、在栅极绝缘膜中使用了高电介质的半导体装置，解决所述现有技术中的不良情况，同时降低NMIS晶体管和PMIS晶体管的阈值电压。
(用于解决发明的手段)
为了达成所述目的，本发明的一例所涉及的半导体装置具备：基板，其具有第1活性区域和第2活性区域；NMIS晶体管，其形成在所述第1活性区域上；和PMIS晶体管，其形成在所述第2活性区域上，所述NMIS晶体管具备：第1栅极绝缘膜，其形成在所述第1活性区域上，且包含高电介质；和第1栅电极，其形成在所述第1栅极绝缘膜上，且包含金属材料，所述PMIS晶体管具备：第2栅极绝缘膜，其形成在所述第2活性区域上，且包含高电介质；和第2栅电极，其形成在所述第2栅极绝缘膜上，且包含金属材料，所述第1栅极绝缘膜的侧面位于比所述第1栅电极的侧面更靠内侧的位置上，所述第1栅极绝缘膜的栅极长度方向的长度与所述第1栅电极的栅极长度方向的长度之比，小于所述第2栅极绝缘膜的栅极长度方向的长度与所述第2栅电极的栅极长度方向的长度之比。
根据该结构，在NMIS晶体管的第1栅极绝缘膜中，在制造工序中除去被导入了负的固定电荷的部分(制造工序中的第1栅极绝缘膜的端部)，因此可防止阈值电压的上升。此外，在PMIS晶体管的第2栅极绝缘膜中，在制造工序中能够有意地导入负的固定电荷，因此还可抑制PMIS晶体管的阈值电压的上升。
此外，通过在第1栅电极的端部下方形成介电常数比第1栅极绝缘膜低的材料，从而能够降低寄生电容。
所述第2栅极绝缘膜的侧面可以与所述第2栅电极的侧面构成同一面，也可以位于比所述第2栅电极的侧面更靠内侧的位置上。第2栅极绝缘膜的端部也可以从所述第2栅电极的侧面突出。
本发明的一例所涉及的半导体装置的制造方法包括：在形成于基板的第1活性区域上形成包含高电介质的第1栅极绝缘膜、和包含金属材料的第1栅电极，在形成于所述基板的第2活性区域上形成包含高电介质的第2栅极绝缘膜、和包含金属材料的第2栅电极的工序(a)；向所述第1栅极绝缘膜的端部和所述第2栅极绝缘膜的端部导入负的固定电荷的工序(b)；和在所述工序(b)之后除去所述第1栅极绝缘膜的端部的工序(c)。优选例如与工序(a)同时或在工序(a)之后进行工序(b)。
根据该工序，通过在工序(b)中向第2栅极绝缘膜导入负的固定电荷，从而能够降低PMIS晶体管的阈值电压，在工序(c)中从第1栅极绝缘膜除去被导入了负的固定电荷的部分，由此还能够有效地降低NMIS晶体管的阈值电压。
此外，在所述工序(c)之后，在所述第1栅电极的侧面上形成由硅氮化膜构成的第1偏移隔板，在所述第2栅电极的侧面上形成由硅氮化膜构成的第2偏移隔板，从而可在形成偏移隔板时防止负的固定电荷被导入至第1栅极绝缘膜中。
(发明效果)
根据本发明的一例所涉及的半导体装置的制造方法，可抑制负的固定电荷被导入至NMIS晶体管的栅极绝缘膜中，而在PMIS晶体管的栅极绝缘膜的端部中积极地导入负的固定电荷，因此能够同时降低NMIS晶体管和PMIS晶体管的阈值电压。
附图说明
图1(a)～(e)是表示第1实施方式所涉及的半导体装置的制造方法的剖视图。
图2(a)～(d)是表示第1实施方式所涉及的半导体装置的制造方法的剖视图。
图3(a)是表示第1实施方式的第1变形例所涉及的半导体装置的制造方法的剖视图，(b)是表示第2变形例所涉及的半导体装置的制造方法的剖视图。
图4(a)～(d)是表示第2实施方式所涉及的半导体装置的制造方法的剖视图。
图5(a)～(c)是表示第2实施方式所涉及的半导体装置的制造方法的剖视图。
具体实施方式
(第1实施方式)
以下，参照附图说明本发明的第1实施方式所涉及的半导体装置的制造方法。图1(a)～(e)、图2(a)～(d)是表示第1实施方式所涉及的半导体装置的制造方法的剖视图。
首先，如图1(a)所示，在由硅构成的半导体基板10的NMIS形成区域50a中形成P型区域12a，在PMIS形成区域50b中形成N型区域12b。接着，在半导体基板10中形成由浅沟槽隔离(STI)等构成的元件分离区域11，从而在P型区域12a内形成被元件分离区域11包围的第1活性区域10a，且在N型区域12b内形成被元件分离区域11包围的第2活性区域10b。向第1活性区域10a导入硼等P型杂质，向第2活性区域10b导入磷等N型杂质。
接着，如图1(b)所示，例如，通过温度为1000℃左右的氧化性气体环境下的热处理对半导体基板10进行氧化，在半导体基板10上形成厚度为1nm的由氧化硅构成的第1电介质膜13。接着，通过化学气相生长(CVD：Chemical Vapor Deposition)法，在第1电介质膜13上形成厚度为2nm左右、且由HfSiON等含有氮、氧、铪和硅的材料构成的第2电介质膜14。第2电介质膜14是高电介质膜。接着，通过CVD法，在第2电介质膜14上形成厚度为20nm左右的由氮化钛构成的第1栅电极膜15。接着，通过CVD法，在第1栅电极膜15上形成厚度为80nm左右的由多晶硅构成的第2栅电极膜16。
接着，如图1(c)所示，在第2栅电极膜16上涂敷抗蚀剂材料，使用光刻法形成抗蚀剂图案，对第1栅电极膜15、第2栅电极膜16、第1电介质膜13、以及第2电介质膜14进行各向异性干式蚀刻。
由此，在NMIS形成区域50a中形成：第1栅极绝缘膜17a，其具有作为第1电介质膜13的一部分的第1下部栅极绝缘膜13a、和作为第2电介质膜14的一部分的第1上部栅极绝缘膜14a；以及第1栅电极18a，其具有作为第1栅电极膜15的一部分的第1下部栅电极15a、和作为第2栅电极膜16的一部分的第1上部栅电极16a。此外，在PMIS形成区域50b中形成：第2栅极绝缘膜17b，其具有作为第1电介质膜13的一部分的第2下部栅极绝缘膜13b、和作为第2电介质膜14的一部分的第2上部栅极绝缘膜14b；以及第2栅电极18b，其具有作为第1栅电极膜15的一部分的第2下部栅电极15b、和作为第2栅电极膜16的一部分的第2上部栅电极16b。
接着，通过抛光除去抗蚀剂材料。在本工序中，通过在干式蚀刻工序或抛光工序中使用包含氧的蚀刻气体，从而第1栅极绝缘膜17a中的位于第1栅电极18a的端部正下方的部分(即，第1栅极绝缘膜17a的端部)、和第2栅极绝缘膜17b中的位于第2栅电极18b的端部正下方的部分(即，第2栅极绝缘膜17b的端部)被稍微氧化，从第1栅极绝缘膜17a和第2栅极绝缘膜17b的各侧面开始在1～2nm左右的范围内被导入负的固定电荷。另外，在使用包含氧的蚀刻气体进行干式蚀刻的情况下，在形成第1栅电极18a、第1栅极绝缘膜17a、第2栅电极18b、和第2栅极绝缘膜17b的形成的同时，向第1栅极绝缘膜17a的端部和第2栅极绝缘膜17b的端部导入负的固定电荷。
接着，如图1(d)所示，在半导体基板10上涂敷抗蚀剂材料，通过光刻法除去第1活性区域10a上的抗蚀剂材料之后，在利用抗蚀剂材料覆盖第2活性区域10b之上的状态下，使用包含氢氟酸的水溶液来选择性地对第1栅极绝缘膜17a的一部分进行湿式蚀刻，从而除去第1栅极绝缘膜17a中的被导入固定电荷的部分，使第1栅极绝缘膜17a的端部位于比第1栅电极18a的侧面更靠内侧的位置上。为了有效地除去固定电荷，优选在第1栅极绝缘膜17a中除去原始侧面的至少1～2nm左右以内的部分。接着，通过使用了氮气的抛光来除去抗蚀剂材料。通过使用氮气进行抛光，从而可防止固定电荷再次被导入到第1栅极绝缘膜17a中。
接着，如图1(e)所示，通过CVD法，在半导体基板10上堆积厚度为8nm左右的硅氮化膜之后进行干式蚀刻，从而在第1栅电极18a的侧面上形成第1偏移隔板20a，且在第2栅电极18b的侧面上形成第2偏移隔板20b。此时，在第1栅极绝缘膜17a的侧面上也形成第1偏移隔板20a。因此，在第1栅电极18a的端部下方形成第1偏移隔板20a，而在第2栅电极18b的端部下方不形成第2偏移隔板20b。
接着，如图2(a)所示，使用光刻法和离子注入法，将第1栅电极18a作为掩模，在第1活性区域10a中，例如以2keV的注入能量、1×1015/cm2的注入剂量注入砷，在第1活性区域10a中的位于第1栅电极18a的两侧方的区域中形成N型第1外延区域21a。此外，将第2栅电极18b作为掩模，在第2活性区域10b中，例如以2keV的注入能量、1×1015/cm2的注入剂量注入硼，在位于第2活性区域10b中的第2栅电极18b的两侧方的区域中形成P型第2外延区域21b。
接着，如图2(b)所示，使用已知的方法，在第1栅电极18a的侧面上隔着第1偏移隔板20a形成第1侧壁22a之后，将第1栅电极18a和第1侧壁22a作为掩模，进行n型杂质的离子注入，从而在第1活性区域10a中的位于第1栅电极18a的两侧方的区域中形成N型第1源极-漏极区域23a。此外，在第2栅电极18b的侧面上隔着第2偏移隔板20b形成第2侧壁之后，将第2栅电极18b和第2侧壁22b作为掩模，进行p型杂质的离子注入，从而在第2活性区域10b中的位于第2栅电极18b的两侧方的区域中形成P型第2源极-漏极区域23b。
接着，如图2(c)所示，施加1050℃左右的热处理，从而使注入到外延区域和源极-漏极区域中的杂质扩散，形成n沟道型MIS晶体管(NMIS晶体管)101和PMIS晶体管102。此时，第1外延区域21a的端部被配置在与第1栅极绝缘膜17a的端部(第1栅极绝缘膜17a和第1偏移隔板20a的边界位置)相同的位置上，或者被配置在从第1栅极绝缘膜17a的端部偏向第1栅电极18a的中心的位置(与第1栅极绝缘膜17a的端部重叠的位置)上。
接着，如图2(d)所示，使用已知的方法在第1栅电极18a上、第2栅电极18b上、第1源极-漏极区域23a上、和第2源极-漏极区域23b上形成包含镍等硅化物材料的硅化物层27之后，按顺序形成层间绝缘膜25、接触层24和布线26。
通过以上的方法形成的本实施方式的半导体装置具备NMIS晶体管101和PMIS晶体管102。
NMIS晶体管101具备：设置在第1活性区域10a上且包含高电介质的第1栅极绝缘膜17a；设置在第1栅极绝缘膜17a上且包含氮化钛等金属材料的第1栅电极18a；设置在第1栅电极18a和第1栅极绝缘膜17a的侧面上的第1偏移隔板20a；以在其间夹持第1偏移隔板20a的方式被设置在第1栅电极18a和第1栅极绝缘膜17a的侧面上的第1侧壁22a；和形成在第1活性区域10a中的位于第1栅电极18a的两侧方的区域中的第1外延区域21a及第1源极-漏极区域23a。第1栅极绝缘膜17a的侧面形成为比第1栅电极18a的侧面更偏向内侧。
PMIS晶体管102具备：设置在第2活性区域10b上且包含高电介质的第2栅极绝缘膜17b；设置在第2栅极绝缘膜17b上且包含氮化钛等金属材料的第2栅电极18b；设置在第2栅电极18b和第2栅极绝缘膜17b的侧面上的第2偏移隔板20b；以在其间夹持第2偏移隔板20b的方式被设置第2栅电极18b和第2栅极绝缘膜17b的侧面上的第2侧壁22b；和形成在第2活性区域10b中的位于第2栅电极18b的两侧方的区域中的第2外延区域21b及第2源极-漏极区域23b。
在本实施方式的半导体装置中，第1栅极绝缘膜17a的侧面比第1栅电极18a的侧面更偏向内侧。此外，第1栅极绝缘膜17a的宽度(栅极长度方向的长度)与第1栅电极18a的宽度(栅极长度方向的长度)之比(即，(第1栅极绝缘膜17a的宽度)/(第1栅电极18a的宽度))小于第2栅极绝缘膜17b的宽度(栅极长度方向的长度)与第2栅电极18b的宽度(栅极长度方向的长度)之比(即，第2栅极绝缘膜17b的宽度)/(第2栅电极18b的宽度)。另外，向第2栅极绝缘膜17b中的位于第2栅电极18b的端部的正下方的部分(即，第2栅极绝缘膜17b的端部)，导入比第1栅极绝缘膜17a的端部更多的负的固定电荷。另外，第2栅极绝缘膜17b的侧面大致与所述第2栅电极18b的侧面构成同一平面。
此外，通过在第1栅电极18a的端部下方形成由介电常数比第1栅极绝缘膜17a低的材料(氮化硅)构成的第1偏移隔板20a，从而能够降低寄生电容。
根据以上说明的本实施方式的制造方法，在PMIS晶体管102的第2栅极绝缘膜17b中通过图1(c)所示的工序积极地产生负的固定电荷，因此能够降低PMIS晶体管102的阈值电压。
此外，由于NMIS晶体管101的第1栅极绝缘膜17a中的产生了负的固定电荷的部分在图1(d)所示的工序中被除去，因此可抑制负的固定电荷的影响，能够防止NMIS晶体管101的阈值的上升。因此，能够防止驱动电流的降低。
另外，在第1上部栅极绝缘膜14a和第2上部栅极绝缘膜14b中包含的高电介质材料可以是其他高熔点体材料，在第1下部栅电极15a和第2下部栅电极15b中包含的金属材料也不限于氮化钛。
图3(a)是表示本实施方式的第1变形例所涉及的半导体装置的制造方法的剖视图，(b)是表示第2变形例所涉及的半导体装置的制造方法的剖视图。
如图3(a)所示，在图1(c)中说明的工序中，也可以将形成第1栅极绝缘膜17a、第2栅极绝缘膜17b、第1栅电极18a和第2栅电极18b时的干式蚀刻设为各向异性干式蚀刻与各向同性干式蚀刻的组合，从而形成使第1栅极绝缘膜17a的端部从第1栅电极18a的侧面突出、且使第2栅极绝缘膜17b的端部从第2栅电极18b的侧面突出的形状。此时，也可以继续通过与在图1(d)中说明的工序相同的方法来进行湿式蚀刻，从而选择性地除去第1栅极绝缘膜17a的端部，由此能够有效地除去第1栅极绝缘膜17a中的产生了负的固定电荷的部分。根据该方法，与图2(d)所示的结构相比，不同点在于第2栅极绝缘膜17b的端部从第2栅电极18b的侧面突出的结构。
此外，如图3(b)所示，在图1(d)中说明的工序中，为了提高抛光时抗蚀剂材料的除去性，也可以通过进行基于APM溶液(NH4OH+H2O2+H2O)清洗的湿式蚀刻，从而使第1栅极绝缘膜17a从第1栅电极18a的侧面后退，并且使第2栅极绝缘膜17b从第2栅电极18b的侧面后退。根据该方法，与图2(d)所示的结构相比，不同点在于，第2栅极绝缘膜17b的侧面位于比第2栅电极18b的侧面更靠内侧的位置上的结构。但是，此时，第1栅极绝缘膜17a的宽度与第1栅电极18a的宽度之比也小于第2栅极绝缘膜17b的宽度与第2栅电极18b的宽度之比。
(第2实施方式)
以下，参照附图说明本发明的第2实施方式所涉及的半导体装置的制造方法。图4(a)～(d)、图5(a)～(c)是表示第2实施方式所涉及的半导体装置的制造方法的剖视图。
首先，如图4(a)所示，在由硅构成的半导体基板10的NMIS形成区域50a中形成P型区域12a，在PMIS形成区域50b中形成N型区域12b。接着，通过在半导体基板10中形成由浅沟槽隔离(STI)等构成的元件分离区域11，从而形成在P型区域12a内被元件分离区域11包围的第1活性区域10a，在N型区域12b内形成被元件分离区域11包围的第2活性区域10b。在第1活性区域10a中导入硼等P型杂质，在第2活性区域10b中导入磷等N型杂质。
接着，如图4(b)所示，例如通过温度为1000℃左右的氧化性气体环境下的热处理对半导体基板10进行氧化，在半导体基板10上形成厚度为1nm的由氧化硅构成的第1电介质膜13。接着，通过CVD法，在第1电介质膜13上形成厚度为2nm左右的含有氮、氧、铪和硅的第2电介质膜(高电介质膜)14。
接着，如图4(c)所示，通过反复实施CVD法、光刻法和湿式蚀刻，在第1活性区域10a上方的第2电介质膜14上形成镧、在第2活性区域10b上方的第2电介质膜14上形成铝，通过温度为700℃左右的热处理，使镧和铝扩散至第2电介质膜14中。由此，在第1活性区域10a上方形成包含镧的第3电介质膜34a，在第2活性区域10b上方形成包含铝的第4电介质膜34b。
接着，如图4(d)所示，通过CVD法，在第3电介质膜34a上和第4电介质膜34b上形成厚度为20nm左右的由氮化钛构成的第1栅电极膜15。接着，通过CVD法，在第1栅电极膜15上形成厚度为80nm左右的由多晶硅构成的第2栅电极膜16。
接着，如图5(a)所示，在第2栅电极膜16上涂敷抗蚀剂材料，使用光刻法形成抗蚀剂图案，对第1栅电极膜15、第2栅电极膜16、第1电介质膜13、第3电介质膜34a、和第4电介质膜34b进行各向异性干式蚀刻。
由此，在NMIS形成区域50a中形成：第1栅极绝缘膜17a，其具有作为第1电介质膜13的一部分的第1下部栅极绝缘膜13a、和作为第3电介质膜34a的一部分的第1上部栅极绝缘膜35a；以及第1栅电极18a，其具有作为第1栅电极膜15的一部分的第1下部栅电极15a、和作为第2栅电极膜16的一部分的第1上部栅电极16a。此外，在PMIS形成区域50b中形成：第2栅极绝缘膜17b，其具有作为第1电介质膜13的一部分的第2下部栅极绝缘膜13b、和作为第4电介质膜34b的一部分的第2上部栅极绝缘膜35b；以及第2栅电极18b，其具有作为第1栅电极膜15的一部分的第2下部栅电极15b、和作为第2栅电极膜16的一部分的第2上部栅电极16b。
接着，通过抛光除去抗蚀剂材料。在该工序中，在干式蚀刻工序或抛光工序中使用包含氧的蚀刻气体，第1栅极绝缘膜17a中的位于第1栅电极18a的端部正下方的部分(即，第1栅极绝缘膜17a的端部)、和第2栅极绝缘膜17b中的位于第2栅电极18b的端部正下方的部分(即，第2栅极绝缘膜17b的端部)被稍微氧化，从第1栅极绝缘膜17a和第2栅极绝缘膜17b的各侧面开始在1～2nm左右的范围内被导入负的固定电荷。
接着，如图5(b)所示，使用包含盐酸的水溶液对第1栅极绝缘膜17a选择性地进行湿式蚀刻，从而除去第1栅极绝缘膜17a中的被导入固定电荷的部分(端部)，第1栅极绝缘膜17a的侧面比第1栅电极18a的侧面更偏向内侧。为了有效除去固定电荷，优选除去从第1栅极绝缘膜17a原始的侧面开始至少1～2nm左右以内的部分。在本工序中，若使用包含盐酸的水溶液，则能够选择性地除去包含镧的第1栅极绝缘膜17a，因此不需要形成掩模。
接着，如图5(c)所示，通过CVD法，通过在半导体基板10上堆积厚度为8nm左右的硅氮化膜之后进行干式蚀刻，从而形成第1偏移隔板20a和第2偏移隔板20b。接着，使用光刻法和离子注入法，将第1栅电极18a作为掩模，在第1活性区域10a中，例如以2keV的注入能量、1×1015/cm2的注入剂量注入砷，在第1活性区域10a中的位于第1栅电极18a的两侧方的区域中形成N型第1外延区域21a。此外，将第2栅电极18b作为掩模，在第2活性区域10b中，例如以2keV的注入能量、1×1015/cm2的注入剂量注入硼，在第2活性区域10b中的位于第2栅电极18b的两侧方的区域中形成P型第2外延区域21b。
接着，使用已知的方法，在第1栅电极18a的侧面上隔着第1偏移隔板20a形成第1侧壁22a之后，将第1栅电极18a和第1侧壁22a作为掩模，进行n型杂质的离子注入，从而在第1活性区域10a中的位于第1栅电极18a的两侧方的区域中形成N型第1源极-漏极区域23a。此外，在第2栅电极18b的侧面上隔着第2偏移隔板20b形成第2侧壁之后，将第2栅电极18b和第2侧壁22b作为掩模，进行p型杂质的离子注入，从而在第2活性区域10b中的位于第2栅电极18b的两侧方的区域中形成P型第2源极-漏极区域23b。
接着，通过施加1050℃左右的热处理，使被注入到外延区域和源极-漏极区域中的杂质扩散，形成NMIS晶体管101和PMIS晶体管102。此时，第1外延区域21a的端部被配置在与第1栅极绝缘膜17a的端部(第1栅极绝缘膜17a和第1偏移隔板20a的边界位置)相同或从第1栅极绝缘膜17a的端部更偏向第1栅电极18a的中心的位置(与第1栅极绝缘膜17a的端部重叠的位置)上。
接着，使用已知的方法，在第1栅电极18a上、第2栅电极18b上、第1源极-漏极区域23a上、和第2源极-漏极区域23b上形成包含镍等硅化物材料的硅化物层27之后，按顺序形成层间绝缘膜25、接触层24、和布线26。
根据本实施方式的方法，通过使栅极绝缘膜含有镧或铝，能够降低NMIS晶体管和PMIS晶体管的阈值电压，能够将对栅极绝缘膜端部的损坏控制在最小限度内。
另外，在以上的说明中，以用于形成栅极绝缘膜的高电介质材料含有铪的情况为例进行了说明，但是本发明并不限于此，同样也可以使用氧化铝、氧化锆、酸化钽等其他高电介质材料。另外，也可以使用多个这些高电介质材料，通过复合高电介质膜构成高介电常数栅极绝缘膜。
此外，在以上的说明中，举例说明了在用于形成栅电极的金属材料中使用氮化钛的情况，但是本发明并不限于此，栅电极(下部栅电极)也可以由含有钽、钼、铝、碳、氮、硅等的金属膜或金属化合物膜构成。
此外，在以上的说明中，举例说明了作为偏移隔板的材料使用氮化硅的情况，但是本发明并不限于此，只要使用含有硼、碳和硅的绝缘膜等、不会向栅极绝缘膜中导入负的固定电荷的材质即可。
(产业上的可利用性)
如以上说明，本发明在形成阈值电压低的晶体管的方法等中很有用。
符号说明
10        半导体基板
10a       第1活性区域
10b       第2活性区域
11        元件分离区域
12a       P型区域
12b       N型区域
13        第1电介质膜
13a       第1下部栅极绝缘膜
13b       第2下部栅极绝缘膜
14        第2电介质膜
14a       第1上部栅极绝缘膜
14b       第2上部栅极绝缘膜
15        第1栅电极膜
15a       第1下部栅电极
15b       第2下部栅电极
16        第2栅电极膜
16a       第1上部栅电极
16b       第2上部栅电极
17a       第1栅极绝缘膜
17b       第2栅极绝缘膜
18a       第1栅电极
18b       第2栅电极
20a       第1偏移隔板
20b       第2偏移隔板
21a       第1外延区域
21b       第2外延区域
22a       第1侧壁
22b       第2侧壁
23a       第1源极-漏极区域
23b       第2源极-漏极区域
24        接触层
25        层间绝缘膜
26        布线
27        硅化物层
34a       第3电介质膜
34b       第4电介质膜
35a       第1上部栅极绝缘膜
35b       第2上部栅极绝缘膜
50a       NMIS形成区域
50b       PMIS形成区域
101       NMIS晶体管
102       PMIS晶体管

Claims (13)

1.一种半导体装置，其中，
该半导体装置具备：基板，其具有第1活性区域和第2活性区域；NMIS晶体管，其形成在所述第1活性区域上；和PMIS晶体管，其形成在所述第2活性区域上，
所述NMIS晶体管具备：第1栅极绝缘膜，其形成在所述第1活性区域上，且包含高电介质；和第1栅电极，其形成在所述第1栅极绝缘膜上，且包含金属材料，
所述PMIS晶体管具备：第2栅极绝缘膜，其形成在所述第2活性区域上，且包含高电介质；和第2栅电极，其形成在所述第2栅极绝缘膜上，且包含金属材料，
所述第1栅极绝缘膜的侧面位于比所述第1栅电极的侧面更靠内侧的位置上，
所述第1栅极绝缘膜的栅极长度方向的长度与所述第1栅电极的栅极长度方向的长度之比，小于所述第2栅极绝缘膜的栅极长度方向的长度与所述第2栅电极的栅极长度方向的长度之比。
2.根据权利要求1所述的半导体装置，其中，
所述NMIS晶体管还具备n型第1外延区域，其形成在所述第1活性区域中的位于所述第1栅电极的两侧方的区域中，
所述PMIS晶体管还具备p型第2外延区域，其形成在所述第2活性区域中的位于所述第2栅电极的两侧方的区域中，
所述第1外延区域的端部位于与所述第1栅极绝缘膜的端部相同的位置上，或者从所述第1栅极绝缘膜的端部开始更偏向所述第1栅电极的中心的位置上。
3.根据权利要求2所述的半导体装置，其中，
所述NMIS晶体管还具备第1偏移隔板，其由形成在所述第1栅电极的侧面上和所述第1栅极绝缘膜的侧面上的氮化硅构成，
所述PMIS晶体管还具备第2偏移隔板，其由形成在所述第2栅电极的侧面上和所述第2栅极绝缘膜的侧面上的氮化硅构成。
4.根据权利要求3所述的半导体装置，其中，
所述第1栅极绝缘膜包含镧，
所述第2栅极绝缘膜包含铝。
5.根据权利要求4所述的半导体装置，其中，
所述第1栅电极具备：第1下部栅电极，其形成在所述第1栅极绝缘膜上，且由金属或金属化合物构成；和第1上部栅电极，其形成在所述第1下部栅电极上，且由多晶硅构成，
所述第2栅电极具备：第2下部栅电极，其形成在所述第2栅极绝缘膜上，且由金属或金属化合物构成；和第2上部栅电极，其形成在所述第2下部栅电极上，且由多晶硅构成。
6.根据权利要求5所述的半导体装置，其中，
向所述第2栅极绝缘膜的端部中导入比所述第1栅极绝缘膜的端部还多的固定电荷。
7.根据权利要求6所述的半导体装置，其中，
所述第2栅极绝缘膜的侧面与所述第2栅电极的侧面构成同一面。
8.根据权利要求6所述的半导体装置，其中，
所述第2栅极绝缘膜的侧面位于比所述第2栅电极的侧面更靠内侧的位置上。
9.根据权利要求6所述的半导体装置，其中，
所述第2栅极绝缘膜的端部从所述第2栅电极的侧面突出。
10.一种半导体装置的制造方法，包括：
在形成于基板的第1活性区域上形成包含高电介质的第1栅极绝缘膜、和包含金属材料的第1栅电极，在形成于所述基板的第2活性区域上形成包含高电介质的第2栅极绝缘膜、和包含金属材料的第2栅电极的工序(a)；
向所述第1栅极绝缘膜的端部和所述第2栅极绝缘膜的端部导入负的固定电荷的工序(b)；和
在所述工序(b)之后除去所述第1栅极绝缘膜的端部的工序(c)，在所述工序(c)中，使所述第1栅极绝缘膜的栅极长度方向的长度与所述第1栅电极的栅极长度方向的长度之比，小于所述第2栅极绝缘膜的栅极长度方向的长度与所述第2栅电极的栅极长度方向的长度之比。
11.根据权利要求10所述的半导体装置的制造方法，其中，在所述工序(b)中，使用包含氧的气体进行抛光或干式蚀刻。
12.根据权利要求10所述的半导体装置的制造方法，其中，在所述工序(c)之后，在所述第1栅电极的侧面上形成由硅氮化膜构成的第1偏移隔板，在所述第2栅电极的侧面上形成由硅氮化膜构成的第2偏移隔板。
13.根据权利要求10所述的半导体装置的制造方法，其中，所述第1栅极绝缘膜和所述第2栅极绝缘膜的组成不同，在所述工序(c)中，通过利用了所述第1栅极绝缘膜与所述第2栅极绝缘膜的蚀刻速率之差的蚀刻，选择性地除去所述第1栅极绝缘膜的端部。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113348536A (zh) * 2019-09-13 2021-09-03 株式会社日立高新技术 半导体装置的制造方法以及等离子体处理装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10050147B2 (en) * 2015-07-24 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018238A1 (en) * 2005-07-06 2007-01-25 Kabushiki Kaisha Toshiba Semiconductor device
CN101123252A (zh) * 2006-08-10 2008-02-13 松下电器产业株式会社 半导体装置及其制造方法
JP2008211180A (ja) * 2007-01-31 2008-09-11 Sanyo Electric Co Ltd ホットエレクトロントランジスタおよびそれを含む半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0371665A (ja) * 1989-08-10 1991-03-27 Fujitsu Ltd 半導体装置の製造方法
JP2000174135A (ja) * 1998-12-07 2000-06-23 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4122193B2 (ja) * 2002-08-26 2008-07-23 富士通株式会社 半導体装置の製造方法
JP4002219B2 (ja) * 2003-07-16 2007-10-31 株式会社ルネサステクノロジ 半導体装置及び半導体装置の製造方法
WO2005013374A1 (ja) * 2003-08-05 2005-02-10 Fujitsu Limited 半導体装置および半導体装置の製造方法
JP4168995B2 (ja) * 2004-09-30 2008-10-22 セイコーエプソン株式会社 半導体装置及びその製造方法
KR100889362B1 (ko) * 2004-10-19 2009-03-18 삼성전자주식회사 다층 유전체막으로 이루어진 트랜지스터 및 그 제조 방법
JP4791101B2 (ja) * 2005-08-15 2011-10-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US20070063277A1 (en) * 2005-09-22 2007-03-22 International Business Machines Corporation Multiple low and high k gate oxides on single gate for lower miller capacitance and improved drive current
US9070759B2 (en) * 2006-09-25 2015-06-30 Infineon Technologies Ag Semiconductor device and method of making same
EP1944801A1 (en) * 2007-01-10 2008-07-16 Interuniversitair Microelektronica Centrum Methods for manufacturing a CMOS device with dual work function
JP2008305950A (ja) * 2007-06-07 2008-12-18 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP5130834B2 (ja) * 2007-09-05 2013-01-30 ソニー株式会社 半導体装置およびその製造方法
JP2009283770A (ja) * 2008-05-23 2009-12-03 Renesas Technology Corp 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018238A1 (en) * 2005-07-06 2007-01-25 Kabushiki Kaisha Toshiba Semiconductor device
CN101123252A (zh) * 2006-08-10 2008-02-13 松下电器产业株式会社 半导体装置及其制造方法
JP2008211180A (ja) * 2007-01-31 2008-09-11 Sanyo Electric Co Ltd ホットエレクトロントランジスタおよびそれを含む半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113348536A (zh) * 2019-09-13 2021-09-03 株式会社日立高新技术 半导体装置的制造方法以及等离子体处理装置
CN113348536B (zh) * 2019-09-13 2024-04-02 株式会社日立高新技术 半导体装置的制造方法以及等离子体处理装置

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