CN113348536A - 半导体装置的制造方法以及等离子体处理装置 - Google Patents

半导体装置的制造方法以及等离子体处理装置 Download PDF

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Abstract

本发明提供半导体装置的制造方法以及等离子体处理装置。在具有在与基板垂直的方向上层叠细线状或者片状的沟道的层叠沟道的GAA型FET或者纳米叉型FET这样的三维构造器件的制造工序中，在不使与具有不同的阈值电压的FET之间扩大的情况下分别制作功函数控制金属。因此，执行如下工序：第1工序(S10)，进行将掩模材料(23)开口的各向异性蚀刻，直到功函数控制金属膜(22)露出为止；第2工序(S11)，使保护膜(26)沉积；第3工序(S12)，保留沉积于在第1工序中开口的掩模材料的侧壁的保护膜地进行将保护膜去除的各向异性蚀刻；以及第4工序(S13)，进行将沟道间的掩模材料相对于保护膜以及功函数控制金属膜选择性地去除的各向同性蚀刻。

Description

半导体装置的制造方法以及等离子体处理装置
技术领域
本发明涉及半导体元件的制造方法以及等离子体处理装置。
背景技术
为了不断提高集成电路芯片的功能/性能，晶体管的微细化是必不可少的。为了实现晶体管的微细化，进行了用于谋求微细化的晶体管的性能提高的与元件的构造、材料相关的各种研究。例如，可举出在金属氧化膜半导体场效应晶体管(MOSFET：Metal OxideSemiconductor Field Effect Transistor)中向源极/漏极区域导入应变、导入高介电栅极绝缘膜及金属元素金属、从平面(Planar)型导入鳍(Fin)型那样的新构造等。
Fin型FET通过用栅极覆盖具有三维构造的鳍型沟道的周围，能够提高栅极的控制性，抑制由伴随晶体管的微细化的栅极长度的缩小引起的短沟道效应(即，漏电流增大)。进而，若进一步微细化，则预想将沟道设为线状或者片状的层叠体，成为其周围被栅极覆盖的栅极环绕型FET(GAA：Gate All Mound)。GAA型FET通过用栅极完全覆盖线状或者片状的沟道(纳米线沟道/纳米片沟道)周围，与Fin型FET相比，能够进一步提高栅极控制性，进一步抑制短沟道效应。
在Fin型FET、GAA型FET的任一个中，在FET的沟道上层叠栅极绝缘膜、功函数控制金属、低电阻栅极金属。其中，功函数控制金属决定用于FET成为动作状态的阈值电压，因此需要根据FET的种类/用途使用适当的金属材料。因此，在FET的制造工艺中，需要按每个FET的种类更换功函数控制金属的工序，会使制造工艺复杂化，并且对晶体管的微细化来说会成为制约。
专利文献1涉及Fin型FET，公开了如下方法：由掩模材料覆盖层叠有第1功函数控制金属的fin来进行图案化，使特定的fin露出而去除第1功函数控制金属，在此基础上，层叠第2功函数控制金属。
专利文献2涉及GAA型FET，公开了用栅极绝缘膜以及功函数控制金属将层叠的沟道间填埋的GAA型FET。
非专利文献1提出了用绝缘膜将水平方向上排列的一对纳米片沟道间埋入而使功函数控制金属不进入的构造(称为“纳米叉构造(Stacked nanosheet fork structure)”)。由于能够缩短由绝缘膜分离的纳米片沟道间的间隔，因此有利于微细化。
在先技术文献
专利文献
专利文献1：国际公开第2013/101007号
专利文献2：美国专利申请公开第2018/0308768号说明书
非专利文献
非专利文献1：P.Weckx et al.，“Stacked nanosheet fork architecture forSRAM design and device co-optimization toward 3nm”，Proceedings of IEDM 2017，2017年，pp.505～508
发明内容
发明要解决的课题
在将专利文献1所公开的更换功函数控制金属的方法应用于GAA型FET的情况下，由于在GAA型FET的构造中，功函数控制金属层叠于沟道的整周，因此需要将层叠的纳米线或者纳米片型沟道间的掩模材料去除。因此，与Fin型FET相比，掩模材料向水平方向的蚀刻量增大，若不使更换功函数控制金属的FET间的距离变大，则有可能也会去除不可去除的沟道间的掩模材料。
在非专利文献1的构造中也存在同样的课题。在将以绝缘膜分离的纳米片沟道的一方设为p型沟道，将另一方设为n型沟道的情况下，为了在各个沟道层叠面向p型FET的功函数控制金属、面向n型FET的功函数控制金属，需要更换功函数控制金属。非专利文献1中没有记载工艺的详细情况，但对于形成有由绝缘膜分离的n型沟道和p型沟道的器件来说，例如，在去除n型沟道间的掩模材料的工序中，有可能同时也将p型沟道间的掩模材料去除。
相对于此，在专利文献2所公开的GAA型FET的构造中，在层叠的纳米线或者纳米片型沟道间不存在掩模材料。因此，能够避免上述课题。然而，为了用功函数控制金属将层叠的纳米线或者纳米片沟道间填埋，功函数控制金属需要某程度的膜厚。因此，在栅极长度因微细化而缩小的情况下，会产生无法用功函数控制金属将栅极完全掩埋的可能性。此外，由于无法将栅极埋入金属填埋到层叠的纳米线或者纳米片沟道间，因此担忧栅极电阻会增大。
本发明提供：在具有在与基板垂直的方向上层叠细线状或者片状的沟道的层叠沟道的GAA型FET或者纳米叉型FET这样的三维构造器件的制造工序中，能够在不使与具有不同阈值电压的FET之间扩大的情况下分别制作功函数控制金属的工序；以及能够在同一装置中连续地执行功函数控制金属的分别制作的等离子体处理装置。
用于解决课题的手段
本发明是半导体元件的制造方法或者能够连续地执行该半导体元件的制造方法所包括的如下工序的等离子体处理装置，其中，该半导体元件的制造方法在功函数控制金属膜露出之前包括：第1工序，进行将掩模材料开口的各向异性蚀刻；第2工序，使保护膜沉积；第3工序，保留沉积于在第1工序中开口的掩模材料的侧壁的保护膜地进行将保护膜去除的各向异性蚀刻；和第4工序，进行将沟道间的掩模材料相对于保护膜以及功函数控制金属膜选择性地去除的各向同性蚀刻。
发明效果
在具有在与基板垂直的方向上层叠细线状或者片状的沟道的层叠沟道的GAA型FET或者纳米叉型FET这样的三维构造器件的制造工序中，能够不使与具有不同阈值电压的FET之间扩大地分别制作功函数控制金属。
根据本说明书的描述和附图，其他课题和新颖特征将变得明确。
附图说明
图1A是表示实施例1的层叠沟道间掩模材料去除工序的剖视图。
图1B是表示实施例1的层叠沟道间掩模材料去除工序的剖视图。
图1C是表示实施例1的层叠沟道间掩模材料去除工序的剖视图。
图1D是表示实施例1的层叠沟道间掩模材料去除工序的剖视图。
图1E是表示实施例1的层叠沟道间掩模材料去除工序的剖视图。
图2A是表示纳米叉型FET的沟道形成工序的鸟瞰图。
图2B是表示纳米叉型FET的沟道形成工序的鸟瞰图。
图2C是表示纳米叉型FET的沟道形成工序的鸟瞰图。
图2D是表示纳米叉型FET的沟道形成工序的鸟瞰图。
图2E是表示纳米叉型FET的沟道形成工序的鸟瞰图。
图3是从上方观察图2E的构造的俯视图。
图4是等离子体处理装置的结构例。
图5是实施例1的层叠沟道间掩模材料去除工序的流程图。
图6A是表示实施例1的功函数控制金属的更换工序的剖视图。
图6B是表示实施例1的功函数控制金属的更换工序的剖视图。
图6C是表示实施例1的功函数控制金属的更换工序的剖视图。
图6D是表示实施例1的功函数控制金属的更换工序的剖视图。
图6E是表示实施例1的金属元素埋入层形成工序的剖视图。
图7A是表示实施例2的功函数控制金属的更换工序的俯视图。
图7B是表示实施例2的功函数控制金属的更换工序的俯视图。
图7C是表示实施例2的功函数控制金属的更换工序的俯视图。
图7D是表示层叠于各MOSFET的功函数控制金属层叠膜的图。
图8A是表示GAA型FET的沟道形成工序的鸟瞰图。
图8B是表示GAA型FET的沟道形成工序的鸟瞰图。
图8C是表示GAA型FET的沟道形成工序的鸟瞰图。
图9A是表示实施例3的层叠沟道间掩模材料去除工序的剖视图。
图9B是表示实施例3的层叠沟道间掩模材料去除工序的剖视图。
图9C是表示实施例3的层叠沟道间掩模材料去除工序的剖视图。
图9D是表示实施例3的层叠沟道间掩模材料去除工序的剖视图。
图9E是表示实施例3的层叠沟道间掩模材料去除工序的剖视图。
图9F是表示实施例3的层叠沟道间掩模材料去除工序的剖视图。
图9G是表示实施例3的层叠沟道间掩模材料去除工序的剖视图。
图9H是表示实施例3的层叠沟道间掩模材料去除工序的剖视图。
图10是实施例3的层叠沟道间掩模材料去除工序的流程图。
图11A是表示实施例4的栅极绝缘膜分别制作工序的剖视图。
图11B是表示实施例4的栅极绝缘膜分别制作工序的剖视图。
图11C是表示实施例4的栅极绝缘膜分别制作工序的剖视图。
图11D是表示实施例4的栅极绝缘膜分别制作工序的剖视图。
图11E是表示实施例4的栅极绝缘膜分别制作工序的剖视图。
具体实施方式
以下，基于附图对本发明的实施方式进行说明。另外，本发明并不限定于以下记载的实施例，在其技术思想的范围内能够进行各种变形。在用于说明实施例的所有附图中，对具有相同功能的构件标注相同的附图标记，并省略其重复的说明。此外，对于作为本实施例公开的内容，当然能够进行改变材料、制造工序的组合等多种变更。此外，附图未必准确地符合比例尺，会为了使逻辑明确而强调重要的部分来示意性地描绘。
实施例1
在实施例1中，对具有纳米叉型FET的器件中功函数控制金属膜向层叠纳米线沟道或者层叠纳米片沟道的分别制作工序进行说明。首先，使用图2A～图2E，对纳米叉型FET的沟道形成工序进行说明。
在图2A中，在单晶硅(Si)基板1上形成有单晶硅锗(SiGe)层3与单晶硅(Si)层4的层叠膜，在最上层的SiGe层3上形成有薄膜绝缘膜5以及硬掩模6。SiGe层3与Si层4的层叠膜通过使用了化学气相沉积法(CVD：Chemical Vapor Deposition)等的外延生长来成膜，SiGe层3内的锗(Ge)的组成可以为15～40％。SiGe层3被成膜为与Si基板1晶格匹配，在SiGe内部含有因SiGe与Si的晶格常数的差异引起的应变能。SiGe层3与Si层4的层叠膜交替地重复层叠。SiGe层3与Si层4的重复层叠数和各自的膜厚需要与FET所要求的特性一起，在SiGe层中含有的应变能不超过在SiGe层3中产生缺陷的临界膜厚的条件下进行调整。期望的膜厚为：成为牺牲层的SiGe层3为约8～20nm左右，成为FET的沟道的Si层4为约5～10nm左右。此外，SiGe层3与Si层4的重复层叠数可以分别为3～6层。利用CVD法的外延生长例如对原料气体使用进行了氢稀释的甲硅烷(SiH4)、乙硅烷(Si2H6)、锗烷(GeH4)等来进行。形成在最上层的SiGe层3上的薄膜绝缘膜5例如可以是二氧化硅膜(SiO2)、或者以其为基准的氮氧化硅膜(SiON)、碳氧化硅膜(SiCO)等绝缘膜，通过CVD法等进行成膜，或者通过在氧气氛下对SiGe层3进行氧化而成膜。将薄膜绝缘膜5的膜厚设为约2～4nm左右。薄膜绝缘膜5上的硬掩模6是通过CVD法等成膜的氮化硅膜(Si3N4)或者以其为基准的SiON膜、SiCO膜、或者氮碳氧化硅膜(SiOCN膜)。硬掩模6的膜厚为约20～100nm左右。
硬掩模6加工成线状的图案，图案宽度在形成细线状的纳米线沟道的情况下调整为约5～15nm左右即可，在形成片状的纳米片沟道的情况下调整为约10～50nm左右即可。纳米线沟道由于沟道的周边长度短，因此基于栅极的控制性提高，另一方面，驱动电流的电流值小。另一方面，纳米片沟道的基于栅极的控制性与纳米线相比稍差，但能够得到大的驱动电流。沟道形状是鉴于所需的器件的应用而决定的。线状的图案为周期状或者以其为基准的图案，例如在使用以氟化氩气体(ArF)为光源的激光器的情况下，若图案周期为40nm以上且80nm以下，则能够使用自对准双重图案化(SADP：Self-Aligned Double Patterning)，若图案周期为20nm以上且40nm以下，则能够使用自对准4倍图案化(SAQP：Self-AlignedQuadruple Patterning)。此外，在进行波长13.5nm的极端紫外线(EUV：ExtremeUltraviolet)曝光的情况下，若图案周期为40nm为止，则能够使用单一曝光(SinglePatterning)，若图案周期为20nm以上且40nm以下，则能够使用SADP。将硬掩模6作为掩模，通过使用了等离子体的垂直性的蚀刻来对薄膜绝缘膜5以及SiGe层3与Si层4的层叠膜进行蚀刻加工，进而对Si基板1的一部分进行蚀刻加工。然后，在一部分被图案化的Si基板1的槽内，沉积用于形成元件分离区域的元件分离(STI：Shallow Trench Isolation)绝缘膜2，进行STI绝缘膜2的回蚀，从而得到图2A的构造。STI绝缘膜2使用CVD等进行成膜。STI绝缘膜2的材料也可以是SiO2或者以其为基准的SiON、SiCO等。
接下来，通过CVD法等覆盖图2A的图案构造地沉积用于使FET间绝缘的FET分离绝缘膜7，并通过化学机械研磨(CMP：Chemical Mechanical Polishing)使表面平坦化。接下来，在通过FET分离绝缘膜7进行FET间绝缘分离的区域上沉积抗蚀剂8，对抗蚀剂8实施图案化，由此得到图2B所示的构造。在此，抗蚀剂8也可以是由旋涂碳膜/旋涂玻璃膜/有机抗蚀剂构成的三层抗蚀剂。在此，旋涂碳膜主要是由碳构成的有机膜，旋涂玻璃膜是包含Si、氧的有机膜。通常，在使用了三层抗蚀剂的加工中，多数情况下，使用抗蚀剂对旋涂玻璃膜进行蚀刻，在将旋涂玻璃膜作为掩模对旋涂碳膜进行蚀刻之后，去除抗蚀剂以及旋涂玻璃膜而将旋涂碳膜用作掩模，在该情况下，抗蚀剂8主要由旋涂碳膜构成。
然后，将抗蚀剂8作为掩模对FET分离绝缘膜7实施垂直性的蚀刻，然后，在氧等离子体气氛下进行灰化而去除抗蚀剂8，进而进行干式蚀刻或者磷酸等湿式蚀刻而去除硬掩模6。进而，在SiGe层3以及Si层4的侧壁形成伪栅极绝缘膜9，从而得到图2C的构造。伪栅极绝缘膜9可以设为SiO2或者以其为基准的绝缘膜，也可以使用热氧化法、等离子体氧化法将SiGe层3以及Si层4氧化而形成。膜厚优选设为1～3nm的范围。
在图2C的构造中，通过CVD法等沉积伪栅极10以及硬掩模11(参照图2D)，对硬掩模11进行图案化并进行蚀刻加工之后，将图案化后的硬掩模1l作为掩模进行伪栅极10的蚀刻。伪栅极10可以由非晶质(无定形)Si或者多晶(poly)Si形成。硬掩模11设为Si3N4或者SiO2或者以其为基准的SiON等的绝缘膜。硬掩模11的图案化通过根据栅极的间距分别使用SADP、单一曝光等方法来进行。例如，将栅极间距设定为40～70nm的范围，将伪栅极10的宽度设定为15～30nm的范围，对硬掩模11进行图案化。对于硬掩模11的蚀刻来说，例如在对硬掩模11的材料使用Si3N4的情况下，通过向CF4与氧的混合气体添加Cl2等，能够将与基底的伪栅极10的选择比保持得高。在接下来的伪栅极10的蚀刻中，通过使用Cl2或者HBr等卤素系的气体，能够进行将基底的薄膜绝缘膜5以及伪栅极绝缘膜9作为停止膜(stopper)的选择蚀刻。
在伪栅极10的加工之后，通过CVD法等沉积栅极侧壁隔离物12，进行各向异性蚀刻，由此仅在栅极侧壁形成隔离物。栅极侧壁隔离物12可以使用作为低相对介电常数膜的SiON膜、SiOCN膜、或者SiCO膜。在对栅极侧壁隔离物12使用SiCO膜的情况下，栅极侧壁隔离物12的各向异性蚀刻例如可以将向CF4和八氟环丁烷(C4F8)添加氮(N2)气体后得到的混合气体作为蚀刻气体。栅极侧壁隔离物12的水平方向的膜厚在5～15nm的范围内进行调整。
接下来，覆盖n型FET的源极/漏极区域地进行硬掩模的沉积和图案化，通过以硬掩模作为掩模的蚀刻，将p型FET的源极/漏极区域中的薄膜绝缘膜5、伪栅极绝缘膜9、以及SiGe层3与Si层4的层叠膜蚀刻去除。此时，在栅极侧壁隔离物12的侧壁露出SiGe层3与Si层4的层叠膜的侧壁，在STI绝缘膜2表面上露出图案化后的Si基板1。使p型SiGe源极/漏极13相对于周围的绝缘膜选择性地在以上的露出面外延生长。然后，经由同样的工序形成n型FET的源极/漏极(未图示)，得到图2D的构造。另外，在n型FET的源极/漏极区域使以高浓度掺了杂质的n型Si选择生长。p型SiGe源极/漏极13以及n型Si源极/漏极的选择生长通过使用了CVD装置的外延生长来进行，对原料气体使用进行了氢稀释的SiH4、Si2H6、GeH4，对p型的掺杂气体使用进行了氢稀释的乙硼烷(B2H6)，对n型的掺杂气体使用以氢气或者氦气进行了稀释的膦(PH3)。生长在氢气气氛下进行，为了提高选择性，根据需要添加氯化氢气体(HCl)。
在图2D的构造中沉积绝缘膜14后(参照图2E)，通过进行基于CMP等的表面平坦化，从而用绝缘膜14来覆盖n型Si源极/漏极以及p型SiGe源极/漏极。进而，将绝缘膜14以及栅极侧壁隔离物12作为掩模对伪栅极10进行蚀刻去除。然后，通过进一步去除薄膜绝缘膜5、伪栅极绝缘膜9以及SiGe层3(牺牲层)，从而得到图2E的构造。伪栅极10的蚀刻在使用了Cl2或者HBr等卤素系的气体的各向同性的蚀刻条件下进行。
图3表示从上方观察图2E的鸟瞰图的俯视图(示意图)。图3内的线段a-a’表示在FET的栅极形成区域中在与栅极平行的方向上引出的线段。图1A是表示沿着线段a-a’的剖面的图，被虚线夹着的区域是与图3的框A相当的区域。
图1A表示在图2E或者图3的构造上沉积栅极绝缘膜21、p-功函数控制金属膜(以下，将p型FET用功函数控制金属称为“p-功函数控制金属”)22、以及硬掩模23、防反射膜24、光致抗蚀剂25，并将光致抗蚀剂25以及防反射膜24图案化的状态。在此，出于提高基于栅极的晶体管动作控制性的目的，栅极绝缘膜21可以是氧化铪(HfO2)、氧化铝(Al2O3)等高介电材料、这些高介电材料的层叠膜。此外，在高介电材料中添加锆(Zr)、镧(La)、或者钇(Y)等金属材料，对于栅极绝缘膜的特性改善也是有效的。栅极绝缘膜21的膜厚设为约0.5～3nm。进而，也可以在栅极绝缘膜21的形成前通过热氧化或者等离子体氧化在沟道Si表面形成约0.5～1nm左右的薄的SiO2。对p-功函数控制金属膜22使用氮化钛(TiN)或者氮化钽膜(TaN)或者具有与它们同等的功函数的金属化合物。p-功函数控制金属膜22可以是单层膜，也可以是组合了上述膜的层叠膜。p-功函数控制金属膜22的膜厚在约1～12nm的范围进行调整。在图1A中，优选硬掩模23、防反射膜24、光致抗蚀剂25的层叠膜分别是由旋涂碳膜/旋涂玻璃膜/有机抗蚀剂构成的三层抗蚀剂。这是因为，在该情况下，由于通过涂敷来形成膜，因此可在膜形成的同时实现平坦化。但是，也可以通过CVD法等沉积包含碳作为硬掩模23的膜，并对防反射膜24使用SiON等无机膜。
图1A例示了n型FET区域与p型FET区域的边界图案。因此，在n型FET区域中，需要从p-功函数控制金属膜22更换为n-功函数控制金属膜(以下，将n型FET用功函数控制金属称为“n-功函数控制金属”)。以下，对更换功函数控制金属膜的工序进行说明。另外，需要本工序的图案不限于p型FET区域与n型FET区域的边界，例如存在具有高阈值电压的n型FET区域与具有低阈值电压的n型FET区域的边界、或者具有高阈值电压的p型FET区域与具有低阈值电压的p型FET区域的边界。
在形成图1A的构造之后，将光致抗蚀剂25以及防反射膜24作为掩模，将硬掩模23一部分图案化来得到图1B的构造。图案的边界位于在俯视时将p型FET区域与n型FET区域隔开的FET分离绝缘膜7上，在硬掩模23的蚀刻中控制蚀刻时间，使得在覆盖FET分离绝缘膜7的上端的p-功函数控制金属膜22所露出的阶段停止。
然后，通过基于ALD(Atomic Layer Deposition)法的成膜技术，沉积保护绝缘膜26，得到图1C所示的构造。保护绝缘膜26沉积在防反射膜24的上表面以及侧壁、开口的硬掩模23的侧壁以及蚀刻后的平面、露出的p-功函数控制金属膜22之上。考虑到与作为碳系材料的硬掩模23的蚀刻选择比，保护绝缘膜26的材料优选为包含氮的绝缘膜，例如设为Si3N4膜或者以其为基准的SiON膜等。保护绝缘膜26的膜厚被控制为约2～3nm左右。ALD法具有即使对于凹凸多的复杂的形状也能够以良好的控制性对薄膜进行成膜的优点。也可以通过CVD法等对保护绝缘膜26进行成膜。
接下来，进行各向异性的选择蚀刻，在垂直方向上对保护绝缘膜26进行蚀刻，得到图1D所示的构造。通过该蚀刻，可实现防反射膜24的侧壁的一部分和硬掩模23的侧壁被保护绝缘膜26覆盖的状态。
从图1D的状态起，实施各向同性的选择蚀刻，将硬掩模23从n型FET区域去除，得到图1E所示的构造。在本蚀刻工序中，p型FET区域中的硬掩模23的上表面被防反射膜24覆盖，侧壁被保护绝缘膜26以及绝缘膜7保护，因此不会受到用于从n型FET区域去除掩模材料的各向同性蚀刻的影响。即，在直至从n型FET区域去除掩模材料为止的期间中，不会越过n型FET区域与p型FET区域的边界而去除p型FET区域的掩模材料。
在利用搭载有ALD成膜功能的等离子体处理装置进行这样的层叠沟道间掩模材料去除工序的情况下，能够在同一等离子体处理装置内连续地处理从图1B所示的硬掩模23的各向异性蚀刻到图1E所示的硬掩模23的各向同性蚀刻为止的连贯工艺。作为等离子体处理装置，可以是使用了电感耦合等离子体(ICP：Inductively Coupled Plasma)的蚀刻装置、使用了电容耦合等离子体(CCP：Capacitively Coupled Plasma)的蚀刻装置、使用了微波电子回旋共振(ECR：Electron Cyclotron Resonance)等离子体的蚀刻装置中的任一种。
作为一例，图4表示使用了微波ECR等离子体的等离子体处理装置的结构。等离子体处理装置具有处理室(腔室)401，处理室401经由真空排气口402与真空排气装置(未图示)连接，在等离子体处理中将处理室401内保持为0.1～10Pa左右的真空。此外，在处理室401的上部，配置有喷淋板403以及窗部404。喷淋板403具有多个孔，材质例如为石英。气体供给机构具有气体源405、气体供给装置406、气体导入口407，供给等离子体处理用的原料气体。气体源405具有处理所需的多种气体种类。气体供给装置406具有控制气体的供给/切断的控制阀和控制气体流量的质量流量控制器。此外，气体导入口407设置在喷淋板403与窗部404之间，使气体通过喷淋板403的孔导入到处理室401内。窗部404具有使来自处理室上方的电磁波透过，并且将处理室上方气密地密封的作用。对窗部404的材质使用电介质，例如石英。
在处理室401的上部连接有传播电磁波的波导管409，在波导管409的端部连接有作为高频电源的等离子体生成用高频电源408。等离子体生成用高频电源408是用于产生等离子体生成用的电磁波的电源，例如使用频率2.45GHz的微波作为电磁波。从等离子体生成用高频电源408产生的微波在波导管409中传播，入射到处理室401内。通过使波导管409具有在垂直方向上延伸的垂直波导管、和兼用作使微波的方向弯曲90度的弯头(corner)的波导管变换器，从而微波垂直地入射到处理室401。微波经由窗部404、喷淋板403在处理室401内垂直传播。配置在处理室401的外周的磁场产生线圈410在处理室401形成磁场。从等离子体生成用高频电源408振荡出的微波通过与由磁场产生线圈410形成的磁场之间的相互作用，在处理室401内生成高密度等离子体。
在处理室401的下方，与窗部404对置地配置有样品台412。对样品台412的材质使用铝、钛。样品台412将作为样品的半导体基板411载置并保持在上表面。在此，波导管409、处理室401、样品台412以及半导体基板411的中心轴一致。此外，在样品台412内部设置有用于静电吸附半导体基板411的电极，通过施加直流电压，将半导体基板411静电吸附于样品台412。进而，为了控制蚀刻的各向同性/各向异性，从高频偏置电源413向样品台412施加高频电压。所施加的高频偏置的频率例如可以设为400kHz。
等离子体处理装置的各机构由控制部420控制(在图4中省略与各机构的连接)。控制部420根据等离子体处理装置所执行的处理条件(蚀刻处理、ALD成膜处理等)，对各机构指示执行规定的动作，由此控制各机构。例如，控制等离子体生成用高频电源408，并控制用于产生等离子体的电磁波的ON-OFF。此外，控制气体供给机构，调整向处理室401导入的气体的种类、流量等。此外，控制高频偏置电源413，并控制施加到样品台412上的半导体基板411的高频电压的强度。
图5表示层叠沟道间掩模材料去除工序的流程图。
首先，控制蚀刻时间，通过垂直性的蚀刻对硬掩模23进行蚀刻(S10、图1B)。在该工序中，重要的是保持硬掩模侧壁相对于Si基板表面的垂直性，因此对载置Si基板1的样品台412施加高频偏置。由此，将等离子体内的离子吸引到基板，从而保持垂直性地进行蚀刻。另外，硬掩模23的蚀刻也可以与沉积在硬掩模23上部的旋涂玻璃膜等防反射膜24的蚀刻连续地在同一装置内进行蚀刻。在该情况下，以光致抗蚀剂25为掩模的旋涂玻璃膜24的蚀刻例如使用六氟化硫(SF6)或者CF4、C4F8等碳氟系气体或者它们的混合气体，在将旋涂玻璃膜24作为掩模对包含旋涂碳等碳系材料的硬掩模23进行蚀刻时，切换气体种类，将氧气作为主要的蚀刻原料进行蚀刻。
接着硬掩模23的蚀刻(S10)，在与蚀刻相同的等离子体处理装置内的同一处理室、或者经由真空的输送室与进行蚀刻的处理室连接的成膜用的处理室中进行保护绝缘膜26的成膜(S11)。为了与作为碳系材料的硬掩模23取得选择比，保护绝缘膜26优选为Si3N4或者以其为基准的膜。例如，在对Si3N4膜进行ALD成膜的情况下，对Si的原料使用作为液体原料的双(叔丁基氨基)硅烷(Bis(tertbutylamino)silane：BTBAS)或双(二乙基氨基)硅烷(Bis(DiEthylAmino)Silane：BDEAS)、或者作为气体的二氯硅烷(SiH2Cl2)。在使用液体原料的情况下，使原料气化而向气体管线输送。原料与作为载气的氩(Ar)一起被送入处理室，作为Si的前体(precursor)而吸附于图1B的构造表面。然后，使用Ar气体等弛放气对处理室内的不需要的前体进行排气，接着流入N2气体或者N2气体与氢(H2)气的混合气体、或者氨(NH3)气等含有氮的气体而进行等离子体化，进行表面反应。然后，再次利用Ar等惰性气体进行驰放，对处理室内的不需要的气体进行排气。通过这一系列的工艺，原理上可沉积具有原子层级别的膜厚的Si3N4膜。通过重复这一系列的工艺，从而对如图1C所示那样的薄膜ALD绝缘膜进行成膜。
接下来，通过各向异性蚀刻对保护绝缘膜26进行蚀刻(S12)。对蚀刻气体使用三氟甲烷(CHF3)或者二氟甲烷(CH2F2)或者氟甲烷(CH3F)等气体，或者使用CF4、C4F8等碳氟系气体与氢的混合气体。由此，能够相对于包含旋涂碳等碳系材料的硬掩模23选择性地对由Si3N4膜构成的保护绝缘膜26进行蚀刻。为了在图1D的构造中维持用保护绝缘膜26没有遗漏地将开口的硬掩模23的侧壁覆盖的状态，而调整高频偏置并控制蚀刻时间，以便极力消除保护绝缘膜26的向水平方向的蚀刻量。蚀刻时间调整成为了在与基板垂直的方向上对保护绝缘膜26进行蚀刻所花费的时间的大致1.5～2倍左右，以便在n型FET区域中蚀刻(S10)后的硬掩模23的上平面不残留保护绝缘膜26，并确保过蚀刻量。
接下来，对包含旋涂碳等碳系材料的硬掩模23进行各向同性蚀刻(S13)。如图1E所示，本工序是相对于由旋涂玻璃膜或者以其为基准的膜构成的防反射膜24、形成于开口的硬掩模23的侧壁的保护绝缘膜26、进而相对于由TiN、TaN等膜构成的p-功函数控制金属膜22对硬掩模23选择性地进行蚀刻的工序，且将氧气用于蚀刻。由于是各向同性的蚀刻，因此设为不对Si基板施加偏置而利用由等离子体生成的氧自由基进行的蚀刻。
在将保护绝缘膜26设为Si3N4膜或者以其为基准的膜的情况下，能够使包含旋涂碳等碳系材料的硬掩模23与保护绝缘膜26的蚀刻选择比成为10～50。因此，若将保护绝缘膜26的膜厚设为约3nm，则能够进行约30nm以上的硬掩模23的向水平方向的蚀刻。由于一般的纳米线或者纳米片沟道的宽度为5～30nm左右，因此能够在用保护绝缘膜26保护应保护的区域的硬掩模23的状态下，充分去除残存于层叠的纳米线或者纳米片沟道间的掩模材料。在存在需要宽度更宽的纳米片沟道的用途的情况下，可以与其相应地调整保护绝缘膜26的初始膜厚。
为了在同一等离子体处理装置中进行以上的层叠沟道间掩模材料去除工序，只要能够进行高精度/高选择各向异性蚀刻、ALD成膜、高选择各向同性蚀刻即可，例如，要求用于实现高选择性、蚀刻速度的高精度控制的高精度的气体流量/温度/压力控制性。在连续地在同一装置内进行以上的不同的工艺工序(各向异性蚀刻/ALD成膜/各向同性蚀刻)的情况下，除了能够带来吞吐量的提高之外，还能够抑制因在工艺中途使晶片待机而引起的掩模材料的氧化等而实现产量的提高。
使用图6A～6E，对接着层叠沟道间掩模材料去除工序的功函数控制金属的更换工序和金属元素埋入层形成工序进行说明。从图1E所示的构造中去除防反射膜24以及保护绝缘膜26，得到图6A的构造。在此，关于由旋涂玻璃膜或者以其为基准的膜构成的防反射膜24，使用SF6气体、或者CF4、C4F8等碳氟系气体或者它们的混合气体，相对于包含旋涂碳等碳系材料的硬掩模23以及由Si3N4膜或者以其为基准的膜构成的保护绝缘膜26选择性地进行蚀刻。能够使用各向同性或者各向异性蚀刻的条件。接下来，关于保护绝缘膜26，对原料气体使用CHF3或者CH2F2、或者CH3F、或者CF4、C4F8等与氢的混合气体，相对于包含硬掩模23的周边的膜选择性地进行蚀刻。对蚀刻使用各向同性蚀刻条件。该防反射膜24以及保护绝缘膜26的蚀刻也可以与前述的层叠沟道间掩模材料去除工序连续地在同一等离子体处理装置内进行。
根据图6A的构造，将包含旋涂碳等碳系材料的硬掩模23作为掩模，通过各向同性的干式蚀刻或者湿式蚀刻来去除p-功函数控制金属膜22。p-功函数控制金属膜22由TiN或者TaN或者以其为基准的膜构成，在进行干式蚀刻的情况下，可以使用CHF3与Ar的混合气体等，在进行湿式蚀刻的情况下，可以使用氨过氧化氢水溶液(ammonia peroxide mixture：NH3/H2O2/H2O)等。
根据图6B的构造，在氧等离子体气氛下等去除硬掩模23而得到图6C的构造，进而在整面成膜n-功函数控制金属膜27，由此得到图6D的构造。在此，n-功函数控制金属膜27可以由钛铝(TiAl)或者在TiAl中含有碳(C)、氧(O)、氮(N)等的金属构成。n-功函数控制金属膜27通过CVD法或者ALD法来成膜。
然后，沉积栅极埋入金属膜28，经过基于CMP的平坦化而得到图6E所示的构造。栅极埋入金属膜28以降低栅极内的金属电阻为目的而沉积，能够使用钨(W)等材料。
在图6E中，在n型FET区域中的纳米线或者纳米片沟道4上，隔着栅极绝缘膜21形成有n-功函数控制金属膜27，另一方面，在p型MOSFET区域中的纳米线或者纳米片沟道4上隔着栅极绝缘膜21形成有p-功函数控制金属膜22。n型FET与p型FET间被FET分离绝缘膜7隔开，尽管进行了MOSFET间隔的缩小，但在功函数控制金属膜的更换工序中，不存在违背意图而被去除的p-功函数控制金属膜。此外，进一步地，由于在层叠的纳米线沟道或者纳米片沟道间沉积有低电阻的栅极埋入金属膜28，因此栅极电阻降低。
如上所述，能够有效利用能缩小纳米叉型FET的水平方向的FET间间隔的优点，并且能够根据FET的阈值电压来更换功函数控制金属。另外，对最初形成p-功函数控制金属膜的例子进行了说明，但也可以形成n-功函数控制金属膜并更换为p-功函数控制金属膜。
实施例2
在实施例2中，通过分别制作功函数控制金属的层叠膜，可实现阈值电压不同的MOSFET。图7A是从上方观察图2E的鸟瞰图的俯视图。图7A所示的8个MOSFET的沟道分别是具有3种阈值电压的n型FET(nMOS-1～3)以及p型FET(pMOS-1～3)的沟道，在沟道上沉积与阈值电压对应的功函数控制金属的层叠膜。另外，对具有相同阈值电压的MOSFET赋予相同的附图标记。
图7A表示在实施例1中说明的功函数控制金属的更换工序中得到图6C的构造时的状态。在区域30所包含的沟道、即nMOS-2、3以及pMOS-1～3的沟道层叠有p-功函数控制金属膜22。在此，设想沉积多种功函数控制金属的工艺，因此将p-功函数控制金属膜22记载为p-WFM-1(WFM：work function metal)。
接下来，图7B是在实施例1中说明的功函数控制金属的更换工序中使n-功函数控制金属膜27(参照图6D)沉积后，从pMOS-1的沟道去除了n-功函数控制金属膜27的状态。该工艺在图6D的构造上沉积硬掩模23、防反射膜24、光致抗蚀剂25，在相当于pMOS-1的沟道的区域开口而实施在实施例1中说明的层叠沟道间掩模材料去除工序。由此，pMOS-1的沟道上的n-功函数控制金属膜27露出，因此将其去除。其结果，在区域31所包含的沟道、即nMOS-1～3以及pMOS-2、3的沟道，层叠n-功函数控制金属膜27。将n-功函数控制金属膜27记载为n-WFM-1。
图7C进一步在图7B的构造上沉积n-功函数控制金属膜(n-WFM-2)，并从nMOS-3以及pMOS-1、3的沟道去除n-功函数控制金属膜(n-WFM-2)。该工艺可通过实施在实施例1中说明的层叠沟道间掩模材料去除工序来进行。将露出的nMOS-3以及pMOS-1、3的沟道上的n-功函数控制金属膜(n-WFM-2)去除。其结果，在区域32所包含的沟道、即nMOS-1、2以及pMOS-2的沟道，层叠n-功函数控制金属膜(n-WFM-2)。通过以上的工序，在图7D示出层叠于各MOSFET的功函数控制金属层叠膜。
通过以上的一系列工序，能够在n型FET和p型FET分别形成多种功函数控制金属层叠膜。对p-WFM-1优选TiN或者TaN、或者它们的层叠膜或以其为基准的膜，p-WFM-1的膜厚优选设为1～4nm。在p-WFM-1的蚀刻中，进行各向同性的干式蚀刻或者湿式蚀刻。在进行干式蚀刻的情况下，如前所述，可以使用CHF3与Ar的混合气体等，或者使用能够进行原子层级别的蚀刻的ALE(Atomic Layer Etching：原子层蚀刻)，在进行湿式蚀刻的情况下使用氨过氧化氢水溶液等。
对n-WFM-1优选TiAl或者在TiAl中含有C、O、N等的金属、或者碳化钛(TiC)、氧化钛(TiO)等材料，膜厚设为1～4nm即可。n-WFM-1的蚀刻可以使用ALE等高精度地控制蚀刻速度来进行、或者使用与成为基底的p-WFM-1膜的蚀刻选择性优异的湿式蚀刻。在n-WFM-1由以TiAl为中心的材料构成的情况下，若在湿式蚀刻中使用氢氧化钾(KOH)、氢氧化铵(NH4OH)等碱系蚀刻溶液，则能够取得与由TiN、TaN构成的p-WFM-1的选择比。
与n-WFM-1同样地，对n-WFM-2设为在TiAl或者TiAl中含有C、O、N等的金属、TiC、TiO等材料。构成膜的材料的组成可以与n-WFM-1相同，也可以设为不同的组成。在设为与n-WFM-1不同的组成的情况下，能够进行与n-WFM-1的选择蚀刻。在使用与n-WFM-1相同组成的材料的情况下，n-WFM-2的蚀刻使用ALE等控制蚀刻量来进行。n-WFM-2的膜厚可以设为1～4nm。
通过在p-功函数控制金属膜上形成n-功函数控制金属膜，能够使p型FET的阈值电压变化。例如，在对n-功函数控制金属膜使用TiAl或者以其为基准的膜的情况下，由于FET的制造工序中的热负荷，Al在p-功函数控制金属膜内扩散，p型FET的阈值电压(绝对值)上升。Al扩散依赖于n-功函数控制金属膜的膜厚，上述膜厚越厚，则p型FET的阈值电压越上升。另一方面，在n型FET中，若在n-功函数控制金属膜的下部形成p-功函数控制金属膜，则n-功函数控制金属的影响减弱，n型FET的阈值电压增大。因此，若在图7D所示的例子中比较p型FET、n型FET各自的阈值电压(绝对值)，则p型FET的阈值电压(绝对值)成为pMOS-1＜pMOS-3＜pMOS-2，n型FET的阈值电压成为nMOS-1＜nMOS-2＜nMOS-3。
这样，通过在不同的区域多次应用功函数控制金属的更换工序，能够在n型、p型分别形成具有多种阈值电压的FET。虽然以纳米叉型FET为例进行了说明，但在GAA型FET中也同样。
实施例3
在实施例3中，对具有GAA型FET的器件中功函数控制金属膜向层叠纳米线沟道或者层叠纳米片沟道的分别制作工序进行说明。另外，以与实施例1或者实施例2的不同点为中心进行说明，对于同样的工序，省略重复的说明。图8A～图8C表示GAA型FET的沟道形成工序。
图8A表示在Si基板51上外延生长单晶SiGe层53和单晶Si层54的层叠膜后，实施图案化而埋入STI绝缘膜52后的构造。作为制造过程，与实施例1的图2A所示的工序相同(其中，图8A是用于图案化的硬掩模去除后的状态)。此外，在制造以Si为沟道的GAA型FET的情况下，优选Si层54位于最上层。
图8B表示在形成伪栅极绝缘膜55、伪栅极60、以及栅极侧壁隔离物62并进一步形成p型FET的SiGe源极/漏极63和n型FET的Si源极/漏极(未图示)之后的构造。纳米线沟道或者纳米片沟道形成前的fin状的SiGe层53/Si层54的层叠构造被伪栅极60覆盖。
图8C表示在源极/漏极上形成绝缘膜64，在基于CMP的平坦化后去除伪栅极60，进而相对于Si层54选择性地去除SiGe层53的工序后的构造。在本工序中，形成外周全部露出的细线状或者片状的Si层54。
图9A～图9H表示在GAA型FET中进行功函数控制金属的分别制作的工序。图9A表示进行了用于规定进行功函数控制金属的分别制作的区域的光刻后的图。制作图8C的构造后，在要形成纳米线沟道或者纳米片沟道的Si层54上形成栅极绝缘膜71和p-功函数控制金属膜72，成膜以及沉积旋涂碳膜等硬掩模73、旋涂玻璃膜等防反射膜74、光致抗蚀剂75，将光致抗蚀剂75图案化而得到图9A的构造。
在图9A所示的构造上，沉积SiO2等绝缘膜，通过进行各向异性蚀刻而形成辅助绝缘膜76，得到图9B所示的构造。辅助绝缘膜76作为光致抗蚀剂75的侧壁起作用，具有扩大由光致抗蚀剂75划定的图案区域的作用。在此，辅助绝缘膜76的膜厚d调整成使辅助绝缘膜76的侧壁端在俯视时位于n型FET区域中所存在的、最接近p型FET区域的层叠沟道上。进而，如后所述，优选辅助绝缘膜76的侧壁端位于比该沟道的中央更靠p型FET区域的位置。
然后，将光致抗蚀剂75以及辅助绝缘膜76作为掩模，通过各向异性蚀刻对防反射膜74进行蚀刻，接着通过各向异性的时间控制蚀刻对硬掩模73进行蚀刻，由此得到图9C所示的构造。在此，在硬掩模73的蚀刻中控制蚀刻时间，使得在最上层的纳米线沟道或者纳米片沟道54上的p-功函数控制金属膜72所露出的时间点停止，且需要留意使最上层的沟道全都不露出。
接下来，通过ALD法或者CVD法成膜薄膜的绝缘膜77，得到图9D所示的构造。在此，绝缘膜77的膜种类与实施例1同样地设为Si3N4膜或者以其为基准的膜，成膜条件等与实施例1相同。
接下来，通过垂直性蚀刻对薄膜的绝缘膜77进行加工，从而形成对开口的硬掩模73的侧壁进行保护的保护绝缘膜77(图9E)。接下来，将防反射膜74和硬掩模73侧壁的保护绝缘膜77作为掩模，对硬掩模73实施垂直性的蚀刻，得到图9F所示的构造。通过本蚀刻，残存于n型FET区域的层叠的沟道间的硬掩模73的侧壁露出。
对于图9F所示的构造，通过各向同性蚀刻对硬掩模73进行蚀刻，得到图9G所示的构造。蚀刻通过时间控制来进行，在与p型FET区域最接近的层叠沟道中，在蚀刻后残存的硬掩模73的侧壁位置与被保护绝缘膜77保护的硬掩模73的侧壁位置几乎接近时停止蚀刻。在本蚀刻中，使得蚀刻后残存的硬掩模73的侧壁位置位于比纳米线或者纳米片沟道54的中央更靠p型FET区域的位置。由此，在位于n型FET区域的内侧的层叠沟道层中，能够从纳米线或者纳米片沟道54间的硬掩模73所露出的两侧面分别对沟道的宽度的一半以上进行蚀刻，能够将残存于纳米线或者纳米片沟道间的掩模材料完全去除。
从图9G所示的构造中蚀刻去除保护绝缘膜77，进行硬掩模73的各向同性蚀刻，从而得到图9H所示的构造。这样，通过将各向异性蚀刻和各向同性蚀刻组合，能够得到硬掩模73的垂直的侧壁。如上所述，通过将以各向同性蚀刻进行蚀刻的边界设定为，从最接近p型FET区域的层叠沟道的纳米线或者纳米片沟道的中央靠近p型FET区域，从而能够使硬掩模73的各向同性蚀刻时的蚀刻量适当化，能够严格地控制n型FET区域与p型FET区域的边界。
将以上说明的实施例3中的层叠的纳米线或者纳米片沟道间的硬掩模去除工艺汇总于图10。各蚀刻或者保护绝缘膜的成膜时的条件可以使用与实施例1同样的条件。此外，图10的工艺也能够如实施例1中说明的那样在同一等离子体处理装置内作为连贯工艺连续地进行处理。接着层叠沟道间掩模材料去除工序，与实施例1同样地，通过执行功函数控制金属的更换工序和金属元素埋入层形成工序，能够制造GAA型FET。
实施例3所示的功函数控制金属分别制作工序能够改变掩模区域而重复多次，与实施例2同样地，也能够分别对n型、p型形成具有多种阈值电压的MOSFET。
实施例4
在实施例4中，根据MOSFET的阈值电压分别制作栅极绝缘膜。图11A表示在Si基板81上形成纳米线或者纳米片沟道84，接着形成栅极绝缘膜101和p-功函数控制金属膜102后的构造。在本实施例中，在栅极绝缘膜101与p-功函数控制金属膜102之间形成有阈值电压调整膜103。栅极绝缘膜101与实施例1同样地设为HfO2、Al2O3等高介电材料或以其为基准的膜。阈值电压调整膜103例如使用氧化镧(La2O3)、氧化镁(MgO)等金属氧化膜。在图11A中，示出将分别制作功函数控制金属的区域分别设为具有低阈值电压的p型FET(低Vt)区域和具有高阈值电压的p型FET(高Vt)区域的例子。对于图11A的构造，通过执行实施例3的功函数控制金属分别制作工序，从而得到图11B的构造。接下来，从去除了硬掩模93的p型FET(低Vt)区域去除p-功函数控制金属膜102、以及阈值电压调整膜103，然后，通过从p型FET(高Vt)区域去除防反射膜94以及硬掩模93，从而得到图11C所示的构造。
接下来，当对图11C的构造实施热处理时，在p型FET(高Vt)区域中，La、Mg等金属材料在栅极绝缘膜101中扩散，向第2栅极绝缘膜104变化(图11D)。在第2栅极绝缘膜104内，通过La、Mg等的效应在栅极绝缘膜内形成极化子，通过极化的效应，在FET的沟道表面施加正的电场。其结果，在p型FET的沟道表面，成为载子的空穴的密度降低，阈值电压增大。另外，在n型FET的情况下，在沟道表面，成为载子的电子的密度增加，因此阈值电压向减少的方向作用。
然后，当从p型FET(高Vt)区域去除p-功函数控制金属膜102和阈值电压调整膜103时，得到图11E所示的构造。然后，通过再次成膜p-功函数控制金属膜，能够形成具有同一功函数控制金属膜但显示不同阈值电压的FET。
由此，能够在不使功函数控制金属膜成为复杂的层叠膜或者不使膜厚变化的情况下制造阈值电压不同的多个FET，能够实现功函数控制金属膜的薄膜化，因此能够有助于栅极长度的进一步缩小等。虽然以GAA型FET为例进行了说明，但在纳米叉型FET中也同样。
附图标记说明
1、51、81…硅基板，2、52、82…元件分离(STI)绝缘膜，3、53…单晶硅锗层，4、54、84…单晶硅层，5…薄膜绝缘膜，6、61…硬掩模，7…FET分离绝缘膜，8…抗蚀剂，9、55…伪栅极绝缘膜，10、60…伪栅极，11、61…硬掩模，12、62…栅极侧壁隔离物，13、63…p型SiGe源极/漏极，14、64…绝缘膜，21、71、101…栅极绝缘膜，22、72、102…p-功函数控制金属膜，23、73…硬掩模，24、74…防反射膜，25、75…光致抗蚀剂，76…绝缘膜，26、77…保护绝缘膜，27…n-功函数控制金属膜，28…栅极埋入金属膜，30～32…区域，103…阈值电压调整膜，104…第2栅极绝缘膜，401…处理室(腔室)，402…真空排气口，403…喷淋板，404…窗部，405…气体源，406…气体供给装置，407…气体导入口，408…等离子体生成用高频电源，409…波导管，410…磁场产生线圈，411…半导体基板，412…样品台，413…高频偏置电源，420…控制部。

Claims (14)

1.一种半导体装置的制造方法，所述半导体装置在栅极形成区域具有在与基板垂直的方向上层叠细线状或者片状的沟道的层叠沟道，所述半导体装置的制造方法的特征在于，
所述半导体装置具有：
第1构造体，包含第1绝缘膜和通过所述第1绝缘膜绝缘分离的所述层叠沟道；以及
第2构造体，包含第2绝缘膜和通过所述第2绝缘膜绝缘分离的所述层叠沟道，
所述半导体装置的制造方法具有如下工序：
第1工序，在所述第1构造体以及所述第2构造体上形成栅极绝缘膜以及第1功函数控制金属膜，用掩模材料掩埋所述栅极形成区域；
第2工序，通过在俯视时一端位于所述第1绝缘膜上且另一端位于所述第2绝缘膜上的图案，进行将所述掩模材料开口的各向异性蚀刻，直到覆盖所述第1绝缘膜的上端的所述第1功函数控制金属膜以及覆盖所述第2绝缘膜的上端的所述第1功函数控制金属膜露出为止；
第3工序，在所述第2工序后，使保护膜沉积；
第4工序，保留沉积于在所述第2工序中开口的所述掩模材料的侧壁的所述保护膜地进行将所述保护膜去除的各向异性蚀刻；以及
第5工序，在所述第4工序后，进行将在俯视时位于所述图案内的所述掩模材料相对于所述保护膜以及所述第1功函数控制金属膜选择性地去除的各向同性蚀刻。
2.根据权利要求1所述的半导体装置的制造方法，其中，
所述半导体装置的制造方法具有：
第6工序，在所述第5工序后，将沉积于所述掩模材料的侧壁的所述保护膜以及通过所述第5工序露出的所述第1功函数控制金属膜去除；
第7工序，在所述第6工序后，将所述栅极形成区域的所述掩模材料去除；以及
第8工序，在所述第7工序后，在露出的所述第1构造体以及所述第2构造体上形成第2功函数控制金属膜。
3.根据权利要求2所述的半导体装置的制造方法，其中，
所述半导体装置具有第1MOSFET和第2MOSFET，所述第1MOSFET具有第1阈值电压，所述第2MOSFET具有第2阈值电压，
在所述第1MOSFET的所述层叠沟道上形成第1功函数控制金属层叠膜，在所述第2MOSFET的所述层叠沟道上形成第2功函数控制金属层叠膜，
所述第1功函数控制金属层叠膜和所述第2功函数控制金属层叠膜的层叠数或者构成层叠膜的功函数控制金属不同。
4.根据权利要求1所述的半导体装置的制造方法，其中，
所述半导体装置具有第1MOSFET和第2MOSFET，所述第1MOSFET具有第1阈值电压，所述第2MOSFET具有第2阈值电压，
在所述第1工序中，在所述栅极绝缘膜与所述第1功函数控制金属膜之间形成阈值电压调整膜，
所述半导体装置的制造方法具有如下工序：
从所述第1MOSFET的所述层叠沟道去除所述阈值电压调整膜，并在所述第2MOSFET的所述层叠沟道保留所述阈值电压调整膜，来进行热处理。
5.根据权利要求1所述的半导体装置的制造方法，其中，
在同一等离子体处理装置内连续地进行所述第2至所述第5工序。
6.一种半导体装置的制造方法，所述半导体装置在栅极形成区域具有在与基板垂直的方向上层叠细线状或者片状的沟道的层叠沟道，所述半导体装置的制造方法的特征在于，具有：
第1工序，包围所述沟道地形成栅极绝缘膜以及第1功函数控制金属膜，用掩模材料掩埋所述栅极形成区域；
第2工序，通过在俯视时端部位于所述层叠沟道上的图案，进行将所述掩模材料开口的各向异性蚀刻，直到覆盖位于所述层叠沟道的最上层的所述沟道的上端的所述第1功函数控制金属膜露出为止；
第3工序，在所述第2工序后，使保护膜沉积；
第4工序，保留沉积于在所述第2工序中开口的所述掩模材料的侧壁的所述保护膜地进行将所述保护膜去除的各向异性蚀刻；
第5工序，在所述第4工序后，进行将在俯视时位于所述图案内且所述层叠沟道间的所述掩模材料去除的各向异性蚀刻；以及
第6工序，在所述第5工序后，进行将在俯视时位于所述图案内且所述层叠沟道的所述沟道间的所述掩模材料相对于所述保护膜以及所述第1功函数控制金属膜选择性地去除的各向同性蚀刻。
7.根据权利要求6所述的半导体装置的制造方法，其中，
所述半导体装置的制造方法具有：
第7工序，在所述第6工序后，进行将沉积于所述掩模材料的侧壁的所述保护膜去除并将所述掩模材料相对于所述第1功函数控制金属膜选择性地去除的各向同性蚀刻。
8.根据权利要求7所述的半导体装置的制造方法，其中，
所述半导体装置具有第1MOSFET和第2MOSFET，所述第1MOSFET具有第1阈值电压，所述第2MOSFET具有第2阈值电压，
所述第1MOSFET的所述层叠沟道和所述第2MOSFET的所述层叠沟道在所述基板上相邻配置，
所述图案的端部位于所述第1MOSFET的所述层叠沟道上，并且所述图案的端部位于比所述层叠沟道的所述沟道的中央更靠所述第2MOSFET的所述层叠沟道的位置。
9.根据权利要求8所述的半导体装置的制造方法，其中，
所述半导体装置的制造方法具有：
第8工序，在所述第7工序后，将通过所述第7工序露出的所述第1功函数控制金属膜去除；
第9工序，在所述第8工序后，将所述栅极形成区域的所述掩模材料去除；以及
第10工序，在所述第9工序后，包围露出的所述沟道地形成第2功函数控制金属膜。
10.根据权利要求9所述的半导体装置的制造方法，其中，
在所述第1MOSFET的所述层叠沟道上形成第1功函数控制金属层叠膜，在所述第2MOSFET的所述层叠沟道上形成第2功函数控制金属层叠膜，
所述第1功函数控制金属层叠膜和所述第2功函数控制金属层叠膜的层叠数或者构成层叠膜的功函数控制金属不同。
11.根据权利要求8所述的半导体装置的制造方法，其中，
在所述第1工序中，在所述栅极绝缘膜与所述第1功函数控制金属膜之间形成阈值电压调整膜，
所述半导体装置的制造方法具有如下工序：
从所述第1MOSFET的所述层叠沟道去除所述阈值电压调整膜，并在所述第2MOSFET的所述层叠沟道保留所述阈值电压调整膜，来进行热处理。
12.根据权利要求7所述的半导体装置的制造方法，其中，
在同一等离子体处理装置内连续地进行所述第2至所述第7工序。
13.一种等离子体处理装置，对半导体基板进行等离子体处理，在所述半导体基板中，在栅极形成区域具有层叠沟道，所述层叠沟道在与基板垂直的方向上层叠细线状或者片状且在其周围形成有栅极绝缘膜以及功函数控制金属膜的沟道，所述栅极形成区域形成有通过掩模材料掩埋的元件，所述等离子体处理装置的特征在于，具有：
处理室，将所述半导体基板保持于真空环境；
样品台，配置于所述处理室内，载置所述半导体基板；
气体供给机构，向所述处理室供给用于等离子体处理的气体；
高频电源，用于生成用于所述等离子体处理的等离子体；
高频偏置电源，对所述半导体基板施加高频偏置；以及
控制部，
所述控制部连续地执行如下工序：
第1工序，通过规定的图案进行将所述掩模材料开口的各向异性蚀刻，直到所述功函数控制金属膜露出为止；
第2工序，使保护膜沉积；
第3工序，保留沉积于在所述第1工序中开口的所述掩模材料的侧壁的所述保护膜地进行将所述保护膜去除的各向异性蚀刻；以及
第4工序，进行将所述沟道间的所述掩模材料相对于所述保护膜以及所述功函数控制金属膜选择性地去除的各向同性蚀刻。
14.根据权利要求13所述的等离子体处理装置，其中，
在所述第2工序中，通过ALD法使所述保护膜沉积。
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