CN109524468A - 半导体器件 - Google Patents

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Abstract

本公开提供了半导体器件。一种半导体器件包括第一晶体管，该第一晶体管具有第一阈值电压并包括第一沟道、连接到第一沟道的相反的侧壁的第一源极/漏极层、以及围绕第一沟道并包括顺序堆叠的第一栅极绝缘图案、第一阈值电压控制图案和第一功函数金属图案的第一栅极结构。该半导体器件包括第二晶体管，该第二晶体管具有大于第一阈值电压的第二阈值电压，并包括第二沟道、连接到第二沟道的相反的侧壁的第二源极/漏极层、以及围绕第二沟道并包括顺序堆叠的第二栅极绝缘图案、第二阈值电压控制图案和第二功函数金属图案的第二栅极结构。第二阈值电压控制图案的厚度等于或小于第一阈值电压控制图案的厚度。

Description

半导体器件
技术领域
示例实施方式涉及半导体器件。更具体地，示例实施方式涉及具有竖直堆叠的沟道的半导体器件。
背景技术
随着多桥接沟道(multi-bridge-channel)MOSFET(MBCFET)中的沟道之间的距离减小，会难以控制阻挡层的厚度而获得MBCFET的目标阈值电压。期望在具有相对高的阈值电压的MBCFET中具有相对较厚的厚度的阻挡层，因此，会没有足够的空间用于形成功函数金属层，并且不能获得目标阈值电压。
发明内容
示例实施方式提供一种具有良好特性以改善性能的半导体器件。更具体地，示例实施方式提供具有良好的防铝扩散特性的半导体器件。
根据示例实施方式，提供一种半导体器件。该半导体器件可以包括第一晶体管和第二晶体管。第一晶体管可以具有第一阈值电压，并包括在基板上的第一沟道、在基板上的第一源极/漏极层以及围绕第一沟道的第一栅极结构。第一沟道可以在基板的上表面上在竖直方向上彼此间隔开。第一源极/漏极层可以连接到第一沟道的各自相反的侧壁。第一栅极结构可以包括从每个第一沟道的表面顺序地堆叠的第一栅极绝缘图案、第一阈值电压控制图案和第一功函数金属图案。第二晶体管可以具有大于第一阈值电压的第二阈值电压，并包括在基板上的第二沟道、在基板上的第二源极/漏极层以及围绕第二沟道的第二栅极结构。第二沟道可以在基板的上表面上在竖直方向上彼此间隔开。第二源极/漏极层可以连接到第二沟道的各自相反的侧壁。第二栅极结构可以包括从每个第二沟道的表面顺序地堆叠的第二栅极绝缘图案、第二阈值电压控制图案和第二功函数金属图案。第二阈值电压控制图案在垂直于基板的上表面的方向上的厚度可以等于或小于第一阈值电压控制图案在垂直于基板的上表面的方向上的厚度。
根据示例实施方式，提供一种半导体器件。该半导体器件可以包括第一晶体管、第二晶体管和第三晶体管。第一晶体管可以具有正的第一阈值电压，并包括在包括第一区域和第二区域的基板的第一区域上的第一沟道、在基板的第一区域上的第一源极/漏极层、以及围绕第一沟道的第一栅极结构。第一沟道可以在基板的上表面上在竖直方向上彼此间隔开。第一源极/漏极层可以连接到第一沟道的各自相反的侧壁。第一栅极结构可以包括从每个第一沟道的表面顺序地堆叠的第一栅极绝缘图案、第一阈值电压控制图案和第一功函数金属图案。第二晶体管可以具有大于正的第一阈值电压的正的第二阈值电压，并包括在基板的第一区域上的第二沟道、在基板的第一区域上的第二源极/漏极层、以及围绕第二沟道的第二栅极结构。第二沟道可以在基板的上表面上在竖直方向上彼此间隔开。第二源极/漏极层可以连接到第二沟道的各自相反的侧壁。第二栅极结构可以包括从每个第二沟道的表面顺序地堆叠的第二栅极绝缘图案、第二阈值电压控制图案和第二功函数金属图案。第三晶体管可以具有负的第三阈值电压，并包括在基板的第二区域上的第三沟道、在基板上的第三源极/漏极层、以及围绕第三沟道的第三栅极结构。第三沟道可以在基板的上表面上在竖直方向上彼此间隔开。第三源极/漏极层可以连接到第三沟道的各自相反的侧壁。第三栅极结构可以包括从每个第三沟道的表面顺序地堆叠的第三栅极绝缘图案和第三阈值电压控制图案。第一阈值电压控制图案可以具有第一图案，该第一图案具有第一材料成分，第二阈值电压控制图案可以具有第二图案，该第二图案具有与第一材料成分不同的第二材料成分，并且第三阈值电压控制图案可以具有第一图案和第二图案。
根据示例实施方式，提供一种半导体器件。该半导体器件可以包括在基板上的第一沟道、围绕第一沟道的第一栅极结构、在基板上的第二沟道、以及围绕第二沟道的第二栅极结构。第一沟道可以在基板的上表面上在竖直方向上彼此间隔开。第一栅极结构可以包括从每个第一沟道的表面顺序地堆叠的第一栅极绝缘图案、第一阈值电压控制图案和第一功函数金属图案。第二沟道可以在基板的上表面上在竖直方向上彼此间隔开，并可以在平行于基板的上表面的水平方向上与第一沟道间隔开。第二栅极结构可以包括从每个第二沟道的表面顺序地堆叠的第二栅极绝缘图案、第二阈值电压控制图案和第二功函数金属图案。第二栅极结构的第二功函数可以大于第一栅极结构的第一功函数，并且第二阈值电压控制图案的厚度可以等于或小于第一阈值电压控制图案的厚度。
根据示例实施方式，提供一种半导体器件。该半导体器件可以包括在基板上的第一沟道、围绕第一沟道的第一栅极结构、在基板上的第二沟道、以及围绕第二沟道的第二栅极结构。第一沟道可以在基板的上表面上在竖直方向上彼此间隔开。第一栅极结构可以包括从每个第一沟道的表面顺序地堆叠的第一栅极绝缘图案、第一阈值电压控制图案和第一功函数金属图案。第二沟道可以在基板的上表面上在竖直方向上彼此间隔开，并可以在平行于基板的上表面的水平方向上与第一沟道间隔开。第二栅极结构可以包括从每个第二沟道的表面顺序地堆叠的第二栅极绝缘图案、第二阈值电压控制图案和第二功函数金属图案。第二栅极结构的第二功函数可以大于第一栅极结构的第一功函数，并且第一功函数金属图案在相邻的第一沟道之间的部分在竖直方向上的厚度可以等于或小于第二功函数金属图案在相邻的第二沟道之间的部分在竖直方向上的厚度。
根据示例实施方式，提供一种半导体器件。该半导体器件可以包括在基板上的第一沟道、在基板上的第一源极/漏极层、以及围绕第一沟道的第一栅极结构。第一沟道可以在基板的上表面上在竖直方向上彼此间隔开。第一源极/漏极层可以连接到第一沟道的各自相反的侧壁。第一栅极结构可以包括从每个第一沟道的表面顺序地堆叠的第一栅极绝缘图案、第一阈值电压控制图案和第一功函数金属图案。第一功函数金属图案在相邻的第一沟道之间的部分在竖直方向上的厚度可以小于第一功函数金属图案从第一阈值电压控制图案的侧壁堆叠的部分在平行于基板的上表面的水平方向上的厚度。
在根据示例实施方式的半导体器件中，即使MBCFET的沟道之间的竖直距离减小，MBCFET也可以具有目标阈值电压。
附图说明
从以下结合附图的详细描述，示例实施方式将被更清楚地理解。
图1、图2A、图2B、图3A和图3B是根据示例实施方式的第一半导体器件的平面图和截面图；
图4至图17是示出根据示例实施方式的制造半导体器件的方法的阶段的平面图和截面图；
图18至图20是分别示出根据示例实施方式的第二半导体器件至第四半导体器件的截面图；
图21、图22、图23A和图23B是示出根据示例实施方式的第五半导体器件的平面图和截面图；
图24是示出根据示例实施方式的第六半导体器件的截面图；以及
图25、图26、图27A和图27B是示出根据示例实施方式的第八半导体器件的平面图和截面图。
具体实施方式
图1、图2A、图2B、图3A和图3B是示出根据示例实施方式的第一半导体器件的平面图和截面图。具体地，图1是平面图，图2A和图2B是沿着图1的线A-A’剖取的截面图，图3A是沿着图1的线B-B’和C-C’剖取的截面图，图3B是图3A的区域X和Y的放大截面图。
在下文，基本上平行于基板100的上表面且彼此相交的两个方向可以分别称为第一方向和第二方向，并且基本上垂直于基板100的上表面的方向可以称为第三方向。
参照图1、图2A、图2B、图3A和图3B，第一半导体器件可以包括在基板100上的第一半导体图案126和第二半导体图案128、第一外延层212和第二外延层214以及第一栅极结构282和第二栅极结构284。第一半导体器件还可以包括第一有源鳍102和第二有源鳍104、隔离图案130、第一栅极间隔物182和第二栅极间隔物184、内间隔物200以及绝缘层220。
如这里所用的，第一半导体器件可以为由半导体晶片形成的例如半导体芯片或管芯的形式。如这里所用的术语“半导体器件”也可以指的是半导体封装，包括封装基板、一个或更多个半导体芯片和密封剂。
基板100可以包括IV族半导体材料例如硅、锗、硅锗等，或者III-V族半导体化合物，例如GaP、GaAs、GaSb等。在某些实施方式中，基板100可以是绝缘体上硅(SOI)基板或绝缘体上锗(GOI)基板。
基板100可以包括第一区域I和第二区域II。第一区域I可以是可对其施加相对低的电压的低电压区域，第二区域II可以是可对其施加相对高的电压的高电压区域。
第一有源鳍102和第二有源鳍104可以在第三方向上分别从基板100的第一区域I和第二区域II突出，并且第一有源鳍102和第二有源鳍104中的每个可以在第一方向上延伸。在附图中，根据示范性实施方式，一个第一有源鳍102和一个第二有源鳍104被分别示出在第一区域I和第二区域II上，然而本发明构思不限于此。因此，多个第一有源鳍102可以在第一区域I上在第二方向上彼此间隔开，并且多个第二有源鳍104可以在第二区域II上在第二方向上彼此间隔开。
第一有源鳍102和第二有源鳍104中的每个的相反的侧壁可以由隔离图案130覆盖。第一有源鳍102和第二有源鳍104可以包括与基板100的材料基本上相同的材料，并且隔离图案130可以包括氧化物，例如硅氧化物。
除非上下文另外地指示，术语第一、第二、第三等用作将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分(其可以是相似的或可以不是相似的)区别开的描述词。因此，下面在说明书的一个部分(或权利要求)中讨论的第一元件、部件、区域、层或部分可以在说明书的另一部分(或另一权利要求)中被称为第二元件、部件、区域、层或部分。
多个第一半导体图案126可以分别形成在从第一有源鳍102的上表面起的多个水平面处以在第三方向上彼此间隔开，并且多个第二半导体图案128可以分别形成在从第二有源鳍104的上表面起的多个水平面处以在第三方向上彼此间隔开。形成第一半导体图案126和第二半导体图案128的水平面可以位于相同的高度。在附图中，根据示范性实施方式，第一半导体图案126和第二半导体图案128中的每个被示出处于三个水平面，然而本发明构思可以不限于此。如示范性附图所示，根据示例实施方式，所述多个第一半导体图案126中的最下面的第一半导体图案可以从第一有源鳍102的上表面起在第三方向(竖直方向)上位于与所述多个第二半导体图案128中的对应的最下面的第二半导体图案从第二有源鳍104的上表面起在第三方向(竖直方向)上的高度相同的高度处。如示范性附图所示，根据示例实施方式，所述多个第一半导体图案126中的最上面的第一半导体图案可以从第一有源鳍102的上表面起在第三方向(竖直方向)上位于与所述多个第二半导体图案128中的对应的最上面的第二半导体图案从第二有源鳍104的上表面起在第三方向(竖直方向)上的高度相同的高度处。如示范性附图所示，根据示例实施方式，所述多个第一半导体图案126中的中间第一半导体图案可以从第一有源鳍102的上表面起在第三方向(竖直方向)上位于与所述多个第二半导体图案128中的对应的中间第二半导体图案从第二有源鳍104的上表面起在第三方向(竖直方向)上的高度相同的高度处。
在附图中，根据示范性实施方式，仅一个第一半导体图案126示出在第一有源鳍102上的每个水平面处，并且仅一个第二半导体图案128示出在第二有源鳍104上的每个水平面处，然而本发明构思可以不限于此。因此，多个第一半导体图案126可以形成为在第一有源鳍102上的每个水平面处在第一方向上彼此间隔开，并且多个第二半导体图案128可以形成为在第二有源鳍104上的每个水平面处在第一方向上彼此间隔开。
在示例实施方式中，第一半导体图案126和第二半导体图案128可以是包括半导体材料(例如硅、锗等)的纳米片。或者，第一半导体图案126和第二半导体图案128可以是包括半导体材料的纳米线。
在示例实施方式中，第一半导体图案126和第二半导体图案128可以分别用作第一晶体管和第二晶体管的沟道，其可以被分别称为第一沟道和第二沟道。
第一外延层212可以从第一有源鳍102的上表面在第三方向上延伸，并可以公共地接触处于多个水平面的第一半导体图案126的相应侧壁以与其连接。第一外延层212的上部可以接触第一栅极间隔物182的下侧壁。第二外延层214可以从第二有源鳍104的上表面在第三方向上延伸，并可以公共地接触处于多个水平面的第二半导体图案128的相应侧壁以与其连接。第二外延层214的上部可以接触第二栅极间隔物184的下侧壁。
在示例实施方式中，第一外延层212和第二外延层214中的每个可以包括掺杂有n型杂质的单晶硅碳化物或掺杂有n型杂质的单晶硅，并因此可以用作NMOS晶体管的源极/漏极层。或者，第一外延层212和第二外延层214中的每个可以包括掺杂有p型杂质的单晶硅锗，并因此可以用作PMOS晶体管的源极/漏极层。第一外延层212和第二外延层214可以分别用作第一源极/漏极层和第二源极/漏极层。
第一栅极结构282和第二栅极结构284可以分别形成在基板100的第一区域I和第二区域II上，并可以分别围绕第一半导体图案126和第二半导体图案128。在附图中，根据示范性实施方式，第一栅极结构282被示出为覆盖一个第一有源鳍102上的第一半导体图案126，第二栅极结构284被示出为覆盖一个第二有源鳍104上的第二半导体图案128，然而本发明构思可以不限于此。例如，第一栅极结构282和第二栅极结构284中的每个可以在第二方向上延伸，第一栅极结构282可以覆盖多个第一有源鳍102上的第一半导体图案126，第二栅极结构284可以覆盖多个第二有源鳍104上的第二半导体图案128。
在附图中，根据示范性实施方式，一个第一栅极结构282被示出在基板100的第一区域I上，并且一个第二栅极结构284被示出在基板100的第二区域II上，然而本发明构思可以不限于此。因此，多个第一栅极结构282可以形成在基板100的第一区域I上，并且多个第二栅极结构284可以形成在基板100的第二区域II上。
第一栅极间隔物182和第二栅极间隔物184可以分别覆盖第一栅极结构282和第二栅极结构284在第一方向上的上侧壁和在第二方向上的侧壁，并且内间隔物200可以分别形成在第一栅极结构282和第二栅极结构284在第一方向上的下侧壁与第一外延层212和第二外延层214之间。
第一栅极间隔物182和第二栅极间隔物184可以包括氮化物例如硅氮化物，内间隔物200可以包括氧化物例如硅氧化物。在示例实施方式中，内间隔物200在第一方向上的厚度可以等于第一栅极间隔物182和第二栅极间隔物184中的每个在第一方向上的厚度。
第一栅极结构282可以包括从每个第一半导体图案126的表面顺序地堆叠的第一栅极绝缘图案、第一阈值电压控制图案262和第一功函数金属图案272，并且第一栅极绝缘图案可以包括顺序地堆叠的第一界面图案242和第一高k电介质图案252。
第一界面图案242可以形成在第一有源鳍102的上表面和第一半导体图案126的表面上，第一高k电介质图案252可以形成在第一界面图案242的表面、内间隔物200的内侧壁和第一栅极间隔物182的内侧壁上。第一阈值电压控制图案262可以形成在第一高k电介质图案252上，第一功函数金属图案272可以填充在第三方向上彼此间隔开的第一半导体图案126之间的空间以及由第一半导体图案126中的最上面一个上的第一栅极间隔物182的内侧限定的空间。
第一界面图案242可以包括氧化物例如硅氧化物，第一高k电介质图案252可以包括例如铪氧化物、钽氧化物、锆氧化物等。
第一阈值电压控制图案262可以包括例如钛氮化物、钛氮氧化物、钛氧碳氮化物、钛硅氮化物、钛硅氮氧化物、钛铝氮氧化物、钽氮化物、钽氮氧化物、钽铝氮化物、钽铝氮氧化物、钨氮化物、钨碳氮化物、铝氧化物等。第一功函数金属图案272可以包括例如钛铝、钛铝氧化物、钛铝碳化物、钛铝氮化物、钛铝氮氧化物、钛铝碳氮化物、钛铝氧碳氮化物等。
第一栅极结构282与用作源极/漏极层的第一外延层212和用作沟道的第一半导体图案126一起可以形成第一晶体管。根据第一外延层212中掺杂的杂质的导电类型，第一晶体管可以是NMOS晶体管或PMOS晶体管。第一晶体管可以包括顺序地堆叠在第三方向上的多个第一半导体图案126，并因此可以是MBCFET。
第一晶体管可以具有第一阈值电压，其可以由第一功函数金属图案272和第一阈值电压控制图案262获得。例如，当第一功函数金属图案272包括钛铝碳化物并且第一阈值电压控制图案262包括钛氮化物时，第一阈值电压控制图案262可以防止或减少第一功函数金属图案272中的铝的扩散，并且铝的扩散程度可以由第一阈值电压控制图案262的厚度控制，从而可以获得第一阈值电压。
第二栅极结构284可以包括从每个第二半导体图案128的表面顺序地堆叠的第二栅极绝缘图案、第二阈值电压控制图案264和第二功函数金属图案274，并且第二栅极绝缘图案可以包括顺序地堆叠的第二界面图案244和第二高k电介质图案254。
第二界面图案244、第二高k电介质图案254和第二功函数金属图案274可以分别包括与第一界面图案242、第一高k电介质图案252和第一功函数金属图案272的材料成分基本上相同的材料成分。第二阈值电压控制图案264可以包括第一阈值电压控制图案262的上述材料。
如这里所用的术语诸如“相同”、“相等”、“平面的”或“共平面的”在涉及取向、布局、位置、形状、尺寸、数量或其它度量时不必表示完全相同的取向、布局、位置、形状、尺寸、数量或其它度量，而是旨在涵盖在例如由于制造工艺而可能发生的可接受变化内的几乎相同的取向、布局、位置、形状、尺寸、数量或其它度量。术语“基本上”可以在这里用于强调此含义，除非上下文或其它陈述另外地指示。例如，被描述为“基本上相同”、“基本上相等”或“基本上平面的”的项目可以是完全相同、相等或平面的，或者可以是在例如由于制造工艺而可能发生的可接受的变化内的相同、相等、或平面的。
第二栅极结构284与用作源极/漏极层的第二外延层214和用作沟道的第二半导体图案128一起可以形成第二晶体管。根据第二外延层214中掺杂的杂质的导电类型，第二晶体管可以是NMOS晶体管或PMOS晶体管。第二晶体管可以包括顺序地堆叠在第三方向上的多个第二半导体图案128，并因此可以是MBCFET。
第二晶体管可以具有第二阈值电压，其可以由第二功函数金属图案274和第二阈值电压控制图案264获得。
在示例实施方式中，第一沟道和第二沟道中的每个可以是纳米片，并且相邻的第一沟道之间在竖直方向上的距离和相邻的第二沟道之间在竖直方向上的距离中的每个等于或小于约10nm。
在示例实施方式中，第一晶体管和第二晶体管中的每个可以是NMOS晶体管。第二晶体管的第二阈值电压可以高于第一晶体管的第一阈值电压。包括第二功函数金属图案274和第二阈值电压控制图案264的第二栅极结构284的第二功函数可以高于包括第一功函数金属图案272和第一阈值电压控制图案262的第一栅极结构282的功函数。因此，当第一功函数金属图案272和第二功函数金属图案274包括相同的材料成分并且第一阈值电压控制图案262和第二阈值电压控制图案264包括相同的材料成分时，通常，第二阈值电压控制图案264的厚度大于第一阈值电压控制图案262的厚度。
如图3B所示，在示例实施方式中，第一阈值电压控制图案262和第二阈值电压控制图案264可以包括不同的材料成分，并且第二阈值电压控制图案264的第五厚度T5可以等于或小于第一阈值电压控制图案262的第四厚度T4。如图3B所示，第一阈值电压控制图案262的第四厚度T4可以在垂直于基板100的上表面的方向上和在平行于基板100的上表面的方向上是均一的。同样地，第二阈值电压控制图案264的第五厚度T5可以在垂直于基板100的上表面的方向上和在平行于基板100的上表面的方向上是均一的。在示例实施方式中，第一阈值电压控制图案262和第二阈值电压控制图案264可以分别包括钛氮化物和钛硅氮化物，并且包括用于防止铝扩散的钛硅氮化物的第二阈值电压控制图案264的特性可以高于包括用于防止铝扩散的钛氮化物的第一阈值电压控制图案262的特性。因此，即使第二晶体管的第二阈值电压控制图案264与第一阈值电压控制图案262的厚度相比具有相对薄的厚度，也可以由第二阈值电压控制图案264获得相对高的阈值电压。
在示例实施方式中，在第三方向上顺序地堆叠的第一半导体图案126中的相邻的第一半导体图案之间的距离或者在第三方向上顺序地堆叠的第二半导体图案128中的相邻的第二半导体图案之间的距离可以小于约10nm。随着在第三方向上顺序地堆叠的沟道之间的距离减小，阈值电压控制图案和功函数金属图案会在沟道之间不具有足够厚的厚度。例如，为了获得具有相对高的值的第二阈值电压，常规地，第二阈值电压控制图案264会需要相对较厚的厚度，因此会没有足够的空间用于形成第二功函数金属图案274。
然而，在示例实施方式中，第二阈值电压控制图案264与第一阈值电压控制图案262相比可以包括具有相对高的防扩散特性的材料，并且因此与第一阈值电压控制图案262相比甚至相对薄的厚度也能获得相对高的阈值电压，并且第二功函数金属图案274与第一功函数金属图案272相比可以具有足够厚的厚度。
在图2A中，第二晶体管中的第二功函数金属图案274在相邻的第二半导体图案128之间的部分在竖直方向上的第三厚度T3大于第一晶体管中的第一功函数金属图案272在相邻的第一半导体图案126之间的部分在竖直方向上的第二厚度T2。
随着沟道之间的距离减小，在图2A中，第一晶体管中的第一功函数金属图案272在相邻的第一半导体图案126之间的部分在竖直方向上的第二厚度T2小于第一功函数金属图案272的从第一阈值电压控制图案262的侧壁在第二方向上堆叠的部分在水平方向上的第一厚度T1的两倍。图2B示出第一晶体管中的第一功函数金属图案272在相邻的第一半导体图案126之间的部分在竖直方向上的第二厚度T2小于第一功函数金属图案272从第一阈值电压控制图案262的侧壁在第二方向上堆叠的部分在水平方向上的第一厚度T1。
在图2A中，第二晶体管中的第二功函数金属图案274在相邻的第二半导体图案128之间的部分在竖直方向上的第三厚度T3等于或大于第二功函数金属图案274从第二阈值电压控制图案264的侧壁在第二方向上堆叠的部分在水平方向上的第一厚度T1的两倍。
绝缘层220可以围绕第一栅极间隔物182的侧壁和第二栅极间隔物184的侧壁并覆盖第一外延层212和第二外延层214。绝缘层220可以包括氧化物，例如硅氧化物。
第一半导体器件还可以包括电连接到第一外延层212和第二外延层214的接触插塞(未示出)、配线(未示出)或配线图案等。接触插塞可以是例如由导电材料诸如金属形成的导电插塞。以上描述的配线图案也可以由导电材料例如金属形成，并且每个可以水平地形成在管芯内。
图4至图17是示出根据示例实施方式的制造半导体器件的方法的阶段的平面图和截面图。具体地，图4、图6、图8、图11、图14和图16是平面图，图5、图7、图9-图10、图12-图13、图15和图17是截面图。
图5、图7和图9分别是沿着对应的平面图的线A-A’剖取的截面图，图10、图12、图13、图15和图17分别是沿着对应的平面图的线B-B’剖取的截面图。
参照图4和图5，牺牲层110和半导体层120可以交替地堆叠在包括第一区域I和第二区域II的基板100上。
在附图中，根据示范性实施方式，三个牺牲层110和三个半导体层120被示出为形成在基板100上，然而本发明构思可以不限于此。
牺牲层110可以包括相对于基板100和半导体层120具有蚀刻选择性的材料，其可以包括例如硅锗。
参照图6和图7，光致抗蚀剂图案可以形成在半导体层120中的最上面一个上以在第一方向上延伸，并且半导体层120、牺牲层110和基板100的上部可以采用该光致抗蚀剂图案作为蚀刻掩模蚀刻。
因此，每个可在第一方向上延伸的第一有源鳍102、第一牺牲线112和第一半导体线122可以形成在基板100的第一区域I上，并且每个可在第一方向上延伸的第二有源鳍104、第二牺牲线114和第二半导体线124可以形成在基板100的第二区域II上。
在去除光致抗蚀剂图案之后，隔离图案130可以形成在基板100的第一区域I和第二区域II上以覆盖第一有源鳍102的侧壁和第二有源鳍104的侧壁。
在下文，顺序地堆叠在第一有源鳍102的上表面上的每个可在第一方向上延伸的第一牺牲线112和第一半导体线122可以被称为第一结构，并且顺序地堆叠在第二有源鳍104的上表面上的每个可在第一方向上延伸的第二牺牲线114和第二半导体线124可以被称为第二结构。
在示例实施方式中，多个第一结构可以形成为在基板100的第一区域I上在第二方向上彼此间隔开，并且多个第二结构可以形成为在基板100的第二区域II上在第二方向上彼此间隔开。
参照图8至图10，第一虚设栅极结构172可以形成在基板100的第一区域I上以部分地覆盖第一结构和隔离图案130，第二虚设栅极结构174可以形成在基板100的第二区域II上以部分地覆盖第二结构和隔离图案130。
具体地，虚设栅极绝缘层、虚设栅电极层和虚设栅极掩模层可以顺序地形成在其上具有第一结构和第二结构以及隔离图案130的基板100上，光致抗蚀剂图案可以形成在虚设栅极掩模层上，并且虚设栅极掩模层可以采用该光致抗蚀剂图案作为蚀刻掩模蚀刻以分别在基板100的第一区域I和第二区域II上形成第一虚设栅极掩模162和第二虚设栅极掩模164。虚设栅极绝缘层可以包括氧化物例如硅氧化物，虚设栅电极层可以包括例如多晶硅，虚设栅极掩模层可以包括氮化物例如硅氮化物。
虚设栅电极层和虚设栅极绝缘层可以采用第一虚设栅极掩模162和第二虚设栅极掩模164作为蚀刻掩模蚀刻以在基板100的第一区域I上分别形成第一虚设栅电极152和第一虚设栅极绝缘图案142以及在基板100的第二区域II上分别形成第二虚设栅电极154和第二虚设栅极绝缘图案144。
顺序地堆叠在第一有源鳍102和隔离图案130的与其相邻的部分上的第一虚设栅极绝缘图案142、第一虚设栅电极152和第一虚设栅极掩模162可以形成第一虚设栅极结构172，并且顺序地堆叠在第二有源鳍104和隔离图案130的与其相邻的部分上的第二虚设栅极绝缘图案144、第二虚设栅电极154和第二虚设栅极掩模164可以形成第二虚设栅极结构174。
在示例实施方式中，第一虚设栅极结构172和第二虚设栅极结构174可以在第二方向上延伸以分别覆盖第一结构和第二结构在第二方向上的侧壁。
第一栅极间隔物182和第二栅极间隔物184可以分别形成在第一虚设栅极结构172的侧壁和第二虚设栅极结构174的侧壁上。
具体地，栅极间隔物层可以形成在其上具有第一结构和第二结构、隔离图案130以及第一虚设栅极结构172和第二虚设栅极结构174的基板100上，并可以被各向异性地蚀刻以分别形成第一栅极间隔物182和第二栅极间隔物184。
参照图11和图12，第一结构和第二结构可以采用第一虚设栅极结构172和第二虚设栅极结构174以及第一栅极间隔物182和第二栅极间隔物184作为蚀刻掩模蚀刻以分别形成第三结构和第四结构。
第三结构可以包括在基板100的第一区域I上交替地堆叠在第一有源鳍102的上表面上的第一牺牲图案116和第一半导体图案126，并且多个第三结构可以形成为在第一方向和第二方向的每个上彼此间隔开。同样地，第四结构可以包括在基板100的第二区域II上交替地堆叠在第二有源鳍104的上表面上的第二牺牲图案(未示出)和第二半导体图案128(参照图2A和图3A)，并且多个第四结构可以形成为在第一方向和第二方向的每个上彼此间隔开。
在下文，第一虚设栅极结构172、在第一虚设栅极结构172的侧壁上的第一栅极间隔物182以及第三结构可以被称为第五结构，第二虚设栅极结构174、在第二虚设栅极结构174的侧壁上的第二栅极间隔物184以及第四结构可以被称为第六结构。在示例实施方式中，多个第五结构可以形成为在第一方向和第二方向的每个上彼此间隔开，多个第六结构可以形成为在第一方向和第二方向的每个上彼此间隔开。第一开口190可以形成在第五结构和第六结构中的相邻的结构之间。
参照图13，由第一开口190暴露的第一牺牲图案116和第二牺牲图案在第一方向上的相反的侧壁可以被蚀刻以形成凹陷，并且内间隔物200可以形成为填充每个凹陷。
在示例实施方式中，凹陷可以通过湿蚀刻工艺形成在第一牺牲图案116和第二牺牲图案上。内间隔物200可以通过沉积工艺形成，例如化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺等。
在示例实施方式中，内间隔物200可以在第一方向上具有一厚度，该厚度基本上等于第一栅极间隔物182和第二栅极间隔物184的每个在第一方向上的厚度。
参照图14和图15，第一外延层212和第二外延层214可以分别形成在基板100的第一有源鳍102和第二有源鳍104的由第一开口190暴露的上表面上。
在示例实施方式中，第一外延层212和第二外延层214可以采用第一有源鳍102和第二有源鳍104的由第一开口190暴露的上表面作为籽晶通过选择性外延生长(SEG)工艺形成。
在示例实施方式中，SEG工艺可以采用诸如乙硅烷(Si2H6)的硅源气体和诸如SiH3CH3的碳源气体执行，以形成单晶硅碳化物(SiC)层。在示例实施方式中，SEG工艺可以仅采用诸如乙硅烷(Si2H6)的硅源气体执行，以形成单晶硅层。
或者，SEG工艺可以采用诸如二氯甲硅烷(SiH2Cl2)的硅源气体和诸如锗烷(GeH4)的锗源气体执行，以形成单晶硅锗(SiGe)层。
在示例实施方式中，第一外延层212和第二外延层214可以分别形成在第五结构和第六结构在第一方向上的侧壁上。在示例实施方式中，第一外延层212和第二外延层214可以分别接触第三结构的侧壁和第四结构的侧壁，并进一步生长以分别接触分别在第三结构和第四结构上的第一栅极间隔物182和第二栅极间隔物184的侧壁。
在某些实施方式中，第一外延层212和第二外延层214可以通过激光外延生长(LEG)工艺或固相外延(SPE)工艺形成。
第一外延层212和第二外延层214可以分别用作第一晶体管和第二晶体管的源极/漏极层。杂质掺杂工艺和热处理工艺可以进一步对第一外延层212和第二外延层214执行。例如，当第一外延层212和第二外延层214包括硅碳化物或硅时，n型杂质可以被掺杂到其中并可以执行热处理以形成NMOS晶体管的源极/漏极层。当第一外延层212和第二外延层214包括硅锗时，p型杂质可以被掺杂到其中并可以执行热处理以形成PMOS晶体管的源极/漏极层。
参照图16和图17，绝缘层220可以形成在基板100上以覆盖第五结构和第六结构以及第一外延层212和第二外延层214，并可以被平坦化直到可以分别暴露第五结构的第一虚设栅电极152的上表面和第六结构的第二虚设栅电极154的上表面。在平坦化工艺期间，第一虚设栅极掩模162和第二虚设栅极掩模164也可以被去除，并且第一栅极间隔物182的上部和第二栅极间隔物184的上部可以被去除。
平坦化工艺可以通过化学机械抛光(CMP)工艺和/或回蚀刻工艺执行。
暴露的第一虚设栅电极152和第二虚设栅电极154以及第一虚设栅极绝缘图案142和第二虚设栅极绝缘图案144可以被去除以形成暴露第一栅极间隔物182的侧壁、内间隔物200的内侧壁、第一半导体图案126的表面和第一有源鳍102的上表面的第二开口232，并形成暴露第二栅极间隔物184的内侧壁、内间隔物200的内侧壁、第二半导体图案128的表面和第二有源鳍104的上表面的第三开口234。
再次参照图1至图3，第一栅极结构282和第二栅极结构284可以分别形成在基板100的第一区域I和第二区域II上，以分别填充第二开口232和第三开口234。
具体地，可以对分别由第二开口232和第三开口234暴露的第一有源鳍102和第二有源鳍104的上表面以及第一半导体图案126和第二半导体图案128的表面执行热氧化工艺以分别形成第一界面图案242和第二界面图案244，并且高k电介质层和第一阈值电压控制层可以顺序地形成在第一界面图案242和第二界面图案244的表面、内间隔物200的内侧壁、第一栅极间隔物182和第二栅极间隔物184的内侧壁和绝缘层220的上表面上。
第一掩模可以形成为覆盖基板100的第一区域I，并且第一阈值电压控制层在基板100的第二区域II上的部分可以采用第一掩模作为蚀刻掩模蚀刻以暴露高k电介质层在基板100的第二区域II上的部分。因此，第一阈值电压控制层可以保留在基板100的第一区域I上。
第二阈值电压控制层可以形成在保留在基板100的第一区域I上的第一阈值电压控制层以及高k电介质层在基板100的第二区域II上的暴露部分上。第二掩模可以形成为覆盖基板100的第二区域II，并且第二阈值电压控制层在基板100的第一区域I上的部分可以采用第二掩模作为蚀刻掩模蚀刻以暴露基板100的第一区域I上的第一阈值电压控制层。因此，第二阈值电压控制层可以保留在基板100的第二区域II上。
功函数金属层可以形成在第一阈值电压控制层和第二阈值电压控制层上以填充第二开口232和第三开口234。
高k电介质层、第一阈值电压控制层和第二阈值电压控制层以及功函数金属层可以通过例如CVD工艺、ALD工艺、物理气相沉积(PVD)工艺等形成。第一界面图案242和第二界面图案244也可以通过CVD工艺、ALD工艺等形成，代替热氧化工艺。在此情况下，第一界面图案242和第二界面图案244还可以形成在内间隔物200的内侧壁以及分别形成在第一栅极间隔物182的内侧壁和第二栅极间隔物184的内侧壁上。
在示例实施方式中，第一阈值电压控制层和第二阈值电压控制层可以包括不同的材料成分。第二阈值电压控制层可以具有等于或小于第一阈值电压控制层的厚度的厚度。
功函数金属层、第一阈值电压控制层和第二阈值电压控制层以及高k电介质层可以被平坦化直到绝缘层220的上表面可以被暴露以分别形成第一功函数金属图案272和第二功函数金属图案274、第一阈值电压控制图案262和第二阈值电压控制图案264以及第一高k电介质图案252和第二高k电介质图案254。
第一界面图案242、第一高k电介质图案252、第一阈值电压控制图案262和第一功函数金属图案272可以形成第一栅极结构282，第二界面图案244、第二高k电介质图案254、第二阈值电压控制图案264和第二功函数金属图案274可以形成第二栅极结构284。
图18至图20是分别示出根据示例实施方式的第二半导体器件至第四半导体器件的截面图。图18至图20中的每个是图3A的区域X和Y的放大截面图。第二半导体器件至第四半导体器件可以与第一半导体器件基本上相同或相似。因此，相同的附图标记表示相同的元件，这里省略对其的详细描述。
参照图18，第二栅极结构284可以包括具有顺序堆叠的第三阈值电压控制图案294和第二阈值电压控制图案264的阈值电压控制图案结构304，使得第三阈值电压控制图案294共形地提供在第二高k电介质图案254和第二阈值电压控制图案264之间。
在示例实施方式中，第三阈值电压控制图案294可以包括与第一阈值电压控制图案262的材料成分基本上相同的材料成分，例如钛氮化物，并因此可以具有包括顺序堆叠的钛氮化物层和钛硅氮化物层的双层结构。
在示例实施方式中，阈值电压控制图案结构304的第六厚度T6可以等于或小于第一阈值电压控制图案262的第四厚度T4。然而，阈值电压控制图案结构304的第二阈值电压控制图案264可以具有对于功函数金属的改善的防扩散特性，并因此可以获得比第一阈值电压高的第二阈值电压。如图18、图19和图20所示，第一阈值电压控制图案262的第四厚度T4可以在垂直于基板100的上表面的方向上和在平行于基板100的上表面的方向上是均一的；第二阈值电压控制图案264的第五厚度T5可以在垂直于基板100的上表面的方向上和在平行于基板100的上表面的方向上是均一的；阈值电压控制图案结构304的第六厚度T6可以在垂直于基板100的上表面的方向上和在平行于基板100的上表面的方向上是均一的。
在某些实施方式中，尽管没有在附图中示出，但是阈值电压控制图案结构304可以包括顺序堆叠的第二阈值电压控制图案264和第三阈值电压控制图案294，使得第二阈值电压控制图案264共形地提供在第二高k电介质图案254和第三阈值电压控制图案294之间。
参照图19，第二栅极结构284还可以包括在第二界面图案244和第二高k电介质图案254之间的界面处具有偶极子的第二偶极子层314，使得第二偶极子层314的上表面与第二高k电介质图案254的下表面接触，并且第二偶极子层314的下表面与第二界面图案244的上表面接触。
在示例实施方式中，第二偶极子层314可以包括铝氧化物偶极子，并且第二晶体管的第二阈值电压可以在正方向上移动。因此，在NMOS晶体管中，即使第二阈值电压控制图案264包括与第一阈值电压控制图案262的材料成分基本上相同的材料成分(例如钛氮化物)，第二阈值电压控制图案264也可以具有比第一阈值电压控制图案262的第四厚度T4小的第五厚度T5，并可以获得相对高的第二阈值电压。
例如，第二偶极子层314可以通过在第二高k电介质图案254上形成和热处理包括铝氧化物的层而形成，使得该层中的铝氧化物的偶极子可以移动到第二界面图案244和第二高k电介质图案254之间的界面中。
参照图20，第一栅极结构282还可以包括在第一界面图案242和第一高k电介质图案252之间的界面处具有偶极子的第一偶极子层312，使得第一偶极子层312的上表面与第一高k电介质图案252的下表面接触，并且第一偶极子层312的下表面与第一界面图案242的上表面接触。
当一元件被称为“接触”另一元件或“与”另一元件“接触”时，不存在居间的元件。
在示例实施方式中，第一偶极子层312可以包括镧氧化物偶极子，并且第一晶体管的第一阈值电压可以在负方向上移动。因此，图20中的第一阈值电压控制图案262的第四厚度T4可以大于图3B中的第一阈值电压控制图案262的第四厚度T4。
图21、图22、图23A和图23B是示出根据示例实施方式的第五半导体器件的平面图和截面图。具体地，图21是平面图，图22是沿着图21的线D-D’剖取的截面图，图23A是沿着图21的线E-E’、F-F’和G-G’剖取的截面图，图23B是图23A的区域U、V和W的放大截面图。
参照图21、图22、图23A和图23B，第五半导体器件可以包括在基板400上的第三至第五半导体图案422、424和426、第三至第五外延层512、514和516、以及第三至第五栅极结构582、584和586。第五半导体器件还可以包括第三至第五有源鳍402、404和406、隔离图案430、第三至第五栅极间隔物482、484和486、内间隔物500、以及绝缘层520。
基板400可以包括第三至第五区域III、IV和V。相对低的电压、中间电压和相对高的电压可以分别施加到第三至第五区域III、IV和V。
在示例实施方式中，第三至第五半导体图案422、424和426可以分别用作第三至第五晶体管的沟道。第三至第五外延层512、514和516中的每个可以用作NMOS晶体管或PMOS晶体管的源极/漏极层。
第三至第五栅极结构582、584和586可以分别形成在基板400的第三至第五区域III、IV和V上，并可以分别围绕第三至第五半导体图案422、424和426。
第三栅极结构582可以包括从每个第三半导体图案422的表面顺序堆叠的第三栅极绝缘图案、第四阈值电压控制图案562和第三功函数金属图案572，第三栅极绝缘图案可以包括顺序堆叠的第三界面图案542和第三高k电介质图案552。第三栅极结构582与第三外延层512和第三半导体图案422一起可以形成第三晶体管。
第四栅极结构584可以包括从每个第四半导体图案424的表面顺序地堆叠的第四栅极绝缘图案、第五阈值电压控制图案564和第四功函数金属图案574，第四栅极绝缘图案可以包括顺序地堆叠的第四界面图案544和第四高k电介质图案554。第四栅极结构584与第四外延层514和第四半导体图案424一起可以形成第四晶体管。
第五栅极结构586可以包括从每个第五半导体图案426的表面顺序堆叠的第五栅极绝缘图案、第六阈值电压控制图案566和第五功函数金属图案576，第五栅极绝缘图案可以包括顺序堆叠的第五界面图案546和第五高k电介质图案556。第五栅极结构586与第五外延层516和第五半导体图案426一起可以形成第五晶体管。
在示例实施方式中，第三至第五晶体管中的每个可以是NMOS晶体管，并且在相应的第三至第五区域III、IV和V上的相应的第三至第五晶体管的第三至第五阈值电压可以按此顺序增大。例如，第五阈值电压可以大于第四阈值电压，并且第四阈值电压可以大于第三阈值电压。另外，相应的第三至第五栅极结构582、584和586的第三至第五功函数可以按此顺序增大。例如，第五栅极结构586的第五功函数可以大于第四栅极结构584的第四功函数，并且第四栅极结构584的第四功函数可以大于第三栅极结构582的第三功函数。
在示例实施方式中，第四阈值电压控制图案562和第五阈值电压控制图案564可以包括基本上相同的材料成分，例如钛氮化物，并且由于第四阈值电压大于第三阈值电压，第五阈值电压控制图案564的第十二厚度T12可以大于第四阈值电压控制图案562的第十一厚度T11。第六阈值电压控制图案566可以包括与第四阈值电压控制图案562和第五阈值电压控制图案564的材料成分不同的材料成分，例如钛硅氮化物，因此第五阈值电压可以大于第四阈值电压，然而第六阈值电压控制图案566的第十三厚度T13可以等于或小于第五阈值电压控制图案564的第十二厚度T12。
第四晶体管的第四功函数金属图案574在相邻的第四半导体图案424之间的部分在竖直方向上的第九厚度T9可以等于或小于第三晶体管的第三功函数金属图案572在相邻的第三半导体图案422之间的部分在竖直方向上的第八厚度T8。此外，第四晶体管的第四功函数金属图案574在相邻的第四半导体图案424之间的部分在竖直方向上的第九厚度T9可以等于或小于第五晶体管的第五功函数金属图案576在相邻的第五半导体图案426之间的部分在竖直方向上的第十厚度T10。
另外，第四晶体管的第四功函数金属图案574在相邻的第四半导体图案424之间的部分在竖直方向上的第九厚度T9可以小于第四功函数金属图案574的在第二方向上从第五阈值电压控制图案564的侧壁堆叠的部分在水平方向上的第七厚度T7的两倍。
图24是示出根据示例实施方式的第六半导体器件的截面图。具体地，图24是图23A的区域U、V和W的放大截面图。除了栅极结构之外，第六半导体器件可以与第五半导体器件基本上相同或类似。
参照图24，第五晶体管的第五栅极结构586还可以包括在第五界面图案546和第五高k电介质图案556之间的界面处具有偶极子的第三偶极子层616，使得第三偶极子层616的上表面与第五高k电介质图案556的下表面接触，并且第三偶极子层616的下表面与第五界面图案546的上表面接触。
在示例实施方式中，第三偶极子层616可以包括铝氧化物偶极子，第五晶体管的第五阈值电压可以在正方向上移动。因此，在NMOS晶体管中，即使第六阈值电压控制图案566包括与第五阈值电压控制图案564的材料成分基本上相同的材料成分，例如钛氮化物，第六阈值电压控制图案566也可以具有比第五阈值电压控制图案564的第十二厚度T12小的第十三厚度T13，并且与第四阈值电压相比可以获得相对较高的第五阈值电压。
图25、图26、图27A和图27B是示出根据示例实施方式的第八半导体器件的平面图和截面图。具体地，图25是平面图，图26是沿着图25的线D-D’和H-H’剖取的截面图，图27A是沿着图25的线I-I’、J-J’和K-K’剖取的截面图，图27B是图27A的区域U、V、W、R、S和T的放大截面图。
除了基板400的第三至第五区域III、IV和V上的第六半导体器件之外，第八半导体器件还可以包括在基板400的第六至第八区域VI、VII和VIII上的第七半导体器件。因此，将仅描述第七半导体器件。
在示例实施方式中，基板400的第三至第五区域III、IV和V可以是NMOS区域，基板400的第六至第八区域VI、VII和VIII可以是PMOS区域。例如，第六半导体器件和第七半导体器件可以分别包括NMOS晶体管和PMOS晶体管。
参照图25、图26、图27A和图27B，第七半导体器件可以包括在基板400上的第六至第八半导体图案722、724和726、第六至第八外延层812、814和816、以及第六至第八栅极结构882、884和886。第七半导体器件还可以包括第六至第八有源鳍403、405和407、隔离图案430、第六至第八栅极间隔物782、784和786、内间隔物800、以及绝缘层520。
第六至第八栅极结构882、884和886可以分别形成在基板400的第六至第八区域VI、VII和VIII上，并可以分别围绕第六至第八半导体图案722、724和726。
第六栅极结构882可以包括从每个第六半导体图案722的表面顺序堆叠的第六栅极绝缘图案、第七阈值电压控制图案862和第八阈值电压控制图案872，第六栅极绝缘图案可以包括顺序堆叠的第六界面图案842和第六高k电介质图案852。第六栅极结构882与第六外延层812和第六半导体图案722一起可以形成第六晶体管。
第七栅极结构884可以包括从每个第七半导体图案724的表面顺序堆叠的第七栅极绝缘图案和第九阈值电压控制图案864，第七栅极绝缘图案可以包括顺序堆叠的第七界面图案844和第七高k电介质图案854以及在其间的界面处的第四偶极子层914。第七栅极结构884与第七外延层814和第七半导体图案724一起可以形成第七晶体管。
第八栅极结构886可以包括第八栅极绝缘图案和第十阈值电压控制图案866，第八栅极绝缘图案可以包括顺序堆叠的第八界面图案846和第八高k电介质图案856。第八栅极结构886与第八外延层816和第八半导体图案726一起可以形成第八晶体管。
在示例实施方式中，在相应的第六至第八区域VI、VII和VIII上的相应的第六至第八晶体管的第六至第八阈值电压可以都具有负值，并且第六至第八阈值电压的绝对值可以按此顺序减小。例如，第六阈值电压的绝对值可以大于第七阈值电压的绝对值，并且第七阈值电压的绝对值可以大于第八阈值电压的绝对值。
在示例实施方式中，第九阈值电压控制图案864和第十阈值电压控制图案866可以包括基本上相同的材料例如钛氮化物，并可以具有基本上相同的厚度。然而，由于第四偶极子层914包括例如镧氧化物偶极子，所以第七晶体管的第七阈值电压可以在负方向上移动，因此第七晶体管的第七阈值电压的绝对值可以大于第八晶体管的第八阈值电压的绝对值。
第六晶体管可以包括顺序堆叠的第七阈值电压控制图案862和第八阈值电压控制图案872，并且第七阈值电压控制图案862和第八阈值电压控制图案872可以分别包括例如钛硅氮化物和钛氮化物。由于第六晶体管具有第七阈值电压控制图案862(其包括对于功函数金属具有良好的防扩散特性的钛硅氮化物)，所以可以获得其绝对值高的第六阈值电压。
在附图中，根据示范性实施方式，第六至第八晶体管被示出为不包括功函数金属图案，然而本发明构思可以不限于此。因此，在某些实施方式中，第六至第八晶体管可以根据沟道之间的距离而分别包括功函数金属图案。
以上是对示例实施方式的说明，而不应解释为对其进行限制。尽管已经描述了几个示例实施方式，但是本领域技术人员将容易理解，许多修改在示例实施方式中是可能的，而在本质上没有脱离本发明构思的新颖教导和优点。因此，所有这样的修改旨在被包括在本发明构思的范围内。在权利要求书中，装置加功能的条款旨在涵盖这里描述的执行所述功能的结构，不仅涵盖结构等同物而且涵盖等同的结构。因此，将理解，以上是对各种示例实施方式的说明，而不应解释为对所公开的特定示例实施方式的限制，并且对所公开的示例实施方式的修改以及其它的示例实施方式旨在被包括在权利要求书的范围内。
本申请要求于2017年9月18日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2017-0119813号的优先权，其内容通过引用整体地结合于此。

Claims (25)

1.一种半导体器件，包括：
第一晶体管，具有第一阈值电压，所述第一晶体管包括：
多个第一沟道，在基板上，所述多个第一沟道在所述基板的上表面上在竖直方向上彼此间隔开；
第一源极/漏极层，在所述基板上，所述第一源极/漏极层连接到所述多个第一沟道的各自相反的侧壁；以及
第一栅极结构，围绕所述多个第一沟道并包括从每个所述第一沟道的表面顺序堆叠的第一栅极绝缘图案、第一阈值电压控制图案和第一功函数金属图案；和
第二晶体管，具有大于所述第一阈值电压的第二阈值电压，所述第二晶体管包括：
多个第二沟道，在所述基板上，所述多个第二沟道在所述基板的所述上表面上在所述竖直方向上彼此间隔开；
第二源极/漏极层，在所述基板上，所述第二源极/漏极层连接到所述多个第二沟道的各自相反的侧壁；以及
第二栅极结构，围绕所述多个第二沟道并包括从每个所述第二沟道的表面顺序堆叠的第二栅极绝缘图案、第二阈值电压控制图案和第二功函数金属图案，
其中所述第二阈值电压控制图案在垂直于所述基板的所述上表面的方向上的厚度等于或小于所述第一阈值电压控制图案在垂直于所述基板的所述上表面的方向上的厚度。
2.如权利要求1所述的半导体器件，其中所述第一阈值电压控制图案具有与所述第二阈值电压控制图案的材料成分不同的材料成分。
3.如权利要求1所述的半导体器件，其中所述第一阈值电压控制图案和所述第二阈值电压控制图案中的每个包括钛氮化物、钛氮氧化物、钛氧碳氮化物、钛硅氮化物、钛硅氮氧化物、钛铝氮氧化物、钽氮化物、钽氮氧化物、钽铝氮化物、钽铝氮氧化物、钨氮化物、钨碳氮化物和铝氧化物中的至少一种。
4.如权利要求3所述的半导体器件，其中所述第一阈值电压控制图案包括钛氮化物，并且所述第二阈值电压控制图案包括钛硅氮化物。
5.如权利要求3所述的半导体器件，其中所述第一阈值电压控制图案具有单层，并且所述第二阈值电压控制图案包括双层结构。
6.如权利要求5所述的半导体器件，其中所述第一阈值电压控制图案包括钛氮化物层，并且所述第二阈值电压控制图案包括顺序堆叠的钛氮化物层和钛硅氮化物层。
7.如权利要求1所述的半导体器件，其中所述第一栅极绝缘图案包括顺序堆叠的第一界面图案和第一高k电介质图案，并且所述第二栅极绝缘图案包括顺序堆叠的第二界面图案和第二高k电介质图案。
8.如权利要求7所述的半导体器件，其中所述第二栅极绝缘图案还包括在所述第二界面图案和所述第二高k电介质图案之间的界面处的偶极子层，所述偶极子层包括铝氧化物偶极子。
9.如权利要求8所述的半导体器件，其中所述第一阈值电压控制图案和所述第二阈值电压控制图案具有相同的材料成分。
10.如权利要求9所述的半导体器件，其中所述第一阈值电压控制图案和所述第二阈值电压控制图案中的每个包括钛氮化物层。
11.如权利要求8所述的半导体器件，其中所述第二界面图案包括硅氧化物，并且所述第二高k电介质图案包括铪氧化物、钽氧化物和锆氧化物中的至少一种。
12.如权利要求7所述的半导体器件，还包括在所述第一界面图案和所述第一高k电介质图案之间的界面处的偶极子层，所述偶极子层包括镧氧化物偶极子。
13.如权利要求12所述的半导体器件，其中所述第一界面图案包括硅氧化物，并且所述第一高k电介质图案包括铪氧化物、钽氧化物和锆氧化物中的至少一种。
14.如权利要求1所述的半导体器件，其中所述第一功函数金属图案在相邻的所述第一沟道之间的部分在所述竖直方向上的厚度等于或小于所述第二功函数金属图案在相邻的所述第二沟道之间的部分在所述竖直方向上的厚度。
15.如权利要求1所述的半导体器件，其中所述第一功函数金属图案在相邻的所述第一沟道之间的部分在所述竖直方向上的厚度小于所述第一功函数金属图案的从所述第一阈值电压控制图案的侧壁堆叠的部分在水平方向上的厚度，所述水平方向平行于所述基板的所述上表面。
16.如权利要求1所述的半导体器件，其中所述第一功函数金属图案和所述第二功函数金属图案具有相同的材料成分。
17.如权利要求1所述的半导体器件，其中所述第一源极/漏极层和所述第二源极/漏极层中的每个包括掺杂有n型杂质的单晶硅或掺杂有n型杂质的单晶硅碳化物。
18.如权利要求1所述的半导体器件，其中所述多个第一沟道和所述多个第二沟道中的每个是纳米片，并且其中相邻的所述第一沟道之间在所述竖直方向上的距离和相邻的所述第二沟道之间在所述竖直方向上的距离中的每个等于或小于10nm。
19.如权利要求1所述的半导体器件，还包括：
第三晶体管，具有大于所述第二阈值电压的第三阈值电压，所述第三晶体管包括：
多个第三沟道，在所述基板上，所述多个第三沟道在所述基板的所述上表面上在所述竖直方向上彼此间隔开；
第三源极/漏极层，在所述基板上，所述第三源极/漏极层连接到所述多个第三沟道的各自相反的侧壁；以及
第三栅极结构，围绕所述多个第三沟道并包括从每个所述第三沟道的表面顺序堆叠的第三栅极绝缘图案、第三阈值电压控制图案和第三功函数金属图案，
其中所述第一阈值电压控制图案和所述第三阈值电压控制图案在垂直于所述基板的所述上表面的方向上的厚度中的每个等于或小于所述第二阈值电压控制图案在垂直于所述基板的所述上表面的方向上的厚度。
20.如权利要求19所述的半导体器件，其中所述第一阈值电压控制图案和所述第二阈值电压控制图案具有相同的第一材料成分，并且所述第三阈值电压控制图案具有与所述第一材料成分不同的第二材料成分。
21.如权利要求20所述的半导体器件，其中所述第一阈值电压控制图案和所述第二阈值电压控制图案包括钛氮化物，并且所述第三阈值电压控制图案包括钛硅氮化物。
22.如权利要求19所述的半导体器件，其中所述第一阈值电压控制图案和所述第二阈值电压控制图案中的每个包括钛氮化物层，并且所述第三阈值电压控制图案包括顺序堆叠的钛氮化物层和钛硅氮化物层。
23.如权利要求19所述的半导体器件，其中所述第一栅极绝缘图案包括顺序堆叠的第一界面图案和第一高k电介质图案，所述第二栅极绝缘图案包括顺序堆叠的第二界面图案和第二高k电介质图案，并且所述第三栅极绝缘图案包括顺序堆叠的第三界面图案和第三高k电介质图案。
24.如权利要求23所述的半导体器件，其中所述第三栅极绝缘图案还包括在所述第三界面图案和所述第三高k电介质图案之间的界面处的偶极子层，所述偶极子层包括铝氧化物偶极子。
25.一种半导体器件，包括：
第一晶体管，具有正的第一阈值电压，所述第一晶体管包括：
多个第一沟道，在包括第一区域和第二区域的基板的所述第一区域上，所述多个第一沟道在所述基板的上表面上在竖直方向上彼此间隔开；
第一源极/漏极层，在所述基板的所述第一区域上，所述第一源极/漏极层连接到所述多个第一沟道的各自相反的侧壁；以及
第一栅极结构，围绕所述多个第一沟道并包括从每个所述第一沟道的表面顺序堆叠的第一栅极绝缘图案、第一阈值电压控制图案和第一功函数金属图案；
第二晶体管，具有大于所述正的第一阈值电压的正的第二阈值电压，所述第二晶体管包括：
多个第二沟道，在所述基板的所述第一区域上，所述多个第二沟道在所述基板的所述上表面上在所述竖直方向上彼此间隔开；
第二源极/漏极层，在所述基板的所述第一区域上，所述第二源极/漏极层连接到所述多个第二沟道的各自相反的侧壁；以及
第二栅极结构，围绕所述多个第二沟道并包括从每个所述第二沟道的表面顺序堆叠的第二栅极绝缘图案、第二阈值电压控制图案和第二功函数金属图案；以及
第三晶体管，具有负的第三阈值电压，所述第三晶体管包括：
多个第三沟道，在所述基板的所述第二区域上，所述多个第三沟道在所述基板的所述上表面上在所述竖直方向上彼此间隔开；
第三源极/漏极层，在所述基板上，所述第三源极/漏极层连接到所述多个第三沟道的各自相反的侧壁；以及
第三栅极结构，围绕所述多个第三沟道并包括从每个所述第三沟道的表面顺序堆叠的第三栅极绝缘图案和第三阈值电压控制图案，
其中所述第一阈值电压控制图案具有含有第一材料成分的第一图案，所述第二阈值电压控制图案具有含有第二材料成分的第二图案，该第二材料成分与所述第一材料成分不同，并且所述第三阈值电压控制图案具有所述第一图案和所述第二图案。
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