CN112687626B - 一种cfet结构、其制备方法以及应用其的半导体器件 - Google Patents
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Abstract
本发明涉及一种制备CFET器件的方法及CFET器件，包括：第一环绕式栅极结构和第二环绕式栅极结构的形成具体为：假栅去除后，形成界面层和高K介电层；沉积第一阻挡层和I型金属栅功函数层；填充隔离介质；对隔离介质选择性刻蚀，暴露出第一或第二堆栈部区域；将暴露出的堆栈部的I型金属功函数层选择性腐蚀去掉；将剩余的隔离介质去掉；沉积II型金属功函数层；沉积第二阻挡层和导电金属层。本发明提供的CFET的制备方法可以得到上下不同沟道类型区的不同环绕式金属栅层，形成相对应的功函数层，实现CFET器件中不同分层沟道的阈值的分别灵活。
Description
技术领域
本发明涉及半导体集成技术领域，尤其涉及一种CFET结构的的制备方法和半导体器件。
背景技术
在互补场效应晶体管(Complementary Field-Effect Transistor,CFET)器件结构中，nFET和pFET共用一个栅电极作为信号输入端，共用一个漏极作为信号输出端，源电极分别接地和供电电源。在保留垂直堆栈纳米线或纳米薄片环绕式栅极场效应晶体管电完整性的同时，又大大节省芯片面积，增强器件驱动电流，提高芯片器件集成度。n、p垂直堆栈极大地缩小了CMOS电路面积，实现超高的集成度。面积缩放带来了功率和性能上的优势。就静电控制而言，n、p垂直堆栈组成的互补环绕式栅极器件(Gate-All-Around,GAA)结构，NFET与PFET可以采用不同的晶向、不同的沟道材料，以最优化nFET和pFET载流子迁移率。与传统晶体管相比，CFET具有完整的CMOS晶体管功能，接近理想的亚阈值摆幅、极低的漏电流、极低的噪声、更小的迁移率恶化及高可靠性，且GAA对门有更好地控制，提高了性能，减小了泄露。
现有的制备CEFT工艺中在假栅去除后，参见图1，形成环绕式栅极时包括：形成界面层(IL)和高K介电层(HK)后，沉积第一阻挡层(barrier-I)1001’和功函数层(WorkFunction Layer，WFL)1002’，然后沉积第二阻挡层(barrier-II)和导电金属1005’填充，上述各层共同形成了环绕式栅极。而不同N/P型沟道器件如果要低压工作，一般需要带边功函数以获得较低的阈值电压：N型器件需要接近导带的N型功函数栅极，而P型器件需要接近价带的P型功函数栅极。因此，统一的带中功函数金属栅极往往带来较大的阈值电压，从而限制了器件和电路工作在低压下，不利于集成电路的低功耗应用。同时，一款集成电路中常常需要多个器件阈值电压来适应低功耗、高速、高压等不同电路功能单元的应用，N/P不同型的功函数金属栅更能灵活调控适用不同阈值电压的需求。因此现有技术的工艺难以实现上下两层器件栅结构的分离以及阈值分开灵活调控。
发明内容
为了克服上述技术问题，本发明公开了如下技术方案：
一种制备CFET器件的方法，包括如下步骤：包括：
提供衬底；
在衬底上形成第一堆栈部和第二堆栈部，第二堆栈部竖直地堆栈在所述第一堆栈部上；所述第一堆栈部具有至少一个I型沟道结构；所述第二堆栈部具有至少一个II型沟道结构；
形成第一环绕式栅极结构，其完全设置在所述I型沟道结构周围；以及
第二环绕式栅极结构，其完全设置在所述II型沟道结构周围；
其中，第一环绕式栅极结构和第二环绕式栅极结构的形成具体为：
假栅去除后，在I、II型沟道结构周围均形成界面层和高K介电层；
在高K介电层周围沉积第一阻挡层和I型金属栅功函数层；
填充隔离介质；
对所述隔离介质选择性刻蚀，暴露出第一或第二堆栈部区域；
将暴露出的堆栈部的I型金属功函数层选择性腐蚀去掉；
将剩余的隔离介质去掉；
在第一、二堆栈部区域外层沉积II型金属功函数层；
在II型金属功函数层周围沉积第二阻挡层和导电金属层。
同时，本发明还公开了一种CFET器件，包括：
衬底；
第一堆栈部，其设置在所述衬底上并且具有至少一个I型沟道结构；
第二堆栈部，其竖直地堆栈在所述第一堆栈部上，并且所述第二堆栈部具有至少一个II型沟道结构；
第一环绕式栅极结构，其设置在所述I型沟道结构周围；所述第一环绕式栅极结构包括I型金属栅功函数层和环绕在所述I型金属栅功函数层外的II型金属栅功函数层；
第二环绕式栅极结构，其设置在所述II型沟道结构周围；所述第二环绕式栅极结构包括II型金属栅功函数层。
与现有技术相比，本发明有益的技术效果为：本发明提供的CFET的制备方法可以得到上下不同沟道类型区的不同环绕式金属栅层，形成相对应的功函数层，实现不同分层器件的阈值的分别灵活调控。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。
图1为现有技术中CFET器件环绕式栅极的制备工艺示意图。
图2a-2g为本发明的CFET器件环绕式栅极的制备工艺示意图。
具体实施方式
以下，将参照附图来描述本发明的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本发明的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
在本实施例中，提供一种用于制造CFET器件的方法。结合图2a-2g为本发明的CFET器件环绕式栅极的制备工艺示意图，制备CFET器件100工艺包括：
提供衬底101；
衬底101是适合于形成一个或多个IC器件的半导体晶圆的部分，例如可以采用硅(Si)衬底；
CFET的制备从硅片基底开始，第一步在Si沉底上外延生长出多个Si-SiGe超晶格结构的叠层。超晶格结构中的每一层厚度均在10纳米以下，最终生产出的厚度会直接决定纳米片通道的高度以及静电性能。
通过光刻工艺把外延生产的超晶格薄膜做成多个周期分布的鳍。相邻的两个鳍之间设置有SiO2,它的作用是隔开相邻的晶体管，因此也被称作浅沟隔绝(Shallow TrenchIsolation，STI)。
将上述Si衬底背面临时粘合到临时载体晶片上，对晶片进行削薄然后对表面进行图案化加工，以形成高深宽比的μTSV进而在衬底背部与STI之间进行VSS和VDD两条电源轨道的埋藏(Buried Power Rail,BPR)。
在与之前的鳍线相垂直的方向上做出周期分布的栅极(即假栅)。栅极所使用的材料例如可以是多晶硅(PolySi)，上面可以设置一层氮化硅(Si3N4)，所述氮化硅(Si3N4)在光刻中起到硬掩膜(Hard Mask)的作用。为了保护栅极避免其与源极漏极短路，栅极表面还会有一层隔离层(Spacer)，隔离层的材料通常是氧化硅或者氮化硅。
接下来需要把栅极之间鳍全部清理干净，清理出来的空间用于在后面的步骤中用来生长源极和漏极。通过例如各向同性蚀刻将暴露在表面的SiGe材料刻蚀进去，最后在刻蚀过的SiGe表面生长内隔离层(Inner spacer)，与外部的隔离层类似，内隔离层的作用也是防止栅极与之后形成的源极漏极短路。
在成功的长出内隔离层保护栅极之后，在Si表面、清理出来的栅极之间执行外延生长源极/漏极(S/D)。如果是pFET，那么源极漏极的材料是硼掺杂的SiGe(SiGe:B)，如果是nFET，那么源极漏极的材料则是磷掺杂的SiC(SiC:P)：首先对下层FET外延生长源极/漏极，然后沉积绝缘介质，使得上下FET分层，并对绝缘介质进行平坦化，再采用刻蚀工艺使得下层FET器件源漏极连接至BPR，再次沉积绝缘介质，使得上下FET分层，并对绝缘介质进行平坦化，回刻隔离底层器件，再对上层FET外延生长源极/漏极。
沉积电介层，并对电介层进行层叠封装(Package on package,POP)。
通过刻蚀工艺，将前述的多晶硅(PolySi)形成的栅极及栅极的上面附着的是氮化硅(Si3N4)刻蚀掉，即去掉假栅，释放通道。
至此，在衬底上形成的下层FET形成第一堆栈部102，上层FET形成第二堆栈部103，第二堆栈部103竖直地堆栈在所述第一堆栈部102上；所述第一堆栈部具有至少一个I型沟道结构1021；所述第二堆栈部具有至少一个II型沟道结构1031；
鉴于现有技术中的环绕式栅极结构相同，难以实现上下两层器件栅结构的分离以及阈值分开灵活调控，结合图2a-2g对本发明对环绕式栅极的工艺如下：
形成第一环绕式栅极结构，其完全设置在所述I型沟道结构1021周围；以及第二环绕式栅极结构，其完全设置在所述II型沟道结构1031周围；
第一环绕式栅极结构和第二环绕式栅极结构的形成具体为：
假栅去除后，形成界面层和高K介电层；
假栅去除之后的工艺，再沉积形成界面层和高K介电层，高k介电层可以包括氧化硅栅极氧化物。
界面层和高K介电层沉积在I型的沟道结构1031和II型的沟道结构1031两者周围。
参见图2a，沉积第一阻挡层1001和I型金属栅功函数层1002；
先沉积第一阻挡层1001在高K介电层周围，再沉积I型金属栅功函数层1002在第一阻挡层周围。第一阻挡层材料为TiN或TaN。
参见图2b，填充隔离介质1003；
隔离介质为绝缘材料，隔离介质填充整个空间，对后续刻蚀步骤中的起选择性保护作用。所述绝缘材料为绝缘有机物、SiO2、Si3N4、low-K介电层、非晶碳或几种的组合。
参见图2c，对隔离介质1003选择性刻蚀，在一实施例中可采用湿法或干法选择腐蚀，暴露出第一或第二堆栈部区域，图2c中示出的为刻蚀掉第二堆栈部处103的隔离介质1003，将第二堆栈部103暴露出来，在另一实施例中可刻蚀掉第一堆栈部102处的隔离介质1003，将第一堆栈部102暴露出来；
利用硬掩膜选择性刻蚀隔离介质1003，暴露出其中一个堆栈部区域，使得另一个堆栈部区域仍位于隔离介质中，隔离介质1002作为另一堆栈部区域的保护层。本实施例中可采用高选择性各向同性刻蚀工艺，在另一实施例中可以使用化学氧化物去除(COR)工艺或其他气相蚀刻工艺来执行具有足够的刻蚀选择性的刻蚀工艺。
参加图2d将暴露出的堆栈部的I型金属功函数层1002选择性腐蚀去掉；在一实施例中可采用湿法或干法选择腐蚀。
参见图2e，将剩余的隔离介质1003去掉，在一实施例中，采用高选择比的湿法或干法选择腐蚀。
参见图2f，沉积II型金属功函数层1004。
参见图2g，沉积第二阻挡层和导电金属层1005；导电金属层可沉积钨(W)或钴(Co)。
通过上述步骤即可形成第一环绕式栅极结构和第二环绕式栅极结构，第一环绕式栅极结构完全包围I型沟道结构，第二环绕式栅极结构完全包围II型沟道结构，第一环绕式栅极结构和第二环绕式栅极结构可电连接形成为互补场效应管。
在一个实施例中，I型沟道为nFET沟道，所述II型沟道为pFET沟道，则I型金属栅功函数层为Al、TiAl、TiAlx、TiAlCx、TiCx、TaCx层或几种的复合层，II型金属栅功函数层为TiN、TaN、TiNx、TaNx、TiNSi层或几种的复合层。
在一个实施例中，I型沟道为pFET沟道，II型沟道为nFET沟道，则I型金属栅功函数层为TiN、TaN、TiNx、TaNx、TiNSi层或几种的复合层，II型金属栅功函数层为Al、TiAl、TiAlx、TiAlCx、TiCx、TaCx层或几种的复合层。
通过本实施例的工艺CEFT器件上下堆栈的I、II型FET外的金属栅功函数层的厚度进行调整，从而调节I、II型FET的阈值。
本申请实施例的CEFT器件通过调整I型金属栅功函数层、II型金属栅功函数层的厚度来调节不同N/PFET器件阈值。
根据本发明的一个实施例，提供一种CFET器件结构，图2g表示的本发明CFET的示例结构。如图2g述，CFET器件100包括：
衬底101，衬底101是适合于形成一个或多个IC器件的半导体晶圆的部分；
在图2g的示例结构中，包括至少一个I沟道结构1021的第一堆栈部102，用于形成第一GAA晶体管的沟道区；包括至少一个II沟道结构1031的第二堆栈部103，用于形成第二GAA晶体管的沟道区。第一堆栈部1021和第二堆栈部1022可以包括一层或多层沟道材料。
本实施例中，第一、二沟道材料可为Si、GexSi1-x、应变硅、III-V族等半导体材料，第一、二沟道材料掺杂极性可以相反或相同，例如NMOS沟道可以由诸如单晶硅的材料形成，而PMOS沟道可以由诸如SiGe的材料形成。
第一堆栈部102包括一个或多个I型nFET，而第二堆栈部102包括一个或多个pFET，或者第一堆栈部1021包括一个或多个nFET，而第二堆栈部102包括一个或多个pFET。
第一环绕式栅极结构从内至外包括界面层、高K介电层、第一阻挡层、I型金属栅功函数层、II型金属栅功函数层、第二阻挡层、导电金属层，第二环绕式栅极结构由内至外设置有界面层、高K介电层、第一阻挡层、II型金属栅功函数层、第二阻挡层、导电金属层。
在本实施例中，第一阻挡层材料为TiN或TaN；对于pFET，金属栅功函数层包含以下材料中的一种或几种的组合：TiN、TaN、TiNx、TaNx、TiNSi等或上述材料其中几种的复合层，对于nFET，金属栅功函数层包含以下材料中的一种或几种的组合Al、TiAl、TiAlx、TiAlCx、TiCx、TaCx。
本申请实施例的CEFT器件通过调整I型金属栅功函数层、II型金属栅功函数层的厚度来调节不同N/PMOS器件阈值。
本发明实施例所介绍的CEFT器件结构，可以采用本发明前述实施例的方法来制备，基于本发明实施例一所介绍的方法，本领域所属人员能够了解该器件的具体结构及变形，故而在此不再赘述。
本发明还公开一种半导体器件，所述半导体器件前述的CFET结构。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
本申请实施例提供的可分别调节金属栅功函数层厚度的CEFT器件阈值的方法和CEFT器件，通过调整I型金属栅功函数层、II型金属栅功函数层的厚度来调节不同N/PMOS器件阈值，使CFET器件中上下不同沟道类型区的器件分层中顺利实现金属栅功函数的分别集成，形成相对应的功函数，有效调节阈值，并且集成工艺简单，不需要增加额外光刻板。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (20)
1.一种CFET结构的制备方法，其特征在于：包括如下步骤：包括：
提供衬底；
在所述衬底上形成第一堆栈部和第二堆栈部，第二堆栈部竖直地堆栈在所述第一堆栈部上；所述第一堆栈部具有至少一个I型沟道结构；所述第二堆栈部具有至少一个II型沟道结构；
形成第一环绕式栅极结构，其设置在所述I型沟道结构周围；
形成第二环绕式栅极结构，其设置在所述II型沟道结构周围；
其中，所述第一环绕式栅极结构和所述第二环绕式栅极结构的形成方法具体为：
假栅去除后，在I、II型沟道结构周围均形成界面层和高K介电层；
在高K介电层周围沉积第一阻挡层和I型金属栅功函数层；
填充隔离介质；
对所述隔离介质选择性刻蚀，暴露出第一或第二堆栈部区域；
将暴露出的堆栈部的I型金属功函数层选择性腐蚀去掉；
将剩余的隔离介质去掉；
在第一、二堆栈部区域外层沉积II型金属功函数层；
在II型金属功函数层周围沉积第二阻挡层和导电金属层。
2.根据权利要求1所述的方法，其特征在于：所述I型沟道为nFET沟道以及所述II型沟道为pFET沟道。
3.根据权利要求1所述的方法，其特征在于：所述I型沟道为pFET沟道以及所述II型沟道为nFET沟道。
4.根据权利要求2或3所述的方法，其特征在于：所述第一环绕式栅极结构和所述第二环绕式栅极结构电连接形成为互补场效应管。
5.根据权利要求1所述的方法，其特征在于：所述第一阻挡层和所述第二阻挡层材料为TiN或TaN。
6.根据权利要求1所述的方法，其特征在于：所述I型金属栅功函数层为TiN、TaN、TiNx、TaNx、TiNSi层或几种的复合层。
7.根据权利要求1所述的方法，其特征在于：所述II型金属栅功函数层为Al、TiAl、TiAlx、TiAlCx、TiCx、TaCx层或几种的复合层。
8.根据权利要求1所述的方法，其特征在于：所述隔离介质为绝缘材料。
9.根据权利要求8所述的方法，其特征在于：所述绝缘材料为绝缘有机物、SiO2、Si3N4、低K介电层、非晶碳或几种的组合。
10.根绝权利要求1所述的方法，其特征在于：所述导电金属层为钨(W)、钴(Co)。
11.一种CFET结构，其特征在于：包括：
衬底；
第一堆栈部，其设置在所述衬底上并且具有至少一个I型沟道结构；
第二堆栈部，其竖直地堆栈在所述第一堆栈部上，并且所述第二堆栈部具有至少一个II型沟道结构；
第一环绕式栅极结构，其设置在所述I型沟道结构周围；所述第一环绕式栅极结构包括I型金属栅功函数层和环绕在所述I型金属栅功函数层外的II型金属栅功函数层；
第二环绕式栅极结构，其设置在所述II型沟道结构周围；所述第二环绕式栅极结构包括II型金属栅功函数层。
12.根据权利要求11所述的CFET结构，其特征在于，所述第一环绕式栅极结构和第二环绕式栅极结构分别还包括界面层、高k介电层、第一阻挡层、第二阻挡层和导电金属层，其中所述I型金属栅功函数层和/或II型金属栅功函数层设置在所述第一阻挡层和第二阻挡层之间。
13.根据权利要求11或12所述的CFET结构，其特征在于：所述I型沟道为nFET沟道以及所述II型沟道为pFET沟道。
14.根据权利要求11或12所述的CFET结构，其特征在于：所述I型沟道为pFET沟道以及所述II型沟道为nFET沟道。
15.根据权利要求11或12所述的CFET结构，其特征在于：所述第一环绕式栅极结构和第二环绕式栅极结构电连接形成为互补场效应管。
16.根据权利要求12所述的CFET结构，其特征在于：所述第一阻挡层和所述第二阻挡层材料为TiN或TaN。
17.根据权利要求12所述的CFET结构，其特征在于：所述I型金属栅功函数层为TiN、TaN、TiNx、TaNx、TiNSi层或几种的复合层。
18.根据权利要求12所述的CFET结构，其特征在于：所述II型金属栅功函数层为Al、TiAl、TiAlx、TiAlCx、TiCx、TaCx层或几种的复合层。
19.根据权利要求12权利要求所述的CFET结构，其特征在于：所述I型沟道结构由Si形成以及所述II型沟道结构由SiGe形成。
20.根据权利要求12权利要求所述的CFET结构，其特征在于：导电金属层为钨(W)或钴(Co)。
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