JP6950096B2 - 半導体装置の製造方法及びプラズマ処理装置 - Google Patents

半導体装置の製造方法及びプラズマ処理装置 Download PDF

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Description

本発明は、半導体素子の製造方法及びプラズマ処理装置に関する。
集積回路チップの機能・性能を絶え間なく向上させるには、トランジスタの微細化が不可欠である。トランジスタの微細化を実現するため、微細化したトランジスタの性能向上をはかるための素子の構造、材料に関する様々な検討がなされている。例えば金属酸化膜半導体電界効果トランジスタ（MOSFET：Metal Oxide Semiconductor Field Effect Transistor）におけるソース／ドレイン領域への歪の導入、高誘電体ゲート絶縁膜及びメタル金属の導入、プレーナー（Planar）型からフィン（Fin）型のような新構造の導入などが挙げられる。
Fin型FETは、３次元構造を有するフィン型チャネルの周囲をゲートで覆うことでゲートの制御性を向上させ、トランジスタの微細化に伴うゲート長の縮小に起因する短チャネル効果（すなわち、リーク電流の増大）を抑制できる。更に、微細化が進むと、チャネルはワイヤ状またはシート状の積層体とされ、その周囲がゲートで覆われたゲートオールアラウンド型FET（GAA：Gate All Around）となることが予想されている。GAA型FETは、ワイヤまたはシート状のチャネル（ナノワイヤチャネル／ナノシートチャネル）周囲全てをゲートで覆うことで、Fin型FETに比べて更にゲート制御性を向上させ、短チャネル効果の一層の抑制が可能になる。
Fin型FET 、GAA型FETのいずれにおいても、FETのチャネル上には、ゲート絶縁膜、仕事関数制御金属、低抵抗ゲート金属が積層される。このうち、仕事関数制御金属はFETが動作状態となるための閾値電圧を決定するため、FETの種類・用途に応じて適切な金属材料を用いる必要がある。このため、FETの製造プロセスにおいて、FETの種類ごとに仕事関数制御金属を付け替える工程が必要となり、製造プロセスを複雑化するとともに、トランジスタの微細化にとっての制約になる。
特許文献１は、Fin型FETに関するものであるが、マスク材料で第１の仕事関数制御金属を積層したfinを覆ってパターニングを行い、特定のfinを露出させて第１の仕事関数制御金属を除去した上で、第２の仕事関数制御金属を積層する手法を開示する。
特許文献２は、GAA型FETに関するものであり、積層されたチャネル間をゲート絶縁膜及び仕事関数制御金属で埋めたGAA型FETが開示されている。
非特許文献１は、水平方向に配列した一対のナノシートチャネル間を絶縁膜で埋め込み、仕事関数制御金属が入り込まない構造（「ナノフォーク構造（Stacked nanosheet fork structure）」と称する）を提案する。絶縁膜で分離されるナノシートチャネル間の間隔を短縮できるため、微細化に有利とされる。
国際公開第２０１３／１０１００７号 米国特許出願公開第２０１８／０３０８７６８号明細書
P. Weckx et al., "Stacked nanosheet fork architecture for SRAM design and device co-optimization toward 3nm", Proceedings of IEDM 2017, 2017年, pp. 505〜508
特許文献１に開示される仕事関数制御金属を付け替える手法をGAA型FETに適用する場合、GAA型FETの構造では仕事関数制御金属がチャネルの全周に積層されているため、積層されたナノワイヤまたはナノシート型チャネル間のマスク材料を除去する必要が生じる。このため、Fin型FETに比べて水平方向へのマスク材料のエッチング量が増大し、仕事関数制御金属を付け替えるFET間の距離を広くとっていなければ、除去してはならないチャネル間のマスク材料までもが除去されてしまうおそれがある。
非特許文献１の構造においても同様の課題がある。絶縁膜で分離されるナノシートチャネルの一方をp型チャネルとし、他方をn型チャネルとする場合、それぞれのチャネルにp型FET向け仕事関数制御金属、n型FET向け仕事関数制御金属を積層するため、仕事関数制御金属の付け替えが必要になる。非特許文献１にはプロセスの詳細は記載されていないが、絶縁膜によって分離されたn型チャネルとp型チャネルが形成されたデバイスに対して、例えば、n型チャネル間のマスク材料を除去する工程において、同時にp型チャネル間のマスク材料までもが除去されてしまうおそれがある。
これに対して、特許文献２に開示されるGAA型FETの構造では、積層されたナノワイヤまたはナノシート型チャネル間にマスク材料が存在しない。このため、上記課題を回避できる。しかしながら、積層されたナノワイヤまたはナノシートチャネル間を仕事関数制御金属で埋めるため、仕事関数制御金属はある程度の膜厚を必要とする。このため、微細化によりゲート長が縮小した場合にゲートを仕事関数制御金属で埋めきれなくなる可能性が生じる。また、積層されたナノワイヤまたはナノシートチャネル間にゲート埋め込み金属を埋められないため、ゲート抵抗が増大する懸念がある。
本発明は、細線状またはシート状のチャネルが基板に垂直な方向に積層される積層チャネルを有するGAA型FETまたはナノフォーク型FETといった３次元構造デバイスの製造工程において、異なる閾値電圧を有するFETとの間を広げることなく仕事関数制御金属を作り分けることを可能にする工程、及び仕事関数制御金属の作り分けを同一装置で連続して実行可能なプラズマ処理装置を提供する。
本発明は、仕事関数制御金属膜が露出するまで、マスク材料を開口する異方性エッチングを行う第１の工程と、保護膜を堆積させる第２の工程と、第１の工程で開口されたマスク材料の側壁に堆積した保護膜を残して、保護膜を除去する異方性エッチングを行う第３の工程と、チャネル間のマスク材料を、保護膜及び仕事関数制御金属膜に対して選択的に除去する等方性エッチングを行う第４の工程を含む半導体素子の製造方法、あるいは、これらの工程を連続して実行して実行可能なプラズマ処理装置である。
細線状またはシート状のチャネルが基板に垂直な方向に積層される積層チャネルを有するGAA型FETまたはナノフォーク型FETといった３次元構造デバイスの製造工程において、異なる閾値電圧を有するFETとの間を広げることなく仕事関数制御金属を作り分けることを可能にする。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
実施例１の積層チャネル間マスク材料除去工程を示す断面図である。 実施例１の積層チャネル間マスク材料除去工程を示す断面図である。 実施例１の積層チャネル間マスク材料除去工程を示す断面図である。 実施例１の積層チャネル間マスク材料除去工程を示す断面図である。 実施例１の積層チャネル間マスク材料除去工程を示す断面図である。 ナノフォーク型FETのチャネル形成工程を示す鳥瞰図である。 ナノフォーク型FETのチャネル形成工程を示す鳥瞰図である。 ナノフォーク型FETのチャネル形成工程を示す鳥瞰図である。 ナノフォーク型FETのチャネル形成工程を示す鳥瞰図である。 ナノフォーク型FETのチャネル形成工程を示す鳥瞰図である。 図２Ｅの構造を上方から見た平面図である。 プラズマ処理装置の構成例である。 実施例１の積層チャネル間マスク材料除去工程のフロー図である。 実施例１の仕事関数制御金属の付け替え工程を示す断面図である。 実施例１の仕事関数制御金属の付け替え工程を示す断面図である。 実施例１の仕事関数制御金属の付け替え工程を示す断面図である。 実施例１の仕事関数制御金属の付け替え工程を示す断面図である。 実施例１のメタル埋め込み層形成工程を示す断面図である。 実施例２の仕事関数制御金属の付け替え工程を示す平面図である。 実施例２の仕事関数制御金属の付け替え工程を示す平面図である。 実施例２の仕事関数制御金属の付け替え工程を示す平面図である。 各MOSFETに積層された仕事関数制御金属積層膜を示す図である。 GAA型FETのチャネル形成工程を示す鳥瞰図である。 GAA型FETのチャネル形成工程を示す鳥瞰図である。 GAA型FETのチャネル形成工程を示す鳥瞰図である。 実施例３の積層チャネル間マスク材料除去工程を示す断面図である。 実施例３の積層チャネル間マスク材料除去工程を示す断面図である。 実施例３の積層チャネル間マスク材料除去工程を示す断面図である。 実施例３の積層チャネル間マスク材料除去工程を示す断面図である。 実施例３の積層チャネル間マスク材料除去工程を示す断面図である。 実施例３の積層チャネル間マスク材料除去工程を示す断面図である。 実施例３の積層チャネル間マスク材料除去工程を示す断面図である。 実施例３の積層チャネル間マスク材料除去工程を示す断面図である。 実施例３の積層チャネル間マスク材料除去工程のフロー図である。 実施例４のゲート絶縁膜作り分け工程を示す断面図である。 実施例４のゲート絶縁膜作り分け工程を示す断面図である。 実施例４のゲート絶縁膜作り分け工程を示す断面図である。 実施例４のゲート絶縁膜作り分け工程を示す断面図である。 実施例４のゲート絶縁膜作り分け工程を示す断面図である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、本発明は以下に記述する実施例に限定されるものではなく、その技術思想の範囲において種々の変形が可能である。実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、本実施例として開示する内容に対して材料や製造工程の組合せを変える等、多くの変更が可能であることはいうまでもない。また、図面は必ずしも正確に縮尺を合せているわけではなく、論理が明確になるように重要な部分を強調して模式的に描画してある。
実施例１では、ナノフォーク型FETを有するデバイスにおける、積層ナノワイヤチャネルまたは積層ナノシートチャネルへの仕事関数制御金属膜の作り分け工程について説明する。まず、図２Ａ〜図２Ｅを用いて、ナノフォーク型FETのチャネル形成工程を説明する。
図２Ａにおいて、単結晶シリコン（Si）基板1上に単結晶シリコンゲルマニウム（SiGe）層3と単結晶シリコン（Si）層4の積層膜が形成され、最上層のSiGe層3上には薄膜絶縁膜5及びハードマスク6が形成されている。SiGe層3とSi層4の積層膜は、化学気相成長法（ＣＶＤ：Chemical Vapor Deposition）等を用いたエピタキシャル成長により成膜し、SiGe層3内のゲルマニウム（Ge）の組成は15〜40％であるとよい。SiGe層3はSi基板1に格子整合するように成膜されており、SiGe内部にはSiGeとSiとの格子定数の違いに起因する歪エネルギーが含有されている。SiGe層3とSi層4の積層膜とは、交互に繰り返し積層される。SiGe層3とSi層4の繰り返し積層数とそれぞれの膜厚は、FETに求められる特性とともに、SiGe層に含有される歪エネルギーが、SiGe層3中に欠陥が発生する臨界膜厚を超えない条件で調整される必要がある。望ましい膜厚は、犠牲層となるSiGe層3が約8〜20ｎｍ程度で、FETのチャネルとなるSi層4が約5〜10ｎｍ程度である。また、SiGe層3とSi層4の繰り返し積層数はそれぞれ3〜6層とするとよい。ＣＶＤ法によるエピタキシャル成長は、例えば原料ガスには水素希釈したモノシラン（SiH4）、ジシラン（Si2H6）、ゲルマン（GeH4）等を用いて行う。最上層のSiGe層3上に形成する薄膜絶縁膜5は、例えばシリコン酸化膜（SiO2）、またはそれに準じるシリコン酸窒化膜（SiON）やシリコンカーボン酸化膜（SiCO）等の絶縁膜であるとよく、ＣＶＤ法等により成膜するか、SiGe層3を酸素雰囲気下で酸化することにより成膜する。薄膜絶縁膜5の膜厚は約2〜4ｎｍ程度とする。薄膜絶縁膜5上のハードマスク6はＣＶＤ法等により成膜されたシリコン窒化膜（Si3N4）またはそれに準じるSiON膜やSiCO膜、またはシリコン酸炭窒化膜（SiOCN膜）である。ハードマスク6の膜厚は約20〜100ｎｍ程度である。
ハードマスク6はライン状のパターンに加工されており、パターン幅は、細線状のナノワイヤチャネルを形成する場合は約5〜15ｎｍ程度に調整するとよく、シート状のナノシートチャネルを形成する場合は約10〜50ｎｍ程度に調整するとよい。ナノワイヤチャネルは、チャネルの周辺長が短いためゲートによる制御性が高まる一方、駆動電流の電流値が小さい。一方、ナノシートチャネルはゲートによる制御性はナノワイヤに比べてやや悪くなるものの、大きな駆動電流を得ることができる。チャネル形状は、必要とされるデバイスの応用を鑑みて決定される。ライン状のパターンは、周期状またはそれに準じたパターンとなっており、例えばフッ化アルゴンガス（ArF）を光源とするレーザを用いる場合、パターン周期が40ｎｍ以上80ｎｍ以下であれば自己整合ダブルパターニング（ＳＡＤＰ：Self-Aligned Double Patterning）を、パターン周期が20ｎｍ以上40ｎｍ以下であれば自己整合４倍パターニング（ＳＡＱＰ：Self-Aligned Quadruple Patterning）を用いることができる。また、波長13.5ｎｍの極端紫外線（ＥＵＶ：Extreme Ultraviolet）露光を行う場合には、パターン周期が40ｎｍまでは単一露光（Single Patterning）を、パターン周期が20ｎｍ以上40ｎｍ以下であればＳＡＤＰを用いることができる。ハードマスク6をマスクとし、薄膜絶縁膜5、及びSiGe層3とSi層4との積層膜、更にSi基板1の一部を、プラズマを用いた垂直性のエッチングによりエッチング加工する。その後、一部がパターニングされたSi基板1の溝内に、素子分離領域を形成するための素子分離（ＳＴＩ：Shallow Trench Isolation）絶縁膜2を堆積し、STI絶縁膜2のエッチバックを行うことで図２Ａの構造を得る。STI絶縁膜2はＣＶＤ等を用いて成膜する。STI絶縁膜2の材料はSiO2またはそれに準じるSiONやSiCO等でもよい。
続いて、FET間を絶縁するためのFET分離絶縁膜7を、ＣＶＤ法等により図２Ａのパターン構造を覆うように堆積し、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）で表面を平坦化する。次いで、FET分離絶縁膜7によりFET間絶縁分離を行う領域上にレジスト8を堆積し、レジスト8にパターニングを施すことで図２Ｂに示す構造を得る。ここで、レジスト8は、スピン・オン・カーボン膜／スピン・オン・グラス膜／有機レジストからなる三層レジストであってもよい。ここで、スピン・オン・カーボン膜は主に炭素からなる有機膜で、スピン・オン・グラス膜はSi、酸素を含む有機膜である。通常、三層レジストを用いた加工では、レジストを用いてスピン・オン・グラス膜をエッチングし、スピン・オン・グラス膜をマスクとしてスピン・オン・カーボン膜をエッチングした後、レジスト及びスピン・オン・グラス膜を除去してスピン・オン・カーボン膜をマスクとして用いる場合が多く、この場合、レジスト8はスピン・オン・カーボン膜から主に構成されることになる。
この後、レジスト8をマスクとしてFET分離絶縁膜7に垂直性のエッチングを施し、その後、酸素プラズマ雰囲気下でアッシングを行ってレジスト8を除去し、更にドライエッチングまたはリン酸等のウェットエッチングを行ってハードマスク6を除去する。更にSiGe層3及びSi層4の側壁にダミーゲート絶縁膜9を形成して、図２Ｃの構造を得る。ダミーゲート絶縁膜9はSiO2またはそれに準じる絶縁膜とするとよく、熱酸化法やプラズマ酸化法を用いてSiGe層3及びSi層4を酸化して形成してもよい。膜厚は1〜3ｎｍの範囲とすることが望ましい。
図２Ｃの構造にダミーゲート10及びハードマスク11をＣＶＤ法等により堆積し（図２Ｄ参照）、ハードマスク11にパターニングを行ってエッチング加工した後に、パターニングしたハードマスク11をマスクとしてダミーゲート10のエッチングを行う。ダミーゲート10は非晶質（アモルファス）Siまたは多結晶（poly）Siで形成するとよい。ハードマスク11はSi3N4またはSiO2またはそれに準じるSiON等の絶縁膜とする。ハードマスク11のパターニングは、ゲートのピッチに応じてＳＡＤＰや単一露光等の手法を使い分けることにより行う。例えば、ゲートピッチを40〜70ｎｍ、ダミーゲート10の幅を15〜30ｎｍの範囲に設定し、ハードマスク11をパターニングする。ハードマスク11のエッチングは、例えばハードマスク11の材料にSi3N4を用いた場合にはCF4と酸素の混合ガスにCl2等を添加することで下地のダミーゲート10との選択比を高く保つことができる。続くダミーゲート10のエッチングには、Cl2またはHBr等のハロゲン系のガスを用いることで下地の薄膜絶縁膜5及びダミーゲート絶縁膜9をストッパとする選択エッチングが可能となる。
ダミーゲート10の加工後、ゲート側壁スペーサ12をＣＶＤ法等にて堆積し、異方性エッチングを行うことにより、ゲート側壁のみにスペーサを形成する。ゲート側壁スペーサ12は、低比誘電率膜であるSiON膜やSiOCN膜、またはSiCO膜を用いるとよい。ゲート側壁スペーサ12にSiCO膜を用いた場合、ゲート側壁スペーサ12の異方性エッチングは、例えばCF4と八フッ化シクロブタン（C4F8）に窒素（N2）ガスを添加した混合ガスをエッチングガスとするとよい。ゲート側壁スペーサ12の水平方向の膜厚は5〜15ｎｍの範囲で調整する。
次いで、n型FETのソース／ドレイン領域を覆うようにハードマスクの堆積とパターニングを行い、ハードマスクをマスクとするエッチングにて、p型FETのソース／ドレイン領域における薄膜絶縁膜5、ダミーゲート絶縁膜9、及びSiGe層3とSi層4との積層膜をエッチング除去する。この際、ゲート側壁スペーサ12の側壁にはSiGe層3とSi層4の積層膜の側壁が露出し、STI絶縁膜2表面上にはパターニングされたSi基板1が露出する。以上の露出面にp型SiGeソース／ドレイン13を周囲の絶縁膜に対して選択的にエピタキシャル成長させる。この後、同様の工程を経てn型FETのソース／ドレイン（図示せず）を形成し、図２Ｄの構造を得る。なお、n型FETのソース／ドレイン領域には高濃度でドーピングされたn型Siを選択成長させる。p型SiGeソース／ドレイン13及びn型Siソース／ドレインの選択成長は、ＣＶＤ装置を用いたエピタキシャル成長により行い、原料ガスには水素希釈したSiH4、Si2H6、GeH4、p型のドーピングガスには水素希釈したジボラン（B2H6）、n型のドーピングガスには水素またはヘリウムガスで希釈したホスフィン（PH3）を用いる。成長は水素ガス雰囲気下で行い、選択性を向上させるため、必要に応じて塩化水素ガス（HCl）を添加する。
図２Ｄの構造に絶縁膜14を堆積後（図２Ｅ参照）、ＣＭＰ等による表面平坦化を行うことにより、n型Siソース／ドレイン及びp型SiGeソース／ドレインが絶縁膜14で覆われる。更に、絶縁膜14及びゲート側壁スペーサ12をマスクとしてダミーゲート10をエッチング除去する。この後、さらに薄膜絶縁膜5、ダミーゲート絶縁膜9及びSiGe層3（犠牲層）を除去することにより、図２Ｅの構造を得る。ダミーゲート10のエッチングは、Cl2またはHBr等のハロゲン系のガスを用いた等方性のエッチング条件にて行う。
図３に、図２Ｅの鳥観図を上方から見た平面図（模式図）を示す。図３内の線分ａ−ａ’は、FETのゲート形成領域においてゲートに並行方向に引いた線分を示す。図１Ａは線分ａ−ａ’に沿った断面を示す図であり、点線に挟まれた領域が、図３の枠Ａに相当する領域である。
図１Ａは、図２Ｅあるいは図３の構造上にゲート絶縁膜21、p−仕事関数制御金属膜（p型FET用仕事関数制御金属を以下、「p−仕事関数制御金属」と称する）22、及びハードマスク23、反射防止膜24、フォトレジスト25を堆積し、フォトレジスト25及び反射防止膜24をパターニングした状態を示している。ここで、ゲート絶縁膜21は、ゲートによるトランジスタ動作制御性を高める目的で酸化ハフニウム（HfO2）や酸化アルミニウム（Al2O3）等の高誘電体材料やこれら高誘電体材料の積層膜であるとよい。また、高誘電体材料にジルコニウム（Zr）やランタン（La）、またはイットリウム（Y）等の金属材料を添加してもゲート絶縁膜の特性改善に有効である。ゲート絶縁膜21の膜厚は約0.5〜3ｎｍとする。さらに、ゲート絶縁膜21の形成前に熱酸化またはプラズマ酸化によってチャネルSi表面に薄いSiO2を約0.5〜1ｎｍ程度形成してもよい。p−仕事関数制御金属膜22には窒化チタン（TiN）またはタンタル窒化膜（TaN）またはこれらと同等の仕事関数を有する金属化合物を用いる。p−仕事関数制御金属膜22は単層膜でもよいし、上記の膜を組み合わせた積層膜であってもよい。p−仕事関数制御金属膜22の膜厚は約1〜12ｎｍの範囲で調整する。図１Ａにおいて、ハードマスク23、反射防止膜24、フォトレジスト25の積層膜は、それぞれスピン・オン・カーボン膜／スピン・オン・グラス膜／有機レジストからなる三層レジストであることが望ましい。この場合、塗布により膜を形成するため、膜の形成とともに平坦化がはかれるためである。しかし、ＣＶＤ法等によりハードマスク23として炭素を含んだ膜を堆積し、反射防止膜24にはSiONなどの無機膜を用いることも可能である。
図１Ａは、n型FET領域とp型FET領域の境界パターンを例示している。このため、n型FET領域においては、p−仕事関数制御金属膜22からn−仕事関数制御金属膜（n型FET用仕事関数制御金属を以下、「n−仕事関数制御金属」と称する）に付け替える必要がある。以下、仕事関数制御金属膜を付け替える工程について説明する。なお、本工程が必要なパターンは、p型FET領域とn型FET領域との境界に限られず、例えば高い閾値電圧を有するn型FET領域と低い閾値電圧を有するn型FET領域の境界、また高い閾値電圧を有するp型FET領域と低い閾値電圧を有するp型FET領域との境界がある。
図１Ａの構造を形成した後、フォトレジスト25及び反射防止膜24をマスクとしてハードマスク23を一部パターニングして図１Ｂの構造を得る。パターンの境界は、平面視でp型FET領域とn型FET領域とを隔てるFET分離絶縁膜7上に位置されており、ハードマスク23のエッチングは、FET分離絶縁膜7の上端を覆うp−仕事関数制御金属膜22が露出した段階で停止するようにエッチング時間が制御されている。
その後、ＡＬＤ（Atomic Layer Deposition）法による成膜技術により、保護絶縁膜26を堆積し、図１Ｃに示す構造を得る。保護絶縁膜26は、反射防止膜24の上面及び側壁、開口されたハードマスク23の側壁及びエッチングされた平面、露出したp−仕事関数制御金属膜22の上に堆積する。保護絶縁膜26の材料は、炭素系材料であるハードマスク23とのエッチング選択比を考慮して、窒素を含む絶縁膜であることが望ましく、例えばSi3N4膜またはそれに準じたSiON膜などとする。保護絶縁膜26の膜厚は約2〜3ｎｍ程度に制御される。ＡＬＤ法は薄膜を凹凸の多い複雑な形状に対しても制御性よく成膜できる利点がある。保護絶縁膜26をＣＶＤ法等によって成膜してもよい。
次いで、異方性の選択エッチングを行い、保護絶縁膜26を垂直方向にエッチングして図１Ｄに示す構造を得る。このエッチングにより、反射防止膜24の側壁の一部とハードマスク23の側壁が保護絶縁膜26により覆われた状態が実現する。
図１Ｄの状態から、等方的な選択エッチングを施し、ハードマスク23をn型FET領域から除去し、図１Ｅに示す構造を得る。本エッチング工程において、p型FET領域におけるハードマスク23は、上面は反射防止膜24で覆われ、側壁は保護絶縁膜26及び絶縁膜7で保護されているため、n型FET領域からマスク材料を除去するための等方的なエッチングの影響を受けない。すなわち、n型FET領域からマスク材料を除去するまでの期間において、n型FET領域とp型FET領域の境界を越えて、p型FET領域のマスク材料が除去されてしまうことがない。
このような積層チャネル間マスク材料除去工程を、ＡＬＤ成膜機能を搭載したプラズマ処理装置で行う場合、図１Ｂに示すハードマスク23の異方性エッチングから図１Ｅに示すハードマスク23の等方性エッチングまでの一貫プロセスを同一のプラズマ処理装置内で連続して処理することができる。プラズマ処理装置としては、誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）を用いたエッチング装置、容量結合プラズマ（ＣＣＰ：Capacitively Coupled Plasma）を用いたエッチング装置、マイクロ波電子サイクロトロン共鳴（ＥＣＲ：Electron Cyclotron Resonance）プラズマを用いたエッチング装置のいずれであってもよい。
一例として、図４に、マイクロ波ＥＣＲプラズマを用いたプラズマ処理装置の構成を示す。プラズマ処理装置は、処理室（チャンバ）401を有し、処理室401は真空排気口402を介して真空排気装置（図示せず）に接続されており、プラズマ処理中には処理室401内は0.1〜10Ｐａ程度の真空に保たれる。また、処理室401の上部には、シャワープレート403及び窓部404が配置されている。シャワープレート403は、複数の孔を有し、材質は例えば石英である。ガス供給機構はガス源405、ガス供給装置406、ガス導入口407を有し、プラズマ処理用の原料ガスを供給する。ガス源405は処理に必要な複数のガス種を有する。ガス供給装置406はガスの供給／遮断を制御する制御バルブとガス流量を制御するマスフローコントローラとを有する。また、ガス導入口407は、シャワープレート403と窓部404との間に設けられており、ガスをシャワープレート403の孔を通じて処理室401内に導入する。窓部404は、処理室上方からの電磁波を透過させるとともに、処理室上方を気密に封止する役割を持つ。窓部404の材質には誘電体、例えば石英を用いる。
処理室401の上部には電磁波を伝播する導波管409が接続されており、導波管409の端部には高周波電源であるプラズマ生成用高周波電源408が接続されている。プラズマ生成用高周波電源408はプラズマ生成用の電磁波を発生するための電源であり、例えば電磁波としては周波数2.45ＧＨｚのマイクロ波を用いる。プラズマ生成用高周波電源408から発生されたマイクロ波は導波管409を伝播し、処理室401内に入射する。導波管409が垂直方向に延在する垂直導波管とマイクロ波の方向を90度曲げるコーナーを兼ねた導波管変換器とを有することにより、マイクロ波は処理室401に垂直に入射される。マイクロ波は窓部404、シャワープレート403を経由して処理室401内を垂直に伝播する。処理室401の外周に配置された磁場発生コイル410は、処理室401に磁場を形成する。プラズマ生成用高周波電源408から発振されたマイクロ波は、磁場発生コイル410により形成された磁場との相互作用により、処理室401内に高密度プラズマを生成する。
処理室401の下方には、窓部404に対向して試料台412が配置されている。試料台412の材質には、アルミニウムやチタンを用いる。試料台412は、試料である半導体基板411を上面に載置して保持する。ここで、導波管409、処理室401、試料台412及び半導体基板411の中心軸は一致している。また、試料台412内部には半導体基板411を静電吸着するための電極が設けられており、直流電圧を印加することにより半導体基板411が試料台412に静電吸着される。さらに試料台412には、エッチングの等方性／異方性を制御するため高周波バイアス電源413から高周波電圧が印加される。印加する高周波バイアスの周波数は例えば、400ｋＨｚとするとよい。
プラズマ処理装置の各機構は制御部420により制御される（図４では各機構との接続は省略している）。制御部420は、プラズマ処理装置が実行する処理条件（エッチング処理、ＡＬＤ成膜処理等）に応じて、各機構に所定の動作の実行を指示することにより、各機構が制御される。例えば、プラズマ生成用高周波電源408を制御し、プラズマ発生のための電磁波のＯＮ−ＯＦＦを制御する。また、ガス供給機構を制御し、処理室401に導入するガスの種類、流量等を調整する。また、高周波バイアス電源413を制御し、試料台412上の半導体基板411に印加される高周波電圧の強度を制御する。
積層チャネル間マスク材料除去工程のフロー図を図５に示す。
先ず、エッチング時間を制御し、垂直性のエッチングにてハードマスク23をエッチングする（Ｓ１０、図１Ｂ）。この工程では、ハードマスク側壁のSi基板表面に対する垂直性を保つことが重要となるため、Si基板1を載せる試料台412に高周波バイアスを印加する。これにより、プラズマ内のイオンが基板に引き寄せられることで、垂直性を保ってエッチングされる。なお、ハードマスク23のエッチングは、ハードマスク23上部に堆積されたスピン・オン・グラス膜などの反射防止膜24のエッチングと連続して同一装置内でエッチングすることも可能である。この場合、フォトレジスト25をマスクとするスピン・オン・グラス膜24のエッチングは例えば六フッ化硫黄（SF6）またはCF4やC4F8等のフロロカーボン系ガスまたはそれらの混合ガスを用い、スピン・オン・グラス膜24をマスクとしてスピン・オン・カーボン等炭素系材料を含むハードマスク23をエッチングする際にはガス種を切り換え、酸素ガスを主なエッチング原料としてエッチングを行う。
ハードマスク23のエッチング（Ｓ１０）に続いて、保護絶縁膜26の成膜を、エッチングと同一プラズマ処理装置内の同一処理室、または真空の搬送室を介してエッチングを行う処理室と接続された成膜用の処理室にて行う（Ｓ１１）。保護絶縁膜26は、炭素系材料であるハードマスク23と選択比を取るため、Si3N4またはそれに準じた膜であることが望ましい。例えばSi3N4膜をＡＬＤ成膜する場合、Siの原料には、液体原料であるビス（tert‐ブチルアミノ）シラン（Bis(tertbutylamino)silane：BTBAS）かビス（ジエチルアミノ）シラン（Bis(DiEthylAmino)Silane：BDEAS）、または気体ガスであるジクロロシラン（SiH2Cl2）を用いる。液体原料を用いる場合は原料を気化させてガスラインに送る。原料はキャリアガスであるアルゴン（Ar）とともに処理室へと送り込まれ、Siの前駆体（precursor）として図１Ｂの構造表面に吸着する。その後Arガス等のパージガスを用いて処理室内の不要な前駆体を排気し、次いでN2ガスまたはN2ガスと水素（H2）ガスの混合ガス、あるいはアンモニア（NH3）ガス等、窒素を含むガスを流入してプラズマ化し、表面反応させる。この後、再びAr等の不活性ガスにてパージを行い、処理室内の不要なガスを排気する。この一連のプロセスにより、原理的には原子層レベルの膜厚を有するSi3N4膜が堆積する。この一連のプロセスを繰り返すことにより、図１Ｃに示すような薄膜ＡＬＤ絶縁膜が成膜される。
次に、保護絶縁膜26を異方性エッチングによりエッチングする（Ｓ１２）。エッチングガスにはトリフルオロメタン（CHF3）またはジフルオロメタン（CH2F2）またはフルオロメタン（CH3F）等のガスを用いるか、あるいはCF4やC4F8等のフロロカーボン系ガスと水素の混合ガスを用いる。これにより、スピン・オン・カーボン等炭素系材料を含むハードマスク23に対して、Si3N4膜からなる保護絶縁膜26を選択的にエッチングすることが可能となる。図１Ｄの構造において開口されたハードマスク23の側壁が満遍なく保護絶縁膜26で覆われた状態を維持するため、保護絶縁膜26の水平方向へのエッチング量を極力なくすように高周波バイアスを調整し、エッチング時間を制御する。エッチング時間は、n型FET領域においてエッチング（Ｓ１０）したハードマスク23の上平面に保護絶縁膜26が残らないよう、保護絶縁膜26を基板に垂直方向にエッチングするためにかかる時間の大体1.5〜2倍程度に調整し、オーバーエッチ量を確保する。
続いて、スピン・オン・カーボン等炭素系材料を含むハードマスク23を等方エッチングする（Ｓ１３）。本工程は、図１Ｅに示されるように、スピン・オン・グラス膜またはそれに準じる膜からなる反射防止膜24、開口されたハードマスク23の側壁に形成された保護絶縁膜26、更にTiNやTaN等の膜からなるp−仕事関数制御金属膜22に対してハードマスク23を選択的にエッチングする工程であり、酸素ガスをエッチングに用いる。等方性のエッチングであるため、Si基板にはバイアスを印加せず、プラズマにより生成された酸素ラジカルによるエッチングとする。
保護絶縁膜26をSi3N4膜またはそれに準じる膜とした場合、スピン・オン・カーボン等炭素系材料を含むハードマスク23と保護絶縁膜26とのエッチング選択比は10〜50とすることができる。したがって、保護絶縁膜26の膜厚を約3ｎｍとすると、ハードマスク23の水平方向へのエッチングを約30ｎｍ以上行うことができる。一般的なナノワイヤまたはナノシートチャネルの幅は5〜30ｎｍ程度であるから、保護すべき領域のハードマスク23を保護絶縁膜26で保護したまま、積層されたナノワイヤまたはナノシートチャネル間に残存したマスク材料を除去することは十分に可能である。より幅の広いナノシートチャネルを必要とする用途がある場合は、それに応じて保護絶縁膜26の初期膜厚を調整するとよい。
以上の、積層チャネル間マスク材料除去工程を同一のプラズマ処理装置で行うには、高精度／高選択異方性エッチング、ＡＬＤ成膜、高選択等方性エッチングが可能であればよく、例えば、高選択性やエッチング速度の高精度制御を実現するための高精度なガス流量／温度／圧力制御性が求められる。以上の異なるプロセス工程（異方性エッチング／ALD成膜／等方性エッチング）を連続して同一装置内で行う場合、スループットの向上をもたらすことができるほか、プロセス途中でウェハを待機に曝すことによるマスク材料の酸化等を抑制して歩留まり向上を実現することができる。
図６Ａ〜６Ｅを用いて、積層チャネル間マスク材料除去工程に続く、仕事関数制御金属の付け替え工程とメタル埋め込み層形成工程とを説明する。図１Ｅに示す構造から反射防止膜24及び保護絶縁膜26を除去して図６Ａの構造を得る。ここで、スピン・オン・グラス膜またはそれに準じる膜からなる反射防止膜24は、SF6ガス、またはCF4やC4F8等のフロロカーボン系ガスまたはそれらの混合ガスを用いて、スピン・オン・カーボン等炭素系材料を含むハードマスク23及びSi3N4膜またはそれに準じる膜からなる保護絶縁膜26に対して選択的にエッチングする。等方性または異方性エッチングの条件を用いることができる。続いて、保護絶縁膜26は、原料ガスにCHF3またはCH2F2、またはCH3F、或いはCF4やC4F8等と水素の混合ガスを用いて、ハードマスク23を含む周辺の膜に対して選択的にエッチングする。エッチングには等方性エッチング条件を用いる。この反射防止膜24及び保護絶縁膜26のエッチングは、前述の積層チャネル間マスク材料除去工程と連続して、同一のプラズマ処理装置内にて行うことも可能である。
図６Ａの構造から、スピン・オン・カーボン等炭素系材料を含むハードマスク23をマスクとして、p−仕事関数制御金属膜22を等方性のドライエッチングまたはウェットエッチングにて除去する。p−仕事関数制御金属膜22はTiNまたはTaNまたはそれに準じる膜から成り、ドライエッチングを行う場合にはCHF3とArの混合ガス等を使用するとよく、ウェットエッチングを行う場合にはアンモニア過酸化水素水溶液（ammonia peroxide mixture：NH3／H2O2／H2O）等を用いるとよい。
図６Ｂの構造から、酸素プラズマ雰囲気下等でハードマスク23を除去して図６Ｃの構造を得、更に全面にn−仕事関数制御金属膜27を成膜することにより、図６Ｄの構造を得る。ここで、n−仕事関数制御金属膜27は、チタンアルミニウム（TiAl）またはTiAlに炭素（C）、酸素（O）、窒素（N）等が含有された金属からなるとよい。n−仕事関数制御金属膜27はＣＶＤ法またはＡＬＤ法によって成膜される。
この後、ゲート埋め込み金属膜28を堆積し、ＣＭＰによる平坦化を経て図６Ｅに示す構造を得る。ゲート埋め込み金属膜28はゲート内の金属抵抗を低減する目的で堆積され、タングステン（W）等の材料を用いることができる。
図６Ｅにおいて、n型FET領域におけるナノワイヤまたはナノシートチャネル4上には、ゲート絶縁膜21を介してn−仕事関数制御金属膜27が形成される一方、p型MOSFET領域におけるナノワイヤまたはナノシートチャネル4上には、ゲート絶縁膜21を介してp−仕事関数制御金属膜22が形成されている。n型FETとp型FET間はFET分離絶縁膜7で隔てられており、MOSFET間隔の縮小がなされているにもかかわらず、仕事関数制御金属膜の付け替え工程において、意図に反して除去されたp−仕事関数制御金属膜は存在しない。また、更に、積層されたナノワイヤチャネルまたはナノシートチャネル間には低抵抗のゲート埋め込み金属膜28が堆積されていることにより、ゲート抵抗が低減されている。
以上のように、ナノフォーク型FETの水平方向のFET間間隔を縮小できる利点を生かしつつ、仕事関数制御金属をFETの閾値電圧に応じて付け替えることが可能になる。なお、最初にp−仕事関数制御金属膜を形成した例を説明したが、n−仕事関数制御金属膜を形成してp−仕事関数制御金属膜に付け替えるようにしてもよい。
実施例２においては、仕事関数制御金属の積層膜を作り分けることにより、閾値電圧の異なるMOSFETを実現する。図７Ａは、図２Ｅの鳥観図を上方から見た平面図である。図７Ａに示される８つのMOSFETのチャネルは、それぞれ３種類の閾値電圧をもつn型FET（nMOS-1〜3）及びp型FET（pMOS-1〜3）のチャネルであり、チャネル上に閾値電圧に応じた仕事関数制御金属の積層膜を堆積させる。なお、同一の閾値電圧を有するMOSFETには同じ符号を付与している。
図７Ａは、実施例１において説明した仕事関数制御金属の付け替え工程のうち、図６Ｃの構造を得たときの状態を示している。領域30に含まれるチャネル、すなわちnMOS-2, 3及びpMOS-1〜3のチャネルにはp−仕事関数制御金属膜22が積層されている。ここでは、複数種類の仕事関数制御金属を堆積するプロセスを想定しているため、p−仕事関数制御金属膜22をp-WFM-1（WFM: work function metal）と記載するものとする。
次に、図７Ｂは、実施例１において説明した仕事関数制御金属の付け替え工程におけるn−仕事関数制御金属膜27（図６Ｄ参照）の堆積後、pMOS-1のチャネルからn−仕事関数制御金属膜27を除去した状態である。このプロセスは、図６Ｄの構造上にハードマスク23、反射防止膜24、フォトレジスト25を堆積させ、pMOS-1のチャネルに相当する領域を開口して実施例１において説明した積層チャネル間マスク材料除去工程を実施する。これにより、pMOS-1のチャネル上のn−仕事関数制御金属膜27が露出されるので、これを除去する。この結果、領域31に含まれるチャネル、すなわちnMOS-1〜3及びpMOS-2, 3のチャネルにn−仕事関数制御金属膜27が積層される。n−仕事関数制御金属膜27をn-WFM-1と記載するものとする。
図７Ｃは、さらに図７Ｂの構造上にn−仕事関数制御金属膜（n-WFM-2）を堆積し、nMOS-3及びpMOS-1, 3のチャネルからn−仕事関数制御金属膜（n-WFM-2）を除去したものである。このプロセスは、実施例１において説明した積層チャネル間マスク材料除去工程を実施することで行える。露出されたnMOS-3及びpMOS-1, 3のチャネル上のn−仕事関数制御金属膜（n-WFM-2）を除去する。この結果、領域32に含まれるチャネル、すなわちnMOS-1, 2及びpMOS-2のチャネルにn−仕事関数制御金属膜（n-WFM-2）が積層される。以上の工程により、各MOSFETに積層された仕事関数制御金属積層膜を図７Ｄに示す。
以上の一連の工程により、n型FETとp型FETそれぞれに複数種の仕事関数制御金属積層膜を形成することができる。p-WFM-1にはTiNまたはTaN、あるいはこれらの積層膜かそれに準じた膜が望ましく、p-WFM-1の膜厚は1〜4ｎｍとすることが望ましい。p-WFM-1のエッチングには、等方性のドライエッチングまたはウェットエッチングを行う。ドライエッチングを行う場合には前述のようにCHF3とArの混合ガス等を使用するか、原子層レベルのエッチングが可能なＡＬＥ（Atomic Layer Etching）を用いてもよく、ウェットエッチングを行う場合にはアンモニア過酸化水素水溶液等を用いる。
n-WFM-1にはTiAlまたはTiAlにC、O、N等が含有された金属、あるいは炭化チタン（TiC）、酸化チタン（TiO）等の材料が望ましく、膜厚は1〜4ｎｍとするとよい。n-WFM-1のエッチングは、ＡＬＥ等を用いて高精度にエッチング速度を制御して行うか、下地となるp-WFM-1膜とのエッチング選択性に優れるウェットエッチングを用いてもよい。n-WFM-1がTiAlを中心とする材料からなる場合、ウェットエッチングに水酸化カリウム（KOH）や水酸化アンモニウム（NH4OH）等のアルカリ系エッチング溶液を用いるとTiNやTaNで構成されるp-WFM-1との選択比を取ることが可能となる。
n-WFM-2には、n-WFM-1と同様、TiAlまたはTiAlにC、O、N等が含有された金属、TiC、TiO等の材料とする。膜を構成する材料の組成は、n-WFM-1と同一でもよいし、異なる組成としてもよい。n-WFM-1と異なる組成とする場合は、n-WFM-1との選択エッチングが可能となる。n-WFM-1と同一組成の材料を用いる場合は、n-WFM-2のエッチングはＡＬＥ等を用いてエッチング量を制御して行う。n-WFM-2の膜厚は1〜4ｎｍとするとよい。
n−仕事関数制御金属膜をp−仕事関数制御金属膜上に形成することにより、p型FETの閾値電圧を変化させることが可能となる。例えば、n−仕事関数制御金属膜にTiAlまたはそれに準じる膜を用いた場合、FETの製造工程中の熱負荷によりAlがp−仕事関数制御金属膜内に拡散し、p型FETの閾値電圧（絶対値）が上昇する。Al拡散はn−仕事関数制御金属膜の膜厚に依存し、上記膜厚が厚い程p型FETの閾値電圧はより上昇する。一方、n型FETにおいて、n−仕事関数制御金属膜の下部にp−仕事関数制御金属膜を形成するとn−仕事関数制御金属の影響が弱まり、n型FETの閾値電圧は増大する。従って、図７Ｄに示す例でp型FET、n型FETそれぞれの閾値電圧（絶対値）を比較すると、p型FETの閾値電圧（絶対値）はpMOS-1 ＜pMOS-3 ＜ pMOS-2となり、n型FETの閾値電圧はnMOS-1＜ nMOS-2＜nMOS-3となる。
このように、仕事関数制御金属の付け替え工程を異なる領域に複数回適用することで、n型、p型それぞれに複数種の閾値電圧をもつFETの形成が可能となる。ナノフォーク型FETを例に説明したが、GAA型FETにおいても同様である。
実施例３では、GAA型FETを有するデバイスにおける、積層ナノワイヤチャネルまたは積層ナノシートチャネルへの仕事関数制御金属膜の作り分け工程について説明する。なお、実施例１または実施例２との相違点を中心に説明し、同様の工程について、重複する説明は省略する。図８Ａ〜図８Ｃに、GAA型FETのチャネル形成工程を示す。
図８Ａに、Si基板51上に単結晶SiGe層53と単結晶Si層54の積層膜をエピタキシャル成長後、パターニングを施してSTI絶縁膜52を埋め込んだ後の構造を示す。製造過程としては実施例１の図２Ａに示した工程と同等である（ただし、図８Ａはパターニングのためのハードマスク除去後の状態である）。また、SiをチャネルとするGAA型FETを製造する場合は、Si層54が最上層に位置するとよい。
図８Ｂは、ダミーゲート絶縁膜55とダミーゲート60、及びゲート側壁スペーサ62を形成し、さらにp型FETのSiGeソース／ドレイン63とn型FETのSiソース／ドレイン（図示せず）とを形成した後の構造を示す。ナノワイヤチャネルまたはナノシートチャネル形成前のfin状のSiGe層53／Si層54の積層構造がダミーゲート60に覆われている。
図８Ｃは、ソース／ドレイン上に絶縁膜64を形成し、ＣＭＰによる平坦化の後にダミーゲート60を除去し、さらにSi層54に対してSiGe層53を選択的に除去した工程後の構造を示す。本工程にて、外周が全て露出した細線状またはシート状のSi層54が形成される。
図９Ａ〜図９Ｈに、GAA型FETにおいて仕事関数制御金属の作り分けを行う工程を示す。図９Ａに、仕事関数制御金属の作り分けを行う領域を規定するためのリソグラフィーを行った後の図を示す。図８Ｃの構造を作製後、ナノワイヤチャネルまたはナノシートチャネルを形成するSi層54上にゲート絶縁膜71とp−仕事関数制御金属膜72を形成し、スピン・オン・カーボン膜等のハードマスク73、スピン・オン・グラス膜等の反射防止膜74、フォトレジスト75を成膜及び堆積し、フォトレジスト75をパターニングして図９Ａの構造を得る。
図９Ａに示す構造上に、SiO2等の絶縁膜を堆積し、異方性エッチングを行うことで補助絶縁膜76を形成し、図９Ｂに示す構造を得る。補助絶縁膜76はフォトレジスト75の側壁として働き、フォトレジスト75で画定されるパターン領域を広げる役割を持つ。ここで、補助絶縁膜76の膜厚ｄは、平面視で補助絶縁膜76の側壁端がn型FET領域に存在する、p型FET領域に最も近接する積層チャネル上に位置するように調整する。さらに、後述するように、補助絶縁膜76の側壁端は当該チャネルの中央よりもp型FET領域寄りに位置していることが望ましい。
この後、フォトレジスト75及び補助絶縁膜76をマスクとして反射防止膜74を異方性エッチングによってエッチングし、次いでハードマスク73を異方性の時間制御エッチングによってエッチングすることにより、図９Ｃに示す構造を得る。ここで、ハードマスク73のエッチングは、最上層のナノワイヤチャネルまたはナノシートチャネル54上のp−仕事関数制御金属膜72が露出した時点で停止するようにエッチング時間を制御するようにし、最上層のチャネルが全て露出しないように留意する必要がある。
次に、薄膜の絶縁膜77をＡＬＤ法またはＣＶＤ法により成膜し、図９Ｄに示す構造を得る。ここで、絶縁膜77の膜種は実施例１と同様、Si3N4膜またはそれに準じた膜とし、成膜条件等は実施例１と同様とする。
次に、薄膜の絶縁膜77を垂直性エッチングにより加工することにより、開口されたハードマスク73の側壁を保護する保護絶縁膜77を形成する（図９Ｅ）。続いて、反射防止膜74とハードマスク73側壁の保護絶縁膜77をマスクとしてハードマスク73に垂直性のエッチングを施し、図９Ｆに示す構造を得る。本エッチングにより、n型FET領域に残存した積層されたチャネル間のハードマスク73の側壁が露出する。
図９Ｆに示す構造に対して、ハードマスク73を等方性エッチングにてエッチングし、図９Ｇに示す構造を得る。エッチングは時間制御により行い、p型FET領域に最も近接する積層チャネルにおいて、エッチング後に残存するハードマスク73の側壁位置が、保護絶縁膜77により保護されたハードマスク73の側壁位置とほぼ近くなるところでエッチングを停止する。本エッチングでは、エッチング後に残存するハードマスク73の側壁位置が、ナノワイヤまたはナノシートチャネル54の中央よりもp型FET領域寄りに位置するようにする。これにより、n型FET領域の内側に位置する積層チャネル層においては、ナノワイヤまたはナノシートチャネル54間のハードマスク73の露出した両側面のそれぞれからチャネルの幅の半分以上をエッチングすることができ、ナノワイヤまたはナノシートチャネル間に残存するマスク材料を完全に除去することが可能になる。
図９Ｇに示す構造から保護絶縁膜77をエッチング除去し、ハードマスク73の等方性エッチングを行うことで図９Ｈに示す構造を得る。このように、異方性エッチングと等方性エッチングとを組み合わせることでハードマスク73の垂直な側壁を得ることができる。上述したように、等方性エッチングでエッチングする境界を、p型FET領域に最も近接する積層チャネルのナノワイヤまたはナノシートチャネルの中央からp型FET領域寄りに設定しておくことでハードマスク73の等方エッチング時のエッチング量を適正化でき、n型FET領域とp型FET領域との境界を厳密に制御することができる。
以上説明した実施例３における積層されたナノワイヤまたはナノシートチャネル間のハードマスク除去プロセスを図１０にまとめる。各エッチングまたは保護絶縁膜の成膜時の条件は実施例１と同様の条件を用いるとよい。また、図１０のプロセスも、実施例１にて説明したように同一のプラズマ処理装置内で一貫プロセスとして連続して処理することも可能である。積層チャネル間マスク材料除去工程に続いては、実施例１と同様に、仕事関数制御金属の付け替え工程とメタル埋め込み層形成工程とを実行することにより、GAA型FETを製造できる。
実施例３に示す仕事関数制御金属作り分け工程は、マスク領域を変えて複数回繰り返すことができ、実施例２と同様に、n型、p型それぞれに複数種の閾値電圧をもつMOSFETの形成も可能である。
実施例４においては、MOSFETの閾値電圧に応じてゲート絶縁膜を作り分ける。図１１Ａに、Si基板81上にナノワイヤまたはナノシートチャネル84を形成し、次いでゲート絶縁膜101とp−仕事関数制御金属膜102を形成した後の構造を示す。本実施例ではゲート絶縁膜101とp−仕事関数制御金属膜102との間に閾値電圧調整膜103が形成されている。ゲート絶縁膜101は実施例１と同様、HfO2やAl2O3等の高誘電体材料やそれに準じた膜とする。閾値電圧調整膜103は、例えば酸化ランタン（La2O3）や酸化マグネシウム（MgO）等の金属酸化膜を用いる。図１１Ａでは仕事関数制御金属を作り分ける領域を、それぞれ低い閾値電圧を有するp型FET（低Vt）領域と、高い閾値電圧を有するp型FET（高Vt）領域とした例を示している。図１１Ａの構造に対して、実施例３の仕事関数制御金属作り分け工程を実行することにより、図１１Ｂの構造を得る。続いて、ハードマスク93が除去されたp型FET（低Vt）領域からp−仕事関数制御金属膜102、及び閾値電圧調整膜103を除去し、その後、p型FET（高Vt）領域から反射防止膜94及びハードマスク93とを除去することにより、図１１Ｃに示す構造を得る。
次いで、図１１Ｃの構造に熱処理を施すと、p型FET（高Vt）領域においてLaやMg等の金属材料がゲート絶縁膜101中に拡散し、第２のゲート絶縁膜104へと変化する（図１１Ｄ）。第２のゲート絶縁膜104内ではLaやMg等の効果によりゲート絶縁膜内で分極子が形成され、分極の効果により、FETのチャネル表面にはプラスの電界が印加される。この結果、p型FETのチャネル表面においてはキャリアとなる正孔の密度が減り、閾値電圧が増大する。なお、n型FETの場合は、チャネル表面においてキャリアとなる電子の密度が増えるため、閾値電圧は減少する方向に作用する。
この後、p型FET（高Vt）領域からp−仕事関数制御金属膜102と閾値電圧調整膜103とを除去すると図１１Ｅに示す構造を得る。この後、p−仕事関数制御金属膜を再度成膜することにより、同一の仕事関数制御金属膜を有しながら異なる閾値電圧を示すFETを形成することができる。
これにより、仕事関数制御金属膜を複雑な積層膜にしたり、膜厚を変化させたりすることなく閾値電圧の異なる複数のFETを製造することが可能となり、仕事関数制御金属膜の薄膜化が実現できるため、ゲート長の更なる縮小等に寄与することができる。GAA型FETを例に説明したが、ナノフォーク型FETにおいても同様である。
1, 51, 81…シリコン基板、2, 52, 82…素子分離（STI）絶縁膜、3, 53…単結晶シリコンゲルマニウム層、4, 54, 84…単結晶シリコン層、5…薄膜絶縁膜、6, 61…ハードマスク、7…FET分離絶縁膜、8…レジスト、9, 55…ダミーゲート絶縁膜、10, 60…ダミーゲート、11, 61…ハードマスク、12, 62…ゲート側壁スペーサ、13, 63…p型SiGeソース／ドレイン、14, 64…絶縁膜、21, 71, 101…ゲート絶縁膜、22, 72, 102…p−仕事関数制御金属膜、23, 73…ハードマスク、24, 74…反射防止膜、25, 75…フォトレジスト、76…絶縁膜、26, 77…保護絶縁膜、27…n−仕事関数制御金属膜、28…ゲート埋め込み金属膜、30〜32…領域、103…閾値電圧調整膜、104…第２のゲート絶縁膜、401…処理室（チャンバ）、402…真空排気口、403…シャワープレート、404…窓部、405…ガス源、406…ガス供給装置、407…ガス導入口、408…プラズマ生成用高周波電源、409…導波管、410…磁場発生コイル、411…半導体基板、412…試料台、413…高周波バイアス電源、420…制御部。

Claims (14)

  1. ゲート形成領域に細線状またはシート状のチャネルが基板に垂直な方向に積層される積層チャネルを有する半導体装置の製造方法であって、
    前記半導体装置は、第１の絶縁膜と前記第１の絶縁膜により絶縁分離される前記積層チャネルとを含む第１の構造体、及び第２の絶縁膜と前記第２の絶縁膜により絶縁分離される前記積層チャネルとを含む第２の構造体を有しており、
    前記第１の構造体及び前記第２の構造体上にゲート絶縁膜及び第１の仕事関数制御金属膜を形成し、前記ゲート形成領域をマスク材料で埋める第１の工程と、
    平面視で一端が前記第１の絶縁膜上に、他端が前記第２の絶縁膜上に位置するパターンにより、前記第１の絶縁膜の上端を覆う前記第１の仕事関数制御金属膜及び前記第２の絶縁膜の上端を覆う前記第１の仕事関数制御金属膜が露出するまで、前記マスク材料を開口する異方性エッチングを行う第２の工程と、
    前記第２の工程後、保護膜を堆積させる第３の工程と、
    前記第２の工程で開口された前記マスク材料の側壁に堆積した前記保護膜を残して、前記保護膜を除去する異方性エッチングを行う第４の工程と、
    前記第４の工程後、平面視で前記パターン内に位置する前記マスク材料を、前記保護膜及び前記第１の仕事関数制御金属膜に対して選択的に除去する等方性エッチングを行う第５の工程とを有する半導体装置の製造方法。
  2. 請求項１において、
    前記第５の工程後、前記マスク材料の側壁に堆積した前記保護膜及び前記第５の工程により露出した前記第１の仕事関数制御金属膜を除去する第６の工程と、
    前記第６の工程後、前記ゲート形成領域の前記マスク材料を除去する第７の工程と、
    前記第７の工程後、露出した前記第１の構造体及び前記第２の構造体上に第２の仕事関数制御金属膜を形成する第８の工程とを有する半導体装置の製造方法。
  3. 請求項２において、
    前記半導体装置は、第１の閾値電圧を有する第１のＭＯＳＦＥＴと第２の閾値電圧を有する第２のＭＯＳＦＥＴを有し、
    前記第１のＭＯＳＦＥＴの前記積層チャネル上には第１の仕事関数制御金属積層膜が、前記第２のＭＯＳＦＥＴの前記積層チャネル上には第２の仕事関数制御金属積層膜が形成されており、
    前記第１の仕事関数制御金属積層膜と前記第２の仕事関数制御金属積層膜とは、積層数または積層膜を構成する仕事関数制御金属が異なる半導体装置の製造方法。
  4. 請求項１において、
    前記半導体装置は、第１の閾値電圧を有する第１のＭＯＳＦＥＴと第２の閾値電圧を有する第２のＭＯＳＦＥＴを有し、
    前記第１の工程において、前記ゲート絶縁膜及び前記第１の仕事関数制御金属膜との間に閾値電圧調整膜を形成し、
    前記第１のＭＯＳＦＥＴの前記積層チャネルから前記閾値電圧調整膜を除去し、前記第２のＭＯＳＦＥＴの前記積層チャネルには前記閾値電圧調整膜を残して熱処理を行う工程を有する半導体装置の製造方法。
  5. 請求項１において、
    前記第２乃至前記第５の工程を、同一のプラズマ処理装置内にて連続して行う半導体装置の製造方法。
  6. ゲート形成領域に細線状またはシート状のチャネルが基板に垂直な方向に積層される積層チャネルを有する半導体装置の製造方法であって、
    前記チャネルを取り囲むようにゲート絶縁膜及び第１の仕事関数制御金属膜を形成し、前記ゲート形成領域をマスク材料で埋める第１の工程と、
    平面視で端部が前記積層チャネル上に位置するパターンにより、前記積層チャネルの最上層に位置する前記チャネルの上端を覆う前記第１の仕事関数制御金属膜が露出するまで、前記マスク材料を開口する異方性エッチングを行う第２の工程と、
    前記第２の工程後、保護膜を堆積させる第３の工程と、
    前記第２の工程で開口された前記マスク材料の側壁に堆積した前記保護膜を残して、前記保護膜を除去する異方性エッチングを行う第４の工程と、
    前記第４の工程後、平面視で前記パターン内に位置し、前記積層チャネル間の前記マスク材料を除去する異方性エッチングを行う第５の工程と、
    前記第５の工程後、平面視で前記パターン内に位置し、前記積層チャネルの前記チャネル間の前記マスク材料を、前記保護膜及び前記第１の仕事関数制御金属膜に対して選択的に除去する等方性エッチングを行う第６の工程とを有する半導体装置の製造方法。
  7. 請求項６において、
    前記第６の工程後、前記マスク材料の側壁に堆積した前記保護膜を除去し、前記マスク材料を、前記第１の仕事関数制御金属膜に対して選択的に除去する等方性エッチングを行う第７の工程を有する半導体装置の製造方法。
  8. 請求項７において、
    前記半導体装置は、第１の閾値電圧を有する第１のＭＯＳＦＥＴと第２の閾値電圧を有する第２のＭＯＳＦＥＴを有し、
    前記第１のＭＯＳＦＥＴの前記積層チャネルと前記第２のＭＯＳＦＥＴの前記積層チャネルとは前記基板上に隣接して配置され、
    前記第１のＭＯＳＦＥＴの前記積層チャネル上に前記パターンの端部が位置するとともに、前記パターンの端部は前記積層チャネルの前記チャネルの中央よりも前記第２のＭＯＳＦＥＴの前記積層チャネルよりに位置する半導体装置の製造方法。
  9. 請求項８において、
    前記第７の工程後、前記第７の工程により露出した前記第１の仕事関数制御金属膜を除去する第８の工程と、
    前記第８の工程後、前記ゲート形成領域の前記マスク材料を除去する第９の工程と、
    前記第９の工程後、露出した前記チャネルを取り囲むように第２の仕事関数制御金属膜を形成する第１０の工程とを有する半導体装置の製造方法。
  10. 請求項９において、
    前記第１のＭＯＳＦＥＴの前記積層チャネル上には第１の仕事関数制御金属積層膜が、前記第２のＭＯＳＦＥＴの前記積層チャネル上には第２の仕事関数制御金属積層膜が形成されており、
    前記第１の仕事関数制御金属積層膜と前記第２の仕事関数制御金属積層膜とは、積層数または積層膜を構成する仕事関数制御金属が異なる半導体装置の製造方法。
  11. 請求項８において、
    前記第１の工程において、前記ゲート絶縁膜及び前記第１の仕事関数制御金属膜との間に閾値電圧調整膜を形成し、
    前記第１のＭＯＳＦＥＴの前記積層チャネルから前記閾値電圧調整膜を除去し、前記第２のＭＯＳＦＥＴの前記積層チャネルには前記閾値電圧調整膜を残して熱処理を行う工程を有する半導体装置の製造方法。
  12. 請求項７において、
    前記第２乃至前記第７の工程を、同一のプラズマ処理装置内にて連続して行う半導体装置の製造方法。
  13. ゲート形成領域に細線状またはシート状であって、その周囲にゲート絶縁膜及び仕事関数制御金属膜が形成されたチャネルが基板に垂直な方向に積層される積層チャネルを有し、前記ゲート形成領域はマスク材料により埋められた素子が形成されている半導体基板に対してプラズマ処理を行うプラズマ処理装置であって、
    前記半導体基板を真空環境に保持する処理室と、
    前記処理室内に配置され、前記半導体基板が載置される試料台と、
    前記処理室にプラズマ処理のためのガスを供給するガス供給機構と、
    前記プラズマ処理のためのプラズマを生成するための高周波電源と、
    前記半導体基板に高周波バイアスを印加する高周波バイアス電源と、
    所定のパターンにより前記仕事関数制御金属膜が露出するまで、前記マスク材料を開口する異方性エッチングを行う第１の工程と、保護膜を堆積させる第２の工程と、前記第１の工程で開口された前記マスク材料の側壁に堆積した前記保護膜を残して、前記保護膜を除去する異方性エッチングを行う第３の工程と、前記チャネル間の前記マスク材料を、前記保護膜及び前記仕事関数制御金属膜に対して選択的に除去する等方性エッチングを行う第４の工程とを連続して実行する制御部とを有するプラズマ処理装置。
  14. 請求項１３において、
    前記第２の工程において、ＡＬＤ法により前記保護膜を堆積させるプラズマ処理装置。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102316293B1 (ko) * 2017-09-18 2021-10-22 삼성전자주식회사 반도체 장치
US11777033B2 (en) * 2020-02-27 2023-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors having vertical nanostructures
US11329168B2 (en) * 2020-07-31 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with fish bone structure and methods of forming the same
US11489045B2 (en) 2021-03-30 2022-11-01 International Business Machines Corporation Nanosheet transistor with body contact
US20220320090A1 (en) * 2021-03-31 2022-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Nanosheet device architecture for cell-height scaling
US11923365B2 (en) 2021-05-20 2024-03-05 Samsung Electronics Co., Ltd. Integrated circuit devices including transistor stacks having different threshold voltages and methods of forming the same
EP4338208A1 (en) * 2021-06-08 2024-03-20 Huawei Technologies Co., Ltd. Semiconductor architecture and method of manufacturing semiconductor architecture
US20230114214A1 (en) * 2021-09-24 2023-04-13 Intel Corporation Single-sided nanosheet transistors
US20230126135A1 (en) * 2021-10-25 2023-04-27 Intel Corporation Forksheet transistor with asymmetric dielectric spine
US20230154996A1 (en) * 2021-11-17 2023-05-18 International Business Machines Corporation Nanosheet replacement metal gate patterning scheme
EP4191669A1 (en) * 2021-12-03 2023-06-07 Imec VZW Method for forming a fet device
EP4191670A1 (en) * 2021-12-03 2023-06-07 IMEC vzw Method for forming fet device
EP4191668A1 (en) * 2021-12-03 2023-06-07 Imec VZW A field-effect transistor device
EP4191679A1 (en) * 2021-12-03 2023-06-07 Imec VZW Method for forming a fet device
KR20230133267A (ko) * 2022-03-07 2023-09-19 주식회사 히타치하이테크 플라스마 처리 방법
US20230352594A1 (en) * 2022-04-29 2023-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having nanostructure transistor and methods of fabrication thereof

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI283066B (en) * 2004-09-07 2007-06-21 Samsung Electronics Co Ltd Field effect transistor (FET) having wire channels and method of fabricating the same
US7371645B2 (en) * 2005-12-30 2008-05-13 Infineon Technologies Ag Method of manufacturing a field effect transistor device with recessed channel and corner gate device
US20110061811A1 (en) * 2008-03-07 2011-03-17 Tokyo Electron Limited Plasma processing apparatus
JP2011009526A (ja) * 2009-06-26 2011-01-13 Toshiba Corp 半導体装置及びその製造方法
JP4902888B2 (ja) * 2009-07-17 2012-03-21 パナソニック株式会社 半導体装置およびその製造方法
JP4922373B2 (ja) * 2009-09-16 2012-04-25 株式会社東芝 半導体装置およびその製造方法
CN103999226B (zh) * 2011-12-19 2017-02-15 英特尔公司 在栅绕式架构中的锗和iii‑v纳米线及纳米带的cmos实现
DE112011106155B3 (de) 2011-12-28 2022-05-25 Intel Corporation Integration von dielektrischen Multigate-Transistoren in einen Tri-Gate-Prozess (FINFET)
KR101596329B1 (ko) * 2014-08-18 2016-02-23 연세대학교 산학협력단 Vhf를 이용한 pe-ald 장치 및 방법
US9711414B2 (en) * 2014-10-21 2017-07-18 Samsung Electronics Co., Ltd. Strained stacked nanosheet FETS and/or quantum well stacked nanosheet
US9484406B1 (en) * 2015-09-03 2016-11-01 Applied Materials, Inc. Method for fabricating nanowires for horizontal gate all around devices for semiconductor applications
KR102434993B1 (ko) * 2015-12-09 2022-08-24 삼성전자주식회사 반도체 소자
WO2017111770A1 (en) * 2015-12-23 2017-06-29 Intel Corporation Transistor with dual-gate spacer
US9748404B1 (en) * 2016-02-29 2017-08-29 International Business Machines Corporation Method for fabricating a semiconductor device including gate-to-bulk substrate isolation
US10157750B2 (en) * 2016-03-28 2018-12-18 Hitachi High-Technologies Corporation Plasma processing method and plasma processing apparatus
WO2017189123A1 (en) * 2016-04-25 2017-11-02 Applied Materials, Inc. Horizontal gate all around device nanowire air gap spacer formation
US10103065B1 (en) * 2017-04-25 2018-10-16 International Business Machines Corporation Gate metal patterning for tight pitch applications
KR102293127B1 (ko) * 2017-06-23 2021-08-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9947804B1 (en) * 2017-07-24 2018-04-17 Globalfoundries Inc. Methods of forming nanosheet transistor with dielectric isolation of source-drain regions and related structure
US10374059B2 (en) * 2017-08-31 2019-08-06 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with nanowires
KR102341721B1 (ko) * 2017-09-08 2021-12-23 삼성전자주식회사 반도체 소자
KR102316293B1 (ko) * 2017-09-18 2021-10-22 삼성전자주식회사 반도체 장치
US10685887B2 (en) * 2017-12-04 2020-06-16 Tokyo Electron Limited Method for incorporating multiple channel materials in a complimentary field effective transistor (CFET) device
US10833078B2 (en) * 2017-12-04 2020-11-10 Tokyo Electron Limited Semiconductor apparatus having stacked gates and method of manufacture thereof
WO2019116827A1 (ja) * 2017-12-12 2019-06-20 ソニーセミコンダクタソリューションズ株式会社 半導体装置及びその製造方法
US10332803B1 (en) * 2018-05-08 2019-06-25 Globalfoundaries Inc. Hybrid gate-all-around (GAA) field effect transistor (FET) structure and method of forming
US10748935B2 (en) * 2018-06-29 2020-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked vertically isolated MOSFET structure and method of forming the same
KR20210006727A (ko) * 2019-07-09 2021-01-19 삼성전자주식회사 복수의 채널 패턴을 포함하는 반도체 소자 제조 방법

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