JP2019515494A - 水平ゲートオールアラウンドデバイスのナノワイヤの空隙スペーサ形成 - Google Patents

水平ゲートオールアラウンドデバイスのナノワイヤの空隙スペーサ形成 Download PDF

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Abstract

本開示は、半導体チップ向けの水平ゲートオールアラウンド（ｈＧＡＡ）構造電界効果トランジスタ（ＦＥＴ）の、望ましい材料を有するナノワイヤ構造物を形成するための、装置及び方法を提供する。一例では、ナノワイヤ構造物を形成する方法は、積層体の第１側部及び第２側部に誘電体材料を堆積させることを含む。積層体は、第１層と第２層の対の繰り返しを含みうる。第１側部は第２側部の反対側にあり、第１側部及び第２側部は、そこに形成された一又は複数の凹部を有する。方法は、積層体の第１側部及び第２側部から、誘電体材料を除去することを含む。一又は複数の凹部内には誘電体材料が残存する。方法は、ストレッサ層を堆積させることと、ストレッサ層と積層体の第１側部及び第２側部との間に、一又は複数の側部間隙を形成することとを、含む。【選択図】図３Ａ

Description

［０００１］本開示の実施形態は概して、積層のｈＧＡＡデバイスに関する。
関連技術の説明
［０００２］ハーフミクロン単位以下、及びそれを下回る、信頼性の高いフィーチャを製造することは、半導体デバイスの次世代型の超大規模集積（ＶＬＳＩ）及び極超大規模集積（ＵＬＳＩ）に関する主要な技術的課題の１つである。しかし、回路技術の限界が押し上げられるにつれて、ＶＬＳＩ及びＵＬＳＩ技術の寸法が縮小することにより、処理能力に対する要求が増大しつつある。ＶＬＳＩ及びＵＬＳＩを成功させる上で、及び、個々の基板やダイの回路密度及び品質を向上させるための継続的な取り組みにおいては、信頼性の高いゲート構造物を基板上に形成することが重要である。
［０００３］次世代型デバイスの回路密度が増大するにつれて、ビア、トレンチ、接点、ゲート構造物、及びその他のフィーチャといった相互接続部の幅と共に、これらの相互接続部同士の間の誘電体材料の幅が、２５ｎｍや２０ｎｍという寸法に、かつそれを超えて、低減する一方で、誘電体層の厚さは実質的に変わらず、その結果、フィーチャのアスペクト比の増大が生じている。更に、チャネルの長さが減少することで、従来的なプレーナ型ＭＯＳＦＥＴアーキテクチャには、多くの場合、著しい短チャネル効果が生じる。次世代型のデバイス及び構造物の製造を可能にするためには、多くの場合、トランジスタの性能を向上させるよう、三次元（３Ｄ）デバイス構造が利用される。具体的には、デバイス性能を強化するために、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）が利用されることが多い。ＦｉｎＦＥＴデバイスは、典型的には、高アスペクト比を伴う半導体フィンを含み、この半導体フィンを覆うように、トランジスタ向けのチャネル領域及びソース／ドレイン領域が形成される。次いで、より迅速で信頼性が高く、良好に制御される半導体トランジスタデバイスを製造するために、ゲート電極が、フィンデバイスの一部分を覆うように、かつその部分に沿って形成され、チャネル領域及びソース／ドレイン領域の表面積の増大という利点を利用する。ＦｉｎＦＥＴの更なる利点は、短チャネル効果を低減させることと、より大きな電流を提供することとを含む。水平ゲートオールアラウンド（ｈＧＡＡ）構成を有するデバイス構造物は、多くの場合、短チャネル効果及びそれに関連する漏れ電流を抑制するための、包囲ゲートによる優れた静電制御をもたらす。
［０００４］一部の応用では、ｈＧＡＡ構造物は、次世代型半導体デバイスの応用に利用される。ｈＧＡＡデバイス構造物は、積層構成でサスペンドされ、かつソース／ドレイン領域によって接続された、いくつかの格子整合チャネル（ナノワイヤなど）を含む。
［０００５］ｈＧＡＡ構造物では、多くの場合、種々の材料がチャネル構造物（ナノワイヤなど）を形成するために利用される。かかるチャネル構造物では、この材料の全てを、デバイス性能を劣化させることなくナノワイヤ構造物に統合するにあたり、製造上の難度が望ましくないほどに上昇しうる。例えば、ｈＧＡＡ構造物に関連する困難の１つは、金属ゲートとソース／ドレインとの間に大きな寄生容量が存在することを含む。かかる寄生容量を不適切に管理することで、デバイス性能の大幅な劣化がもたらされうる。
［０００６］ゆえに、ｈＧＡＡデバイスを製造する、改良型の構造物及び方法が必要とされている。
［０００７］本開示は、半導体チップ向けの水平ゲートオールアラウンド（ｈＧＡＡ）構造物の、望ましい材料を有するナノワイヤ構造物を形成するための、構造物及び方法を提供する。
［０００８］一実施形態では、基板を処理する方法が開示される。この方法は、積層体の第１側部と積層体の第２側部の各々に、誘電体材料を堆積させることを含む。積層体は、第１層と第２層の対の繰り返しを含む。積層体の第１側部は積層体の第２側部の反対側にあり、第１側部と第２側部の各々は、一又は複数の凹部を含む。方法は、積層体の第１側部及び積層体の第２側部から、誘電体材料を除去することも含む。第１側部及び第２側部の一又は複数の凹部内には、誘電体材料が残存する。方法は、第１側部及び第２側部に隣接してストレッサ層を堆積させることと、ストレッサ層と積層体の第１側部及び第２側部との間に一又は複数の間隙を形成することも、含む。
［０００９］別の実施形態では、基板を処理する別の方法が開示される。この方法は、プロセスチャンバ内で基板上に積層体を堆積させることを含む。積層体は、第１層と第２層の対の繰り返しを含む。方法は、積層体の第１側部と第１側部の反対側の積層体の第２側部の各々に一又は複数の凹部を作り出すために、積層体から材料を除去することも含む。方法は、積層体の第１側部と積層体の第２側部とに、及び一又は複数の凹部の内部に、誘電体材料を堆積させることも含む。方法は、第１側部と第２側部の各々から、誘電体材料を除去することも含む。一又は複数の凹部内には誘電体材料が残存する。方法は、第１側部及び第２側部に隣接してストレッサ層を堆積させることと、ストレッサ層と積層体の第１側部との間、及びストレッサ層と第２側部との間に、一又は複数の間隙を形成することも、含む。
［００１０］更に別の実施形態では、ナノワイヤ構造物が開示される。このナノワイヤ構造物は、第１層と第２層の対の繰り返しを有する積層体を含む。積層体は、第２側部の反対側の第１側部も含むナノワイヤ構造物は、積層体を取り囲むゲート構造物と、積層体の第１側部に隣接したソース層と、ソース層の反対側の、積層体の第２側部に隣接したドレイン層と、ソース層と第２層との間に配置された一又は複数の間隙と、ドレイン層と第２層との間に配置された一又は複数の間隙も、含む。
［００１１］上述の本開示の特徴を詳しく理解しうるように、上記で簡単に要約した本開示のより詳細な説明が、実施形態を参照することによって得られ、一部の実施形態は付随する図面に示されている。しかし、本開示は他の等しく有効な実施形態も許容しうることから、付随する図面はこの開示の典型的な実施形態のみを示しており、したがって、本開示の範囲を限定するものと見なすべきではないことに、留意されたい。
［００１２］基板上に形成されたナノワイヤ構造物を製造するための方法のフロー図を示す。 ［００１３］図２Ａ、２Ｂ１、及び２Ｃ１は、図１の製造プロセスにおいて望ましい材料を有するナノワイヤ構造物を形成するためのシーケンスの一例の断面図を示す。 図２Ｄ１、２Ｅ１、及び２Ｆ１も、図１の製造プロセスにおいて望ましい材料を有するナノワイヤ構造物を形成するためのシーケンスの一例の断面図を示す。 ［００１４］図２Ａ、２Ｂ２、及び２Ｃ２は、図１の製造プロセスにおいて望ましい材料を有するナノワイヤ構造物を形成するためのシーケンスの別の例の断面図を示す。 図２Ｄ２、２Ｅ２、及び２Ｆ２も、図１の製造プロセスにおいて望ましい材料を有するナノワイヤ構造物を形成するためのシーケンスの別の例の断面図を示す。 ［００１５］水平ゲートオールアラウンド（ｈＧＡＡ）構造物の一例の概略図を示す。 水平ゲートオールアラウンド（ｈＧＡＡ）構造物の一例の概略図を示す。 水平ゲートオールアラウンド（ｈＧＡＡ）構造物の一例の概略図を示す。 ［００１６］基板上で堆積プロセスを実施するために利用されうる、プラズマ処理チャンバを示す。 ［００１７］処理システムであって、その内部に統合される図４のプラズマ処理チャンバを含みうる、処理システムを示す。
［００１８］理解を容易にするために、可能な場合には、複数の図に共通する同一の要素を指し示すのに、同一の参照番号を使用した。一実施形態の要素及び特徴は、さらなる記述がなくとも、他の実施形態に有益に組み込まれうると、想定される。
［００１９］しかし、本開示は他の等しく有効な実施形態も許容しうることから、付随する図面は、この開示の例示的な実施形態のみを示しており、したがって、本開示の範囲を限定するものと見なすべきではないことに、留意されたい。
［００２０］本開示は、半導体チップ向けの水平ゲートオールアラウンド（ｈＧＡＡ）構造電界効果トランジスタ（ＦＥＴ）の、望ましい材料を有するナノワイヤ構造物を形成するための装置及び方法を、提供する。一例では、ナノワイヤ構造物を形成する方法は、積層体の第１側部及び第２側部に誘電体材料を堆積させることを含む。積層体は、第１層と第２層の対の繰り返しを含みうる。第１側部は第２側部の反対側にあり、第１側部及び第２側部は、そこに形成された一又は複数の凹部を有する。方法は、積層体の第１側部及び第２側部から、誘電体材料を除去することを含む。一又は複数の凹部内には誘電体材料が残存する。方法は、ストレッサ層を堆積させることと、ストレッサ層と積層体の第１側部及び第２側部との間に、一又は複数の側部間隙を形成することとを、含む。水平ゲートオールアラウンド（ｈＧＡＡ）半導体デバイス構造物のための、寄生容量が制御されているナノワイヤ構造物が提供される。
［００２１］図１は、水平ゲートオールアラウンド（ｈＧＡＡ）半導体デバイス構造物のための、複合材料を有するナノワイヤ構造物（例えばチャネル構造物）を製造するための方法１００の一例のフロー図である。図２Ａ〜図２Ｃは、方法１００の様々な段階に対応する、複合基板の一部分の断面図である。方法１００は、望ましい材料を有する、基板上の水平ゲートオールアラウンド（ｈＧＡＡ）半導体デバイス２００構造物（後に電界効果トランジスタ（ＦＥＴ）を形成するために利用されうる）のための、ナノワイヤ構造物を形成するために、利用されうる。あるいは、方法１００は、他の種類の構造物を製造するためにも、有効に利用されうる。
［００２２］方法１００は、工程１０２において、プロセスチャンバ（図４に示すチャンバ４００など）内で、基板２０２上に、図２Ａに示す膜積層体２０４を堆積させることによって始まる。基板２０２は、結晶シリコン（例えばＳｉ＜１００＞又はＳｉ＜１１１＞）、酸化ケイ素、ストレインドシリコン、シリコンゲルマニウム、ゲルマニウム、ドープされた又はドープされていないポリシリコン、ドープされた又はドープされていないシリコンウエハ及びパターニングされた又はパターニングされていないウエハのシリコンオンインシュレータ（ＳＯＩ）、炭素がドープされた酸化ケイ素、窒化ケイ素、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、又はサファイアといった、材料でありうる。基板２０２は、様々な寸法（例えば２００ｍｍ、３００ｍｍ、４５０ｍｍ、又はその他の直径）を有してよく、また、長方形又は正方形のパネルであることもある。
［００２３］膜積層体２０４は、オプションの材料層２０６上に配置されうる。オプションの材料層２０６が存在しない実施形態では、膜積層体２０４は、必要に応じて、基板２０２上に直接形成されうる。一例では、オプションの材料層２０６は絶縁材料である。絶縁材料の好適な例は、酸化ケイ素材料、窒化ケイ素材料、酸窒化ケイ素材料、又は、任意の好適な絶縁材料を含みうる。あるいは、オプションの材料層２０６は、必要に応じて導電性材料又は非導電性材料を含む、任意の好適な材料でありうる。積層体２０４は、少なくとも１つの層の対であって、各対が第１層２１２と第２層２１４とを備える、層の対を含む。図２Ａに示している例では、各対が第１層２１２と第２層２１４とを含む４つの対（交互配置の対であって、各対が第１層２１２と第２層２１４とを備えている）が図示されているが、ここで、各々が第１層２１２と第２層２１４とを備えている対の数は、プロセス上の種々の必要性に基づいて変動しうる。特定の一実施形態では、第１と第２の層２１２、２１４の対が４つ堆積されて、基板２０２上に積層体２０４を形成しうる。一実行形態では、単一の第１層２１２各々の厚さは、約２０A〜約２００A（例えば約５０A）であってよく、単一の第２層２１４各々の厚さは、約約２０A〜約２００A（例えば約５０A）でありうる。
［００２４］第１層２１２は、エピタキシャル堆積プロセスによって形成される、結晶シリコン層（例えば、単一結晶の、多結晶性の、又は単結晶性のシリコン層）でありうる。あるいは、第１層２１２は、ｐ型のドープされたシリコン層又はｎ型のドープされた層を含む、ドープされたシリコン層でありうる。好適なｐ型ドーパントは、Ｂドーパント、Ａｌドーパント、Ｇａドーパント、Ｉｎドーパントなどを含む。好適なｎ型ドーパントは、Ｎドーパント、Ｐドーパント、Ａｓドーパント、Ｓｂドーパントなどを含む。更に別の例では、第１層２１２はＧａＡｓ層などのＩＩＩ−Ｖ族材料である。
［００２５］第２層２１４は、ＳｉＧｅ層、Ｇｅ層、又はその他の好適な層といった、Ｇｅ含有層でありうる。あるいは、第２層２１４は、ｐ型のドープされたシリコン層又はｎ型のドープされた層を含む、ドープされたシリコン層でありうる。更に別の例では、第２層２１４はＧａＡｓ層などのＩＩＩ−Ｖ族材料である。また別の例では、第１層２１２はシリコン層であってよく、第２層２１４は、金属材料であって、その外表面に高誘電率材料のコーティングを有する金属材料である。高誘電率材料の好適な例は、数ある中でも、二酸化ハフニウム（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウムシリケート（ＨｆＳｉＯ４）、酸化ハフニウムアルミニウム（ＨｆＡｌＯ）、酸化ジルコニウムシリケート（ＺｒＳｉＯ４）、二酸化タンタル（ＴａＯ２）、酸化アルミニウム、アルミニウムでドープされた二酸化ハフニウム、ビスマスストロンチウムチタン（ＢＳＴ）、又はプラチナジルコニウムチタン（ＰＺＴ）を含む。特定の一実行形態では、コーティング層は二酸化ハフニウム（ＨｆＯ２）層である。なお、積層体２０４中の第１層２１２及び第２層２１４と連動して選択される基板材料は、上述の材料を利用した種々の組み合わせでありうる。
［００２６］図２Ａに示している特定の例では、第１層２１２は結晶シリコン層（単一結晶の、多結晶性の、又は単結晶性のシリコン層など）である。第２層２１４はＳｉＧｅ層である。ダミーゲート２０８及びゲートスペーサ２１０が、積層体２０４の上に堆積されうる。一部の例では、ハードマスク層（図２Ａには図示せず）及び／又はパターニングされたフォトレジスト層が、パターニングのために、ダミーゲート２０８、ゲートスペーサ２１０、及び積層体２０４の上に配置されうる。図２Ａに示している例では、ダミーゲート２０８、ゲートスペーサ２１０、及び積層体２０４は、積層体２０４の第１側部２１６及び積層体２０４の第２側部２１８が露出するよう、事前のパターニングプロセスにおいて既にパターニングされており、後に、第１側部２１６及び第２側部２１８に隣接して、ソース／ドレインアンカーが形成されうる。第１側部２１６は、第２側部２１８の反対側にあり、かつ基板２０２に直角である。
［００２７］工程１０４において、図２Ｂ１及び２Ｂ２に示しているように、一部の材料を除去し、積層体２０４の第１側部２１６と積層体２０４の第２側部２１８の各々に一又は複数の凹部２２０を作り出すために、積層体２０４はエッチングされる。一実施形態では、凹部２２０は、図２Ｂ１に示しているように、積層体２０４の第２層２１４に選択的に形成される。別の実施形態では、凹部２２０は、図２Ｂ２に示しているように、積層体２０４の第１層２１２に選択的に形成される。凹部の深さは、ゲートスペーサ２１０の幅２２２とおおよそ同じである。一実施形態では、プロセスチャンバ（図４のチャンバ４００など）の中の、フッ素のイオン及びラジカルを含むプラズマが、一又は複数の凹部２２０を選択的にエッチングするために使用される。プロセスチャンバチャンバの中の、フッ素のイオン及びラジカル並びに酸素のイオン及びラジカルを含むプラズマも、一又は複数の凹部２２０を選択的にエッチングするために使用されうる。窒素のイオン及びラジカルも含まれうる。約３００ｓｃｃｍ〜５００ｓｃｃｍの速度で、フッ化炭素前駆体が流されうる。積層体２０４の第２層２１４のエッチング速度を制御するために、酸素ラジカルが使用されうる。別の実施形態では、積層体２０４の第１層２１２のエッチング速度を制御するために、酸素ラジカル及び窒素ラジカルが使用されうる。酸素のイオン及びラジカルは、約１０ｓｃｃｍ〜４０ｓｃｃｍの速度で流されうる。窒素のイオン及びラジカルは、約１０ｓｃｃｍ〜４０ｓｃｃｍの速度で流されうる。
［００２８］工程１０６において、図２Ｃ１及び図２Ｃ２に示しているように、積層体２０４の側壁２１６、２１８に、及び、積層体２０４の第１側部２１６と第２側部２１８の各々の一又は複数の凹部２２０の各々の内部に、誘電体層２２４が堆積されうる。誘電体層２２４は、ゲートスペーサ２１０にも堆積されうる。誘電体層２２４は、後述するように、エピタキシャル成長を防止する、凹部２２０内のシールドを提供しうる。誘電体層２２４は、凹部２２０の内側表面をライニングすると共に、凹部２２０内の空気ポケットを維持する。一実施形態では、誘電体層２２４は、図２Ｃ１に示しているように、第２層２１４に形成された凹部２２０の内側表面をライニングすると共に、凹部２２０内の空気ポケットを維持する。別の実施形態では、誘電体層２２４は、図２Ｃ２に示しているように、第１層２１２に形成された凹部２２０の内側表面をライニングすると共に、凹部２２０内の空気ポケットを維持する。誘電体層２２４は、エピタキシャル成長中の堆積を防止しうる材料から、選択されうる。一実施形態では、誘電体層２２４は、窒化ケイ素含有層、炭化ケイ素含有層、酸化ケイ素含有層といった、シリコン含有誘電体層例えば、酸化ケイ素、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、炭化ケイ素（ＳｉＣ）、炭窒化ケイ素（ＳｉＣＮ）、酸炭化ケイ素（ＳｉＯＣ）、若しくは酸炭窒化ケイ素、又は、ドーパントを有するシリコン材料などである。シリコン含有誘電体層内に形成されるドーパントは、相対的に低い濃度を有しうる。誘電体層は、シリコンリッチな膜特性も含みうる。一例では、誘電体層２２４は、約５A〜約５０A（例えば約１０A）の厚さを有する、窒化ケイ素層又は酸窒化ケイ素（ＳｉＯＮ）である。誘電体層２２４は、ＣＶＤプロセス、ＡＬＤプロセス、若しくは、ＰＶＤ、ＣＶＤ、ＡＬＤにおける任意の好適な堆積技術、又は、他の好適なプラズマ処理チャンバによって、形成されうる。
［００２９］積層体２０４の側壁２１６、２１８の凹部２２０の中に誘電体層２２４が形成された後、工程１０８において、図２Ｄ１及び２Ｄ２で視認できるように、誘電体材料は、積層体２０４の第１側部２１６と積層体２０４の第２側部２１８の各々から選択的に除去される。第１側部２１６及び第２側部２１８の凹部２２０内には、誘電体材料２２６が残存する。換言すると、誘電体材料２２６は凹部２２０の内壁を覆う。一実施形態では、誘電体材料２２６は、図２Ｄ１に示しているように、第２層２１４に形成された凹部２２０の内壁を覆う。別の実施形態では、誘電体材料２２６は、図２Ｄ２に示しているように、第１層２１２に形成された凹部２２０の内壁を覆う。誘電体材料２２４は、ゲートスペーサ２１０からも除去される。側壁２１６、２１８から誘電体材料２２４を選択的に除去し、凹部２２０内の誘電体材料２２６は維持することによって、凹部の内部壁は、後続ステップにおいて、エピタキシャル成長から有利にシールドされる。
［００３０］工程１１０において、図２Ｅ１及び図２Ｅ２で視認できるように、第１側部２１６及び第２側部２１８に隣接してストレッサ層２２８を堆積させるために、選択的堆積が実施されうる。ストレッサ層２２８は、誘電体材料２２６によって保護されていない特定の領域に、選択的に堆積される。ストレッサ層２２８は、ゲートスペーサ２１０に隣接した部分を除去するよう、選択的にパターニングされうる。ストレッサ層２２８は、後に、ゲートオールアラウンドトランジスタのソース／ドレインになりうる。工程１１２において、図２Ｅで視認できるように、ストレッサ層２２８と積層体２０４の第１側部２１６及び第２側部２１８との間に一又は複数の空隙２３０が形成される。一実施形態では、ストレッサ層２２８の選択的堆積により、第２層２１４のエッジに空隙２３０が形成される。換言すると、空隙２３０は、図２Ｅ１〜図２Ｆ１で視認できるように、第２層２１４とストレッサ層２２８との間に形成される。別の実施形態では、図２Ｅ２〜図２Ｆ２で視認できるように、ストレッサ層２２８の選択的堆積により、第１層２１２のエッジに空隙２３０が形成される。換言すると、空隙２３０は、第１層２１２とストレッサ層２２８との間に形成される。一実施形態では、空隙２３０内の空気は酸素を含有する。空隙２３０内の空気は、水素、酸素、アルゴン、窒素、ヘリウム、又はそれらの混合物のうちの少なくとも１つを含有しうると、考えられる。図２Ｅ１及び図２Ｅ２で視認できるように、水平ゲートオールアラウンド半導体デバイス２００は、積層体２０４の第２層２１４又は第１層２１２と、（ソース又はドレインになりうる）ストレッサ層２２８との間に配置された、一又は複数の空隙を含みうる。一実施形態では、ダミーゲート２０８は、その後、図２Ｆで視認できるように、置換金属ゲート（ＲＭＧ）２３２に置き換えられる。別の実施形態では、ダミーゲート２０８と第２層２１４の両方が、エッチングされ、置換金属ゲートに置き換えられる。換言すると、ダミーゲート２０８は金属ゲート２３２に置き換えられ、かつ、第２層２１４は金属ゲート２３４に置き換えられうる。
［００３１］静電容量は、使用される材料の誘電率と直接的に関連する。空隙は、酸化材料又はスペーサ材料と比較して、最低の誘電率ｋを有する。ゆえに、最低誘電率を伴う方法を利用することで、ゲートとソース／ドレインとの間の寄生容量も有利に制限されうる。上記の方法は、水平ゲートオールアラウンド構造物における寄生容量を制限するために、ｋ値（およそ１）を有する空隙を有利に利用するものである。
［００３２］一実行形態では、図４に示している処理チャンバ４００や他の好適なプラズマチャンバといった処理チャンバを含む好適なプラズマ処理チャンバ内で、選択的堆積プロセスが実施されうる。処理温度は、低温範囲（例えば摂氏１２００度未満）に制御される。一実行形態では、堆積プロセスは、プラズマ含有環境、熱環境（炉など）、又は熱プラズマ環境において実施されうる（プラズマ化学気相堆積プロセス（ＰＥＣＶＤ）、低圧化学気相堆積プロセス（ＬＰＣＶＤ）、準常圧化学気相堆積プロセス（ＳＡＣＶＤ）、常圧化学気相堆積プロセス（ＡＰＣＶＤ）など）。
［００３３］膜積層体２０４内に一又は複数の空隙２３０が形成された後、積層体２０４は、寄生容量が低減され、かつデバイスリークが最小限の、水平ゲートオールアラウンド構造物におけるナノワイヤとして、利用されうる。
［００３４］図３Ａは、一実施形態による水平ゲートオールアラウンド（ｈＧＡＡ）構造物３００を示している。ｈＧＡＡ構造物３００は、図２Ｅ１に示しているｈＧＡＡ構造物２００と実質的に類似していることがある。別の実施形態では、ｈＧＡＡ構造物３００は、図２Ｅ２に示しているｈＧＡＡ構造物２００と実質的に類似している。水平ゲートオールアラウンド構造物３００は、基板３０２と、オプションの材料層３０６と、ソース３３２と、ドレイン３３４と、ゲート３０８と、ゲートスペーサ３１０と、積層体３０４とを含む。
［００３５］積層体３０４は、基板３０２上に配置されうる。一実施形態では、積層体３０４は、オプションの材料層３０６上に堆積される。積層体３０４は、第１側部３１６と第２側部３１８とを有する。第１側部３１６は第２側部３１８の反対側にある。第１側部３１８は基板３０２に対して直角である。積層体３０４は、第１層３１２と第２層３１４の対の繰り返しを含みうる。一実施形態では、積層体３０４は、少なくとも４回繰り返された、第１層３１２と第２層３１４の対を内包する。積層体３０４は一又は複数の空隙３３０を含む。一実施形態では、空隙３３０は、第２層３１４の両端に配置される。換言すると、第２層３１４は、端部を覆う２つの空隙３３０の間にある。別の実施形態では、空隙３３０は、第１層３１２の両端に配置される。換言すると、第１層３１２は、端部を覆う２つの空隙３３０の間にある。
［００３６］第１層３１２は、エピタキシャル堆積プロセスによって形成される、結晶シリコン層（例えば、単一結晶の、多結晶性の、又は単結晶性のシリコン層）でありうる。あるいは、第１層３１２ａは、ｐ型のドープされたシリコン層又はｎ型のドープされた層を含む、ドープされたシリコン層でありうる。好適なｐ型ドーパントは、Ｂドーパント、Ａｌドーパント、Ｇａドーパント、Ｉｎドーパントなどを含む。好適なｎ型ドーパントは、Ｎドーパント、Ｐドーパント、Ａｓドーパント、Ｓｂドーパントなどを含む。更に別の例では、第１層３１２はＧａＡｓ層などのＩＩＩ−Ｖ族材料でありうる。
［００３７］第２層３１４は、ＳｉＧｅ層、Ｇｅ層、又はその他の好適な層といった、Ｇｅ含有層でありうる。あるいは、第２層３１４は、ｐ型のドープされたシリコン層又はｎ型のドープされた層を含む、ドープされたシリコン層でありうる。更に別の例では、第２層３１４はＧａＡｓ層などのＩＩＩ−Ｖ族材料である。また別の例では、第１層３１２はシリコン層であってよく、第２層３１４は、金属材料であって、その外表面に高誘電率材料のコーティングを有する金属材料である。高誘電率材料の好適な例は、数ある中でも、二酸化ハフニウム（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウムシリケート（ＨｆＳｉＯ４）、酸化ハフニウムアルミニウム（ＨｆＡｌＯ）、酸化ジルコニウムシリケート（ＺｒＳｉＯ４）、二酸化タンタル（ＴａＯ２）、酸化アルミニウム、アルミニウムでドープされた二酸化ハフニウム、ビスマスストロンチウムチタン（ＢＳＴ）、又はプラチナジルコニウムチタン（ＰＺＴ）を含む。特定の一実行形態では、コーティング層は二酸化ハフニウム（ＨｆＯ２）層である。なお、積層体３０４中の第１層３１２及び第２層３１４と連動して選択される基板の材料は、上述の材料を利用した種々の組み合わせでありうる。
［００３８］ソース３３２は、積層体３０４の第１側部３１６に隣接して、かつ基板３０２に対して直角に配置される。ドレイン３３４は、積層体３０４の第２側部３１８に隣接して、かつ基板３０２に対して直角に配置される。ソース３３２はドレイン３３４の反対側にある。換言すると、スタック３０４は、ソース３３２とドレイン３３４との間に配置される。一実施形態では、一又は複数の空隙３３０の第１の組はソース３３２と積層体３０４（具体的には積層体３０４の第２層３１４）との間に配置される。一又は複数の空隙３３０の第２の組はドレイン３３４と積層体３０４（具体的には積層体３０４の第２層３１４）との間に配置される。
［００３９］積層体３０４上にゲート３０８が配置される。ゲート３０８は積層体３０４を取り囲んでいる。一実施形態では、ゲート３０８は、両側にあるスペーサ３１０の間に配置される。換言すると、ゲートスペーサ３１０が、ゲート３０８のいずれの側にも配置されうる。ゲートスペーサ３１０も、積層体３０４を取り囲みうる。一実施形態では、ゲートスペーサは、積層体３０４の空隙３３０を取り囲んでおり、かつ、空隙３３０と位置が合っている。
［００４０］図３Ｂは、ゲートスペーサ層を伴わないｈＧＡＡデバイス３００の概略断面図を示している。ｈＧＡＡデバイス３００は、空隙３３０が形成されている、第１層３１２と第２層３１４の複数の対を含む。水平ゲートオールアラウンド（ｈＧＡＡ）構造物３００は、積層体３０４を、ソース／ドレインアンカー３３２、３３４のそれぞれとゲート構造物３０８との間のナノワイヤ（例えばチャネル）として利用する。図３Ｃの円３４０で示す積層体３０４の拡大図に図示しているように、第２層３１４又は第１層３１２の底部（又は端部など）に形成された空隙３３０は、界面管理に役立ちうる。この場合、第２層３１４又は第１層３１２は、ゲート構造物３０８及び／又はソース／ドレインアンカー３３２、３３４に接触し、これにより、寄生容量が低減し、かつデバイスリークが最小限に維持される。
［００４１］図４は、上記で詳述した選択的プロセスを実施するのに適した例示的な処理システム４３２の断面図である。処理システム４３２は、ＯＬＹＭＰＩＡ(R)、ＳＩＣＯＮＩ(R)、又はＰＲＯＤＵＣＥＲ(R)（全てカリフォルニア州Ｓａｎｔａ ＣｌａｒａのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ、Ｉｎｃ．から入手可能）でありうる。他の製造業者から入手可能なものを含む他の処理システムも本開示を実践するよう適合しうると、想定される。
［００４２］処理システム４３２は、ガスパネル４３０に連結された処理チャンバ４００と、コントローラ４１０とを含む。処理チャンバ４００は通常、内部空間４２６を画定する、上部４２４、側部４０１、及び底部壁４２２を含む。
［００４３］支持ペデスタル４５０が、チャンバ４００の内部空間４２６内に設けられる。ペデスタル４５０は、アルミニウム、セラミック、及びその他の好適な材料から製造されうる。ペデスタル４５０は、ペデスタル４５０に支持される基板４９０の温度を制御するのに適した、埋め込み型ヒータ素子４７０を含みうる。一実施形態では、ペデスタル４５０は、電源４０６からヒータ素子４７０に電流を印加することによって抵抗加熱される。電源４０６から供給される電流は、ヒータ要素４７０によって生成された熱を制御することにより、膜堆積中に、基板４９０及びペデスタル４５０を、任意の好適な温度範囲における実質的に一定の温度に維持するよう、コントローラ４１０によって調節される。
［００４４］従来的な様態でペデスタル４５０の温度をモニタするために、熱電対などの温度センサ４７２が支持ペデスタル４５０に埋め込まれうる。測定された温度は、ヒータ素子４７０に供給される電力を制御して基板を望ましい温度に維持するために、コントローラ４１０によって使用される。
［００４５］真空ポンプ４０２が、チャンバ４００の壁４０１に形成されたポートに連結される。真空ポンプ４０２は、処理チャンバ４００内で望ましいガス圧を維持するために使用される。真空ポンプ４０２は更に、チャンバ４００から、後処理ガス及びプロセスの副生成物を排気する。
［００４６］複数の開孔４２８を有するシャワーヘッド４２０が、基板支持ペデスタル４５０の上方で、処理チャンバ４００の上部４２４に連結される。シャワーヘッド４２０の開孔４２８は、プロセスガスをチャンバ４００内に導入するために利用される。開孔４２８は、種々の処理要件のための様々なプロセスガスの流れを促進するために、種々のサイズ、数量、分配仕様、形状、設計、及び直径を有しうる。シャワーヘッド４２０は、プロセスにおいて様々なガスの内部空間４２６への供給を可能にするガスパネル４３０に接続される。シャワーヘッド４２０から出るプロセス混合ガスからプラズマが形成されて、プロセスガスの熱分解が強化され、その結果、基板４９０の表面４９１上に材料が堆積される。
［００４７］一又は複数のＲＦ電源４４０は、シャワーヘッド４２０とペデスタル４５０との間でのプラズマ生成を促進するために、対応するネットワーク４３８を通じて、シャワーヘッド４２０にバイアス電位を提供する。コントローラ４１０は、中央処理装置（ＣＰＵ）４１２と、メモリ４１６と、プロセスシーケンスを制御し、かつガスパネル４３０及びＷＶＧシステム４５２からのガス流を調節するために利用される、サポート回路４１４とを含む。コントローラ４１０と処理システム４３２の様々な構成要素との間の双方向通信は、信号バス４１８と総称される多数の信号ケーブル（その一部を図４に示す）を経由して処理される。
［００４８］図５は、本書に記載の方法が実践されうる半導体処理システム５００の平面図を示している。本開示から利を得るよう適合しうる一処理システムは、カリフォルニア州Ｓａｎｔａ ＣｌａｒａのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から市販されている、３００ｍｍのＰＲＯＤＵＣＥＲ(R)処理システムである。処理システム５００は通常、ＦＯＵＰ５１４に含まれる基板カセット５１８が支持され、かつ、ロードロックチャンバ５０９との間で基板がローディング及びアンローディングされる場所である、正面プラットフォーム５０２と、基板ハンドラ５１３を収容する移送チャンバ５１１と、移送チャンバ５１１に装着された一連のタンデムｊ処理チャンバ５０６とを、含む。
［００４９］タンデム処理チャンバ５０６の各々は、基板を処理するための２つのプロセス領域を含む。この２つのプロセス領域は、共通のガス供給システムと、共通の圧力制御システムと、共通のプロセスガス排気／ポンピングシステムとを、共有しているこのシステムのモジュール設計により、任意の一構成から他の任意の構成への急速な転換が可能になる。チャンバの配置及び組み合わせは、具体的なプロセスステップを実施するという目的により、変更されうる。タンデム処理チャンバ５０６のいずれも、後述する本開示の態様であって、図４に示している処理チャンバ４００に関連して上述した一又は複数のチャンバ構成を含む態様による、リッドを含みうる。なお、処理チャンバ４００は、必要に応じて、堆積プロセス、エッチングプロセス、硬化プロセス、又は加熱／アニーリングプロセスを実施するよう、構成されうる。一実施形態では、単一チャンバ設計として図示している処理チャンバ４００は、半導体処理システム５００に組み込まれうる。
［００５０］一実行形態では、処理システム４３２は、既知の支持チャンバハードウェアを有する一又は複数のタンデム処理チャンバを伴って、化学気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、エッチング、硬化、又は加熱／アニーリングなどといった、他の様々な既知のプロセスに順応するよう、適合しうる。
［００５１］本開示のプロセスの制御を促進するために、中央処理装置（ＣＰＵ）５４４、メモリ５４２、及びサポート回路５４６を含むコントローラ５４０が、半導体処理システム５００の様々な構成要素に連結される。メモリ５４２に記憶されているソフトウェアルーチン又は一連のプログラム指令は、ＣＰＵ５４４によって実行されると、タンデム処理チャンバ５０６を作動させる。
［００５２］ゆえに、水平ゲートオールアラウンド（ｈＧＡＡ）構造物のための、寄生容量が低減され、かつデバイスリークが最小限のナノワイヤ構造物を形成するための方法が、提供される。この方法は、積層体の特定の種類の材料に空隙を選択的に形成し、これにより、界面における寄生容量が低減され、かつデバイスリークが最小限のナノワイヤ構造物であって、後に、水平ゲートオールアラウンド（ｈＧＡＡ）構造物を形成するために利用されうる、ナノワイヤ構造物を形成するために、堆積プロセスを利用する。ゆえに、望ましい種類の材料と、デバイス電気的性能とを有する水平ゲートオールアラウンド（ｈＧＡＡ）構造物が、特に、水平ゲートオールアラウンド電界効果トランジスタ（ｈＧＡＡ ＦＥＴ）における応用のために、取得されうる。
［００５３］上記の説明は本開示の実施形態を対象としているが、本開示の基本的な範囲を逸脱しなければ、本開示の他の実施形態及び更なる実施形態が考案されてよく、本開示の範囲は以下の特許請求の範囲によって決まる。
［００２５］第２層２１４は、ＳｉＧｅ層、Ｇｅ層、又はその他の好適な層といった、Ｇｅ含有層でありうる。あるいは、第２層２１４は、ｐ型のドープされたシリコン層又はｎ型のドープされた層を含む、ドープされたシリコン層でありうる。更に別の例では、第２層２１４はＧａＡｓ層などのＩＩＩ−Ｖ族材料である。また別の例では、第１層２１２はシリコン層であってよく、第２層２１４は、金属材料であって、その外表面に高誘電率材料のコーティングを有する金属材料である。高誘電率材料の好適な例は、数ある中でも、二酸化ハフニウム（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）、ハフニウムシリケート（ＨｆＳｉＯ４）、酸化ハフニウムアルミニウム（ＨｆＡｌＯ）、ジルコニウムシリケート（ＺｒＳｉＯ４）、二酸化タンタル（ＴａＯ２）、酸化アルミニウム、アルミニウムでドープされた二酸化ハフニウム、ビスマスストロンチウムチタン（ＢＳＴ）、又はプラチナジルコニウムチタン（ＰＺＴ）を含む。特定の一実行形態では、コーティング層は二酸化ハフニウム（ＨｆＯ２）層である。なお、積層体２０４中の第１層２１２及び第２層２１４と連動して選択される基板材料は、上述の材料を利用した種々の組み合わせでありうる。
［００３７］第２層３１４は、ＳｉＧｅ層、Ｇｅ層、又はその他の好適な層といった、Ｇｅ含有層でありうる。あるいは、第２層３１４は、ｐ型のドープされたシリコン層又はｎ型のドープされた層を含む、ドープされたシリコン層でありうる。更に別の例では、第２層３１４はＧａＡｓ層などのＩＩＩ−Ｖ族材料である。また別の例では、第１層３１２はシリコン層であってよく、第２層３１４は、金属材料であって、その外表面に高誘電率材料のコーティングを有する金属材料である。高誘電率材料の好適な例は、数ある中でも、二酸化ハフニウム（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）、ハフニウムシリケート（ＨｆＳｉＯ４）、酸化ハフニウムアルミニウム（ＨｆＡｌＯ）、ジルコニウムシリケート（ＺｒＳｉＯ４）、二酸化タンタル（ＴａＯ２）、酸化アルミニウム、アルミニウムでドープされた二酸化ハフニウム、ビスマスストロンチウムチタン（ＢＳＴ）、又はプラチナジルコニウムチタン（ＰＺＴ）を含む。特定の一実行形態では、コーティング層は二酸化ハフニウム（ＨｆＯ２）層である。なお、積層体３０４中の第１層３１２及び第２層３１４と連動して選択される基板の材料は、上述の材料を利用した種々の組み合わせでありうる。

Claims (15)

  1. 積層体の第１側部及び前記積層体の第２側部に誘電体材料を堆積させることであって、前記積層体は、第１層と第２層の対の繰り返しを含み、前記第１側部は前記第２側部の反対側にあり、前記第１側部と前記第２側部の各々が一又は複数の凹部を有する、誘電体材料を堆積させることと、
    前記積層体の前記第１側部及び前記積層体の前記第２側部から前記誘電体材料を除去することであって、前記第１側部及び前記第２側部の前記一又は複数の凹部内には前記誘電体材料が残存する、前記誘電体材料を除去することと、
    前記第１側部及び前記第２側部に隣接してストレッサ層を堆積させることと、
    前記ストレッサ層と、前記積層体の前記第１側部及び前記第２側部との間に、一又は複数の間隙を形成することとを含む、方法。
  2. 前記一又は複数の凹部が第２層の各々に作り出される、請求項１に記載の方法。
  3. 前記誘電体材料が、窒化ケイ素、酸化ケイ素、酸窒化ケイ素、酸炭化ケイ素、炭窒化ケイ素若しくは酸炭窒化ケイ素、ドーパントを伴うシリコン材料、窒化物、酸素窒化物、又はそれらの混合物である、請求項１に記載の方法。
  4. 前記一又は複数の間隙の各々が、水素、酸素、アルゴン、窒素、ヘリウム、又はそれらの混合物のうちの少なくとも１つを内包する、請求項１に記載の方法。
  5. 前記積層体の前記第１層の各々がシリコン層であり、前記積層体の前記第２層の各々がＳｉＧｅ層である、請求項１に記載の方法。
  6. 前記積層体が少なくとも４回繰り返された対を含む、請求項１に記載の方法。
  7. プロセスチャンバ内の基板上に、第１層と第２層の対の繰り返しを備える積層体を堆積させることと、
    前記積層体の第１側部と前記第１側部の反対側の前記積層体の第２側部の各々に一又は複数の凹部を作り出すために、前記積層体から材料を除去することと、
    前記第１側部と前記第２側部とに、及び前記一又は複数の凹部の内部に、誘電体材料を堆積させることと、
    前記積層体の前記第１側部と前記積層体の前記第２側部の各々から、前記誘電体材料を除去することであって、前記積層体の前記第１側部及び前記積層体の前記第２側部の前記一又は複数の凹部内には前記誘電体材料が残存する、前記誘電体材料を除去することと、
    前記積層体の前記第１側部及び前記積層体の前記第２側部に隣接してストレッサ層を堆積させることと、
    前記ストレッサ層と前記積層体の前記第１側部との間、及び、前記ストレッサ層と前記積層体の前記第２側部との間に、一又は複数の間隙を形成することとを含む、方法。
  8. 前記一又は複数の凹部が前記第２層に作り出される、請求項７に記載の方法。
  9. 前記誘電体材料が、窒化ケイ素、酸化ケイ素、酸窒化ケイ素、酸炭化ケイ素、炭窒化ケイ素若しくは酸炭窒化ケイ素、ドーパントを伴うシリコン材料、窒化物、酸素窒化物、又はそれらの混合物である、請求項７に記載の方法。
  10. 前記一又は複数の間隙の各々が、水素、酸素、アルゴン、窒素、ヘリウム、又はそれらの混合物のうちの少なくとも１つを内包し、かつ、前記積層体の前記第１層の各々がシリコン層であり、前記積層体の前記第２層の各々がＳｉＧｅ層である、請求項７に記載の方法。
  11. 前記積層体が少なくとも４回繰り返された対を含む、請求項７に記載の方法。
  12. 第１層と第２層の対の繰り返しを備える積層体であって、第１側部と、前記第１側部の反対側の第２側部とを有する積層体、
    前記積層体を取り囲むゲート構造物、
    前記第１側部に隣接したソース層、
    前記第２側部に隣接したドレイン層、
    前記ソース層と前記第２層との間に配置された一又は複数の間隙、及び、
    前記ドレイン層と前記第２層との間に配置された一又は複数の間隙を備える、ナノワイヤ構造物。
  13. 前記一又は複数の間隙の各々が、水素、酸素、アルゴン、窒素、ヘリウム、又はそれらの混合物のうちの少なくとも１つを内包する、請求項１２に記載のナノワイヤ構造物。
  14. 前記第１層の各々がシリコン層であり、前記第２層の各々がＳｉＧｅ層である、請求項１２に記載のナノワイヤ構造物。
  15. 前記積層体が少なくとも４回繰り返された対を含む、請求項１２に記載のナノワイヤ構造物。
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