CN109742025A - 一种环栅纳米线器件的制造方法 - Google Patents

一种环栅纳米线器件的制造方法 Download PDF

Info

Publication number
CN109742025A
CN109742025A CN201910054471.3A CN201910054471A CN109742025A CN 109742025 A CN109742025 A CN 109742025A CN 201910054471 A CN201910054471 A CN 201910054471A CN 109742025 A CN109742025 A CN 109742025A
Authority
CN
China
Prior art keywords
fin
nano wire
layer
manufacturing
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910054471.3A
Other languages
English (en)
Inventor
刘金彪
王桂磊
杨涛
王垚
李俊峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201910054471.3A priority Critical patent/CN109742025A/zh
Publication of CN109742025A publication Critical patent/CN109742025A/zh
Priority to PCT/CN2020/070214 priority patent/WO2020151477A1/zh
Pending legal-status Critical Current

Links

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/775Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Abstract

本发明提供一种环栅纳米线器件的制造方法,现在衬底上形成鳍,该鳍为用于形成纳米线的沟道,而后,在鳍的两侧形成含氧的热反应层与无氧的隔离层交替的层叠层,并进行热退火工艺,此时,使得鳍与其两侧的热反应层中的氧反应形成鳍氧化物层,这样,在垂直于衬底方向上该鳍氧化物层将鳍夹断,而剩余的鳍则为纳米线,进而将纳米线释放并形成栅极,从而形成环栅纳米线器件。该方法中,通过形成含氧的热反应层与无氧的隔离层交替的层叠层,进而通过热退火工艺,使得鳍夹断后形成纳米线,无需新工艺开发以及新设备的引进,其制造难度低,与现有工艺具有良好兼容性,利于实现环栅纳米线器件的量产化。

Description

一种环栅纳米线器件的制造方法
技术领域
本发明涉及半导体器件及其制造领域,特别涉及一种环栅纳米线器件的制造方法。
背景技术
随着集成电路制造工艺的不断发展,半导体器件特别是场效应晶体管(MOSFET)的关键尺寸不断减小,甚至已经降低至10nm及以下节点,而器件的短沟道效应愈发显著,传统的平面器件已经无法达到器件在性能和集成度方面的要求。
目前,提出了立体器件结构,通过增加栅的数量提栅控能力,使得器件具有更强的驱动电流,从而能够有效抑制短沟道效应。环栅纳米线器件是一种多栅器件,其栅极将纳米线的沟道区完全包围,具有更好的栅控能力和更低的能耗,是面向10nm及以下节点硅基器件最具潜力的解决方案。然而,纳米线结构尤其是堆叠纳米线结构在工艺实现上较为复杂,降低制造难度,与现有工艺有良好的兼容性,是实现环栅纳米线器件能够量产化的关键问题。
发明内容
有鉴于此,本发明的目的在于提供一种环栅纳米线器件的制造方法,制造难度低,且与现有工艺具有良好兼容性。
为实现上述目的,本发明有如下技术方案:
一种环栅纳米线器件的制造方法,包括:
提供衬底,所述衬底上形成有鳍以及鳍两端的支撑结构,所述鳍为半导体沟道材料;
在所述鳍两侧依次形成无氧的隔离层与含氧的热反应层交替的层叠层;
进行热退火工艺,以使得鳍与其两侧的热反应层中的氧反应形成鳍氧化物层,在垂直于所述衬底方向上所述鳍氧化物层将所述鳍夹断,剩余的鳍形成纳米线;
去除所述层叠层及鳍氧化物层,以释放所述纳米线;
形成环绕所述纳米线的栅极。
可选地,所述衬底为半导体衬底,通过刻蚀所述半导体衬底形成所述鳍及所述支撑结构。
可选地,所述支撑结构用于形成源漏区。
可选地,在形成层叠层之前,还包括:在所述支撑结构中形成源漏区。
可选地,在形成所述层叠层之前,还包括:
进行热氧化工艺,以使得所述鳍的表面被氧化,并将被氧化的鳍的表面去除。
可选地,所述热反应层为氧化硅,所述隔离层为氮化硅。
可选地,所述热退火工艺在氧气气氛中进行。
可选地,在释放所述纳米线之后,形成环绕所述纳米线的栅极之前,还包括:
进行所述纳米线的修饰工艺。
可选地,形成环绕所述纳米线的栅极,包括:
覆盖所述纳米线以形成介质层;
对所述介质层进行图案化,以暴露部分长度的纳米线;
形成环绕暴露的纳米线的栅极。
可选地,所述栅极包括金属栅极。
本发明实施例提供的环栅纳米线器件的制造方法,现在衬底上形成鳍,该鳍为用于形成纳米线的沟道,而后,在鳍的两侧形成含氧的热反应层与无氧的隔离层交替的层叠层,并进行热退火工艺,此时,使得鳍与其两侧的热反应层中的氧反应形成鳍氧化物层,这样,在垂直于衬底方向上该鳍氧化物层将鳍夹断,而剩余的鳍则为纳米线,进而将纳米线释放并形成栅极,从而形成环栅纳米线器件。该方法中,通过形成含氧的热反应层与无氧的隔离层交替的层叠层,进而通过热退火工艺,使得鳍夹断后形成纳米线,无需新工艺开发以及新设备的引进,其制造难度低,与现有工艺具有良好兼容性,利于实现环栅纳米线器件的量产化。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1示出了根据本发明实施例的环栅纳米线器件的制造方法的流程示意图;
图2-8示出了根据本发明实施例的制造方法形成环栅纳米线器件的过程中的器件结构的立体示意图,其中,图2A-7A分别为图2-7的截面立体结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是本发明还可以采用其他不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本发明内涵的情况下做类似推广,因此本发明不受下面公开的具体实施例的限制。
其次,本发明结合示意图进行详细描述,在详述本发明实施例时,为便于说明,表示器件结构的剖面图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本发明保护的范围。此外,在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述,环栅纳米线器件是一种多栅器件,其栅极将纳米线的沟道区完全包围,具有更好的栅控能力和更低的能耗,是面向10nm及以下节点硅基器件最具潜力的解决方案。然而,纳米线结构尤其是堆叠纳米线结构在工艺实现上较为复杂,降低制造难度,与现有工艺有良好的兼容性,是实现环栅纳米线器件能够量产化的关键问题。
为此,本申请提出了一种环栅纳米线器件的制造方法,现在衬底上形成鳍,该鳍为用于形成纳米线的沟道,而后,在鳍的两侧形成含氧的热反应层与无氧的隔离层交替的层叠层,并进行热退火工艺,此时,使得鳍与其两侧的热反应层中的氧反应形成鳍氧化物层,这样,在垂直于衬底方向上该鳍氧化物层将鳍夹断,而剩余的鳍则为纳米线,进而将纳米线释放并形成栅极,从而形成环栅纳米线器件。该方法无需新工艺开发以及新设备的引进,其制造难度低,与现有工艺具有良好兼容性,利于实现环栅纳米线器件的量产化。
为了更好地理解本申请的技术方案和技术效果,以下将结合流程图图1和附图2-7A对具体的实施例进行详细的描述。
参考图1,在步骤S01,提供衬底100,所述衬底100上形成有鳍102以及鳍102两端的支撑结构104,所述鳍102为半导体沟道材料,参考图2和图2A(图2的截面立体示意图)所示。
所述衬底100为支撑衬底,该衬底100同时可以用于形成鳍102和/或支撑结构104,在本发明实施例中,所述衬底100可以为半导体衬底,例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅,Silicon On Insulator)或GOI(绝缘体上锗,Germanium OnInsulator)、三五族化合物及二四族化合物半导体等。在其他实施例中,所述衬底还可以为包括其他元素半导体或化合物半导体的衬底,例如GaAs、InP或SiC等,还可以为叠层结构,例如Si/SiGe等,还可以其他外延结构,例如SGOI(绝缘体上锗硅)等。
鳍102为可以用于作为器件的沟道的半导体材料,例如可以为上述衬底中的半导体材料,如Si、Ge、SiGe等等。支撑结构104形成于鳍102的两端,用于在利用鳍形成纳米线之后,起到支撑纳米线的作用,同时,该支撑结构可以利用半导体材料形成,以进一步用于形成纳米线器件的源漏区。
可以在形成支撑结构之后就形成源漏区,具体的,可以在支撑结构104之外的区域上覆盖掩膜层,而后,根据所需形成的器件类型,进行离子注入以在支撑结构中进行N型或P型掺杂,并通过退火激活掺杂,从而形成源漏区,其中,N型掺杂的掺杂离子例如可以为N、P、As、S等,P型掺杂的掺杂粒子例如可以为B、Al、Ga或In等。
在本实施例中,所述衬底10可以为半导体衬底,例如硅衬底,如图2和图2A所示,可以通过刻蚀所述衬底10来形成,具体的,在衬底10上形成掩膜层,并利用光刻技术将图案转移至掩膜层中,之后,在掩膜层的掩蔽下,刻蚀衬底10,形成鳍102和鳍102两端的支撑结构104,鳍102的数量可以为多条,之后,去除掩膜层。
该鳍102用于形成纳米线,鳍的尺寸则为最终形成的纳米线器件相关联,而随着集成度的不断提高,希望形成更小尺寸的纳米线。进一步地,在形成鳍之后,可以进行热氧化工艺,在热氧化工艺中,参考图3和图3A(图3的截面立体示意图)所示,鳍的表面被氧化,之后,将该被氧化的鳍的表面去除。这样,一方面可以修复刻蚀过程中鳍及支撑结构的表面损伤,另一方面,通过控制氧化工艺,可以使得鳍的尺寸达到所需的目标宽度,接近于纳米线的沟道宽度。在具体的氧化工艺中,可以采用低温热氧化工艺,低温热氧化的温度范围可以为750-850℃,典型地,温度可以为800℃左右。
可以理解的是,在热氧化工艺中如图3和图3A所示,所有暴露的半导体材料的表面都会被氧化,该实施例中,衬底100为半导体衬底,鳍102和支撑结构104通过刻蚀衬底形成,这样,在热氧化工艺中,暴露的衬底100、鳍102和支撑结构104的表面都将形成热氧化层110,热氧化工艺中对这些表面具有修复作用,同时,可以使得鳍的尺寸达到所需的目标宽度。
在步骤S02,在所述鳍102两侧依次形成无氧的隔离层1201与含氧的热反应层1202交替的层叠层120,参考图4和图4A(图4的截面立体示意图)所示。
其中,含氧的热反应层1202是指该膜层的材料包含氧原子,同时该材料在后续热退火工艺中将与鳍发生热反应,无氧的隔离层1201是指该膜层的材料并不包含氧,该隔离层1201起到沿垂直衬底100方向将鳍隔离为几个部分的作用,同时该隔离层1021在后续热退火工艺中并不与鳍发生热反应。在具体的应用中,可以根据需要来选择合适的材料形成该隔离层1021和热反应层1202,典型地,含氧的热反应层1202可以为氧化硅(SiO2)、无氧的隔离层1201可以为氮化硅(Si3N4)。为了便于描述,后续将沿垂直衬底100方向记做垂直方向。
此外,可以根据具体的需要,层叠层120中的隔离层1021和热反应层1202的层数以及厚度,他们的层数与垂直方向上纳米线的个数相关,堆叠层层数越多,则垂直方向上形成的纳米线阵列的层数越多,他们的厚度与垂直方向上纳米线的厚度相关。
在本实施例中,可以采用低压化学沉积(LPCVD)的方法交替沉积氮化硅和氧化硅层,氧化硅层的厚度可以为5-30nm,从而形成由氮化硅的隔离层1021和氧化硅的热反应层1202交替层叠的层叠层120,参考图4和图4A所示,这样,鳍102被层叠层120覆盖。
在步骤S03,进行热退火工艺,以使得鳍102与其两侧的热反应层1202中的氧反应形成鳍氧化物层103,在垂直于所述衬底100方向上所述鳍氧化物层103将所述鳍102夹断,剩余的鳍102形成纳米线,参考图5和图5A(图5的截面立体示意图)所示。
在热退火工艺中,热反应层1202中的氧与旁侧的鳍发生热氧化反应,通过控制工艺条件,如工艺温度、工艺气氛及流量等,可以使得热反应层1202间的鳍在横向方向上完全氧化,形成的鳍氧化物层103将鳍102在垂直方向上夹断,夹断后的鳍102也就是剩余的未反应的鳍,在垂直方向上被分隔为几个部分,这几部分则形成了纳米线,通过控制热反应层以及隔离层的层数,可以形成不同层数的纳米线阵列,在一个应用中,如图5和图5A所示,热反应层以及隔离层的层数为2,最终形成垂直方向为2层的纳米线阵列。
在本实施例中,在进行热退火时,在氧气气氛下进行,采用低流量的氧气气氛,氧气流量可以在8~12L/分,腔体压力可以在10-60Torr,工艺温度可以为50~950℃,升温过程中可以采用快速升温的方法,以控制退火过程的热预算,升温速率可以在50~100℃/秒。热退火之后,形成氧化硅的鳍氧化物层103,该氧化硅的鳍氧化物层103将鳍夹断,形成纳米线。
在步骤S04,去除所述层叠层120及鳍氧化物层103,以释放所述纳米线130,参考图6和图6A(图6的截面立体示意图)所示。
该步骤中,将被层叠层120以及鳍氧化物层103包围的纳米线130释放出来,也就是选择性地去除包围纳米线130的层叠层120以及鳍氧化物层103。
在本实施例中,采用高选择比的化学释放方法,也就是利用酸法腐蚀进行纳米线的释放,具体的,可以依次将氮化硅的隔离层1201、氧化硅的热反应层1202以及氧化硅的鳍氧化物层103去除,其中,氮化硅可以采用热磷酸(Hot H3PO4)去除,氧化硅可以采用缓冲氢氟酸蒸汽(Buffer HF)去除,从而,在支撑结构104之间形成纳米线130,如图6和图6A所示。
在步骤S05,形成环绕所述纳米线130的栅极150,参考图8所示。
在形成栅极之前,还可以对纳米线130进一步进行修饰,参考图7和图7A(图7的截面立体示意图)所示,以使得纳米线130的尺寸更合适以及表面140更为平整,可以采用氧化工艺进行修饰,氧化之后可以修复纳米线表面的损伤,而后去除氧化层。
该纳米线130为器件的沟道,纳米线130上栅极的长度即决定了沟道的长度,本申请实施例中,在形成栅极之前,预先限定出沟道的长度,实现沟道长度的灵活调节。需要说明的是,本实施例的长度方向是指纳米线的长度方向,也即纳米线两端的支撑结构的连线方向。
具体的,首先,覆盖所述纳米线130以形成介质层150,如图7和图7A所示。
可以通过沉积介质材料,例如氧化硅、氮氧化硅、氮化硅或他们的叠层等,而后,进行平坦化,来形成覆盖纳米线130的介质层150。
接着,对所述介质层150进行图案化,以暴露部分长度的纳米线130,参考图8所示。
通过刻蚀工艺进行介质层150的图案化,在长度方向上去除部分区域152的介质层150,该区域152的纳米线130暴露出来,该区域152的纳米线130将被覆盖栅极,这样,就通过限定纳米线152的长度,进一步限定了沟道的长度,实现沟道长度的灵活调节。
该暴露的区域152可以位于整条纳米线的中部,两端覆盖介质层152的区域的长度可以相同或不同,该仍覆盖介质层152的纳米线部分可以用于或不用于形成源漏延伸区。
而后,形成环绕暴露的纳米线130的栅极。
可以先形成环绕暴露的纳米线130的栅介质层,而后在栅介质层上形成环绕暴露的纳米线130的栅极。其中,栅介质层例如可以为热氧化层或其他合适的介质材料,例如氧化硅或高k介质材料,高k介质栅材料例如铪基氧化物,HFO2、HfSiO、HfSiON、HfTaO、HfTiO等中的一种或其中几种的组合。栅极例如可以为多晶硅、非晶硅或金属栅极或他们的组合,金属栅极材料可以为TiN、TiAl、Al、TaN、TaC、W一种或多种组合。
至此,就形成了本申请实施例的环栅纳米线器件。
以上所述仅是本发明的优选实施方式,虽然本发明已以较佳实施例披露如上,然而并非用以限定本发明。任何熟悉本领域的技术人员,在不脱离本发明技术方案范围情况下,都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种环栅纳米线器件的制造方法,其特征在于,包括:
提供衬底,所述衬底上形成有鳍以及鳍两端的支撑结构,所述鳍为半导体沟道材料;
在所述鳍两侧依次形成无氧的隔离层与含氧的热反应层交替的层叠层;
进行热退火工艺,以使得鳍与其两侧的热反应层中的氧反应形成鳍氧化物层,在垂直于所述衬底方向上所述鳍氧化物层将所述鳍夹断,剩余的鳍形成纳米线;
去除所述层叠层及鳍氧化物层,以释放所述纳米线;
形成环绕所述纳米线的栅极。
2.根据权利要求1所述的制造方法,其特征在于,所述衬底为半导体衬底,通过刻蚀所述半导体衬底形成所述鳍及所述支撑结构。
3.根据权利要求1或2所述的制造方法,其特征在于,所述支撑结构用于形成源漏区。
4.根据权利要求3所述的制造方法,其特征在于,在形成层叠层之前,还包括:在所述支撑结构中形成源漏区。
5.根据权利要求1所述的制造方法,其特征在于,在形成所述层叠层之前,还包括:
进行热氧化工艺,以使得所述鳍的表面被氧化,并将被氧化的鳍的表面去除。
6.根据权利要求1所述的制造方法,其特征在于,所述热反应层为氧化硅,所述隔离层为氮化硅。
7.根据权利要求1所述的制造方法,其特征在于,所述热退火工艺在氧气气氛中进行。
8.根据权利要求1所述的制造方法,其特征在于,在释放所述纳米线之后,形成环绕所述纳米线的栅极之前,还包括:
进行所述纳米线的修饰工艺。
9.根据权利要求1所述的制造方法,其特征在于,形成环绕所述纳米线的栅极,包括:
覆盖所述纳米线以形成介质层;
对所述介质层进行图案化,以暴露部分长度的纳米线;
形成环绕暴露的纳米线的栅极。
10.根据权利要求9所述的制造方法,其特征在于,所述栅极包括金属栅极。
CN201910054471.3A 2019-01-21 2019-01-21 一种环栅纳米线器件的制造方法 Pending CN109742025A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910054471.3A CN109742025A (zh) 2019-01-21 2019-01-21 一种环栅纳米线器件的制造方法
PCT/CN2020/070214 WO2020151477A1 (zh) 2019-01-21 2020-01-03 一种环栅纳米线器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910054471.3A CN109742025A (zh) 2019-01-21 2019-01-21 一种环栅纳米线器件的制造方法

Publications (1)

Publication Number Publication Date
CN109742025A true CN109742025A (zh) 2019-05-10

Family

ID=66365472

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910054471.3A Pending CN109742025A (zh) 2019-01-21 2019-01-21 一种环栅纳米线器件的制造方法

Country Status (2)

Country Link
CN (1) CN109742025A (zh)
WO (1) WO2020151477A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020151477A1 (zh) * 2019-01-21 2020-07-30 中国科学院微电子研究所 一种环栅纳米线器件的制造方法
CN112151542A (zh) * 2019-06-28 2020-12-29 台湾积体电路制造股份有限公司 半导体器件和形成半导体器件的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104037159A (zh) * 2014-06-19 2014-09-10 北京大学 一种半导体结构及其形成方法
US20150060981A1 (en) * 2013-09-04 2015-03-05 International Business Machines Corporation Stacked nanowire

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070298551A1 (en) * 2006-02-10 2007-12-27 Ecole Polytechnique Federale De Lausanne (Epfl) Fabrication of silicon nano wires and gate-all-around MOS devices
US8975674B2 (en) * 2012-11-09 2015-03-10 National Applied Research Laboratories Bridge structure
US9853163B2 (en) * 2015-09-30 2017-12-26 Stmicroelectronics, Inc. Gate all around vacuum channel transistor
CN109564934B (zh) * 2016-04-25 2023-02-21 应用材料公司 水平环绕式栅极元件纳米线气隙间隔的形成
US10164041B1 (en) * 2017-10-23 2018-12-25 Globalfoundries Inc. Method of forming gate-all-around (GAA) FinFET and GAA FinFET formed thereby
CN109742025A (zh) * 2019-01-21 2019-05-10 中国科学院微电子研究所 一种环栅纳米线器件的制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150060981A1 (en) * 2013-09-04 2015-03-05 International Business Machines Corporation Stacked nanowire
CN104037159A (zh) * 2014-06-19 2014-09-10 北京大学 一种半导体结构及其形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020151477A1 (zh) * 2019-01-21 2020-07-30 中国科学院微电子研究所 一种环栅纳米线器件的制造方法
CN112151542A (zh) * 2019-06-28 2020-12-29 台湾积体电路制造股份有限公司 半导体器件和形成半导体器件的方法

Also Published As

Publication number Publication date
WO2020151477A1 (zh) 2020-07-30

Similar Documents

Publication Publication Date Title
TWI755379B (zh) 鰭狀場效電晶體結構與其形成方法
JP5056011B2 (ja) 半導体装置及びその製造方法、FinFETの製造方法
US10103264B2 (en) Channel strain control for nonplanar compound semiconductor devices
US9425318B1 (en) Integrated circuits with fets having nanowires and methods of manufacturing the same
US9306019B2 (en) Integrated circuits with nanowires and methods of manufacturing the same
TW591798B (en) Strained-channel multiple-gate transistor
US8053299B2 (en) Method of fabrication of a FinFET element
CN104103520B (zh) 形成鳍片fet器件的方法以及鳍片fet结构
CN103779226B (zh) 准纳米线晶体管及其制造方法
EP3306665A2 (en) Semiconductor structure and fabrication method thereof
US9741810B2 (en) Strained channel of gate-all-around transistor
CN104795332B (zh) 鳍式场效应晶体管的形成方法
KR102557215B1 (ko) 캡슐화된 나노구조체 및 제조 방법
JP2012160730A (ja) フィンを含む半導体構造およびその形成方法
US20150145042A1 (en) Transistors having multiple lateral channel dimensions
CN110034015A (zh) 一种纳米线围栅器件的形成方法
CN110739272A (zh) 一种与堆叠纳米线或片兼容的输入输出器件及制备方法
CN109742025A (zh) 一种环栅纳米线器件的制造方法
CN103325787B (zh) Cmos器件及其制造方法
US9536986B2 (en) Enriched, high mobility strained fin having bottom dielectric isolation
KR20090116481A (ko) 오메가 게이트 반도체소자 및 상기 오메가 게이트반도체소자의 오메가 게이트용 채널 형성 방법
US20230014586A1 (en) Horizontal gaa nano-wire and nano-slab transistors
CN110233108A (zh) 一种围栅器件及其制造方法
WO2014012263A1 (zh) 半导体器件及其制造方法
CN106558489B (zh) 一种纳米线结构、围栅纳米线器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20190510