CN104103520B - 形成鳍片fet器件的方法以及鳍片fet结构 - Google Patents

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Abstract

本发明涉及形成鳍片FET器件的方法以及鳍片FET结构。一种鳍片FET结构，包括体半导体衬底；从体半导体衬底延伸的半导体鳍片，半导体鳍片的每一个都具有顶部和底部以便半导体鳍片的底部被掺杂并且半导体鳍片的顶部未掺杂；直接位于多个半导体鳍片下面的体半导体衬底的部分被掺杂以形成n+或者P+阱；以及在鳍片的底部之间形成的氧化物。还公开了一种用于形成鳍片FET器件的方法。

Description

形成鳍片FET器件的方法以及鳍片FET结构
技术领域
本发明涉及体鳍片FET器件，更具体地，涉及具有均匀高浓度阱掺杂以阻碍（block）源极和漏极之间的电路径并最小化结漏电流的体鳍片FET器件。
背景技术
与使用常规光刻制造方法制造的传统平面金属氧化物半导体场效应晶体管（MOSFET）相比，非平面FET（场效应晶体管）结合各种垂直晶体管结构并且典型地包括平行形成的两个或更多栅极结构。一种这样的半导体结构是“鳍片（fin）FET”，这样的名称来源于用于形成各自的栅极沟道的多个薄硅“鳍片”。
更具体地，鳍片FET器件一般包括一个或多个平行硅鳍片结构（或者简单“鳍片”）。鳍片在公共源极电极和公共漏极电极之间延伸。导体栅极结构“包覆”鳍片的三个侧面并且可以通过标准栅极绝缘体层与鳍片分离。如技术上已公知的，可以适当掺杂鳍片以产生期望的FET极性以便在鳍片中邻接栅极绝缘体形成栅极沟道。
可以在半导体衬底上形成鳍片结构（以及源于此的鳍片FET器件）。半导体衬底可以是绝缘体上硅（SOI）晶片。绝缘体上硅（SOI）晶片包括覆盖氧化硅层的含-硅材料层。由含-硅材料层形成鳍片结构。通过支撑衬底支撑SOI晶片，支撑衬底同样可以是硅或者另一半导电材料。
可选地，半导体衬底可以是由其形成鳍片结构的体硅晶片。体硅晶片包括整块单晶硅。从体硅晶片形成鳍片FET器件，这里称为“体鳍片FET器件”。
邻接鳍片之间以及不相关的鳍片FET器件的源极和漏极电极之间需要电隔离。这里使用的“不相关”指不希望器件耦合在一起。电流泄漏是一种寄生效应，其降低集成电路的性能。
发明内容
根据示范性实施例的第一方面，通过提供一种形成鳍片FEt器件的方法，获得了上述和后述示范性实施例的各种优点和目的，该方法包括：从体半导体衬底形成多个半导体鳍片；在多个半导体鳍片的每一个之间形成氧化物层，该氧化物层从体半导体衬底延伸，仅部分地沿每个半导体鳍片的侧壁向上延伸，以覆盖每个半导体鳍片的底部，半导体鳍片的每一个的侧壁的顶部被暴露；在半导体鳍片的每一个的顶部上形成虚设隔离物；剥离氧化物层以暴露体半导体衬底和半导体鳍片的每一个的底部；沉积掺杂材料，该掺杂材料与暴露的体半导体衬底和半导体鳍片的每一个的底部接触；热处理体半导体衬底以将杂质从掺杂材料驱入到暴露的体半导体衬底和半导体鳍片的每一个的底部；剥离掺杂材料；沉积第二氧化物层，该第二氧化物与暴露的体半导体衬底和半导体鳍片的每一个的底部接触；以及从半导体鳍片的每一个剥离虚设隔离物。
根据示范性实施例的第二方面，提供了一种鳍片FET结构，该结构包括体半导体衬底；从体半导体衬底延伸的多个半导体鳍片，多个半导体鳍片的每一个都具有顶部和底部以便半导体鳍片的底部被掺杂并且半导体鳍片的顶部未掺杂；直接位于多个半导体鳍片下面的体半导体衬底的部分被掺杂以形成n+或者P+阱；以及在鳍片的底部之间形成的氧化物。
附图说明
示范性实施例的特征是新颖的并且通过附加权利要求详细列出了示范性实施例的元件特点。附图仅用于说明目的并且没有按比例画出。通过参考随后联系附图的详细说明，可以最好的理解示范性实施例的组织和操作方法：
图1A到1H示出了在体硅衬底上形成鳍片的工艺，其中：
图1A示出了起始结构，包括体硅衬底、氧化物层、非晶硅层以及硬掩模层；
图1B示出了非晶硅层和硬掩模层的构图；
图1C示出了除去硬掩模层，仅留下非晶硅的条带；
图1D示出了氮化物保形层的沉积；
图1E示出了蚀刻氮化物以形成侧壁隔离物；
图1F示出了蚀刻非晶硅的条带以仅留下侧壁隔离物；
图1G示出了使用侧壁隔离物作为掩模蚀刻氧化物层和体硅衬底以在硅鳍片上导致氧化物的条带；以及
图1H示出了蚀刻侧壁隔离物和氧化物条带以从体硅衬底形成硅鳍片。
图2示出了包括多个在体硅衬底上的硅鳍片的起始鳍片FET结构的平面图。
图3是示出了体硅衬底上的鳍片的图2的鳍片FET结构在箭头B方向上的侧面图。
图4到10示出了用于为鳍片FET形成自对准结构的第一示范性工艺，其中图4到10是图2中的箭头A-A方向上的截面图。
图4示出了从体硅衬底形成的多个硅鳍片之间的氧化物层的形成；
图5示出了在每个硅鳍片上的虚设隔离物的形成；
图6示出了氧化物层的除去；
图7示出了原来被氧化物层占据的空间中的外延层的形成；
图8示出了掺杂剂从外延层的驱入（drive-in）；
图9示出了外延层的除去以及在除去外延层后，硅鳍片和体硅衬底的产生的掺杂部分；以及
图10示出了虚设隔离物的除去和第二氧化物层的沉积。
图11到14示出了用于为鳍片FET形成自对准结构的第二示范性工艺，其中图11到14是图2中的箭头A-A方向上的截面图。
图11示出了如图6中示出的起始结构并且随后在原先被氧化物层占据的空间中添加等离子体掺杂层；
图12示出了掺杂剂从等离子体掺杂层的驱入（drive-in）；
图13示出了等离子体掺杂层的除去以及在除去等离子体掺杂层后，硅鳍片和体硅衬底的产生的掺杂部分；以及
图14示出了虚设隔离物的除去和第二氧化物层的沉积。
图15到18示出了用于为鳍片FET形成自对准结构的第三示范性工艺，其中图15到18是图2中的箭头A-A方向上的截面图。
图15示出了如图6中示出的起始结构并且随后减薄半导体鳍片的底部；
图16示出了外延层的沉积和掺杂剂从外延层的驱入；
图17示出了外延层的除去以及在除去外延层后，硅鳍片和体硅衬底的产生的掺杂部分；以及
图18示出了虚设隔离物的除去和第二氧化物层的沉积。
图19和20示出了分别类似于图2和3的视图，图19和20还示出了栅极结构的添加。
具体实施方式
现在，参考图1A到1H，示出了用于制造具有鳍片的体半导体衬底的优选工艺，用于实践示范性实施例。优选工艺可以称为侧壁图像转移工艺。
在图1A中，工艺开始于体半导体衬底102，体半导体衬底102优选为硅但是可以是现在已知或者将来方知的任意其它半导体材料。为了展示示范性实施例的目的，优选体半导体衬底102是硅并且在后面的讨论中也如此引用。在体硅衬底102的顶上是氧化物层110，随后是非晶硅层112和通常为氮化物的硬掩模层114。在图1A中没有示出可以用于构图硬掩模层114的光致抗蚀剂层和其它层。
现在参考图1B，构图硬掩模层114并且穿过非晶硅层112向下蚀刻，停止于氧化物层110。
现在参考图1C，硬掩模层114已被常规剥离，仅剩下非晶硅112的条带。图1C中示出的仅是垂直于页面延伸的非晶硅112的条带的端部。
其后，在非晶硅112的条带上沉积氮化物保形层116，如图1D所示。
常规蚀刻氮化物保形层116以形成侧壁隔离物118，如图1E所示，接着通过常规蚀刻非晶硅112的条带以导致氧化物层110的表面上仅剩隔离物118，如图1F所示。
使用隔离物118作为掩模，蚀刻体硅衬底102以形成从体硅衬底102延伸的硅鳍片120和在硅鳍片120上的氧化物条带122，如图1G所示。
现在参考图1H，常规蚀刻隔离物118和氧化物条带122以导致在剩余体硅衬底102上的硅鳍片120。
现在参考图2，其示出了包括多个在体硅衬底204上的间隔鳍片202的起始鳍片FET结构200的平面图。可以在如图1A到1H示出的工艺中形成鳍片202。
图3示出了图2的鳍片FET结构200在箭头B方向上的侧面图，示出了体硅衬底204上的鳍片202。
在随后的工艺流程中，鳍片202将接收包覆鳍片202的栅极结构（未示出）。在形成栅极结构之前，鳍片FET结构200的鳍片202可以被掺杂，如随后将被描述的。一些掺杂鳍片和在其上形成的栅极结构可以导致N-型鳍片FET（NFET），而其它掺杂鳍片和栅极结构可以导致P-型鳍片FET（PFET）。本示范性实施例可以应用于NFET和PFET器件两者。
图4到10示出了用于鳍片掺杂的第一示范性工艺，其中图4到10是图2中的箭头A-A方向上的截面图。
现在参考图4，示出了包括具有多个硅鳍片404的体硅衬底402的起始鳍片FET结构400。优选使用图1A到1H中的工艺形成硅鳍片404。在硅鳍片404上和之间沉积氧化物406，通过如化学机械抛光的常规工艺平整化以便氧化物406与硅鳍片404的顶部齐平并且随后通过如反应离子蚀刻（RIE）的常规工艺回蚀刻以便回拉氧化物406以暴露硅鳍片404的侧壁408。氧化物406约是硅鳍片404的高度的一半。
现在参考图5，在硅鳍片408的侧壁408和顶部412上形成虚设氮化物隔离物410。在一个示范性实施例中，在硅鳍片404和体硅衬底402上沉积如氮化硅的氮化物并且随后通过如RIE的常规工艺回蚀刻以在硅鳍片404的侧壁408和顶部412上留下虚设隔离物。在另一个示范性实施例中，硅鳍片404的顶部412可以具有硬掩模（未示出）并且随后沉积附加的氮化物并且通过RIE蚀刻以在硅鳍片404的侧壁408上形成虚设隔离物410。
其后，使用，如稀释氢氟酸（dHF）的湿法蚀刻剥离氧化物406以导致图6中示出的结构。
然后对鳍片FET400进行外延工艺以在硅鳍片404和体硅衬底402的暴露部分上生长磷-掺杂硅（P-硅）或者硼-掺杂硅锗（B-SiGe）。鳍片FET结构400与氢氟酸（HF）接触以除去本地氧化物然后进行700到800℃的预焙烧以完全清除表面上的氧气。一旦完成上述部分，SiH4(或者GeH4)和B2H6或者SiH4和PH3流入腔，在600℃的控制温度下进行约800秒用于在硅表面上的外延工艺以形成外延P-硅、B-硅或者B-SiGe。图7示出了外延材料414，其中该位置曾经是氧化物406（图5所示）。
参考图8，鳍片FET结构400在约1025℃下进行很短时间（约毫秒）的快速热退火（RTA），或者在约700℃下约30分钟的炉退火以驱入掺杂剂（通过箭头416表示）到体硅衬底402和硅鳍片404暴露到外延材料414的部分。虚设隔离物410保护鳍片404的上侧壁408和顶部412不受外延材料414以及掺杂剂从外延材料414的驱入的影响。
可以通过例如盐酸剥离外延材料414。在从外延材料414驱入掺杂剂后，鳍片404的底部部分被掺杂。体硅衬底402的掺杂部分形成阱，通过标号420表示。阱具有约30nm的厚度。对于PFET器件，P-硅可以用作外延材料414并且形成n+阱420。体硅衬底402是p-。对于NFET器件，B-硅锗或B-硅可以用作外延材料414并且形成p+阱420。体硅衬底402是p-。对于此工艺步骤，外延沉积B-硅或者B-硅锗不重要，因为硼掺杂剂是感兴趣的；在随后的工艺步骤中除去外延层。对于PFET和NFET器件两者，在鳍片404的底部分418和阱420中的掺杂剂浓度约为1x1020原子/cm3而对于体硅衬底402掺杂剂浓度约为1x1016原子/cm3。对于NFET器件，实际掺杂剂是硼，而对于PFET器件实际掺杂剂是磷。通常，硼是用于PFET的掺杂剂并且磷适用于NFET的掺杂剂但是对于阱掺杂希望相反（硼用于NFET并且磷用于PFET）。至此的结构示于图9。
现在参考图10，通常可以通过物理离子轰击和通过用于氮化硅蚀刻的CF4和O2/H2的流入的表面处的化学反应的组合蚀刻虚设隔离物410。其后，可以通过如图4中沉积氧化物406的工艺沉积另一氧化物层422。
现在可以进行进一步的工艺以形成栅极结构，该结构包覆每个鳍片404以及进行另外的常规半导体处理步骤以完成鳍片FET结构400。
图11到14示出了用于鳍片掺杂的第二示范性工艺，其中图11到14是图2中的箭头A-A方向上的截面图。
现在参考图11，示出了包括具有多个硅鳍片604的体硅衬底602的起始鳍片FET结构600。优选使用图1A到1H中的工艺形成硅鳍片604。在鳍片FET结构600的此第二示范性实施例中，工艺起始于与图6中示出的完全相同的结构并且具有虚设隔离物606。鳍片FET600经受等离子体掺杂以沉积掺杂层612，其接触硅鳍片604和体硅衬底602的暴露底部部分。等离子体掺杂是一种技术，该技术的特征为通过将衬底浸入到等离子体中并且向衬底施加负偏压-通常为脉冲偏压-产生高能杂质离子的注入。系统由腔、RF电源和高真空抽吸系统、高电压脉冲电源和供气系统构成。等离子体掺杂源是PH3或者B2H6和He气体的气体混合物。当衬底暴露于等离子体时，掺杂将撞击浸入或者沉积到表面上以获得平面或者垂直结构中的很浅的结形成。等离子体掺杂将沉积磷或者硼掺杂剂层。虚设隔离物606保护硅鳍片604的侧面608和顶610不受掺杂层612影响。
参考图12，鳍片FET结构600经受快速热退火（RTA）或者炉退火，如前面图8所示，以驱入掺杂剂（通过箭头614表示）到体硅衬底602和硅鳍片604暴露于掺杂层612的部分。虚设隔离物606保护鳍片604的上侧壁608和顶部610不受掺杂层612以及来自掺杂层612的掺杂剂的驱入的影响。
可以通过例如臭氧等离子体灰化剥离掺杂层612。在从掺杂层612驱入掺杂剂后，鳍片604的底部部分616（与掺杂材料612接触）被掺杂。体硅衬底602的掺杂部分形成阱，通过标号618表示。阱具有约30nm的厚度。以与第一示范性实施例相同的方式掺杂鳍片FET结构。至此的结构示于图13。
现在参考图14，可以如前所述常规蚀刻虚设隔离物606。其后，可以通过如图4中沉积氧化物406的工艺沉积另一氧化物层620。
现在可以进行进一步的工艺以形成栅极结构，该结构包覆每个鳍片604以及进行附加的常规半导体处理步骤以完成鳍片FET结构600。
图15到18示出了用于鳍片掺杂的第三示范性工艺，其中图15到18是图2中的箭头A-A方向上的截面图。
现在参考图15，示出了包括具有多个硅鳍片804的体硅衬底802的起始鳍片FET结构800。优选使用图1A到1H中的工艺形成硅鳍片804。在鳍片FET结构800的此第三示范性实施例中，工艺起始于与图6中示出的基本相同的结构并且具有虚设隔离物806。
随后，通过向各向异性蚀刻暴露硅的蚀刻剂暴露鳍片FET结构800减薄硅鳍片804的底部808。为了示出目的而不是限制，蚀刻剂可以是包括氢氧化钾和水的25重量百分比溶液的蚀刻剂。鳍片FET结构800暴露于蚀刻剂足够的时间以将每个暴露的硅表面减小约2到3纳米（nm）。硅鳍片804的起始厚度约10nm并且在向蚀刻剂暴露后，底部808现在的厚度约4到6nm。因为暴露于硅蚀刻剂，体硅衬底802的表面810同样被减小约2到3nm。
然后对鳍片FET结构800进行外延工艺以在硅鳍片804的暴露底部808和体硅衬底802上生长磷-掺杂硅（P-硅）、硼-掺杂硅锗（B-SiGe）或者硼掺杂硅（B-Si）。外延工艺与前述相同。图16示出了外延材料812。然后，对鳍片FET结构800进行快速热退火（RTA）或者炉退火，如前面所示，以驱入掺杂剂（通过箭头814表示）到体硅衬底802和硅鳍片804的暴露底部808。虚设隔离物806保护鳍片804的上侧壁816和顶部818不受外延材料812以及掺杂剂从外延材料812的驱入的影响。
可以通过例如盐酸剥离外延材料812。在从外延材料812驱入掺杂剂后，鳍片804的底部808被掺杂。体硅衬底802的掺杂部分形成阱，通过标号820表示。阱具有约30nm的厚度。以与第一示范性实施例相同的方式掺杂鳍片FET结构800。至此的结构示于图17。
可以如前所述常规蚀刻虚设隔离物806。其后，可以通过如图4中沉积氧化物406使用的工艺沉积另一氧化物层822，图18示出了产生的结构。
现在可以进行进一步的工艺以形成栅极结构，该结构包覆每个鳍片804以及进行另外的常规半导体工艺步骤以完成鳍片FET结构800。
图19和20示出了包覆多个鳍片202的栅极结构206的形成。栅极结构206包覆所有或者多个鳍片202，如图19和20所示或者每个鳍片202可以有单独的栅极结构。栅极结构206还可以包括如氮化硅的硬掩模208。可以根据任意示范性实施例形成栅极结构206。鳍片202的端部可以包括源极和漏极并且还可以包括P-硅或者B-SiGe外延材料（未示出）
示范性实施例的优点是获得了均匀的高浓度阱掺杂以阻碍源极和漏极之间的电通路并且最小化结漏电流。第三示范性实施例的具体优点是减少了寄生电容，因为由于鳍片的减薄，暴露到阱的沟道比例很少。
本领域的技术人员应该明白，对此公开，在不脱离本发明的精神范围内可以对那些这里具体描述的实施例进行超出示范性实施例的其它修正。因此，这样的修正被认为在本发明的范围内并且受附加权利要求的限制。

Claims (10)

1.一种用于形成鳍片FET器件的方法，包括:
从体半导体衬底形成多个半导体鳍片；
在所述多个半导体鳍片的每一个之间形成氧化物层，所述氧化物层从所述体半导体衬底延伸且仅部分地沿每个所述半导体鳍片的侧壁向上延伸以覆盖每个所述半导体鳍片的底部，所述半导体鳍片的每一个的所述侧壁的顶部被暴露并且没有被所述氧化物层覆盖；
在所述半导体鳍片的每一个的所述顶部上形成虚设隔离物；
剥离所述氧化物层以暴露所述体半导体衬底和所述半导体鳍片的每一个的所述底部；
沉积掺杂材料，所述掺杂材料与暴露的所述体半导体衬底和所述半导体鳍片的每一个的所述底部接触；
热处理所述体半导体衬底以将掺杂剂从所述掺杂材料驱入到暴露的所述体半导体衬底和所述半导体鳍片的每一个的所述底部；
剥离所述掺杂材料；
沉积第二氧化物层，所述第二氧化物层与暴露的所述体半导体衬底和所述半导体鳍片的每一个的所述底部接触；以及
从所述半导体鳍片的每一个剥离所述虚设隔离物。
2.根据权利要求1的方法，其中通过外延沉积来沉积掺杂材料。
3.根据权利要求2的方法，其中所述掺杂材料是磷-硅。
4.根据权利要求2的方法，其中所述掺杂材料是硼-硅锗或者硼-硅。
5.根据权利要求1的方法，其中通过等离子体沉积来沉积掺杂材料。
6.根据权利要求5的方法，其中所述掺杂材料是磷。
7.根据权利要求5的方法，其中所述掺杂材料是硼。
8.根据权利要求1的方法，其中在剥离所述氧化物层和沉积掺杂材料之间，还包括减薄所述半导体鳍片的每一个的所述底部。
9.根据权利要求1的方法，其中所述半导体鳍片和体半导体衬底是硅。
10.根据权利要求1的方法，还包括形成包覆在所述半导体鳍片中的至少一个周围的栅极。
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