CN108630523B - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明提供一种半导体结构及其形成方法，所述形成方法包括：提供基底，所述基底上具有半导体层，所述半导体层暴露出部分基底；对部分基底进行绝缘处理形成氧化层，未形成氧化层的基底形成衬底，所述氧化层位于所述衬底与半导体层之间；所述绝缘处理之后，在所述半导体层中形成导电掺杂区。其中，通过对所述基底进行绝缘处理形成衬底和位于衬底与半导体层之间的氧化层。形成的半导体结构在工作过程中，所述导电掺杂区用于导电。所述氧化层能够阻挡所述导电掺杂区中载流子向衬底中迁移，从而能够降低所形成半导体结构的漏电流，改善所形成半导体结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小，关键尺寸的缩小意味着在芯片上可布置更多数量的晶体管。
然而，随着器件面积的不断缩小，问题也随之产生。随着晶体管尺寸的急剧减小，晶体管沟道的长度不断缩小，使晶体管的沟道漏电流增大。特别是沟道下方掺杂浓度较低，使得晶体管漏电流较大，源区和漏区很容易发生穿通。
现有技术形成的半导体结构的漏电流较大，容易发生源漏穿通。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够减小半导体结构的漏电流，抑制源漏穿通。
为解决上述问题，本发明提供一种半导体的形成方法，包括：提供基底，所述基底上具有半导体层，所述半导体层暴露出部分基底；对部分基底进行绝缘处理形成氧化层，未形成氧化层的基底形成衬底，所述氧化层位于所述衬底与半导体层之间；所述绝缘处理之后，在所述半导体层中形成导电掺杂区。
可选的，形成所述基底和半导体层的步骤包括：提供初始基底，所述初始基底包括基底区和位于所述基底区上的器件区；对所述器件区初始基底进行刻蚀，在所述器件区形成半导体层，并在所述基底区形成基底。
可选的，所述绝缘处理的步骤包括：在所述半导体层暴露出的基底中形成凹槽；形成所述凹槽之后，对部分基底进行氧化处理形成所述氧化层，未被氧化的基底形成衬底。
可选的，所述氧化处理之前，还包括：形成覆盖所述凹槽侧壁的保护层。
可选的，通过离子注入在所述凹槽侧壁的基底中注入钝化离子，形成所述保护层。
可选的，所述钝化离子包括：氮离子、碳离子和氟离子中的一种或多种组合。
可选的，所述离子注入的工艺参数包括：所述钝化离子的剂量为5E13atoms/cm2～5E14atoms/cm2；注入能量为4KeV～20KeV；注入角度小于35度。
可选的，所述衬底用于接电压，所述凹槽侧壁与所述基底表面之间具有钝角夹角。
可选的，形成所述凹槽的工艺包括各向异性干法刻蚀。
可选的，所述离子注入之后，形成所述保护层的步骤还包括：对所述衬底进行退火处理。
可选的，形成所述保护层的工艺包括化学气相沉积工艺。
可选的，所述保护层的材料为氮化硅。
可选的，所述凹槽顶部沿垂直于所述凹槽延伸方向上的尺寸为20nm～60nm；所述半导体层在垂直于所述半导体层延伸方向上的尺寸为10nm～60nm。
可选的，形成所述凹槽之前，还包括：形成覆盖所述半导体层侧壁的侧墙。
可选的，所述侧墙的材料为氮化硅或氮氧化硅；所述侧墙的厚度为4nm～8nm。
可选的，所述绝缘处理之后，还包括：在所述半导体层两侧的衬底中形成隔离层。
可选的，所述隔离层的材料为氧化硅。
可选的，形成导电掺杂区之前，还包括：在所述半导体层中形成阱区；在所述阱区上形成栅极结构，所述栅极结构横跨所述半导体层，所述导电掺杂区位于所述栅极结构两侧的阱区中；或者，所述导电掺杂区包括：N型掺杂区和P型掺杂区，N型掺杂区与P型掺杂区接触；形成所述导电掺杂区的步骤包括：在所述半导体层中形成N型掺杂区和P型掺杂区，所述N型掺杂区和P型掺杂区接触。
相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底上具有半导体层，所述半导体层暴露出部分衬底；位于所述衬底与所述半导体层之间的氧化层；位于所述半导体层中的导电掺杂区。
可选的，还包括：位于所述半导体层两侧衬底中的隔离层；位于所述隔离层与所述衬底之间的保护层，所述保护层中具有钝化离子，所述钝化离子包括氮离子、碳离子和氟离子中的一种或多种组合。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构的形成方法中，通过对所述基底进行绝缘处理形成衬底和位于衬底与半导体层之间的氧化层。形成的半导体结构在工作过程中，所述导电掺杂区用于导电。所述氧化层能够阻挡所述导电掺杂区中载流子向衬底中迁移，从而能够降低所形成半导体结构的漏电流，改善所形成半导体结构的性能。
进一步，通过在所述半导体层暴露出的基底中形成凹槽，能够使半导体层下方基底的侧壁暴露出来。形成凹槽之后，对所述基底进行氧化处理，能够使与所述半导体层接触的基底被氧化形成氧化层。所形成的半导体结构在工作过程中，所述导电掺杂区用于导电。所述氧化层能够阻挡所述导电掺杂区中载流子向衬底中迁移，从而能够降低所形成半导体结构的漏电流，改善所形成半导体结构的性能。
进一步，氧化处理之前，形成覆盖所述凹槽侧壁的保护层。在所述氧化处理过程中，所述保护层能够阻挡氧化性气体进入所述氧化层下方基底中，抑制所述氧化层下方基底被氧化，从而能够抑制所述衬底导电性能的降低。由于所述衬底用于接电压，则所述衬底用于导电，因此，所述形成方法能够改善所形成半导体结构的性能。
进一步，所述凹槽侧壁与基底表面具有锐角夹角，则凹槽侧壁与基底顶部表面不垂直。在所述离子注入的过程中，钝化离子能够与所述凹槽侧壁充分接触，从而能够较容易地将钝化离子注入所述凹槽侧壁中，进而能够降低形成保护层的工艺难度，改善所形成半导体结构的性能。
进一步，形成所述凹槽之前，在所述半导体层侧壁表面形成侧墙。所述侧墙能够在后续形成凹槽的过程中，保护所述半导体层不被刻蚀，同时能够对形成的凹槽的位置进行控制；此外，所述侧墙能够在形成氧化层的过程中，保护所述半导体层，防止半导体层被氧化而使导电性能降低，进而改善半导体结构性能。
本发明技术方案提供的半导体结构中，所述半导体层与所述衬底之间具有氧化层。所述氧化层能够阻挡半导体层中载流子向衬底中扩散，从而能够降低所形成半导体结构的漏电流，改善所形成半导体结构的性能。
附图说明
图1至图10是本发明的半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
现有技术的半导体结构的形成方法存在诸多问题，例如：所形成的晶体管漏电流较大，且容易发生源漏穿通。
结合一种半导体结构，分析所述半导体结构漏电流较大，容易发生源漏穿通的原因：
一种半导体结构包括：衬底；位于所述衬底中的阱区，所述阱区中具有阱离子；位于所述阱区上的栅极结构；位于所述栅极结构两侧阱区中的源漏掺杂区，所述源漏掺杂区中具有源漏离子，所述源漏离子与所述阱离子的导电类型相反。
其中，随着晶体管尺寸的逐渐减小，所述栅极结构的尺寸不断减小，为了防止源漏穿通，所述衬底中用于形成晶体管沟道的区域内阱离子的浓度较高。然而为了减小阱离子对载流子的散射，增加载流子迁移速率，晶体管沟道下方衬底中阱离子的浓度较低，对源漏离子扩散的阻挡作用较小，从而容易产生漏电流，导致源漏穿通。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供基底，所述基底上具有半导体层，所述半导体层暴露出部分基底；对所述基底进行绝缘处理，形成衬底和位于所述衬底与半导体层之间的氧化层；所述绝缘处理之后，在所述半导体层中形成导电掺杂区。
其中，通过对所述基底进行绝缘处理形成衬底和位于衬底与半导体层之间的氧化层。形成的半导体结构在工作过程中，所述导电掺杂区用于导电。所述氧化层能够阻挡所述导电掺杂区中载流子向衬底中迁移，从而能够降低所形成半导体结构的漏电流，改善所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图10是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图1，提供基底100，所述基底100上具有半导体层110，所述半导体层110暴露出部分基底100。
所述半导体层110用于后续形成半导体器件。
本实施例中，所述基底100和所述半导体层110用于形成NMOS晶体管。在其他实施例中，所述基底和所述半导体层还可以用于形成PMOS晶体管、三极管或二极管。
本实施例中，所述基底100为硅基底。在其他实施例中，所述基底还可以为锗基底、硅锗基底、绝缘体上硅、绝缘体上锗或绝缘体上硅锗等基底。
本实施例中，形成所述半导体层110的步骤包括：提供初始基底，所述初始基底包括基底区和位于所述基底区上的器件区；对所述初始基底进行刻蚀，在器件区形成半导体层110，在所述基底区形成基底100。
本实施例中，对所述初始半导体层进行刻蚀的步骤包括：在所述初始半导体层上形成图形化的掩膜层101；以所述掩膜层101为掩膜对所述初始半导体层进行刻蚀，形成半导体层110和位于所述半导体层中的开口103。
对所述初始半导体层进行刻蚀的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
本实施例中，所述掩膜层101的材料为氮化硅。在其他实施例中，所述掩膜层还可以氧化硅层和氮化硅层形成的叠层结构。
所述半导体层110为长条型。本实施例中，所述半导体层110的个数为多个，且多个半导体层110平行排列。
本实施例中，所述半导体层110为鳍部。在其他实施例中，所述半导体层还可以不为鳍部。
本实施例中，所述基底100表面为(100)晶面。在其他实施例中，所述基底表面还可以为(111)晶面。
所述半导体层110的宽度为半导体层110在垂直于所述半导体层110延伸方向上的尺寸。
如果所述半导体层110的宽度过大，容易使后续形成的凹槽之间的间距过大，从而不容易使后续形成的氧化层完全隔离所述半导体层110与衬底，从而不利于降低漏电流；如果所述半导体层110的宽度过小，容易使后续形成的沟道的宽度过小，从而容易影响所形成半导体结构的性能。具体的，所述半导体层110的宽度为10nm～60nm。
请参考图2，形成覆盖所述半导体层110侧壁的侧墙120。
所述侧墙120能够在后续形成凹槽的过程中，保护所述半导体层110不被刻蚀，同时能够对后续形成的凹槽的位置进行控制；此外，所述侧墙120能够在后续氧化处理的过程中，保护所述半导体层110，防止半导体层110被氧化，改善半导体结构性能。
本实施例中，所述侧墙120的材料为氮化硅或氮氧化硅。
本实施例中，形成所述侧墙120的步骤包括：在所述基底100上、半导体层110侧壁和顶部上形成侧墙层；对所述侧墙层进行刻蚀，去除所述半导体层110顶部上和所述基底100上的侧墙层，保留所述半导体层110侧壁的侧墙层，形成侧墙120。
本实施例中，形成所述侧墙层的工艺包括化学气相沉积工艺。
本实施例中，对所述侧墙层进行刻蚀的工艺包括：各向异性干法刻蚀工艺。
后续对部分基底100进行绝缘处理形成氧化层，未形成氧化层的基底形成衬底，所述氧化层位于所述衬底与半导体层之间。
具体的，所述绝缘处理的步骤如图3至图5所示。
请参考图3，在所述半导体层110暴露出的基底100中形成凹槽111。
所述凹槽111用于后续容纳隔离层，且形成所述凹槽111能够使所述半导体层110下方的部分基底100侧壁暴露出来，从而容易在后续的氧化过程中，使氧化性气体进入所述半导体层110下方基底100中，从而有利于后续氧化层的形成。
本实施例中，所述凹槽111位于所述半导体层110两侧的基底100中。在其他实施例中，所述凹槽还可以仅位于所述半导体层一侧的基底中。
以所述半导体层110和所述侧墙120为掩膜对所述基底100进行刻蚀，在所述基底100中形成凹槽111。
本实施例中，对所述基底100进行刻蚀的工艺包括各向异性干法刻蚀。在其他实施例中，对所述基底进行刻蚀的工艺可以包括湿法刻蚀。
本实施例中，所述凹槽111为长条型。所述凹槽111的延伸方向与所述半导体层110的延伸方向相同。
本实施例中，所述凹槽111侧壁与所述基底100表面之间具有钝角夹角。也就是说所述凹槽111侧壁不垂直于所述基底100表面。在其他实施例中，所述凹槽侧壁可以垂直于所述基底表面。
具体的，本实施例中，所述凹槽111在垂直于所述凹槽111延伸方向的截面为“V”型。在其他实施例中，所述凹槽在垂直于所述凹槽延伸方向的截面还可以为“U”型。
本实施例中，对所述基底100进行刻蚀的刻蚀气体包括HCl、Cl2、F2、HF中的一种或多种组合。在其他实施例中，对所述基底进行刻蚀的刻蚀气体还可以包括锗烷和二氯甲硅烷中的一种或两种组合。
所述基底100表面为(100)晶面，所述刻蚀气体在基底100的(100)方向上的刻蚀速率较高，在基底100的(111)方向上的刻蚀速率较低，从而使所述凹槽111侧壁在垂直于所述凹槽111延伸方向的截面为“V”型。
所述凹槽111侧壁在垂直于所述凹槽111延伸方向的截面为“V”型，则凹槽111侧壁与基底100表面不垂直。在后续的离子注入的过程中，钝化离子能够与所述凹槽111侧壁充分接触，从而能够较容易地将钝化离子注入所述凹槽111侧壁中，进而能够抑制凹槽111侧壁被氧化，改善所形成半导体结构的性能。
本实施例中，凹槽111顶部宽度为凹槽111顶部在垂直于所述凹槽111延伸方向上的尺寸。
如果所述凹槽111顶部宽度过小，不容易使后续形成的隔离层充分填充所述凹槽111，从而容易降低所形成隔离层的隔离性能；如果所述凹槽111顶部宽度过大，容易降低所形成半导体结构的集成度。具体的，所述凹槽111顶部宽度为20nm～60nm。
本实施例中，所述凹槽111的深度为所述凹槽111两侧壁的交线到基底100顶部表面的距离。
如果所述凹槽111的深度过大，容易使所述凹槽111侧壁与基底100顶部表面法线之间的夹角过小，凹槽111侧壁倾斜度过大。在后续的离子注入过程中，不容易使钝化离子注入所述凹槽111侧壁中；如果所述凹槽111的深度过小，容易使后续形成的隔离层的厚度过小，从而不利于对凹槽111两侧衬底进行隔离。具体的，所述凹槽111的深度为30nm～100nm。
请参考图4，形成覆盖所述凹槽111侧壁的保护层130。
在后续氧化处理的过程中，所述保护层130的氧化速率小于所述基底100的氧化速率。
在后续的氧化处理过程中，所述保护层130能够保护所述凹槽111侧壁，抑制凹槽111侧壁被氧化，从而能够抑制凹槽111侧壁的基底100导电性能降低，进而改善所形成半导体结构的性能。同时，所述保护层130能够阻挡后续氧化性气体进入后续氧化层下方的基底中，使所述氧化层下方基底被氧化，进而能够改善所形成半导体结构的性能。
本实施例中，形成所述保护层130的步骤包括：通过离子注入在所述凹槽111侧壁的基底100中注入钝化离子，形成保护层130。在其他实施例中，还可以通过化学气相沉积工艺在所述凹槽侧壁表面形成保护层。
需要说明的是，在所述离子注入的过程中，由于所述半导体层110及所述侧墙120的阻挡，所述基底100与半导体层110接触面附近区域基底100中注入的钝化离子的浓度较低，从而使基底100与半导体层110接触面附近区域的保护层130的厚度较小，对后续氧化处理过程中氧化性气体的阻挡作用小，从而能够使基底100与半导体层110接触面附近区域的基底被氧化形成氧化层。
所述钝化离子为碳离子、氮离子和氟离子中的一种或多种组合。具体的，本实施例中，所述钝化离子包括：氮离子和氟离子。
所述钝化离子能够与所述基底100材料形成共价键，且钝化离子能够与所述基底100材料形成共价键的键能大于所述基底100与后续氧化过程中氧化性气体原子形成的共价键的键能。因此，在后续氧化处理过程中，所述氧化性气体不容易与基底100材料原子成键，从而能够抑制凹槽111侧壁的基底100被氧化，进而改善半导体结构性能。同时，所述钝化离子能够增加所形成的保护层130的致密性，从而使所述保护层130能够阻挡氧化性气体进入后续形成的氧化层下方的基底100，从而能够保证所述氧化层下方基底100的导电性，改善所形成半导体结构性能。
在其他实施例中，所述基底用于形成PMOS晶体管，所述钝化离子为N型离子，例如磷离子或砷离子。
如果所述离子注入的注入剂量过小，所形成的保护层130的厚度过小，不利于对后续氧化性气体进行阻挡，从而不利于抑制氧化层下方基底100被氧化；如果所述离子注入的注入剂量过大，所形成的保护层130的厚度过大，容易产生材料浪费。具体的，本实施例中，所述离子注入的工艺参数包括：所述钝化离子的剂量为5E13atoms/cm2～5E14atoms/cm2。
如果所述离子注入的注入能量过高，容易使所述钝化离子的深度较大，从而容易影响基底100的导电性；如果所述离子注入的注入能量过低，不利于所述保护层130的形成，从而不利于对氧化性气体进行阻挡。具体的，所述离子注入的注入能量为4KeV～20KeV。
本实施例中，所述注入角度为所述离子注入方向与所述基底100顶部表面法线之间的锐角夹角。
如果所述离子注入的注入角度过大，所述钝化离子受半导体层110的投影效应较大，从而不容易使所述钝化离子到达所述凹槽111侧壁。具体的，所述离子注入的注入角度小于35度。
需要说明的是，本实施例中，通过离子注入形成所述保护层。在其他实施例中，形成所述保护层的工艺包括化学气相沉积工艺，所述保护层的材料为氮化硅。
请参考图5，形成所述凹槽111之后，对部分基底100进行氧化处理，形成所述氧化层160，未被氧化的基底形成衬底102。
所述氧化层160用于阻挡所述半导体层110中的载流子向衬底102扩散，从而能够降低所形成半导体结构的漏电流。
本实施例中，所述半导体层110用于形成NMOS晶体管。所述氧化层160能够抑制后续形成的源漏掺杂区通过所述衬底102发生穿通。
本实施例中，所述氧化处理的工艺包括：热氧化法。
本实施例中，所述氧化处理的反应物为氧化性气体，包括氧气。在其他实施例中，所述氧化处理的反应物还可以包括水蒸气。
本实施例中，所述氧化处理的工艺参数包括：氧化时间为18min～22min，例如20min；反应温度为600℃～800℃。
如果所述氧化层160的厚度过小，不利于阻挡所述半导体层110中载流子向衬底102中扩散，从而不利于降低所形成半导体结构的漏电流；如果所述氧化层160的厚度过大，容易增加工艺难度。具体的，本实施例中，所述氧化层160的厚度为3nm～15nm，例如5nm。
所述氧化处理之后，在所述凹槽111中形成隔离层。
本实施例中，形成所述隔离层的步骤如图6和图7所示。
请参考图6，在所述凹槽111和所述开口103中形成初始隔离层140。
所述初始隔离层140用于后续形成隔离层。
本实施例中，所述初始隔离层140的材料为氧化层。在其他实施例中，所述初始隔离层的材料还可以为氮氧化硅。
本实施例中，形成所述初始隔离层140的工艺包括流体化学气相沉积工艺。流体化学气相沉积工艺形成的初始隔离层140的填充性能好，能够充分填充所述凹槽111。在其他实施例中，形成所述初始隔离层的工艺可以包括等离子增强化学气相沉积工艺或物理气相沉积工艺。
形成所述初始隔离层140之后，还包括对所述初始隔离层140进行平坦化，使所述初始隔离层140表面与所述掩膜层101齐平。
请参考图7，对所述初始隔离层140(如图6所示)进行刻蚀，去除所述开口103(如图5所示)中的初始隔离层140，保留所述凹槽111(如图5所示)中的初始隔离层140，形成隔离层141。
所述隔离层141用于实现不同半导体层110下方衬底102之间的电隔离。
本实施例中，对所述初始隔离层140进行刻蚀的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
请参考图8，在所述半导体层110中形成阱区112。
本实施例中，所述阱区112用于形成MOS晶体管的阱区。所述阱区112中具有阱离子。
形成所述阱区112的工艺包括离子注入。
本实施例中，所述阱区112用于形成NMOS晶体管的阱区。则所述阱离子为P型离子，例如硼离子或BF2-离子。在其他实施例中，所述阱区用于形成PMOS晶体管的阱区。则所述阱离子为N型离子。
请参考图9和图10，图10是图9沿切割线1-2的剖面图，形成所述阱区112之后，在所述半导体层110上形成栅极结构150，所述栅极结构150横跨所述半导体层110(如图7所示)；在所述栅极结构150两侧的阱区112中形成导电掺杂区151。
本实施例中，所述导电掺杂区151用于形成MOS晶体管的源漏掺杂区。
在其他实施例中，所述半导体层用于形成二极管，则所述导电掺杂区包括N型掺杂区和P型掺杂区，且所述N型掺杂区与P型掺杂区接触。形成所述导电掺杂区的步骤包括：在所述半导体层中形成N型掺杂区和P型掺杂区，所述N型掺杂区和P型掺杂区接触。
本实施例中，所述氧化层160能够阻挡所述导电掺杂区151中的载流子向衬底102中扩散，从而能够抑制所述半导体层110两侧的导电掺杂区151中的载流子穿通，进而能够抑制所形成NMOS晶体管的源漏穿通。
所述栅极结构150沿垂直于所述半导体层110延伸方向横跨所述半导体层110，且所述栅极结构150位于所述半导体层110顶部和侧壁表面。
综上，本发明实施例提供的半导体结构的形成方法中，通过对所述基底进行绝缘处理形成衬底和位于衬底与半导体层之间的氧化层。形成的半导体结构在工作过程中，所述导电掺杂区用于导电。所述氧化层能够阻挡所述导电掺杂区中载流子向衬底中迁移，从而能够降低所形成半导体结构的漏电流，改善所形成半导体结构的性能。
继续参考图9和图10，本发明实施例还提供一种半导体结构，包括：衬底102，所述衬底102上具有半导体层110，所述半导体层110暴露出部分衬底102；位于所述衬底102与所述半导体层110之间的氧化层160；位于所述半导体层110中的导电掺杂区151。
本实施中，所述半导体结构还包括：位于所述半导体层110两侧衬底102中的隔离层141；位于所述隔离层141与所述衬底102之间的保护层130。
本实施中，所述保护层130的材料为氮化硅。
本实施例中，所述半导体结构还包括：位于所述半导体层中的阱区112；位于所述半导体层110上的栅极结构150，所述栅极结构150横跨所述半导体层，所述导电掺杂区151位于所述栅极结构150两侧的阱区112中。
本实施例中，所述半导体结构与图1至图10所述的半导体结构的形成方法形成的半导体结构相同，在此不多做赘述。
综上，本发明实施例提供的半导体结构中，通过对所述基底进行绝缘处理形成衬底和位于衬底与半导体层之间的氧化层。形成的半导体结构在工作过程中，所述导电掺杂区用于导电。所述氧化层能够阻挡所述导电掺杂区中载流子向衬底中迁移，从而能够降低所形成半导体结构的漏电流，改善所形成半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (14)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有半导体层，所述半导体层暴露出部分基底；
对部分基底进行绝缘处理形成氧化层，未形成氧化层的基底形成衬底，所述氧化层位于所述衬底与半导体层之间，
所述绝缘处理的步骤包括：形成覆盖所述半导体层侧壁的侧墙；在所述半导体层暴露出的基底中形成凹槽，且所述凹槽侧壁与所述基底表面之间具有钝角夹角；通过离子注入在所述凹槽侧壁的基底中注入钝化离子，形成覆盖所述凹槽侧壁的保护层；形成所述保护层之后，对部分基底进行氧化处理形成所述氧化层，未被氧化的基底形成衬底；
所述绝缘处理之后，在所述半导体层中形成导电掺杂区。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述基底和半导体层的步骤包括：提供初始基底，所述初始基底包括基底区和位于所述基底区上的器件区；对所述器件区初始基底进行刻蚀，在所述器件区形成半导体层，并在所述基底区形成基底。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述钝化离子包括：氮离子、碳离子和氟离子中的一种或多种组合。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述离子注入的工艺参数包括：所述钝化离子的剂量为5E13atoms/cm2～5E14atoms/cm2；注入能量为4KeV～20KeV；注入角度小于35度。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底用于接电压。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述凹槽的工艺包括各向异性干法刻蚀。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述离子注入之后，形成所述保护层的步骤还包括：对所述衬底进行退火处理。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述凹槽顶部沿垂直于所述凹槽延伸方向上的尺寸为20nm～60nm；所述半导体层在垂直于所述半导体层延伸方向上的尺寸为10nm～60nm。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙的材料为氮化硅或氮氧化硅；所述侧墙的厚度为4nm～8nm。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述绝缘处理之后，还包括：在所述半导体层两侧的衬底中形成隔离层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述隔离层的材料为氧化硅。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成导电掺杂区之前，还包括：在所述半导体层中形成阱区；在所述阱区上形成栅极结构，所述栅极结构横跨所述半导体层，所述导电掺杂区位于所述栅极结构两侧的阱区中；
或者，所述导电掺杂区包括：N型掺杂区和P型掺杂区，N型掺杂区与P型掺杂区接触；形成所述导电掺杂区的步骤包括：在所述半导体层中形成N型掺杂区和P型掺杂区，所述N型掺杂区和P型掺杂区接触。
13.一种半导体结构，其特征在于，包括：
衬底，所述衬底上具有半导体层，所述半导体层暴露出部分衬底；位于所述衬底与所述半导体层之间的氧化层；
位于所述衬底内的凹槽，且所述凹槽侧壁与所述衬底表面之间具有钝角夹角；位于所述半导体层两侧衬底中的隔离层；
位于所述隔离层与所述衬底之间的保护层，且所述保护层位于所述凹槽侧壁表面；
位于所述半导体层中的导电掺杂区。
14.如权利要求13所述的半导体结构，其特征在于，所述保护层中具有钝化离子，所述钝化离子包括氮离子、碳离子和氟离子中的一种或多种组合。
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