KR20180128986A - 수평 게이트 올어라운드 디바이스 나노와이어 에어 갭 스페이서 형성 - Google Patents

수평 게이트 올어라운드 디바이스 나노와이어 에어 갭 스페이서 형성 Download PDF

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빙시 선 우드
나오미 요시다
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Abstract

본 개시내용은 반도체 칩들에 대해 원하는 재료들의 수평 게이트 올어라운드(hGAA) 구조 전계 효과 트랜지스터(FET)를 갖는 나노와이어 구조들을 형성하기 위한 장치 및 방법들을 제공한다. 일례로, 나노와이어 구조들을 형성하는 방법은 스택의 제1 면 및 제2 면 상에 유전체 재료를 증착하는 단계를 포함한다. 스택은 제1 층과 제2 층의 반복 쌍들을 포함할 수 있다. 제1 면은 제2 면에 대향하며, 제1 면 및 제2 면은 그 안에 형성된 하나 또는 그보다 많은 리세스들을 갖는다. 이 방법은 스택의 제1 면 및 제2 면으로부터 유전체 재료를 제거하는 단계를 포함한다. 하나 또는 그보다 많은 리세스들 내에는 유전체 재료가 남는다. 이 방법은 스트레서 층의 증착 그리고 스택의 제1 면 및 제2 면과 스트레서 층 사이의 하나 또는 그보다 많은 측면 갭들의 형성을 포함한다.

Description

수평 게이트 올어라운드 디바이스 나노와이어 에어 갭 스페이서 형성
[0001] 본 개시내용의 실시예들은 일반적으로 스택형 hGAA 디바이스들에 관한 것이다.
[0002] 1/2 미크론 이하 및 더 작은 피처들을 신뢰성 있게 생산하는 것은 반도체 디바이스들의 차세대 초고밀도 집적(VLSI: very large scale integration) 및 극초고밀도 집적(ULSI: ultra large-scale integration)에 대한 핵심 기술 과제들 중 하나이다. 그러나 회로 기술이 한계들에 부딪힘에 따라, VLSI 및 ULSI 기술의 축소 치수들은 처리 능력들에 추가 요구들을 부과하였다. 기판 상의 게이트 구조들의 신뢰성 있는 형성은 VLSI 및 ULSI 성공에 그리고 개개의 기판들 및 다이의 회로 밀도 및 품질을 향상시키기 위한 지속적인 노력에 중요하다.
[0003] 차세대 디바이스들에 대해 회로 밀도들이 증가함에 따라, 비아들, 트렌치들, 콘택들, 게이트 구조들 및 다른 피처들과 같은 상호 접속부들뿐만 아니라 이들 사이의 유전체 재료들의 폭들은 25㎚ 및 20㎚ 치수들 및 이를 넘는 치수들로 감소하는 반면, 유전체 층들의 두께는 실질적으로 일정하게 유지되는 결과로, 피처들의 종횡비들을 증가시킨다. 더욱이, 감소된 채널 길이는 흔히 종래의 평면형 MOSFET 아키텍처에 상당한 단채널 효과(short channel effect)를 야기한다. 차세대 디바이스들 및 구조들의 제작을 가능하게 하기 위해, 트랜지스터들의 성능을 향상시키는 데 3차원(3D: three dimensional) 디바이스 구조가 흔히 이용된다. 특히, 디바이스 성능을 향상시키기 위해 흔히 핀 구조 전계 효과 트랜지스터(FinFET: fin field effect transistor)들이 이용된다. FinFET 디바이스들은 전형적으로, 트랜지스터에 대한 채널 및 소스/드레인 영역들이 그 위에 형성되는 높은 종횡비들을 갖는 반도체 핀들을 포함한다. 다음에, 채널 및 소스/드레인 영역들의 증가된 표면적의 이점을 이용하여 핀 디바이스들의 일부와 나란히 그리고 그 위에 게이트 전극이 형성되어, 더 빠르고, 신뢰성이 더 높으며, 보다 양호하게 제어되는 반도체 트랜지스터 디바이스들을 생성한다. FinFET들의 추가 이점들은 단채널 효과를 줄이고 더 높은 전류 흐름을 제공하는 것을 포함한다. 수평 게이트 올어라운드(hGAA: horizontal gate-all-around) 구성들을 갖는 디바이스 구조들은 흔히 단채널 효과 및 연관된 누설 전류를 억제하도록 게이트를 둘러쌈으로써 우수한 정전기 제어를 제공한다.
[0004] 일부 애플리케이션들에서, hGAA 구조들은 차세대 반도체 디바이스 애플리케이션들에 이용된다. hGAA 디바이스 구조는, 스택형 구성으로 서스펜딩(suspend)되며 소스/드레인 영역들에 의해 접속되는 여러 격자 정합 채널들(예컨대, 나노와이어들)을 포함한다.
[0005] hGAA 구조들에서, 채널 구조들(예컨대, 나노와이어들)을 형성하기 위해 흔히 서로 다른 재료들이 이용되는데, 이는 디바이스 성능을 악화시키지 않으면서 나노와이어 구조들로 이러한 모든 재료들을 집적하는 데 있어 바람직하지 않게 제조상의 어려움을 증가시킬 수 있다. 예를 들어, hGAA 구조들과 연관된 과제들 중 하나는 금속 게이트와 소스/드레인 사이의 큰 기생 커패시턴스의 존재를 포함한다. 이러한 기생 커패시턴스의 부적절한 관리는 상당한 디바이스 성능 저하를 초래할 수 있다.
[0006] 따라서 hGAA 디바이스를 제조하는 개선된 구조들 및 방법에 대한 요구가 존재한다.
[0007] 본 개시내용은 반도체 칩들에 대해 원하는 재료들의 수평 게이트 올어라운드(hGAA) 구조들로 나노와이어 구조들을 형성하기 위한 구조들 및 방법들을 제공한다.
[0008] 일 실시예에서, 기판을 처리하는 방법이 개시된다. 이 방법은 스택의 제1 면 및 스택의 제2 면 각각 상에 유전체 재료를 증착하는 단계를 포함한다. 스택은 제1 층과 제2 층의 반복 쌍들을 포함한다. 스택의 제1 면은 스택의 제2 면에 대향하며, 제1 면 및 제2 면 각각은 하나 또는 그보다 많은 리세스들을 포함한다. 이 방법은 또한, 스택의 제1 면 및 스택의 제2 면으로부터 유전체 재료를 제거하는 단계를 포함한다. 제1 면 및 제2 면의 하나 또는 그보다 많은 리세스들 내에는 유전체 재료가 남는다. 이 방법은 또한, 제1 면 및 제2 면에 인접하게 스트레서(stressor) 층을 증착하는 단계, 및 스택의 제1 면 및 제2 면과 스트레서 층 사이에 하나 또는 그보다 많은 갭들을 형성하는 단계를 포함한다.
[0009] 다른 실시예에서, 기판을 처리하는 다른 방법이 개시된다. 이 방법은 프로세스 챔버에서 기판 상에 스택을 증착하는 단계를 포함한다. 스택은 제1 층과 제2 층의 반복 쌍들을 포함한다. 이 방법은 또한, 스택의 제1 면 및 제1 면에 대향하는 스택의 제2 면 각각 상에 하나 또는 그보다 많은 리세스들을 생성하도록 스택으로부터 재료를 제거하는 단계를 포함한다. 이 방법은 또한, 스택의 제1 면과 스택의 제2 면 상에, 그리고 하나 또는 그보다 많은 리세스들 내에 유전체 재료를 증착하는 단계를 포함한다. 이 방법은 또한, 제1 면 및 제2 면 각각으로부터 유전체 재료를 제거하는 단계를 포함한다. 하나 또는 그보다 많은 리세스들 내에는 유전체 재료가 남는다. 이 방법은 또한, 제1 면 및 제2 면에 인접하게 스트레서 층을 증착하는 단계, 및 스트레서 층과 스택의 제1 면 사이에 그리고 스트레서 층과 스택의 제2 면 사이에 하나 또는 그보다 많은 갭들을 형성하는 단계를 포함한다.
[0010] 또 다른 실시예에서, 나노와이어 구조가 개시된다. 나노와이어 구조는 제1 층과 제2 층의 반복 쌍들을 갖는 스택을 포함한다. 스택은 또한, 제2 면에 대향하는 제1 면을 포함한다. 나노와이어 구조는 또한, 스택을 둘러싸는 게이트 구조, 스택의 제1 면에 인접한 소스 층, 소스 층에 대향하며 스택의 제2 면에 인접한 드레인 층, 소스 층과 제2 층 사이에 배치된 하나 또는 그보다 많은 갭들, 및 드레인 층과 제2 층 사이에 배치된 하나 또는 그보다 많은 갭들을 포함한다.
[0011] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0012] 도 1은 기판 상에 형성된 나노와이어 구조들을 제조하기 위한 방법의 흐름도를 도시한다.
[0013] 도 2a, 도 2b1, 도 2c1, 도 2d1, 도 2e1 및 도 2f1은 도 1의 제조 프로세스 중에 원하는 재료들로 나노와이어 구조를 형성하기 위한 시퀀스의 일례의 단면도들을 도시한다.
[0014] 도 2a, 도 2b2, 도 2c2, 도 2d2, 도 2e2 및 도 2f2는 도 1의 제조 프로세스 중에 원하는 재료들로 나노와이어 구조를 형성하기 위한 시퀀스의 다른 예의 단면도들을 도시한다.
[0015] 도 3a - 도 3c는 수평 게이트 올어라운드(hGAA) 구조의 일례의 개략도를 도시한다.
[0016] 도 4는 기판 상에 증착 프로세스를 수행하는 데 이용될 수 있는 플라즈마 처리 챔버를 도시한다.
[0017] 도 5는 안에 통합될 도 4의 플라즈마 처리 챔버들을 포함할 수 있는 처리 시스템을 도시한다.
[0018] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 가리키는 데, 가능한 경우, 동일한 참조 부호들이 사용되었다. 한 실시예의 엘리먼트들 및 특징들은 추가 언급 없이 다른 실시예들에 유리하게 포함될 수 있다는 것이 고려된다.
[0019] 그러나 첨부된 도면들은 본 개시내용의 단지 예시적인 실시예들을 도시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 발명이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0020] 본 개시내용은 반도체 칩들에 대해 원하는 재료들의 수평 게이트 올어라운드(hGAA) 구조들인 전계 효과 트랜지스터(FET: field effect transistor)로 나노와이어 구조들을 형성하기 위한 장치 및 방법들을 제공한다. 일례로, 나노와이어 구조들을 형성하는 방법은 스택의 제1 면 및 제2 면 상에 유전체 재료를 증착하는 단계를 포함한다. 스택은 제1 층과 제2 층의 반복 쌍들을 포함할 수 있다. 제1 면은 제2 면에 대향하며, 제1 면 및 제2 면은 그 안에 형성된 하나 또는 그보다 많은 리세스들을 갖는다. 이 방법은 스택의 제1 면 및 제2 면으로부터 유전체 재료를 제거하는 단계를 포함한다. 하나 또는 그보다 많은 리세스들 내에는 유전체 재료가 남는다. 이 방법은 스트레서 층의 증착 그리고 스택의 제1 면 및 제2 면과 스트레서 층 사이의 하나 또는 그보다 많은 측면 갭들의 형성을 포함한다. 수평 게이트 올어라운드(hGAA) 반도체 디바이스 구조에 대해 제어된 기생 커패시턴스를 갖는 나노와이어 구조들이 제공된다.
[0021] 도 1은 수평 게이트 올어라운드(hGAA) 반도체 디바이스 구조들을 위해 복합 재료들로 나노와이어 구조들(예컨대, 채널 구조들)을 제조하기 위한 방법(100)의 일례의 흐름도이다. 도 2a - 도 2c는 방법(100)의 다양한 단계들에 대응하는 복합 기판의 일부의 단면도들이다. 이 방법(100)은 전계 효과 트랜지스터(FET)를 형성하는 데 나중에 이용될 수 있는 원하는 재료들을 갖는 기판 상에 수평 게이트 올어라운드(hGAA) 반도체 디바이스(200) 구조들에 대한 나노와이어 구조를 형성하는 데 이용될 수 있다. 대안으로, 이 방법(100)은 다른 타입들의 구조들을 제조하는 데 유리하게 이용될 수 있다.
[0022] 방법(100)은 동작(102)에서, 도 4에 도시된 챔버(400)와 같은 프로세스 챔버에서 도 2a에 도시된 바와 같은 막 스택(204)을 기판(202) 상에 증착함으로써 시작된다. 기판(202)은 결정질 실리콘(예컨대, Si<100> 또는 Si<111>), 실리콘 산화물, 변형 실리콘, 실리콘 게르마늄, 게르마늄, 도핑 또는 비도핑 폴리실리콘, 도핑 또는 비도핑 실리콘 웨이퍼들 및 패터닝된 또는 패터닝되지 않은 웨이퍼들인 절연체 상 실리콘(SOI: silicon on insulator), 탄소 도핑 실리콘 산화물들, 실리콘 질화물, 도핑 실리콘, 게르마늄, 갈륨 비화물, 유리 또는 사파이어와 같은 재료일 수 있다. 기판(202)은 200㎜, 300㎜, 450㎜ 또는 다른 직경과 같은 다양한 치수들을 가질 수 있을 뿐만 아니라 직사각형 또는 정사각형 패널일 수 있다.
[0023] 막 스택(204)은 선택적 재료 층(206) 상에 배치될 수 있다. 선택적 재료 층(206)이 존재하지 않는 실시예들에서, 막 스택(204)은 필요에 따라 기판(202) 상에 직접 형성될 수 있다. 일례로, 선택적 재료 층(206)은 절연 재료이다. 절연 재료의 적절한 예들은 실리콘 산화물 재료, 실리콘 질화물 재료, 실리콘 산질화물 재료 또는 임의의 적절한 절연 재료들을 포함할 수 있다. 대안으로, 선택적 재료 층(206)은 필요에 따라 전도성 재료 또는 비전도성 재료를 포함하는 임의의 적절한 재료들일 수 있다. 스택(204)은 적어도 한 쌍의 층들을 포함하는데, 각각의 쌍은 제1 층(212) 및 제2 층(214)을 포함한다. 도 2a에 도시된 예는 각각의 쌍이 제1 층(212) 및 제2 층(214)을 포함하는 4개의 쌍들(각각의 쌍이 제1 층(212) 및 제2 층(214)을 포함하는 교대 쌍들)을 도시하지만, 각각이 제1 층(212) 및 제2 층(214)을 포함하는 쌍들의 수는 서로 다른 프로세스 요구들에 기초하여 달라질 수 있다는 점이 주목된다. 하나의 특정 실시예에서는, 제1 층(212) 및 제2 층(214)의 4개의 쌍들이 증착되어 기판(202) 상에 스택(204)을 형성할 수 있다. 일 구현에서, 각각의 단일 제1 층(212)의 두께는 약 20Å 내지 약 200Å, 이를테면 약 50Å일 수 있고, 각각의 단일 제2 층(214)의 두께는 약 20Å 내지 약 200Å, 이를테면 약 50Å일 수 있다.
[0024] 제1 층(212)은 에피택셜 증착 프로세스에 의해 형성된 단일 결정질, 다결정질 또는 단결정질 실리콘 층과 같은 결정질 실리콘 층일 수 있다. 대안으로, 제1 층(212)은 p-형 도핑 실리콘 층 또는 n-형 도핑 층을 포함하는 도핑 실리콘 층일 수 있다. 적절한 p-형 도펀트는 B 도펀트들, Al 도펀트들, Ga 도펀트들, In 도펀트들 등을 포함한다. 적절한 n-형 도펀트는 N 도펀트들, P 도펀트들, As 도펀트들, Sb 도펀트들 등을 포함한다. 또 다른 예에서, 제1 층(212)은 GaAs 층과 같은 III-V족 재료이다.
[0025] 제2 층(214)은 SiGe 층, Ge 층 또는 다른 적절한 층과 같은 Ge 함유층일 수 있다. 대안으로, 제2 층(214)은 p-형 도핑 실리콘 층 또는 n-형 도핑 층을 포함하는 도핑 실리콘 층일 수 있다. 또 다른 예에서, 제2 층(214)은 GaAs 층과 같은 III-V족 재료일 수 있다. 또 다른 예에서, 제1 층(212)은 실리콘 층일 수 있고, 제2 층(214)은 금속 재료의 외측 표면들 상에 고-k 재료 코팅을 갖는 금속 재료이다. 고-k 재료의 적절한 예들은 무엇보다도, 하프늄 이산화물(HfO2), 지르코늄 이산화물(ZrO2), 하프늄 실리케이트(HfSiO4), 하프늄 알루미늄 산화물(HfAlO), 지르코늄 실리케이트(ZrSiO4), 탄탈 이산화물(TaO2), 알루미늄 산화물, 알루미늄 도핑 하프늄 이산화물, 비스무스 스트론튬 티타늄(BST: bismuth strontium titanium), 또는 플래티늄 지르코늄 티타늄(PZT: platinum zirconium titanium)을 포함한다. 하나의 특정 구현에서, 코팅층은 하프늄 이산화물(HfO2) 층이다. 스택(204) 내의 제1 층(212) 및 제2 층(214)과 함께 기판 재료들의 선택은 위에 열거된 재료들을 이용하여 서로 다른 결합들로 이루어질 수 있다는 점이 주목된다.
[0026] 도 2a에 도시된 특정 예에서, 제1 층(212)은 단일 결정질, 다결정질 또는 단결정질 실리콘 층과 같은 결정질 실리콘 층이다. 제2 층(214)은 SiGe 층이다. 더미 게이트(208) 및 게이트 스페이서(210)가 스택(204)의 상부에 증착될 수 있다. 일부 예들에서, (도 2a에 도시되지 않은) 하드 마스크 층 및/또는 패터닝된 포토 레지스트 층이 더미 게이트(208), 게이트 스페이서(210) 및 스택(204) 상에 패터닝을 위해 배치될 수 있다. 도 2a에 도시된 예에서, 더미 게이트(208), 게이트 스페이서(210) 및 스택(204)은 이전 패터닝 프로세스들에서 패터닝되어 스택(204)의 제1 면(216)을 노출시키고 스택(204)의 제2 면(218)을 노출시켰으며, 나중에 소스/드레인 앵커가 이러한 면들에 인접하게 형성될 수 있다. 제1 면(216)은 제2 면(218)에 대향하고 기판(202)에 대해 직각이다.
[0027] 동작(104)에서, 도 2b1 및 도 2b2에 도시된 바와 같이, 일부 재료를 제거하고 스택(204)의 제1 면(216) 및 스택(204)의 제2 면(218) 각각 상에 하나 또는 그보다 많은 리세스들(220)을 생성하도록 스택(204)이 에칭된다. 일 실시예에서, 리세스들(220)은 도 2b1에 도시된 바와 같이, 스택(204)의 제2 층(214) 내에 선택적으로 형성된다. 다른 실시예에서, 도 2b2에 도시된 바와 같이, 리세스들(220)은 스택(204)의 제1 층(212) 내에 선택적으로 형성된다. 리세스들의 깊이는 게이트 스페이서(210)의 폭(222)에 관한 것이다. 일 실시예에서, 도 4의 챔버(400)와 같은 프로세스 챔버 내의 불소 이온들 및 라디칼들을 포함하는 플라즈마가 하나 또는 그보다 많은 리세스들(220)을 선택적으로 에칭하는 데 사용될 수 있다. 프로세스 챔버 내에 불소 이온들 및 라디칼들 그리고 산소 이온들 및 라디칼들을 포함하는 플라즈마가 하나 또는 그보다 많은 리세스들(220)을 선택적으로 에칭하는 데 사용될 수 있다. 질소 이온들 및 라디칼들이 또한 포함될 수 있다. 플루오르화탄소 전구체가 약 300sccm 내지 500sccm의 레이트로 흐를 수 있다. 산소 라디칼들은 스택(204)의 제2 층(214)의 에칭 레이트를 제어하는 데 사용될 수 있다. 다른 실시예에서, 산소 라디칼들 및 질소 라디칼들은 스택(204)의 제1 층(212)의 에칭 레이트를 제어하는 데 사용될 수 있다. 산소 이온들 및 라디칼들은 약 10sccm 내지 40sccm의 레이트로 흐를 수 있다. 질소 이온들 및 라디칼들은 약 10sccm 내지 40sccm의 레이트로 흐를 수 있다.
[0028] 동작(106)에서, 도 2c1 및 도 2c2에 도시된 바와 같이, 스택(204)의 측벽들(216, 218) 상에 그리고 스택(204)의 제1 면(216) 및 제2 면(218) 각각의 하나 또는 그보다 많은 리세스들(220) 각각 내에 유전체 층(224)이 증착될 수 있다. 유전체 층(224)은 또한 게이트 스페이서(210) 상에 증착될 수 있다. 유전체 층(224)은 아래에서 설명되는 바와 같이 에피택셜 성장을 방지하는 리세스들(220) 내에 차폐를 제공할 수 있다. 유전체 층(224)은 리세스들(220) 내에 에어 포켓을 유지하면서 리세스들(220)의 내측 표면들을 라이닝(line)한다. 일 실시예에서, 도 2c1에 도시된 바와 같이, 유전체 층(224)은 리세스들(220) 내에 에어 포켓을 유지하면서, 제2 층(214) 내에 형성된 리세스들(220)의 내측 표면들을 라이닝한다. 다른 실시예에서, 도 2c2에 도시된 바와 같이, 유전체 층(224)은 리세스들(220) 내에 에어 포켓을 유지하면서 제1 층(212) 내에 형성된 리세스들(220)의 내측 표면들을 라이닝한다. 유전체 층(224)은 에피택셜 성장 동안 증착을 방지할 수 있는 재료로부터 선택될 수 있다. 일 실시예에서, 유전체 층(224)은 실리콘 함유 유전체 층, 이를테면 실리콘 질화물 함유층, 실리콘 탄화물 함유층, 실리콘 산소 함유층, 예를 들어, 실리콘 산화물, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄화물(SiC), 실리콘 탄질화물(SiCN), 실리콘 산탄화물(SiOC) 또는 실리콘 산탄질화물, 또는 도펀트들을 가진 실리콘 재료들 등이다. 실리콘 함유 유전체 층에 형성된 도펀트들은 비교적 낮은 농도를 가질 수 있다. 유전체 층은 또한 실리콘 풍부 막 특성들을 포함할 수 있다. 일례로, 유전체 층(224)은 약 5Å 내지 약 50Å, 이를테면 약 10Å의 두께를 갖는 실리콘 질화물 층 또는 실리콘 산질화물(SiON)이다. 유전체 층(224)은 PVD, CVD, ALD 또는 다른 적절한 플라즈마 처리 챔버들에서 CVD 프로세스, ALD 프로세스 또는 임의의 적절한 증착 기술들에 의해 형성될 수 있다.
[0029] 동작(108)에서, 스택(204)의 측벽들(216, 218) 상에 그리고 리세스들(220) 내에 유전체 층(224)이 형성된 후에, 도 2d1 및 도 2d2에서 확인되는 바와 같이, 스택(204)의 제1 면(216) 및 스택(204)의 제2 면(218) 각각으로부터의 유전체 재료가 선택적으로 제거된다. 제1 면(216) 및 제2 면(218) 내의 리세스들(220) 내에는 유전체 재료(226)가 남는다. 즉, 유전체 재료(226)는 리세스들(220)의 내벽들을 덮는다. 일 실시예에서, 유전체 재료(226)는 도 2d1에 도시된 바와 같이, 제2 층(214) 내에 형성된 리세스들(220)의 내벽들을 덮는다. 다른 실시예에서, 유전체 재료(226)는 도 2d2에 도시된 바와 같이, 제1 층(212) 내에 형성된 리세스들(220)의 내벽들을 덮는다. 유전체 재료(226)는 또한 게이트 스페이서(210)로부터 제거된다. 측벽들(216, 218)로부터 유전체 재료(226)를 선택적으로 제거하고 리세스들(220) 내에 유전체 재료(226)를 유지함으로써, 리세스들의 내벽들은 유리하게는 후속 단계들에서 에피택셜 성장으로부터 차폐된다.
[0030] 동작(110)에서는, 도 2e1 및 도 2e2에서 확인되는 바와 같이, 제1 면(216) 및 제2 면(218)에 인접하게 스트레서 층(228)을 증착하도록 선택적 증착이 수행될 수 있다. 스트레서 층(228)은 유전체 재료(226)에 의해 보호되지 않은 특정 영역들 상에 선택적으로 증착된다. 스트레서 층(228)은 게이트 스페이서(210)에 인접한 부분을 제거하도록 선택적으로 패터닝될 수 있다. 스트레서 층(228)은 나중에 게이트 올어라운드 트랜지스터의 소스/드레인이 될 수 있다. 동작(112)에서는, 도 2e에서 확인되는 바와 같이, 스택(204)의 제1 면(216) 및 제2 면(218)과 스트레서 층(228) 사이에 하나 또는 그보다 많은 에어 갭들(230)이 형성된다. 일 실시예에서, 스트레서 층(228)의 선택적 증착은 제2 층(214)의 에지들 상에 에어 갭들(230)을 형성한다. 즉, 에어 갭들(230)은 도 2e1 - 도 2f1에서 확인되는 바와 같이, 제2 층(214)과 스트레서 층(228) 사이에 형성된다. 다른 실시예에서는, 도 2e2 - 도 2f2에서 확인되는 바와 같이, 스트레서 층(228)의 선택적 증착은 제1 층(212)의 에지들 상에 에어 갭들(230)을 형성한다. 즉, 에어 갭들(230)은 제1 층(212)과 스트레서 층(228) 사이에 형성된다. 일 실시예에서, 에어 갭들(230) 내의 공기는 산소를 함유한다. 에어 갭들(230) 내의 공기는 수소, 산소, 아르곤, 질소, 헬륨 또는 이들의 혼합물 중 적어도 하나를 함유할 수 있다고 여겨질 수 있다. 도 2e1 및 도 2e2에서 확인되는 바와 같이, 수평 게이트 올어라운드 반도체 디바이스(200)는 스택(204)의 제2 층(214) 또는 제1 층(212)과, 소스 또는 드레인이 될 수 있는 스트레서 층(228) 사이에 배치된 하나 또는 그보다 많은 에어 갭들을 포함할 수 있다. 일 실시예에서, 더미 게이트(208)는 도 2f에서 확인되는 바와 같이, 이후에 대체 금속 게이트(RMG: replacement metal gate)(232)로 대체된다. 다른 실시예에서, 더미 게이트(208)와 제2 층(214) 모두가 에칭되고 대체 금속 게이트로 대체된다. 즉, 더미 게이트(208)는 금속 게이트(232)로 대체될 수 있고, 제2 층(214)은 금속 게이트(234)로 대체될 수 있다.
[0031] 커패시턴스는 사용되는 재료들의 유전 상수와 직접 관련된다. 에어 갭들은 산화된 재료 또는 스페이서 재료들과 비교하여 가장 낮은 유전 상수(k)를 갖는다. 따라서 가장 낮은 유전 상수를 갖는 방법을 이용하면, 게이트와 소스/드레인 사이의 기생 커패시턴스가 역시 유리하게 제한될 수 있다. 상기 방법은 유리하게는 수평 게이트 올어라운드 구조들에서 기생 용량을 제한하도록 k 값이 약 1인 에어 갭들을 이용한다.
[0032] 일 구현에서, 선택적 증착 프로세스는 도 4에 도시된 처리 챔버(400) 또는 다른 적절한 플라즈마 챔버와 같은 처리 챔버들을 포함하는 적절한 플라즈마 처리 챔버에서 수행될 수 있다. 처리 온도는 이를테면, 섭씨 1200도 미만인 저온 범위에서 제어된다. 일 구현에서, 증착 프로세스는 플라즈마 함유 환경, (노(furnace)와 같은) 열 환경 또는 (플라즈마 강화 화학 기상 증착 프로세스(PECVD: plasma enhanced chemical vapor deposition process), 저압 화학 기상 증착 프로세스(LPCVD: low pressure chemical vapor deposition process), 대기 이하 화학 기상 증착 프로세스(SACVD: sub-atmospheric chemical vapor deposition process), 대기 화학 기상 증착 프로세스(APCVD: atmospheric chemical vapor deposition process)와 같은) 열 플라즈마 환경에서 수행될 수 있다.
[0033] 하나 또는 그보다 많은 에어 갭들(230)이 막 스택(204)에 형성된 후에, 스택(204)은 감소된 기생 커패시턴스 및 최소 디바이스 누설을 갖는 수평 게이트 올어라운드 구조에서 나노와이어들로서 이용될 수 있다.
[0034] 도 3a는 일 실시예에 따른 수평 게이트 올어라운드(hGAA) 구조(300)를 도시한다. hGAA 구조(300)는 도 2e1에 도시된 hGAA 구조(200)와 실질적으로 유사할 수 있다. 다른 실시예에서, hGAA 구조(300)는 도 2e2에 도시된 hGAA 구조(200)와 실질적으로 유사하다. 수평 게이트 올어라운드 구조(300)는 기판(302), 선택적 재료 층(306), 소스(332), 드레인(334), 게이트(308), 게이트 스페이서(310) 및 스택(304)을 포함한다.
[0035] 스택(304)은 기판(302) 상에 배치될 수 있다. 일 실시예에서, 스택(304)은 선택적 재료 층(306) 상에 증착된다. 스택(304)은 제1 면(316) 및 제2 면(318)을 갖는다. 제1 면(316)은 제2 면(318)에 대향한다. 제1 면(316)은 기판(302)에 대해 직각이다. 스택(304)은 제1 층(312)과 제2 층(314)의 반복 쌍들을 포함할 수 있다. 일 실시예에서, 스택(304)은 제1 층(312)과 제2 층(314)의 적어도 4개의 반복 쌍들을 포함한다. 스택(304)은 하나 또는 그보다 많은 에어 갭들(330)을 포함한다. 일 실시예에서, 에어 갭들(330)은 제2 층(314)의 단부들에 배치된다. 즉, 제2 층(314)은 2개의 단부 캡 에어 갭들(330) 사이에 있다. 다른 실시예에서, 에어 갭들(330)은 제1 층(312)의 단부들에 배치된다. 즉, 제1 층(312)은 2개의 단부 캡 에어 갭들(330) 사이에 있다.
[0036] 제1 층(312)은 에피택셜 증착 프로세스에 의해 형성된 단일 결정질, 다결정질 또는 단결정질 실리콘 층과 같은 결정질 실리콘 층일 수 있다. 대안으로, 제1 층(312)은 p-형 도핑 실리콘 층 또는 n-형 도핑 층을 포함하는 도핑 실리콘 층일 수 있다. 적절한 p-형 도펀트는 B 도펀트들, Al 도펀트들, Ga 도펀트들, In 도펀트들 등을 포함한다. 적절한 n-형 도펀트는 N 도펀트들, P 도펀트들, As 도펀트들, Sb 도펀트들 등을 포함한다. 또 다른 예에서, 제1 층(312)은 GaAs 층과 같은 Ⅲ-Ⅴ족 재료일 수 있다.
[0037] 제2 층(314)은 SiGe 층, Ge 층 또는 다른 적절한 층과 같은 Ge 함유층일 수 있다. 대안으로, 제2 층(314)은 p-형 도핑 실리콘 층 또는 n-형 도핑 층을 포함하는 도핑 실리콘 층일 수 있다. 또 다른 예에서, 제2 층(314)은 GaAs 층과 같은 III-V족 재료일 수 있다. 또 다른 예에서, 제1 층(312)은 실리콘 층일 수 있고, 제2 층(314)은 금속 재료의 외측 표면들 상에 고-k 재료 코팅을 갖는 금속 재료이다. 고-k 재료의 적절한 예들은 무엇보다도, 하프늄 이산화물(HfO2), 지르코늄 이산화물(ZrO2), 하프늄 실리케이트(HfSiO4), 하프늄 알루미늄 산화물(HfAlO), 지르코늄 실리케이트(ZrSiO4), 탄탈 이산화물(TaO2), 알루미늄 산화물, 알루미늄 도핑 하프늄 이산화물, 비스무스 스트론튬 티타늄(BST), 또는 플래티늄 지르코늄 티타늄(PZT)을 포함한다. 하나의 특정 구현에서, 코팅층은 하프늄 이산화물(HfO2) 층이다. 스택(304) 내의 제1 층(312) 및 제2 층(314)과 함께 기판 재료들의 선택은 위에 열거된 재료들을 이용하여 서로 다른 결합들로 이루어질 수 있다는 점이 주목된다.
[0038] 소스(332)는 스택(304)의 제1 면(316)에 인접하게 그리고 기판(302)에 대해 직각으로 배치된다. 드레인(334)은 스택(304)의 제2 면(318)에 인접하게 그리고 기판(302)에 대해 직각으로 배치된다. 소스(332)는 드레인(334)에 대향한다. 즉, 스택(304)은 소스(332)와 드레인(334) 사이에 배치된다. 일 실시예에서, 하나 또는 그보다 많은 에어 갭들(330)의 제1 세트는 소스(332)와 스택(304), 구체적으로는 스택(304)의 제2 층(314) 사이에 배치된다. 하나 또는 그보다 많은 에어 갭들(330)의 제2 세트는 드레인(334)과 스택(304), 구체적으로는 스택(304)의 제2 층(314) 사이에 배치된다.
[0039] 게이트(308)는 스택(304) 상에 배치된다. 게이트(308)는 스택(304)을 둘러싼다. 일 실시예에서, 게이트(308)는 양측의 스페이서(310) 사이에 배치된다. 즉, 게이트 스페이서(310)는 게이트(308)의 양측에 배치될 수 있다. 게이트 스페이서(310)는 또한 스택(304)을 둘러쌀 수 있다. 일 실시예에서, 게이트 스페이서는 스택(304)의 에어 갭들(330)을 둘러싸고 이들과 정렬된다.
[0040] 도 3b는 게이트 스페이서 층이 없는 hGAA 디바이스(300)의 개략적인 단면도를 도시한다. hGAA 디바이스(300)는, 내부에 에어 갭(330)이 형성되어 있는 제1 층(312)과 제2 층(314)의 쌍들을 포함한다. 수평 게이트 올어라운드(hGAA) 구조(300)는 소스/드레인 앵커들(332, 334) 각각과 게이트 구조(308) 사이의 나노와이어들(예컨대, 채널들)로서 스택(304)을 이용한다. 도 3c에서 원(340)으로 표시된 스택(304)의 확대도로 도시된 바와 같이, 제2 층(314) 또는 제1 층(312)의 하부(또는 예컨대, 단부)에 형성된 에어 갭들(330)은 계면의 관리를 보조할 수 있는데, 여기서 제2 층(314) 또는 제1 층(312)은 기생 커패시턴스를 감소시키고 최소 디바이스 누설을 유지하도록 게이트 구조(308) 및/또는 소스/드레인 앵커들(332, 334)과 접촉한다.
[0041] 도 4는 앞서 추가 설명한 바와 같이 선택적 프로세스를 수행하기에 적절한 예시적인 처리 시스템(432)의 단면도이다. 처리 시스템(432)은 California, Santa Clara 소재의 Applied Materials, Inc.로부터 모두 입수 가능한 OLYMPIA®, SICONI® 또는 PRODUCER®일 수 있다. 다른 제조업체들로부터 입수할 수 있는 것들을 포함하는 다른 처리 시스템이 본 개시내용을 실시하도록 적용될 수 있다고 고려된다.
[0042] 처리 시스템(432)은 가스 패널(430)에 결합된 처리 챔버(400) 및 제어기(410)를 포함한다. 처리 챔버(400)는 일반적으로, 내부 용적(426)을 한정하는 상부(424), 측면(401) 및 하부 벽(422)을 포함한다.
[0043] 지지 받침대(450)가 챔버(400)의 내부 용적(426)에 제공된다. 받침대(450)는 알루미늄, 세라믹 및 다른 적절한 재료들로 제작될 수 있다. 받침대(450)는 받침대(450) 상에 지지된 기판(490)의 온도를 제어하기에 적절한 내장형 히터 엘리먼트(470)를 포함할 수 있다. 일 실시예에서, 받침대(450)는 전원 장치(406)로부터 히터 엘리먼트(470)로 전류를 인가함으로써 저항식으로 가열된다. 전원 장치(406)로부터 공급되는 전류는 히터 엘리먼트(470)에 의해 발생되는 열을 제어함으로써 임의의 적절한 온도 범위에서 막 증착 동안 기판(490) 및 받침대(450)를 실질적으로 일정한 온도로 유지하도록 제어기(410)에 의해 조절된다.
[0044] 열전쌍과 같은 온도 센서(472)는 종래의 방식으로 받침대(450)의 온도를 모니터링하도록 지지 받침대(450)에 내장될 수 있다. 측정된 온도는 기판을 원하는 온도로 유지하도록 히터 엘리먼트(470)에 공급되는 전력을 제어하기 위해 제어기(410)에 의해 사용된다.
[0045] 진공 펌프(402)는 챔버(400)의 벽들(401)에 형성된 포트에 결합된다. 진공 펌프(402)는 처리 챔버(400) 내에서 원하는 가스 압력을 유지하는 데 사용된다. 진공 펌프(402)는 또한, 후처리 가스들 및 챔버(400)로부터의 프로세스의 부산물들을 비운다.
[0046] 복수의 개구들(428)을 갖는 샤워 헤드(420)가 기판 지지 받침대(450) 위의 처리 챔버(400)의 상부(424)에 결합된다. 샤워 헤드(420)의 개구들(428)은 프로세스 가스들을 챔버(400)에 도입하는 데 이용된다. 개구들(428)은 서로 다른 프로세스 요건들에 대해 다양한 프로세스 가스들의 흐름을 가능하게 하기 위해 서로 다른 크기들, 수, 분포들, 형상, 설계 및 직경들을 가질 수 있다. 샤워 헤드(420)는 프로세스 중에 다양한 가스들이 내부 용적(426)에 공급되게 하는 가스 패널(430)에 연결된다. 기판(490)의 표면(491) 상에 재료의 증착을 야기하는 프로세스 가스들의 열분해를 향상시키기 위해 샤워 헤드(420)를 빠져나가는 프로세스 가스 혼합물로부터 플라즈마가 형성된다.
[0047] 샤워 헤드(420)와 받침대(450) 사이에서 플라즈마의 생성을 가능하게 하기 위해 하나 또는 그보다 많은 RF 전력원들(440)이 정합 회로망(438)을 통해 샤워 헤드(420)에 바이어스 전위를 제공한다. 제어기(410)는 중앙 처리 유닛(CPU: central processing unit)(412), 메모리(416), 및 프로세스 시퀀스를 제어하고 가스 패널(430) 및 WVG 시스템(452)으로부터의 가스 흐름들을 조절하는 데 이용되는 지원 회로(414)를 포함한다. 제어기(410)와 처리 시스템(432)의 다양한 컴포넌트들 사이의 양방향 통신들은, 신호 버스들(418)로 집합적으로 지칭되는 다수의 신호 케이블들을 통해 처리되며, 그러한 신호 케이블들 중 일부는 도 4에 예시된다.
[0048] 도 5는 본 명세서에서 설명되는 방법들이 실시될 수 있는 반도체 처리 시스템(500)의 평면도를 도시한다. 본 개시내용으로부터 이익을 얻도록 적응될 수 있는 하나의 처리 시스템은 California, Santa Clara 소재의 Applied Materials, Inc.로부터 상업적으로 입수 가능한 300㎜ PRODUCER® 처리 시스템이다. 처리 시스템(500)은 일반적으로, FOUP들(514)에 포함된 기판 카세트들(518)이 지지되고 기판들이 로드록(loadlock) 챔버(509)로 로딩되고 로드록 챔버(509)로부터 언로딩되는 전방 플랫폼(502), 기판 핸들러(513)를 수용하는 이송 챔버(511), 및 이송 챔버(511) 상에 장착되는 일련의 직렬 처리 챔버들(506)을 포함한다.
[0049] 직렬 처리 챔버들(506) 각각은 기판들을 처리하기 위한 2개의 프로세스 영역들을 포함한다. 두 프로세스 영역들은 가스들의 공통 공급, 공통 압력 제어 및 공통 프로세스 가스 배출/펌핑 시스템을 공유한다. 시스템의 모듈식 설계는 임의의 한 구성에서 임의의 다른 구성으로의 신속한 변환을 가능하게 한다. 챔버들의 배열 및 결합은 특정 프로세스 단계들을 수행할 목적들로 변경될 수 있다. 직렬 처리 챔버들(506) 중 임의의 것은, 도 4에 도시된 처리 챔버(400)를 참조하여 앞서 설명한 하나 또는 그보다 많은 챔버 구성들을 포함하는, 아래에서 설명되는 바와 같은 본 개시내용의 양상들에 따른 뚜껑을 포함할 수 있다. 처리 챔버(400)는 필요에 따라 증착 프로세스, 에칭 프로세스, 경화 프로세스 또는 가열/어닐링 프로세스를 수행하도록 구성될 수 있다는 점이 주목된다. 일 실시예에서, 설계된 단일 챔버로서 도시된 처리 챔버(400)는 반도체 처리 시스템(500)에 통합될 수 있다.
[0050] 일 구현에서, 처리 시스템(432)은 화학 기상 증착(CVD: chemical vapor deposition), 물리 기상 증착(PVD: physical vapor deposition), 에칭, 경화 또는 가열/어닐링 등과 같은 다양한 다른 공지된 프로세스들을 수용하는 것으로 알려진 지지 챔버 하드웨어를 갖는 직렬 처리 챔버들 중 하나 이상으로 적응될 수 있다.
[0051] 중앙 처리 유닛(CPU)(544), 메모리(542), 및 지원 회로들(546)을 포함하는 제어기(540)는 반도체 처리 시스템(500)의 다양한 컴포넌트들에 결합되어 본 개시내용의 프로세스들의 제어를 가능하게 한다. 메모리(542)에 저장된 소프트웨어 루틴 또는 일련의 프로그램 명령들은 CPU(544)에 의해 실행될 때 직렬 처리 챔버들(506)을 실행한다.
[0052] 이와 같이, 수평 게이트 올어라운드(hGAA) 구조들에 대한 감소된 기생 커패시턴스 및 최소 디바이스 누설을 갖는 나노와이어 구조들을 형성하기 위한 방법들이 제공된다. 이 방법은 나중에 수평 게이트 올어라운드(hGAA) 구조들을 형성하는 데 이용될 수 있는 계면에서 감소된 기생 커패시턴스 및 최소 디바이스 누설을 갖는 나노와이어 구조들을 형성하도록, 증착 프로세스를 이용하여 스택으로부터 특정 타입들의 재료 상에 선택적으로 에어 갭들을 형성한다. 따라서 특히, 수평 게이트 올어라운드 전계 효과 트랜지스터(hGAA FET)들에서의 적용을 위해 원하는 타입의 재료 및 디바이스 전기적 성능을 갖는 수평 게이트 올어라운드(hGAA) 구조들이 얻어질 수 있다.
[0053] 전술한 내용은 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 기본 범위를 벗어나지 않으면서 본 개시내용의 다른 실시예들 및 추가 실시예들이 안출될 수 있으며, 본 개시내용의 범위는 하기의 청구항들에 의해 결정된다.

Claims (15)

  1. 방법으로서,
    스택의 제1 면 및 스택의 제2 면 상에 유전체 재료를 증착하는 단계 ― 상기 스택은 제1 층과 제2 층의 반복 쌍들을 포함하고, 상기 제1 면은 상기 제2 면에 대향하며, 상기 제1 면 및 상기 제2 면 각각은 하나 또는 그보다 많은 리세스들을 가짐 ―;
    상기 스택의 제1 면 및 상기 스택의 제2 면으로부터 상기 유전체 재료를 제거하는 단계 ― 상기 제1 면 및 상기 제2 면의 하나 또는 그보다 많은 리세스들 내에는 상기 유전체 재료가 남음 ―;
    상기 제1 면 및 상기 제2 면에 인접하게 스트레서(stressor) 층을 증착하는 단계; 및
    상기 스택의 제1 면 및 제2 면과 상기 스트레서 층 사이에 하나 또는 그보다 많은 갭들을 형성하는 단계를 포함하는,
    방법.
  2. 제1 항에 있어서,
    상기 하나 또는 그보다 많은 리세스들은 각각의 제2 층 내에 생성되는,
    방법.
  3. 제1 항에 있어서,
    상기 유전체 재료는, 실리콘 질화물; 실리콘 산화물; 실리콘 산질화물; 실리콘 산탄화물(silicon oxycarbide); 실리콘 탄질화물(silicon carbonitride) 또는 실리콘 산탄질화물(silicon oxycarbonitride); 도펀트들, 질화물들, 산질화물들을 갖는 실리콘 재료들; 또는 이들의 혼합물인,
    방법.
  4. 제1 항에 있어서,
    상기 하나 또는 그보다 많은 갭들 각각은 수소, 산소, 아르곤, 질소, 헬륨, 또는 이들의 혼합물 중 적어도 하나를 함유하는,
    방법.
  5. 제1 항에 있어서,
    상기 스택의 각각의 제1 층은 실리콘 층이고, 상기 스택의 각각의 제2 층은 SiGe 층인,
    방법.
  6. 제1 항에 있어서,
    상기 스택은 적어도 4개의 반복 쌍들을 포함하는,
    방법.
  7. 방법으로서,
    프로세스 챔버에서 기판 상에 스택을 증착하는 단계 ― 상기 스택은 제1 층과 제2 층의 반복 쌍들을 포함함 ―;
    상기 스택의 제1 면 및 상기 제1 면에 대향하는 상기 스택의 제2 면 각각 상에 하나 또는 그보다 많은 리세스들을 생성하도록 상기 스택으로부터 재료를 제거하는 단계;
    상기 제1 면 상에, 상기 제2 면 상에, 그리고 상기 하나 또는 그보다 많은 리세스들 내에 유전체 재료를 증착하는 단계;
    상기 스택의 제1 면 및 상기 스택의 제2 면 각각으로부터 상기 유전체 재료를 제거하는 단계 ― 상기 스택의 제1 면 및 상기 스택의 제2 면의 상기 하나 또는 그보다 많은 리세스들 내에는 상기 유전체 재료가 남음 ―;
    상기 스택의 제1 면 및 상기 스택의 제2 면에 인접하게 스트레서 층을 증착하는 단계; 및
    상기 스트레서 층과 상기 스택의 제1 면 사이에 그리고 상기 스트레서 층과 상기 스택의 제2 면 사이에 하나 또는 그보다 많은 갭들을 형성하는 단계를 포함하는,
    방법.
  8. 제7 항에 있어서,
    상기 하나 또는 그보다 많은 리세스들은 상기 제2 층 내에 생성되는,
    방법.
  9. 제7 항에 있어서,
    상기 유전체 재료는, 실리콘 질화물; 실리콘 산화물; 실리콘 산질화물; 실리콘 산탄화물; 실리콘 탄질화물 또는 실리콘 산탄질화물; 도펀트들, 질화물들, 산질화물들을 갖는 실리콘 재료들; 또는 이들의 혼합물인,
    방법.
  10. 제7 항에 있어서,
    상기 하나 또는 그보다 많은 갭들 각각은 수소, 산소, 아르곤, 질소, 헬륨, 또는 이들의 혼합물 중 적어도 하나를 함유하고, 상기 스택의 각각의 제1 층은 실리콘 층이고, 상기 스택의 각각의 제2 층은 SiGe 층인,
    방법.
  11. 제7 항에 있어서,
    상기 스택은 적어도 4개의 반복 쌍들을 포함하는,
    방법.
  12. 나노와이어 구조로서,
    스택 ― 상기 스택은 제1 층과 제2 층의 반복 쌍들을 포함하고, 상기 스택은 제1 면 및 상기 제1 면에 대향하는 제2 면을 가짐 ―;
    상기 스택을 둘러싸는 게이트 구조;
    상기 제1 면에 인접한 소스 층;
    상기 제2 면에 인접한 드레인 층;
    상기 소스 층과 상기 제2 층 사이에 배치된 하나 또는 그보다 많은 갭들; 및
    상기 드레인 층과 상기 제2 층 사이에 배치된 하나 또는 그보다 많은 갭들을 포함하는,
    나노와이어 구조.
  13. 제12 항에 있어서,
    상기 하나 또는 그보다 많은 갭들 각각은 수소, 산소, 아르곤, 질소, 헬륨, 또는 이들의 혼합물 중 적어도 하나를 함유하는,
    나노와이어 구조.
  14. 제12 항에 있어서,
    각각의 제1 층은 실리콘 층이고, 각각의 제2 층은 SiGe 층인,
    나노와이어 구조.
  15. 제12 항에 있어서,
    상기 스택은 적어도 4개의 반복 쌍들을 포함하는,
    나노와이어 구조.
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