KR102554853B1 - 수평 게이트 올 어라운드 디바이스들을 위한 접합부들 및 스페이서들을 제조하기 위한 방법 - Google Patents

수평 게이트 올 어라운드 디바이스들을 위한 접합부들 및 스페이서들을 제조하기 위한 방법 Download PDF

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Abstract

본 개시내용은 수평 게이트-올-어라운드(hGAA) 구조 디바이스들을 형성하기 위한 방법들을 제공한다. 일 예에서, 방법은, 멀티-재료 층의 제1 층의 측벽들의 제1 그룹을 선택적으로 그리고 측방향으로 에칭하는 단계 ― 상기 멀티-재료 층은 제1 층과 제2 층의 반복되는 쌍들을 포함하고, 제1 층 및 제2 층은 측벽들의 제1 그룹 및 측벽들의 제2 그룹을 각각 갖고, 제1 층으로부터의 측벽들의 제1 그룹은 멀티-재료 층에 정의된 개구들을 통해 노출되고, 내부 스페이서들의 그룹은 제2 층으로부터의 측벽들의 제2 그룹의 정상에 형성됨 ―, 제1 층의 측벽들의 제1 그룹으로부터 리세스를 형성하고 그리고 제2 층들의 정상에 형성된 내부 스페이서의 외측 수직 표면으로부터 내측을 향해 수직 벽을 정의하는 단계, 및 제1 층의 리세스로부터 에피-실리콘 층을 형성하는 단계를 포함한다.

Description

수평 게이트 올 어라운드 디바이스들을 위한 접합부들 및 스페이서들을 제조하기 위한 방법{METHOD FOR FABRICATING JUNCTIONS AND SPACERS FOR HORIZONTAL GATE ALL AROUND DEVICES}
[0001] 본 발명의 실시예들은 일반적으로, 반도체 기판 상에 원하는 재료들로 수직으로 스택된 나노와이어들을 형성하기 위한 방법들에 관한 것으로, 더 구체적으로는, 반도체 제조 애플리케이션들을 위해 수평 게이트 올 어라운드 디바이스(horizontal gate all around device)들에 대해 원하는 재료들로 반도체 기판 상에 수직으로 스택된 나노와이어들, 스페이서들 및 접합부들을 형성하기 위한 방법들에 관한 것이다.
[0002] 1/2 미크론 이하의(sub-half micron) 그리고 더 작은 피처(feature)들을 신뢰성 있게 생성하는 것은 반도체 디바이스들의 차세대 초고밀도 집적 회로(VLSI; very large-scale integration) 및 극초고밀도 집적회로(ULSI; ultra large-scale integration)에 대한 주요 기술적 난제들 중 하나이다. 그러나, 회로 기술의 한계들이 푸시됨(pushed)에 따라, VLSI 및 ULSI 기술의 치수들의 축소는 프로세싱 능력들에 대해 추가의 요구들을 하게 되었다. 기판 상의 게이트 구조들의 신뢰성 있는 형성은, VLSI 및 ULSI 성공, 및 개별적인 기판들 및 다이의 회로 밀도 및 품질을 증가시키기 위한 계속되는 노력에 중요하다.
[0003] 차세대 디바이스들에 대한 회로 밀도들이 증가함에 따라, 상호연결부들, 이를테면, 비아들, 트렌치들, 콘택들, 게이트 구조들 및 다른 피처들뿐만 아니라 그들 사이의 유전체 재료들의 폭들이 25 nm 내지 20 nm의 치수들 이상으로 감소되는 반면, 유전체 층들의 두께는 실질적으로 일정하게 유지되어, 그 결과, 피처들의 종횡비들이 증가되었다. 게다가, 감소된 채널 길이는 종종, 종래의 평면형 MOSFET 아키텍처에 대해, 상당한 쇼트 채널 효과(short channel effect)를 야기한다. 차세대 디바이스들 및 구조들의 제조를 가능하게 하기 위해, 3차원(3D) 디바이스 구조가 종종, 트랜지스터들의 성능을 개선하는 데 활용된다. 특히, 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor)들이 종종, 디바이스 성능을 향상시키는 데 활용된다. FinFET 디바이스들은 통상적으로, 트랜지스터를 위한 채널 및 소스/드레인 구역들이 상부에 형성된, 고 종횡비들을 갖는 반도체 핀(fin)들을 포함한다. 그런 다음, 더 빠르고, 더 신뢰성 있고, 더 양호하게-제어되는 반도체 트랜지스터 디바이스들을 생성하기 위해, 채널 및 소스/드레인 구역들의 증가된 표면적의 장점을 활용하여, 핀 디바이스들의 부분의 측면 위에 그리고 그러한 측면을 따라, 게이트 전극이 형성된다. FinFET들의 추가의 장점들은, 쇼트 채널 효과를 감소시키고, 더 높은 전류 흐름을 제공하는 것을 포함한다. hGAA 구성들을 갖는 디바이스 구조들은 종종, 쇼트 채널 효과 및 연관된 누설 전류를 억제하기 위해, 게이트를 둘러쌈으로써, 우수한 정전기 제어를 제공한다.
[0004] 일부 애플리케이션들에서, 차세대 반도체 디바이스 애플리케이션들을 위해, 수평 게이트-올-어라운드(hGAA; horizontal gate-all-around) 구조들이 활용된다. hGAA 디바이스 구조는, 스택된 구성으로 서스펜딩(suspend)되고 소스/드레인 구역들에 의해 연결되는 몇몇 격자 매칭 채널(lattice matched channel)들(예컨대, 나노와이어들)을 포함한다.
[0005] hGAA 구조들에서, 상이한 재료들이 종종, 채널 구조들(예컨대, 나노와이어들)을 형성하는 데 활용되는데, 이는 바람직하지 않게, 디바이스 성능을 악화시키지 않으면서 나노와이어 구조들에 모든 이러한 재료들을 통합하는 데 있어서의 제조 어려움을 증가시킬 수 있다. 예컨대, hGAA 구조들과 연관된 난제들 중 하나는, 나노와이어 구조들 사이에 그리고 나노와이어 구조들 근처에 형성되는 소스 및 드레인과 소스 및 드레인의 확장 구역들 내에 적절한 양의 도펀트들을 도핑하는 것을 포함한다. 공간 제약은 종종, 소스 및 드레인과 소스 및 드레인의 확장 구역들에서 불충분한 또는 부정확한 도핑 농도를 초래하며, 그에 따라, 디바이스들의 원하지 않는 전기적 성능을 초래한다. 전도도, 저항, 및 커패시턴스의 부적절한 관리 및 제어는 디바이스 성능을 훨씬 더 저하시킬 수 있다.
[0006] 따라서, 양호한 프로파일 및 치수 제어로 기판 상에 hGAA 디바이스 구조들을 위한 채널, 스페이서, 접합부, 및 소스 및 드레인과 소스 및 드레인의 확장 구역들을 형성하기 위한 개선된 방법들에 대한 필요성이 존재한다.
[0007] 본 개시내용은 반도체 칩들을 위한 수평 게이트-올-어라운드(hGAA) 구조들에 대해 원하는 재료들로 나노와이어 구조들뿐만 아니라 소스/드레인 구역들을 형성하기 위한 방법들을 제공한다. 일 예에서, 기판 상에 나노와이어 구조들 및 소스/드레인 확장 구역들을 형성하는 방법은, 다중-재료 층(multi-material layer)의 제1 층의 측벽들의 제1 그룹을 선택적으로 그리고 측방향으로 에칭하는 단계 ― 다중-재료 층은 제1 층과 제2 층의 반복되는 쌍들을 포함하고, 제1 및 제2 층들은 측벽들의 제1 그룹 및 제2 그룹을 각각 갖고, 제1 층으로부터의 측벽들의 제1 그룹은 다중-재료 층에 정의된 개구들을 통해 노출되고, 내측 스페이서들의 그룹이 제2 층으로부터의 측벽들의 제2 그룹의 정상에 형성됨 ―, 제1 층의 측벽들의 제1 그룹으로부터 리세스를 형성하고 그리고 제2 층들의 정상에 형성된 내측 스페이서의 외측 수직 표면으로부터 내측을 향해 수직 벽을 정의하는 단계, 및 제1 층의 리세스로부터 에피-실리콘 층(epi-silicon layer)을 형성하는 단계를 포함한다.
[0008] 다른 예에서, 기판 상에 나노와이어 구조들 및 소스/드레인 구역들을 형성하는 방법은, 다중-재료 층의 제1 층의 측벽들의 제1 그룹을 선택적으로 그리고 측방향으로 에칭하는 단계 ― 다중-재료 층은 제1 층과 제2 층의 반복되는 쌍들을 포함하고, 제1 및 제2 층들은 측벽들의 제1 그룹 및 제2 그룹을 각각 갖고, 제1 층 및 제2 층으로부터의 측벽들의 제1 그룹 및 제2 그룹들은 다중-재료 층에 정의된 개구들을 통해 각각 노출됨 ―, 제1 층의 측벽들의 제1 그룹으로부터 리세스를 형성하고 그리고 제2 층들의 측벽들의 제2 그룹으로부터 내측을 향해 수직 벽을 정의하는 단계, 및 제1 층에 정의된 리세스를 충전(filling)하는 도핑 층을 다중-재료 층 위에 형성하는 단계를 포함하며, 도핑 층은 도핑 층 내부에 도핑된 III족 또는 V족 도펀트들을 포함한다.
[0009] 또 다른 예에서, 기판 상에 나노와이어 구조들 및 소스/드레인 확장 구역들을 형성하는 방법은, 기판 상에 배치된 패터닝된 다중-재료 층의 치수를 제1 폭으로부터 제2 폭으로 측방향으로 트리밍하는 단계 ― 패터닝된 다중-재료 층은 제1 층과 제2 층의 반복되는 쌍들을 포함하고, 제1 및 제2 층들은 측벽들의 제1 그룹 및 제2 그룹을 각각 갖고, 제1 층 및 제2 층으로부터의 측벽들의 제1 그룹 및 제2 그룹들은 패터닝된 다중-재료 층에 정의된 개구들을 통해 각각 노출됨 ―, 패터닝된 다중-재료 층의 제1 층의 측벽들의 제1 그룹을 선택적으로 그리고 측방향으로 에칭하는 단계, 제1 층의 측벽들의 제1 그룹으로부터 리세스를 형성하고 그리고 제2 층들의 측벽들의 제2 그룹으로부터 내측을 향해 수직 벽을 정의하는 단계, 제1 층의 리세스에 내측 스페이서를 형성하는 단계, 및 제2 층들의 측벽들의 제2 그룹으로부터 에피-실리콘 층을 형성하는 단계를 포함한다.
[0010] 본 발명의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 발명의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 발명의 단지 전형적인 실시예들을 예시하는 것이므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 발명이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0011] 도 1은 기판에 대한 증착 프로세스를 수행하는 데 활용될 수 있는 플라즈마 프로세싱 챔버를 도시하고;
[0012] 도 2는 내부에 통합될 도 1의 플라즈마 프로세싱 챔버들을 포함할 수 있는 프로세싱 시스템을 도시하고;
[0013] 도 3은 기판 상에 형성되는 나노와이어 구조들 및 소스/드레인 구역들을 제조하기 위한 방법의 흐름도를 도시하고;
[0014] 도 4a-4d는 도 3의 제조 프로세스 동안 원하는 재료들로 나노와이어 구조들 및 소스/드레인 구역들을 형성하기 위한 시퀀스의 일 예의 단면도들을 도시하고;
[0015] 도 5는 기판 상에 형성되는 나노와이어 구조들 및 소스/드레인 구역들을 제조하기 위한 방법의 흐름도를 도시하고;
[0016] 도 6a-6i는 도 5의 제조 프로세스 동안 원하는 재료들로 나노와이어 구조들 및 소스/드레인 구역들을 형성하기 위한 시퀀스의 일 예의 단면도들을 도시하고;
[0017] 도 7은 기판 상에 형성되는 나노와이어 구조들 및 소스/드레인 구역들을 제조하기 위한 방법의 흐름도를 도시하고; 그리고
[0018] 도 8a-8e는 도 7의 제조 프로세스 동안 원하는 재료들로 나노와이어 구조들 및 소스/드레인 구역들을 형성하기 위한 시퀀스의 일 예의 단면도들을 도시한다.
[0019] 이해를 촉진시키기 위해, 도면들에 대해 공통적인 동일한 엘리먼트들을 가리키기 위해 가능한 경우 동일한 도면부호들이 사용되었다. 일 실시예의 엘리먼트들 및 피처(feature)들이 추가의 언급없이 다른 실시예들에 유익하게 통합될 수 있음이 고려된다.
[0020] 그러나, 첨부된 도면들은 본 발명의 단지 예시적인 실시예들을 예시하는 것이므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 발명이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0021] 수평 게이트-올-어라운드(hGAA) 반도체 디바이스 구조를 위한 제어된 기생 커패시턴스 및 저항을 갖는 나노와이어 구조들을 제조하기 위한 방법들이 제공된다. 일 예에서, 수평 게이트-올-어라운드(hGAA) 반도체 디바이스 구조들을 위한 나노와이어들(예컨대, 채널 구조들)로서 나중에 활용되도록, 교번적으로 스택된 포메이션으로 배열된 상이한 재료들(예컨대, 제1 재료 및 제2 재료)을 포함하는 초격자 구조(superlattice structure)가 기판 상에 형성될 수 있다. 전기적 성능을 개선하기 위해 원하는 단일의 또는 다수의 재료들로, 나노와이어 구조들 근처에 소스/드레인 구역들을 형성하기 위해, 몇몇 프로세스들이 수행될 수 있다. 수평 게이트-올-어라운드(hGAA) 디바이스 구조들에 소스/드레인 및 소스/드레인의 확장 구역들을 형성하기 위해, 나노와이어 구조들의 소정의 위치들에 미리 결정된 재료를 선택적으로 에칭하는 한편, 다른 위치들에 다른 미리-결정된 재료를 선택적으로 형성하기 위하여, 선택적 에칭 프로세스들 및 선택적 산화 프로세스들이 수행될 수 있다. 어닐링 프로세스와 함께 도핑 재료는, 디바이스들의 전기적 성능을 향상시키기 위해, 원하는 재료들로 소스/드레인 및 소스/드레인의 확장 구역들을 형성하기 위하여, 근처의 재료들에 도핑될 도펀트들을 제공하는 데 활용될 수 있다.
[0022] 도 1은, 아래에서 추가로 설명되는 바와 같은 선택적 산화 프로세스를 수행하는 데 적합한 예시적인 프로세싱 시스템(132)의 단면도이다. 프로세싱 시스템(132)은, CENTURA®, 및 Producer® SE 또는 Producer® GT 증착 시스템들일 수 있고, 이들 모두는, 캘리포니아, 산타클라라의 Applied Materials Inc.로부터 입수가능하다. 다른 제조자들로부터 입수가능한 프로세싱 시스템을 포함한 다른 프로세싱 시스템이 본 발명을 실시하도록 적응될 수 있다는 것이 고려된다.
[0023] 프로세싱 시스템(132)은 가스 패널(130) 및 제어기(110)에 커플링된 프로세싱 챔버(100)를 포함한다. 프로세싱 챔버(100)는 일반적으로, 내부 볼륨(126)을 정의하는 최상부(124), 측부(101) 및 최하부 벽(122)을 포함한다.
[0024] 지지 페디스털(150)은 챔버(100)의 내부 볼륨(126) 내에 제공된다. 페디스털(150)은 알루미늄, 세라믹, 및 다른 적합한 재료들로 제조될 수 있다. 일 실시예에서, 페디스털(150)은, 페디스털(150)에 대한 열적 손상을 야기하지 않으면서, 고온 환경, 이를테면, 플라즈마 프로세스 환경에서 사용하기에 적합한 재료인 세라믹 재료, 이를테면, 알루미늄 니트라이드로 제조된다. 페디스털(150)은 리프트 메커니즘(도시되지 않음)을 사용하여 챔버(100) 내부에서 수직 방향으로 이동될 수 있다.
[0025] 페디스털(150)은 페디스털(150) 상에 지지되는 기판(190)의 온도를 제어하기에 적합한 임베딩된 가열기 엘리먼트(170)를 포함할 수 있다. 일 실시예에서, 페디스털(150)은, 전력 공급부(106)로부터 가열기 엘리먼트(170)로 전류를 인가함으로써 저항성으로 가열될 수 있다. 일 실시예에서, 가열기 엘리먼트(170)는 니켈-철-크롬 합금(예컨대, INCOLOY®) 외장 튜브(sheath tube) 내에 캡슐화된 니켈-크롬 와이어로 제조될 수 있다. 전력 공급부(106)로부터 공급되는 전류는, 가열기 엘리먼트(170)에 의해 발생되는 열을 제어하기 위해 제어기(110)에 의해 조절되어서, 임의의 적합한 온도 범위에서 막 증착 동안 기판(190) 및 페디스털(150)을 실질적으로 일정한 온도로 유지한다. 다른 실시예에서, 페디스털은 필요에 따라 실온으로 유지될 수 있다. 또 다른 실시예에서, 페디스털(150)은 또한, 필요에 따라 실온보다 더 낮은 범위로 페디스털(150)을 냉각시키기 위해, 필요에 따라 칠러(chiller)(도시되지 않음)를 포함할 수 있다. 공급되는 전류는, 대략 100℃ 내지 대략 1100℃, 예컨대 200℃ 내지 대략 1000℃, 이를테면, 대략 300℃ 내지 대략 800℃로, 페디스털(150)의 온도를 선택적으로 제어하도록 조정될 수 있다.
[0026] 종래의 방식으로 페디스털(150)의 온도를 모니터링하기 위해, 온도 센서(172), 이를테면, 서모커플(thermocouple)이 지지 페디스털(150) 내에 임베딩될 수 있다. 측정된 온도는, 기판을 원하는 온도로 유지하도록 가열기 엘리먼트(170)에 공급되는 전력을 제어하기 위해 제어기(110)에 의해 사용된다.
[0027] 진공 펌프(102)는 챔버(100)의 벽들(101)에 형성된 포트에 커플링된다. 진공 펌프(102)는 프로세싱 챔버(100) 내에 원하는 가스 압력을 유지하는 데 사용된다. 진공 펌프(102)는 또한, 프로세싱 후 가스(post-processing gas)들 및 프로세스의 부산물들을 챔버(100)로부터 진공배기한다.
[0028] 복수의 애퍼처들(128)을 갖는 샤워헤드(120)가 기판 지지 페디스털(150) 위에서 프로세싱 챔버(100)의 최상부(124)에 커플링된다. 샤워헤드(120)의 애퍼처들(128)은 프로세스 가스들을 챔버(100) 내로 유입시키는 데 활용된다. 애퍼처들(128)은, 상이한 프로세스 요건들에 대한 다양한 프로세스 가스들의 유동을 용이하게 하기 위해 상이한 사이즈들, 수, 분포들, 형상, 설계, 및 직경들을 가질 수 있다. 샤워헤드(120)는, 프로세스 동안 내부 볼륨(126)에 다양한 가스들이 공급되는 것을 가능하게 하는 가스 패널(130)에 연결된다. 기판(190)의 표면(191) 상에서의 재료의 증착을 초래하는 프로세스 가스들의 열적 분해를 향상시키기 위해, 샤워헤드(120)에서 나가는 프로세스 가스 혼합물로부터 플라즈마가 형성된다.
[0029] 샤워헤드(120)와 기판 지지 페디스털(150)은 내부 볼륨(126) 내에 이격된 전극들의 쌍으로 형성될 수 있다. 하나 또는 그 초과의 RF 전력 소스들(140)은, 샤워헤드(120)와 페디스털(150) 사이의 플라즈마의 발생을 용이하게 하기 위해, 바이어스 전위를 매칭 네트워크(138)를 통해 샤워헤드(120)에 제공한다. 대안적으로, RF 전력 소스들(140) 및 매칭 네트워크(138)는 샤워헤드(120)에 커플링되거나, 기판 지지 페디스털(150)에 커플링되거나, 또는 샤워헤드(120) 및 기판 지지 페디스털(150) 둘 모두에 커플링되거나, 또는 챔버(100) 외부에 배치된 안테나(도시되지 않음)에 커플링될 수 있다. 일 실시예에서, RF 전력 소스들(140)은 대략 30 kHz 내지 대략 13.6 MHz의 주파수로 대략 10 와트 내지 대략 3000 와트를 제공할 수 있다.
[0030] 프로세싱 챔버(100) 내에 정의된 내부 볼륨(126)과 유체 연통하는 선택적인 수증기 발생(WVG; water vapor generating) 시스템(152)이 프로세싱 시스템(132)에 커플링된다. WVG 시스템(152)은 O2와 H2의 촉매 반응에 의해 초고순도 수증기(ultra-high purity water vapor)를 발생시킨다. 일 실시예에서, WVG 시스템(152)은, 화학 반응에 의해 수증기가 발생되는 촉매 카트리지(catalyst cartridge) 또는 촉매-라이닝된 반응기(catalyst-lined reactor)를 갖는다. 촉매는 금속 또는 합금, 이를테면, 팔라듐, 백금, 니켈, 이들의 조합들 및 이들의 합금들을 포함할 수 있다.
[0031] 제어기(110)는, 프로세스 시퀀스를 제어하고 그리고 WVG 시스템(152) 및 가스 패널(130)로부터의 가스 유동들을 조절하는 데 활용되는, 중앙 프로세싱 유닛(CPU; central processing unit)(112), 메모리(116), 및 지원 회로(114)를 포함한다. CPU(112)는 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서일 수 있다. 소프트웨어 루틴들은, 메모리(116), 이를테면, 랜덤 액세스 메모리, 판독 전용 메모리, 플로피, 또는 하드 디스크 드라이브, 또는 다른 형태의 디지털 저장소에 저장될 수 있다. 지원 회로(114)는 통상적으로 CPU(112)에 커플링되며, 캐시, 클록 회로들, 입력/출력 시스템들, 전력 공급부들 등을 포함할 수 있다. 프로세싱 시스템(132)의 다양한 컴포넌트들과 제어기(110) 사이의 양방향 통신들은, 총괄하여 신호 버스들(118)로 지칭되는 많은 신호 케이블들을 통해 핸들링되며, 그러한 신호 버스들(118) 중 일부가 도 1에 예시된다.
[0032] 도 2는 본원에서 설명되는 방법들이 실시될 수 있는 반도체 프로세싱 시스템(200)의 평면도를 도시한다. 본 발명으로부터 이익을 얻도록 적응될 수 있는 하나의 프로세싱 시스템은 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 상업적으로 입수가능한 300mm Producer™ 프로세싱 시스템이다. 다른 시스템들, 이를테면, Centura™ 또는 Endura™ 프로세싱 시스템들이 또한 필요에 따라 활용될 수 있다는 것이 주목된다. 프로세싱 시스템(200)은 일반적으로, FOUP들(214)에 포함된 기판 카세트들(218)이 지지되고 기판들이 로드록 챔버(209) 내로 로딩되고 로드록 챔버(209)로부터 언로딩되는 프론트 플랫폼(202), 기판 핸들러(213)를 하우징(housing)하는 이송 챔버(211), 및 이송 챔버(211) 상에 장착된 일련의 탠덤 프로세싱 챔버(tandem processing chamber)들(206)을 포함한다.
[0033] 탠덤 프로세싱 챔버들(206) 각각은 기판들을 프로세싱하기 위한 2개의 프로세스 구역들을 포함한다. 2개의 프로세스 구역들은, 가스들의 공통 공급, 공통 압력 제어, 및 공통 프로세스 가스 배기/펌핑 시스템을 공유한다. 시스템의 모듈식 설계는, 임의의 하나의 구성으로부터 임의의 다른 구성으로의 신속한 변환을 가능하게 한다. 챔버들의 어레인지먼트 및 조합은, 특정 프로세스 단계들을 수행하는 목적들을 위해 변경될 수 있다. 탠덤 프로세싱 챔버들(206) 중 임의의 탠덤 프로세싱 챔버(206)는, 도 1에 도시된 프로세싱 챔버(100)를 참조하여 위에서 설명된 하나 또는 그 초과의 챔버 구성들을 포함하는, 아래에서 설명되는 바와 같은 본 발명의 양상들에 따른 리드(lid)를 포함할 수 있다. 프로세싱 챔버(100)는, 필요에 따라, 증착 프로세스, 에칭 프로세스, 경화 프로세스들, 또는 가열/어닐링 프로세스를 수행하도록 구성될 수 있다는 것이 주목된다. 일 실시예에서, 단일 챔버로 설계된 것으로 도시된 프로세싱 챔버(100)는 반도체 프로세싱 시스템(200)에 통합될 수 있다.
[0034] 일 구현에서, 프로세싱 시스템(132)은, 다양한 다른 알려진 프로세스들, 이를테면, 화학 기상 증착(CVD; chemical vapor deposition), 물리 기상 증착(PVD; physical vapor deposition), 에칭, 경화, 또는 가열/어닐링 등을 수용하는 것으로 알려진 지원 챔버 하드웨어를 갖는 탠덤 프로세싱 챔버들 중 하나 또는 그 초과를 갖도록 적응될 수 있다. 예컨대, 시스템(200)은, 기판들 상에, 이를테면, 유전체 막을 증착하기 위한 플라즈마 증착 챔버로서 프로세싱 챔버들(100) 중 하나를 갖도록 구성될 수 있다. 그러한 구성은 연구 및 개발 제조 활용을 극대화할 수 있고, 요구되는 경우, 대기에 대한 에칭된 막들의 노출을 제거할 수 있다.
[0035] 중앙 프로세싱 유닛(CPU; central processing unit)(244), 메모리(242), 및 지원 회로들(246)을 포함하는 제어기(240)가, 본 발명의 프로세스들의 제어를 용이하게 하기 위해, 반도체 프로세싱 시스템(200)의 다양한 컴포넌트들에 커플링된다. 메모리(242)는, 반도체 프로세싱 시스템(200) 또는 CPU(244)에 대해 로컬 또는 원격인 임의의 컴퓨터-판독가능 매체, 이를테면, 랜덤 액세스 메모리(RAM; random access memory), 판독 전용 메모리(ROM; read only memory), 플로피 디스크, 하드 디스크, 또는 임의의 다른 형태의 디지털 저장소일 수 있다. 종래의 방식으로 CPU를 지원하기 위해 지원 회로들(246)이 CPU(244)에 커플링된다. 이들 회로들은 캐시, 전력 공급부들, 클록 회로들, 입력/출력 회로, 서브시스템들 등을 포함한다. 메모리(242)에 저장된 일련의 프로그램 명령들 또는 소프트웨어 루틴은, CPU(244)에 의해 실행되는 경우, 탠덤 프로세싱 챔버들(206)을 실행시킨다.
[0036] 도 3은, 수평 게이트-올-어라운드(hGAA) 반도체 디바이스 구조들을 위해 복합 재료들로 나노와이어 구조들(예컨대, 채널 구조들) 및 소스/드레인 및 소스/드레인의 구역들을 제조하기 위한 방법(300)의 일 예의 흐름도이다. 도 4a-4d는, 방법(300)의 다양한 스테이지들에 대응하는 복합 기판의 부분의 단면도들이다. 방법(300)은, 원하는 재료들을 갖는 기판 상에 수평 게이트-올-어라운드(hGAA) 반도체 디바이스 구조들을 위한 나노와이어 구조 및 소스/드레인 및 소스/드레인의 구역들을 형성하는 데 활용될 수 있다. 대안적으로, 방법(300)은 다른 타입들의 구조들을 제조하는 데 유익하게 활용될 수 있다.
[0037] 방법(300)은, 막 스택(401)이 상부에 형성된 기판, 이를테면, 도 4a에 도시된 기판(502)을 제공함으로써, 동작(302)에서 시작된다. 기판(502)은, 결정질 실리콘(예컨대, Si<100> 또는 Si<111>), 실리콘 옥사이드, 스트레인드 실리콘(strained silicon), 실리콘 게르마늄, 게르마늄, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼들 및 패터닝된 또는 패터닝되지 않은 웨이퍼 SOI(silicon on insulator), 탄소 도핑된 실리콘 옥사이드들, 실리콘 니트라이드, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 또는 사파이어와 같은 재료일 수 있다. 기판(502)은 다양한 치수들, 이를테면, 200 mm, 300 mm, 450 mm 또는 다른 직경을 가질 수 있을 뿐만 아니라, 직사각형 또는 정사각형 패널일 수 있다. 달리 기재되지 않는 한, 본원에서 설명되는 예들은, 200 mm 직경, 300 mm 직경, 또는 450 mm 직경의 기판을 포함한 기판들 상에서 실시된다.
[0038] 막 스택(401)은 선택적인 재료 층(504) 상에 배치된 다중-재료 층(212)을 포함한다. 다중-재료 층(212) 내에 피처들을 전사(transfer)하는 것을 용이하게 하기 위해, 하드마스크 층(496)과 함께 더미 게이트 구조(498)가 또한, 다중-재료 층(212) 상에 형성될 수 있다. 필요에 따라 더미 게이트 구조(498) 및 하드마스크 층(496)의 측벽들 상에 측벽 스페이서(694)가 형성될 수 있다. 선택적인 재료 층(504)이 존재하지 않는 실시예들에서, 필요에 따라, 막 스택(401)은 기판(502) 상에 바로 형성될 수 있다. 일 예에서, 선택적인 재료 층(504)은 절연 재료이다. 절연 재료의 적합한 예들은, 실리콘 옥사이드 재료, 실리콘 니트라이드 재료, 실리콘 옥시니트라이드 재료, 또는 임의의 적합한 절연 재료들을 포함할 수 있다. 대안적으로, 선택적인 재료 층(504)은, 필요에 따라, 전도성 재료 또는 비-전도성 재료를 포함하는 임의의 적합한 재료들일 수 있다. 다중-재료 층(212)은 층들의 적어도 하나의 쌍을 포함하고, 각각의 쌍은 제1 층(212a) 및 제2 층(212b)을 포함한다. 도 4a에 도시된 예가, 각각의 쌍이 제1 층(212a) 및 제2 층(212b)을 포함하는 4개의 쌍들(각각의 쌍이 제1 층(212a) 및 제2 층(212b)을 포함하는 교번하는 쌍들)을 도시하고 있지만, 각각 제1 층(212a) 및 제2 층(212b)을 포함하는 쌍들의 수는 상이한 프로세스 필요성들에 기반하여 변화될 수 있다는 것이 주목된다. 일 특정 실시예에서, 기판(502) 상에 다중-재료 층(212)을 형성하기 위해, 제1 및 제2 층들(212a, 212b)의 4개의 쌍들이 증착될 수 있다. 일 구현에서, 각각의 단일의 제1 층(212a)의 두께는 대략 20 Å 내지 대략 200 Å, 이를테면, 대략 50 Å일 수 있고, 각각의 단일의 제2 층(212b)의 두께는 대략 20 Å 내지 대략 200 Å, 이를테면, 대략 50 Å일 수 있다. 다중-재료 층(212)은, 대략 10 Å 내지 대략 5000 Å, 이를테면, 대략 40 Å 내지 대략 4000 Å의 총 두께를 가질 수 있다.
[0039] 제1 층(212a)은, 에피택셜 증착 프로세스에 의해 형성되는 결정질 실리콘 층, 이를테면, 단일 결정질, 다결정질, 또는 단결정질 실리콘 층일 수 있다. 대안적으로, 제1 층(212a)은, p-타입 도핑된 실리콘 층 또는 n-타입 도핑된 층을 포함하는 도핑된 실리콘 층일 수 있다. 적합한 p-타입 도펀트는 B 도펀트들, Al 도펀트들, Ga 도펀트들, In 도펀트들 등을 포함한다. 적합한 n-타입 도펀트는 N 도펀트들, P 도펀트들, As 도펀트들, Sb 도펀트들 등을 포함한다. 또 다른 예에서, 제1 층(212a)은 III-V 족 재료, 이를테면, GaAs 층일 수 있다. 제2 층(212b)은 Ge 함유 층, 이를테면, SiGe 층, Ge 층, 또는 다른 적합한 층일 수 있다. 대안적으로, 제2 층(212b)은, p-타입 도핑된 실리콘 층 또는 n-타입 도핑된 층을 포함하는 도핑된 실리콘 층일 수 있다. 또 다른 예에서, 제2 층(212b)은 III-V 족 재료, 이를테면, GaAs 층일 수 있다. 또 다른 예에서, 제1 층(212a)은 실리콘 층일 수 있고, 제2 층(212b)은, 금속 재료의 외측 표면들 상에 하이(high)-k 재료 코팅을 갖는 금속 재료이다. 하이-k 재료의 적합한 예들은, 특히, 하프늄 디옥사이드(HfO2), 지르코늄 디옥사이드(ZrO2), 하프늄 실리케이트 옥사이드(HfSiO4), 하프늄 알루미늄 옥사이드(HfAlO), 지르코늄 실리케이트 옥사이드(ZrSiO4), 탄탈룸 디옥사이드(TaO2), 알루미늄 옥사이드, 알루미늄 도핑된 하프늄 디옥사이드, 비스무트 스트론튬 티타늄(BST), 또는 백금 지르코늄 티타늄(PZT)을 포함한다. 일 특정 구현에서, 코팅 층은 하프늄 디옥사이드(HfO2) 층이다.
[0040] 도 4a에 도시된 특정 예에서, 제1 층(212a)은 결정질 실리콘 층, 이를테면, 단일 결정질, 다결정질, 또는 단결정질 실리콘 층이다. 제2 층(212b)은 SiGe 층이다.
[0041] 일부 예들에서, 하드마스크 층(도 4a에 도시되지 않음) 및/또는 패터닝된 포토레지스트 층이, 다중-재료 층(212)을 패터닝하기 위해, 다중-재료 층(212) 상에 배치될 수 있다. 도 4a에 도시된 예에서, 다중-재료 층(212)은, 다중-재료 층(212)에서, 나중에 소스/드레인 앵커(source/drain anchor)들 및 확장부들이 내부에 형성될 수 있는 개구들(402)을 다중-재료 층(212)의 측벽들(405)을 따라 형성하기 위해, 이전의 패터닝 프로세스들에서 패터닝되었다.
[0042] 기판(502)이 결정질 실리콘 층이고, 선택적인 재료 층(504)이 실리콘 옥사이드 층인 구현에서, 제1 층(212a)은 진성 에피-실리콘(intrinsic epi-silicon) 층일 수 있고, 제2 층(212b)은 SiGe 층이다. 다른 구현에서, 제1 층(212a)은 도핑된 실리콘 함유 층일 수 있고, 제2 층(212b)은 진성 에피-실리콘 층일 수 있다. 도핑된 실리콘 함유 층은, 필요에 따라, p-타입 도펀트 또는 n-타입 도펀트, 또는 SiGe 층일 수 있다. 기판(502)이 Ge 또는 GaAs 기판인 또 다른 구현에서, 제1 층(212a)은 SiGe 층일 수 있고 제2 층(212b)은 진성 에피-Ge 층일 수 있거나, 또는 그 반대의 경우도 가능하다. 기판(502)이, 주로 <100>에서 결정면을 갖는 GaAs 층인 또 다른 구현에서, 제1 층(212a)은 진성 Ge 층일 수 있고 제2 층(212b)은 GaAs 층이거나, 또는 그 반대의 경우도 가능하다. 다중-재료 층(212)의 제1 층(212a) 및 제2 층(212b)과 함께 기판 재료들의 선택이, 위에서 열거된 재료들을 활용하는 상이한 조합들로 이루어질 수 있다는 것이 주목된다.
[0043] 일 예에서, 도 4b에 도시된 바와 같이, 제2 층(212b)의 각각의 측벽(409)에 내측 스페이서(407)를 형성하기 위해, SiGe 층의 제2 층(212b)은 측방향으로 에칭될 수 있다. 내측 스페이서(407)는, 나노와이어 구조들(403)에 대해 요구되는 바와 같은 직선형 측벽 프로파일을 제공하기 위해, 제1 층(202a)의 측벽들(409)과 실질적으로 정렬된 측벽(406)을 갖는 제2 층(212b)으로부터 형성된 산화 층(oxidation layer)이다. 계면에 형성된 내측 스페이서(407)는 기생 커패시턴스를 감소시키고 디바이스 누설을 최소화시킬 수 있는 것으로 여겨진다. 일 실시예에서, 내측 스페이서(407)는 대략 3 nm 내지 대략 15 nm, 이를테면, 대략 7 nm 내지 대략 8 nm의 두께를 가질 수 있다.
[0044] 동작(302)에서, 도 4c에 도시된 바와 같이, 제1 층(212a)으로부터의 제1 층(212a)의 측벽들(408)로부터 제1 층(212a)의 부분을 측방향으로 제거하기 위해, 측방향 에칭 프로세스가 수행된다. 측방향 에칭 프로세스는 기판(502)으로부터 부분적으로 일 타입의 재료를 선택적으로 제거하기 위해 수행된다. 예컨대, 도 4c에 도시된 바와 같이, 제1 층(212a)이 부분적으로 제거되어, 제1 층(212a)의 각각의 측벽(408)에 리세스(414)를 형성하여서, 제1 층(212a)의 노출된 측벽(412)을 형성할 수 있다.
[0045] 리세스(414)를 형성하기 위해 제1 층(212a)을 선택적으로 그리고 특정하게 에칭하기 위하여, 상이한 프로세스 요건들에 기반하여, 상이한 에칭 전구체들이 선택된다. 일 예에서, 에칭 전구체들은, 제1 및 제2 층들(212a, 212b) 사이에서 높은 선택성을 갖도록 선택되고, 그에 따라, 다른 (즉, 비-타겟) 층, 이를테면, 내측 스페이서(407) 및 제2 층(212b)을 공격하거나 손상시키지 않으면서, 주로 제1 층(212a)을 타겟팅하여 측방향으로 에칭할 수 있다. 제1 층(212a)의 원하는 폭이 기판(502)으로부터 제거되어, 리세스(414)를 형성한 후에, 이어서, 동작(304)에서의 측방향 에칭 프로세스가 종결될 수 있다.
[0046] 도 4c에 도시된 예에서, 에칭 전구체들은 제2 층(212b)을 공격하거나 손상시키지 않으면서 제1 층(212a)을 특정하게 에칭하도록 선택된다. 에칭 전구체들은 제2 층(212b)을 공격하거나 손상시키지 않으면서 제1 층(212a)을 특정하게 에칭하도록 선택된다. 제1 층(212a)은 진성 에피-Si 층이고 제2 층(212b)은 기판(502) 상에 형성된 SiGe 층인 일 예에서, 제2 층(212b)을 에칭하도록 선택된 에칭 전구체는, 도 1에 도시된 프로세싱 챔버(100)와 같은 플라즈마 프로세싱 챔버에 공급되는, 적어도 탄소 불소 함유 가스 및/또는 할로겐 함유 가스를 포함한다. 탄소 불소 함유 가스의 적합한 예들은 CF4, C4F6, C4F8, C2F2, CF4, C2F6, C5F8 등을 포함할 수 있다. 할로겐 함유 가스의 적합한 예들은 HF, HBr, Cl2, HCl, CCl4, CHCl3, CH2Cl2, CH3Cl 등을 포함한다. 에칭 프로세스를 촉진시키기 위해, 탄소 불소 함유 가스 및 할로겐 함유 가스와 함께, 반응 가스, 이를테면, O2 또는 N2가 또한 공급될 수 있다. 또한, 할로겐 함유 가스 및 탄소 불소 함유 가스는, 에칭 프로세스를 추가로 보조하기 위해 RF 소스 전력 또는 바이어스 RF 전력 또는 둘 모두에 의해 플라즈마를 발생시키기 위하여, 프로세싱 챔버(100) 내로 공급될 수 있다.
[0047] 측방향 에칭 프로세스 동안, 에칭 프로세스를 수행하기 위해 에칭 가스 혼합물을 공급하면서, 몇몇 프로세스 파라미터들이 또한 제어될 수 있다. 프로세싱 챔버의 압력은 대략 0.5 milliTorr 내지 대략 3000 milliTorr, 이를테면, 대략 2 milliTorr 내지 대략 500 milliTorr로 제어될 수 있다. 기판 온도는 대략 15℃ 내지 대략 300℃, 이를테면, 50℃ 초과, 예컨대 대략 60℃ 내지 대략 90℃로 유지된다. RF 소스 전력은 대략 50 와트 내지 대략 3000 와트로 그리고 대략 400 kHz 내지 대략 13.56 MHz의 주파수로 측방향 에칭 가스 혼합물에 공급될 수 있다. 필요에 따라, RF 바이어스 전력이 또한 공급될 수 있다. RF 바이어스 전력은 대략 0 와트 내지 대략 1500 와트로 공급될 수 있다.
[0048] 제1 층(212a)을 측방향으로 에칭하는 것은, 제1 층(212a)의 측벽(412)에서 내측 스페이서(407) 및 제2 층(212b) 위에 추가의 공간(extra space)인 리세스(414)를 제공하는 것으로 여겨진다. 제1 층(212a)의 리세스(414)로부터의 추가의 공간은, 다중-재료 층(212) 인근에 소스/드레인 및 소스/드레인의 확장 구역들을 형성할 때, 더 넓은 프로세스 윈도우를 제공한다. 따라서, 리세스(414)로부터의 추가의 공간을 활용함으로써, 인근에 형성된 소스/드레인 및 소스/드레인의 확장 구역들은 원하는 치수 및 재료들로 제어된 방식으로 증착될 수 있다. 일부 예들에서, 필요에 따라, 상이한 재료 타입들의 소스/드레인 및 소스/드레인의 확장 구역들이 또한 형성될 수 있다.
[0049] 동작(306)에서, 제1 층(212a)이 측방향으로 에칭된 후에, 도 4d에 도시된 바와 같이, 다중-재료 층(212)의 제1 층(212a)으로부터 에피-실리콘 층(452)을 선택적으로 성장시키기 위해, 에피택셜 증착 프로세스가 수행된다. 이 예에서, 제1 층(212a)이 진성 실리콘 재료로 제조되도록 선택되기 때문에, 동작(306)에서 수행되는 바와 같은 에피택셜 증착 프로세스는 내측 스페이서(407)(예컨대, 진성 실리콘 재료보다는 실리콘 유전체 층 등)보다는 제1 층(212a)(예컨대, 실리콘 호환가능 재료(silicon compatible material))의 측벽(412)으로부터 성장할 수 있다.
[0050] 그런 다음, 기판(502) 상의 수평 게이트-올-어라운드(hGAA) 반도체 디바이스들을 위해 필요에 따라, 소스/드레인 구역들 및 소스/드레인 확장 구역들을 형성하기 위해, 에피-실리콘 층(452)이 계속해서 성장되어, 다이아몬드형 최상부 구조와 같은 형상화된 구조를 형성할 수 있다. 동작(306)에서 수행되는 에피택셜 성장 프로세스가, 실리콘 재료인 제1 층(212a)의 측벽(412)의 정상에 주로 실리콘 재료들을 형성하기 위해서뿐만 아니라, 또한 실리콘 재료인 기판(502) 상에 (선택적인 재료 층(504)이 존재하지 않을 때) 실리콘 재료들을 형성하기 위해서, 선택적 증착 프로세스를 제공할 수 있기 때문에, 갭(454)(예컨대, 보이드, 공간 또는 에어 갭)이 내측 스페이서(407)의 측벽(406) 가까이에 형성될 수 있다. 실리콘 재료는 내측 스페이서(407)로부터 형성되는 유전체 재료들에 대해 불활성이다. 따라서, 에피택셜 증착 프로세스 동안, 실리콘 재료가, 내측 스페이서(407)로부터 형성되는 유전체 재료들에 대해 대부분 불활성이기 때문에, 제1 층(212a)의 측벽(412)의 정상에 에피-실리콘 층(452)을 주로 증착하기 위한 선택적 증착 프로세스가 달성된다. 내측 스페이서(407)의 측벽(406)의 정상에 형성된 갭(454)은, 기판 상의 수평 게이트-올-어라운드(hGAA) 반도체 디바이스들을 위한 나노와이어 구조들에 대해 (내측 스페이서(407)와 함께) 나노와이어 스페이서의 부분으로서 형성하기 위해 나중에 활용될 수 있다.
[0051] 실리콘의 에피택셜 성장은, 제1 층(212a)의 측벽(412)의 정상의 실리콘 재료들 상에 자연적으로 성장한다(이를테면, 대부분의 경우들에서 다이아몬드형 최상부 구조). 다이아몬드형 최상부 구조의 자연적 형상은, 통상적으로 가장 느린 에피택셜 성장 레이트를 갖는 <111> 평면에서 실리콘 재료의 결정학적 배향(crystallographic orientation)에 의해 제어된다. 따라서, 에피-실리콘 층(452)의 다이아몬드형 최상부 구조의 성장 레이트들은 종종, 수평 표면으로부터 또는 수직 표면으로부터 발견되는 상이한 성장 레이트들과 같이, 에피-실리콘 층(452)의 다이아몬드형 최상부 구조의 상이한 표면들 상에서 상이하다. 상이한 결정학적 배향들을 갖는 상이한 표면들에서 상이한 성장 레이트들이 종종 발생되지만, 에피-실리콘 층(452)의 결과적인 형상은, 수평 평면형 표면보다는 다이아몬드형 최상부 구조를 갖는다. 에피-실리콘 층(452)의 다이아몬드형 최상부 구조는 나중에, 게이트 구조의 소스/드레인 및 소스/드레인 확장 구역들을 형성하는 데 활용될 수 있다. 내측 스페이서(407)가 측벽(409) 상에 형성된, 제1 층(212a) 및 제2 층(212b)의 다중-재료 층(212)은, 감소된 기생 커패시턴스 및 최소의 디바이스 누설로, 전계 효과 트랜지스터(FET; field effect transistor)에서 나노와이어들로서 활용될 수 있다. 제1 층(212a)에 정의된 리세스(414)는, 제약 없이 충분한 공간으로 에피-실리콘 층(452)이 상부에 성장하는 것을 가능하게 하는 추가의 공간을 제공한다. 따라서, 에피-실리콘 층(452)은 원하는 접착 및 계면 제어로 제1 층(212a) 상에 견고하게(securely) 형성될 수 있다.
[0052] 도 5는, 수평 게이트-올-어라운드(hGAA) 반도체 디바이스 구조들을 위해 복합 재료들로 나노와이어 구조들(예컨대, 채널 구조들) 및 소스/드레인 및 소스/드레인의 구역들을 제조하기 위한 방법(500)의 일 예의 흐름도이다. 도 6a-6i는, 방법(500)의 다양한 스테이지들에 대응하는 복합 기판의 부분의 단면도들이다. 방법(500)은, 원하는 재료들을 갖는 기판 상에 수평 게이트-올-어라운드(hGAA) 반도체 디바이스 구조들을 위한 나노와이어 구조 및 소스/드레인 및 소스/드레인의 구역들을 형성하는 데 활용될 수 있다. 대안적으로, 방법(500)은 다른 타입들의 구조들을 제조하는 데 유익하게 활용될 수 있다.
[0053] 방법(500)은, 막 스택(401)이 상부에 형성된 기판, 이를테면, 도 6a에 도시된 기판(502)을 제공함으로써, 동작(501)에서 시작된다. 위에서 논의된 바와 같이, 기판(502)은, 도 6a에 도시된 바와 같이, 선택적인 재료 층(504) 상에 배치된 다중-재료 층(212)을 포함하는 막 스택(401)을 갖는다. 다중-재료 층(212)은 층들의 적어도 하나의 쌍을 포함하고, 각각의 쌍은 제1 층(212a) 및 제2 층(212b)을 포함한다.
[0054] 동작(503)에서, 도 6b에 도시된 바와 같이, 제2 층(212b)으로부터의 제2 층(212b)의 측벽들(602)로부터 제2 층(212b)의 부분을 측방향으로 제거하기 위해, 측방향 에칭 프로세스가 수행된다. 측방향 에칭 프로세스는 기판(502)으로부터 부분적으로 일 타입의 재료를 선택적으로 제거하기 위해 수행된다. 예컨대, 도 6b에 도시된 바와 같이, 제2 층(212b)이 부분적으로 제거되어, 제2 층(212b)의 각각의 측벽(602)에 리세스(604)를 형성할 수 있다.
[0055] 유사하게, 위에서 논의된 바와 같이, 리세스(604)를 형성하기 위해 제2 층(212b)을 선택적으로 그리고 특정하게 에칭하기 위하여, 상이한 프로세스 요건들에 기반하여, 상이한 에칭 전구체들이 선택된다. 일 예에서, 에칭 전구체들은, 제1 및 제2 층들(212a, 212b) 사이에서 높은 선택성을 갖도록 선택되고, 그에 따라, 다른 (즉, 비-타겟) 층을 공격하거나 손상시키지 않으면서, 주로 제2 층(212b)을 타겟팅하여 측방향으로 에칭할 수 있다. 제2 층(212b)의 원하는 폭이 기판(502)으로부터 제거되어, 리세스(604)를 형성한 후에, 이어서, 동작(503)에서의 측방향 에칭 프로세스가 종결될 수 있다.
[0056] 그런 다음, 동작(506)에서, 도 6c에 도시된 바와 같이, 상부에 정의된 리세스(604)와 함께 다중-재료 층(212)을 포함하는 막 스택(401)을 커버하도록, 도핑된 층(606)이 형성된다. 도핑된 층(606)은 다중-재료 층(212)의 구조를 따라 형성된다. 도핑된 층(606)은, p-타입 도핑된 유전체 층 또는 n-타입 도핑된 유전체 층을 포함하는 도핑된 유전체 층일 수 있다. 적합한 p-타입 도펀트는 B 도펀트들, Al 도펀트들, Ga 도펀트들, In 도펀트들 등을 포함한다. 적합한 n-타입 도펀트는 N 도펀트들, P 도펀트들, As 도펀트들, Sb 도펀트들 등을 포함한다. 일 예에서, 도핑된 층(606)은, PMOS에서 활용될 때, 붕소(B) 도핑된 실리콘 옥사이드 층, 이를테면, 보로실리케이트 유리(BSG)일 수 있는 반면, 도핑된 층(606)은, NMOS에서 활용될 때, 인(P) 도핑된 실리콘 옥사이드 층, 이를테면, (PSG)일 수 있다. 도핑된 층(606)은 필요에 따라 임의의 구조들 또는 디바이스들에서 활용될 수 있다는 것이 주목된다.
[0057] 일 실시예에서, 도핑된 층(606)은, 실리콘 함유 유전체 층, 이를테면, 도핑된 실리콘 니트라이드 함유 층, 도핑된 실리콘 카바이드 함유 층, 도핑된 실리콘 산소 함유 층, 예컨대, SiO, SiN, SiON, SiC, SiCN, SiOC 또는 실리콘 옥시카보니트라이드, 또는 도펀트들을 갖는 실리콘 재료들 등에 의해 형성될 수 있다. 실리콘 함유 유전체 층에 형성되는 도펀트들은, 도핑된 층(606)에 형성되는 도펀트들이 나중에, 후속적인 열적 프로세스들 동안 원하는 대로 인근의 층들로 외부-확산될(out-diffused) 수 있도록, 비교적 원하는 농도를 가질 수 있다. 일 예에서, 도핑된 층(606)은 붕소(B) 도핑된 실리콘 옥사이드 층, 이를테면, 보로실리케이트 유리(BSG), 또는 인(P) 도핑된 실리콘 옥사이드 층이다. 도핑된 층(606)은, PVD, CVD, ALD, 또는 다른 적합한 플라즈마 프로세싱 챔버들에서, CVD 프로세스, ALD 프로세스, 또는 임의의 적합한 증착 기법들에 의해 형성될 수 있다. 일 예에서, 도핑된 층(606)은 CVD 프로세싱 챔버, 이를테면, 도 1에 도시된 프로세싱 챔버(100)에 의해 형성될 수 있다.
[0058] 동작(508)에서, 선택적인 도핑된 실리콘 층 제거 프로세스가 수행될 수 있다. 도핑된 실리콘 층 제거 프로세스는 선택적으로, 과잉 및/또는 리던던트 도핑된 층(606)을 막 스택(401)으로부터 제거하도록 수행되어, 도 6d에 도시된 바와 같이, 막 스택(401)의 리세스(604)를 주로 충전할 수 있다. 그런 다음, 동작(508)에서의 도핑된 실리콘 층 제거 프로세스 후에, 도핑된 층(606)은 주로, 제2 층(212b)에 의해 정의된 리세스(604) 내에 유지된다. 리세스(604) 내에 유지되는 도핑된 층(606)은 또한, 감소된 기생 커패시턴스 및 최소화된 디바이스 누설을 제공할 수 있는 내측 스페이서로서 역할을 한다. 리세스(604) 내에 유지되는 도핑된 층(606)은 제1 층(212a)으로부터의 측벽(408)과 정렬된 측벽(607)을 갖는다.
[0059] 선택적인 도핑된 실리콘 층 제거 프로세스가 동작(508)에서 수행되지 않는 실시예에서, 도핑된 층(606)은 도 6c에 도시된 바와 같이, 막 스택(401)의 외측 표면 상에 유지될 수 있다.
[0060] 도핑된 층(606)은 임의의 적합한 프로세스들, 이를테면, 에칭, 측방향 에칭 등에 의해 제거될 수 있다.
[0061] 도핑된 층(606)이 충전되고 기판(502) 상에 형성된 후에, 이어서, 기판(502)은 동작(510) 또는 동작(514)으로 진행된다. 에피-실리콘 층을 성장시키기 위해 동작(518) 또는 동작(510)에서의 에피택셜 증착 프로세스 후에 또는 에피택셜 증착 프로세스 전에, 열적 어닐링 프로세스가 수행될 수 있다.
[0062] 먼저 동작(510)을 참조하면, 도 6ea에 도시된 바와 같이, 에피-실리콘 층(612)을 성장시키기 위해, 에피택셜 증착 프로세스가 수행된다. 에피-실리콘 층(612)은 도 4d에 도시된 에피-실리콘 층(452)과 유사하다. 에피-실리콘 층(612)은, 도 6ea에 도시된 바와 같이, 다중-재료 층(212)의 제1 층(212a)으로부터 형성된다. 이 예에서, 제1 층(212a)이 진성 실리콘 재료로 제조되도록 선택되기 때문에, 동작(510)에서 수행되는 바와 같은 에피택셜 증착 프로세스는 제2 층(212b)의 정상에 형성된 도핑된 층(606)(예컨대, 진성 실리콘 재료보다는 실리콘 유전체 층 등)보다는 제1 층(212a)(예컨대, 실리콘 호환가능 재료)의 측벽(408)으로부터 성장한다.
[0063] 그런 다음, 기판(502) 상의 수평 게이트-올-어라운드(hGAA) 반도체 디바이스들을 위해 필요에 따라, 소스/드레인 구역들 및 소스/드레인 확장 구역들을 형성하기 위해, 에피-실리콘 층(612)이 계속해서 성장되어, 위에서 논의된 바와 같은, 형상화된 구조를 형성할 수 있다. 동작(510)에서 수행된 에피택셜 성장 프로세스는, 주로 제1 층(212a)의 측벽(408)의 정상에 실리콘 재료들을 형성하며, 도 4d의 갭(454)과 유사한 갭(610)(예컨대, 보이드, 공간 또는 에어 갭)이, 도핑된 층(606)의 측벽(607) 가까이에 형성될 수 있다. 실리콘 재료는 도핑 층(606)으로부터 형성되는 유전체 재료들에 대해 불활성이다. 도핑 층(606)의 측벽(607)의 정상에 형성된 갭(610)은, 기판 상의 수평 게이트-올-어라운드(hGAA) 반도체 디바이스들을 위한 나노와이어 구조들에 대해 나노와이어 스페이서의 부분으로서 형성하기 위해 나중에 활용될 수 있다.
[0064] 에피택셜 증착 프로세스에서 에피-실리콘 층(612)을 형성하기 위한 프로세스 파라미터들은, 위에서 논의된 바와 같은 에피-실리콘 층(452)을 형성하기 위한 동작(306)과 유사하다.
[0065] 동작(512)에서, 에피-실리콘 층(612)이 형성된 후에, 어닐링 프로세스가 수행된다. 어닐링 프로세스는 도펀트들을 도핑 층(606)으로부터 인근의 층들로, 특히, 도핑 층(606) 위의 그리고 아래의 영역의 제1 층(212a) 내로 외부-확산하여, 도 6fa에 도시된 바와 같은 도펀트 확산 구역(615)을 형성한다. 도펀트 확산 구역(615)은 제2 층(212b)의 측벽(602)과 실질적으로 정렬된 내측 측벽(611)을 가질 수 있다. 오리지널 제1 층(212a)으로부터의 외측 측벽(408)은 또한, 도펀트 확산 구역(615)의 외측 측벽을 정의한다. 따라서, 동작(512)에서의 어닐링 프로세스와 함께 도핑 층(606)을 활용함으로써, 도핑 층(606)의 도펀트들이 인근의 층들로 확산 및 드리프트되어, 디바이스의 성능을 향상시킬 수 있는 원하는 전기적 특성들을 갖는 도펀트 확산 구역(615)을 형성할 수 있다.
[0066] 인근의 층들의 격자 구조들을 고밀화하고 향상시키기 위해, 도핑 층(606)으로부터의 도펀트들의 이동을 드라이빙하도록 열적 어닐링 프로세스가 수행된다. 어닐링 프로세스 동안, 도핑 층(606)으로부터의 도펀트들은 제1 층(212a)으로 수직으로 드라이빙될 수 있다. 따라서, 제1 층(212a) 내로 드라이빙된 도펀트들은, 디바이스들의 전기적 특성들을 향상시키고 조정하기 위해, 제1 층(212a)의 결정 평면의 결정성(crystallinity) 및 배향을 변경할 수 있다. 예컨대, 붕소(B) 도펀트들이 도핑 층(606)에 포함된 실시예에서, 어닐링 프로세스 동안, 막 스택(401)의 층들의 막 특성들을 조정하기 위해, 붕소 도펀트들이 상부 및 하부 제1 층(212a)으로 수직으로 확산되어, (제1 층(212a)을 형성하는 데 활용되는 재료들에 따라, 붕소 실리사이드와 같은) 붕소 화합물들을 형성할 수 있다.
[0067] 열적 어닐링 프로세스는 열적 어닐링 챔버 또는 플라즈마 프로세싱 챔버 내에서 수행될 수 있다. 대안적으로, 어닐링 프로세스는, 기판(502) 상에 배치된 막 스택(401)에 충분한 열적 에너지를 제공하도록 구성된 임의의 프로세싱 챔버 내에서 수행될 수 있다. 일 실시예에서, 열적 어닐링 프로세스는, 동작(506)에서 도핑 층 증착 프로세스가 수행되었던 프로세싱 챔버 내에서 인-시츄 프로세스(in-situ process)로 수행될 수 있다. 열적 어닐링 프로세스는, 도핑 층(606)의 도펀트들이 도핑 층(606)으로부터 외부로 그리고 수직으로 확산되어 막 스택(40)의 제1 층(212a) 및 인근의 층들의 결정성 및 막 특성들을 향상시키는 것을 돕기 위해, 기판(502)을 200℃ 초과의 온도, 이를테면, 대략 250℃ 내지 대략 550℃로 가열할 수 있다.
[0068] 어닐링 동안, 어닐링 가스 혼합물이 공급될 수 있다. 어닐링 가스 혼합물에서 공급될 수 있는 가스들은, 질소 함유 가스, 이를테면, NH3, N2, NF3, N2O, NO2, NO 등, 불활성 가스, 이를테면, Ar, He, Ne, Kr, Xe 등, 또는 산소 함유 가스, 이를테면, O2, O3, N2O, H2O, CO2, CO 등을 포함할 수 있다.
[0069] 위에서 논의된 바와 같이, 열적 어닐링 프로세스는 동작(518)에서의 에피택셜 증착 프로세스 전에 수행될 수 있다. 예컨대, 동작(506)에서 도핑 층(606)이 형성된(그리고/또는 동작(508)에서 과잉 도핑 층이 제거된) 후에, 프로세스는 이어서, 열적 어닐링 프로세스를 수행하기 위해 동작(514)으로 진행된다.
[0070] 동작(514)에서의 열적 어닐링 프로세스는 동작(512)과 유사하다. 도 6d에 도시된 바와 같이, 동작(506)에서 기판(502) 상에 도핑 층(606)이 형성된 후에, 이어서, 도 6eb에 도시된 바와 같이, 도핑 층(606)으로부터의 도펀트들이 인근의 층들로 외부-확산될 수 있도록, 동작(514)에서 열적 프로세스가 수행된다. 일부 예들에서, 도 6eb에 도시된 바와 같이, 열적 팽창으로 인해, 도핑 층(606)의 치수들이 팽창되어, 도핑 층(606)으로부터 팽창된 구역(613)을 형성할 수 있다. 제공되는 열적 에너지가 비교적 약한(mild) 실시예들에서, 도핑 층(606)의 치수는 팽창되지 않을 수 있고, 도핑 층(606)으로부터의 도펀트들만이 막 스택(401)의 인근의 층들로 외부-확산되고 드리프트된다. 팽창된 구역(613)은 나중에, 존재한다면, 동작(515)에서의 선택적인 프로세스에서, 임의의 적합한 제거 프로세스에 의해 제거될 수 있다. 동작(515)에서, 도 6fc에 도시된 바와 같이, 팽창된 구역(613)을 제거하기 위해 제거 프로세스가 수행되어, 도핑 층(606)의 측벽(607)을 노출시킨다.
[0071] 일 예에서, 도핑 층(606)으로부터의 도펀트들은 또한, 수직으로 확산되고 위로 또는 아래로 상부 제1 층(212a)으로 드라이빙되어, 도 6eb 및 6fc에 도시된 바와 같이, 도펀트 확산 구역(615)과 유사한 도펀트 확산 구역(617)을 형성한다.
[0072] 동작(518)에서, 기판(502)에 대해 열적 프로세스가 수행된 후에, 도 6fb에 도시된 바와 같이, 에피-실리콘 층(626)을 성장시키기 위해, 동작(518)에서 에피택셜 증착 프로세스가 수행된다. 에피-실리콘 층(626)은 도 4d 및 도 6fa에 도시된 에피-실리콘 층(452, 612)과 유사하다. 도 6fb에 도시된 바와 같이, 에피-실리콘 층(626)은 제1 층(212a)으로부터 형성되고, 그리고 또한 도펀트 확산 구역(617)은 제1 층(212a)으로부터 형성된다. 이 예에서, 제1 층(212a)이 진성 실리콘 재료로 제조되도록 선택되고, 도펀트 확산 구역(617)이 또한, 도핑된 실리콘 재료(예컨대, p-타입 또는 n-타입 도펀트로 도핑 층(606)으로부터 확산된 도펀트들)로 제조되기 때문에, 동작(518)에서 수행되는 바와 같은 에피택셜 증착 프로세스는 제2 층(212b)의 정상에 형성된 도핑 층(606)(예컨대, 진성 실리콘 재료보다는 실리콘 유전체 층 등)보다는 제1 층(212a)(예컨대, 실리콘 호환가능 재료)의 측벽(408)으로부터 성장한다.
[0073] 그런 다음, 기판(502) 상의 수평 게이트-올-어라운드(hGAA) 반도체 디바이스들을 위해 필요에 따라, 소스/드레인 구역들 및 소스/드레인 확장 구역들을 형성하기 위해, 에피-실리콘 층(626)이 계속해서 성장되어, 위에서 논의된 바와 같은, 형상화된 구조를 형성할 수 있다. 동작(518)에서 수행된 에피택셜 성장 프로세스는, 주로 제1 층(212a)의 측벽(408)의 정상에 실리콘 재료들을 형성하며, 도 4d의 갭(454) 또는 도 6fa의 갭(610)과 유사한 갭(655)(예컨대, 보이드, 공간 또는 에어 갭)이, 도핑 층(606)의 측벽(607) 가까이에 형성될 수 있다. 실리콘 재료는 도핑 층(606)으로부터 형성되는 유전체 재료들에 대해 불활성이다. 도핑 층(606)의 측벽(607)의 정상에 형성된 갭(655)은, 기판 상의 수평 게이트-올-어라운드(hGAA) 반도체 디바이스들을 위한 나노와이어 구조들에 대해 나노와이어 스페이서의 부분으로서 형성하기 위해 나중에 활용될 수 있다.
[0074] 대안적으로, 동작(514)에서의 열적 프로세스 및 동작(515)에서의 선택적인 팽창 구역 제거 프로세스 후에, 도 6g에 도시된 바와 같이, 나머지 도핑된 층(606)이 제거되어, 제2 층(212b)의 측벽(602)을 노출시키고, 그로부터 리세스(627)를 형성할 수 있다.
[0075] 그런 다음, 동작(516)에서, 도 6h에 도시된 바와 같이, 도핑 층(606)이 제거된 리세스(627) 내에 내측 스페이서 층(625)이 형성된다. 이 예에서, 열적 프로세스 후에, 도핑 층(606)으로부터의 도펀트들은 외부-확산되어 도펀트 확산 구역(617)을 형성하며, 그런 다음, 도핑 층(606)이 제거될 수 있고, 필요에 따라, 원하는 막 특성들을 갖는 내측 스페이서 층(625)으로 대체된다. 내측 스페이서 층(625)은 제1 층(212a)의 측벽(408)과 정렬된 외측 측벽(629)을 제공한다. 이 예에서, 도핑 층(606)은, 원하는 도펀트들을 인근의 층들, 이를테면, 제1 층(212a)에 제공하기 위한 희생/중간 구조로서 고려된다. 도펀트들이 원하는 구역으로 확산되고 그리고/또는 원하는 도펀트 확산 구역(617)이 형성된 후에, 이어서, 도핑 층(606)이 제거된다.
[0076] 유사하게, 도 6h에 형성된 바와 같은 내측 스페이서 층(625)은 도 4b에 도시된 내측 스페이서(407)와 유사할 수 있다.
[0077] 동작(516)에서 내측 스페이서 층(625)이 형성된 후에, 이어서, 도 6i에 도시된 바와 같이, 위에서 설명된 에피-실리콘 층(452, 612, 626)과 유사한 에피-실리콘 층(632)을 형성하기 위해, 프로세스는 동작(518)으로 진행된다. 갭(454, 610 및 655)과 유사한 갭(630)이 또한, 내측 스페이서 층(625)의 측벽(629)의 정상에 형성될 수 있다.
[0078] 도 7은, 수평 게이트-올-어라운드(hGAA) 반도체 디바이스 구조들을 위해 복합 재료들로 나노와이어 구조들(예컨대, 채널 구조들) 및 소스/드레인 및 소스/드레인의 구역들을 제조하기 위한 방법(700)의 일 예의 흐름도이다. 도 8a-8e는, 방법(700)의 다양한 스테이지들에 대응하는 복합 기판의 부분의 단면도들이다. 방법(700)은, 원하는 재료들을 갖는 기판 상에 수평 게이트-올-어라운드(hGAA) 반도체 디바이스 구조들을 위한 나노와이어 구조 및 소스/드레인 및 소스/드레인의 구역들을 형성하는 데 활용될 수 있다. 대안적으로, 방법(700)은 다른 타입들의 구조들을 제조하는 데 유익하게 활용될 수 있다.
[0079] 위에서 설명된 방법(300, 500)과 유사하게, 방법(700)은, 막 스택(401)이 상부에 형성된 기판, 이를테면, 도 8a에 도시된 기판(502)을 제공함으로써, 동작(702)에서 시작된다. 위에서 논의된 바와 같이, 기판(502)은, 도 8a에 도시된 바와 같이, 선택적인 재료 층(504) 상에 배치된 다중-재료 층(212)을 포함하는 막 스택(401)을 갖는다. 다중-재료 층(212)은, 제1 및 제2 층(212a, 212b)의 측벽들(803, 804)을 각각 노출시키는, 다중-재료 층(212)에 정의된 개구(402)를 갖도록 패터닝되었다. 다중-재료 층(212)은 내부에 정의된 제1 폭(801)을 갖는다. 다중-재료 층(212)은 층들의 적어도 하나의 쌍을 포함하고, 각각의 쌍은 제1 층(212a) 및 제2 층(212b)을 포함한다.
[0080] 동작(704)에서, 도 8b에 도시된 바와 같이, 다중-재료 층(212)의 제1 폭(801)으로부터 제2 폭(802)으로 축소시키기 위해, 다중-재료 층(212)을 전역적으로 그리고 측방향으로 에칭 및 트리밍하기 위하여, 에칭 및/또는 트리밍 프로세스가 수행된다. 다중-재료 층(212)은, 필요에 따라, 나중에 내부에 형성되는 소스/드레인 및 확장 구역들이 충분한 공간을 갖는 것을 가능하게 하는 추가의 공간을 제공하도록, 에칭된다.
[0081] 일 예에서, 상이한 프로세스 요건들에 기반하여, 제1 및 제2 층들(212a, 212b) 둘 모두를 전역적으로 에칭하기 위해, 상이한 에칭 전구체들이 선택된다. 일 예에서, 에칭 전구체들은, 원하는 범위의 제2 폭(802)이 획득될 때까지, 제1 및 제2 층들(212a, 212b)을 동위원소적으로(isotopically) 에칭하도록 선택된다.
[0082] 에칭 전구체들은 적어도 탄소 불소 함유 가스 및/또는 할로겐 함유 가스를 포함한다. 탄소 불소 함유 가스의 적합한 예들은 CF4, C4F6, C4F8, C2F2, CF4, C2F6, C5F8 등을 포함할 수 있다. 할로겐 함유 가스의 적합한 예들은 HF, HBr, Cl2, HCl, CCl4, CHCl3, CH2Cl2, CH3Cl 등을 포함한다. 에칭 프로세스를 촉진시키기 위해, 탄소 불소 함유 가스 및 할로겐 함유 가스와 함께 반응 가스, 이를테면, O2 또는 N2가 또한 공급될 수 있다. 할로겐 함유 가스 및 탄소 불소 함유 가스는, 에칭 프로세스를 가능하게 하기 위해 RF 소스 전력 또는 바이어스 RF 전력 또는 둘 모두에 의해 플라즈마를 발생시키기 위하여, 프로세싱 챔버(100) 내로 공급될 수 있다.
[0083] 일 예에서, 에칭 가스 혼합물은, 도 8b에 도시된 바와 같이, 다중-재료 층(212)이 원하는 감소된 폭(802)을 가질 때까지, 제1 및 제2 층들(212a, 212b) 둘 모두를 전역적으로 에칭한다.
[0084] 동작(706)에서, 다중-재료 층(212)이 원하는 제2 폭(802)으로 축소된 후에, 이어서, 제2 층(212b)의 측벽들(807)로부터 제2 층(212b)의 부분을 측방향으로 제거하기 위해, 선택적 측방향 에칭 프로세스가 수행되어, 도 8c에 도시된 바와 같이, 제2 층(212b)의 단부에 리세스(810)를 형성한다. 측방향 에칭 프로세스는 기판(502)으로부터 부분적으로 일 타입의 재료를 선택적으로 제거하기 위해 수행된다. 예컨대, 도 8c에 도시된 바와 같이, 제2 층(212b)이 부분적으로 제거되어, 제2 층(212b)의 각각의 측벽(807)에 리세스(810)를 형성할 수 있다.
[0085] 유사하게, 위에서 논의된 바와 같이, 리세스(810)를 형성하기 위해 제2 층(212b)을 선택적으로 그리고 특정하게 에칭하기 위하여, 상이한 프로세스 요건들에 기반하여, 상이한 에칭 전구체들이 선택된다. 일 예에서, 에칭 전구체들은, 제1 및 제2 층들(212a, 212b) 사이에서 높은 선택성을 갖도록 선택되고, 그에 따라, 다른 (즉, 비-타겟) 층을 공격하거나 손상시키지 않으면서, 주로 제2 층(212b)을 타겟팅하여 측방향으로 에칭할 수 있다. 제2 층(212b)의 원하는 폭이 기판(502)으로부터 제거되어, 리세스(810)를 형성한 후에, 이어서, 동작(503)에서의 측방향 에칭 프로세스가 종결될 수 있다.
[0086] 동작(708)에서, 리세스(810)가 형성된 후에, 이어서, 도 8d에 도시된 바와 같이, 내측 스페이서(808)가 리세스(810)에 형성된다. 내측 스페이서(808)는 제1 층(212a)의 측벽(806)과 정렬된 외측 측벽(809)을 제공한다. 유사하게, 도 8d에 형성된 바와 같은 내측 스페이서(808)는 도 4b에 도시된 내측 스페이서(407) 및 도 6h에 도시된 내측 스페이서(625) 층과 유사할 수 있다.
[0087] 동작(710)에서, 내측 스페이서(808)가 형성된 후에, 도 8e에 도시된 바와 같이 에피-실리콘 층(814)을 성장시키기 위해, 에피택셜 증착 프로세스가 수행된다. 에피-실리콘 층(814)은 도 4d 및 도 6fa에 도시된 에피-실리콘 층(452, 612)과 유사하다. 에피-실리콘 층(814)은 제1 층(212a)으로부터 형성된다. 이 예에서, 제1 층(212a)이 진성 실리콘 재료로 제조되도록 선택되기 때문에, 동작(710)에서 수행되는 바와 같은 에피택셜 증착 프로세스는 제2 층(212b)의 정상에 형성된 내측 스페이서(808)(예컨대, 진성 실리콘 재료보다는 실리콘 유전체 층 등)보다는 제1 층(212a)(예컨대, 실리콘 호환가능 재료)으로부터 성장한다.
[0088] 그런 다음, 기판(502) 상의 수평 게이트-올-어라운드(hGAA) 반도체 디바이스들을 위해 필요에 따라, 소스/드레인 구역들 및 소스/드레인 확장 구역들을 형성하기 위해, 에피-실리콘 층(814)이 계속해서 성장되어, 위에서 논의된 바와 같은, 형상화된 구조를 형성할 수 있다. 동작(710)에서 수행된 에피택셜 성장 프로세스는, 주로 제1 층(212a)의 측벽의 정상에 실리콘 재료들을 형성하며, 도 4d의 갭(454) 또는 도 6fa의 갭(610)과 유사한 갭(812)(예컨대, 보이드, 공간 또는 에어 갭)이 내측 스페이서(808)의 측벽(809) 가까이에 형성될 수 있다. 실리콘 재료는 내측 스페이서(808)로부터 형성되는 유전체 재료들에 대해 불활성이다. 내측 스페이서(808)의 측벽(809)의 정상에 형성된 갭(812)은, 기판 상의 수평 게이트-올-어라운드(hGAA) 반도체 디바이스들을 위한 나노와이어 구조들에 대해 나노와이어 스페이서의 부분으로서 형성하기 위해 나중에 활용될 수 있다.
[0089] 따라서, 수평 게이트-올-어라운드(hGAA) 구조들을 위한 소스/드레인 및 확장 구역들 및 감소된 기생 커패시턴스 및 최소의 디바이스 누설을 갖는 나노와이어 구조들을 형성하기 위한 방법들이 제공된다. 방법들은, 수평 게이트-올-어라운드(hGAA) 구조들을 형성하기 위해 나중에 활용될 수 있는 소스/드레인 및 확장 구역들을 위한 에피-실리콘 층 및 나노와이어들을 형성하기 위해, 어닐링 프로세스와 함께 도핑 층의 증착뿐만 아니라 선택적 에칭 프로세스를 활용한다.
[0090] 따라서, 특히, 수평 게이트-올-어라운드 전계 효과 트랜지스터(hGAA FET; horizontal gate-all-around field effect transistor)들에서의 애플리케이션들을 위해, 나노와이어들 및 소스/드레인 및 확장 구역들에 대해 원하는 타입의 재료 및 디바이스 전기적 성능을 갖는 수평 게이트-올-어라운드(hGAA) 구조들이 획득될 수 있다.
[0091] 전술한 바가 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 그리고 추가적인 실시예들이, 본 발명의 기본적인 범위를 벗어나지 않으면서 고안될 수 있고, 본 발명의 범위는 다음의 청구항들에 의해 결정된다.

Claims (19)

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  8. 기판 상에 나노와이어 구조들 및 소스/드레인 구역들을 형성하는 방법으로서,
    다중-재료 층의 제1 층의 측벽들의 제1 그룹을 선택적으로 그리고 측방향으로 에칭하는 단계 ― 상기 다중-재료 층은 제1 층과 제2 층의 반복되는 쌍들을 포함하고, 제1 및 제2 층들은 측벽들의 제1 그룹 및 제2 그룹을 각각 갖고, 상기 제1 층 및 상기 제2 층으로부터의 측벽들의 제1 그룹 및 제2 그룹들은 상기 다중-재료 층에 정의된 개구들을 통해 각각 노출됨 ―;
    상기 제1 층의 측벽들의 제1 그룹으로부터 제1 리세스를 형성하고 그리고 상기 제2 층들의 측벽들의 제2 그룹으로부터 내측을 향해 수직 벽을 정의하는 단계;
    상기 제1 층에 정의된 제1 리세스를 충전(filling)하는 도핑 층을 상기 다중-재료 층 위에 형성하는 단계 ― 상기 도핑 층은 상기 도핑 층 내부에 도핑된 III족 또는 V족 도펀트들을 포함함 ―;
    상기 도핑 층으로부터 상기 제2 층 내로 상기 도펀트들을 드라이빙하기 위해 열적 어닐링 프로세스를 수행하는 단계;
    상기 제2 층에 도펀트 확산 구역을 형성하는 단계;
    상기 도펀트 확산 구역이 상기 제2 층에 형성된 후에 상기 기판으로부터 상기 도핑 층을 제거하는 단계; 및
    상기 도핑 층을 제거하는 단계에 의해 형성된 상기 제1 층의 제2 리세스를 노출시키는 단계
    를 포함하는,
    기판 상에 나노와이어 구조들 및 소스/드레인 구역들을 형성하는 방법.
  9. 삭제
  10. 제8 항에 있어서,
    상기 제2 층의 도펀트 확산 구역의 측벽들의 정상에 에피-실리콘 층을 형성하는 단계를 더 포함하는,
    기판 상에 나노와이어 구조들 및 소스/드레인 구역들을 형성하는 방법.
  11. 삭제
  12. 제8 항에 있어서,
    상기 제1 층의 상기 제2 리세스에 내측 스페이서를 형성하는 단계; 및
    상기 제2 층의 도펀트 확산 구역의 측벽들의 정상에 에피-실리콘 층을 형성하는 단계를 더 포함하는,
    기판 상에 나노와이어 구조들 및 소스/드레인 구역들을 형성하는 방법.
  13. 제12 항에 있어서,
    상기 제1 층의 내측 스페이서의 정상에 에어 갭을 형성하는 단계를 더 포함하는,
    기판 상에 나노와이어 구조들 및 소스/드레인 구역들을 형성하는 방법.
  14. 삭제
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  16. 제8 항에 있어서,
    상기 도핑 층은 붕소 도핑된 실리콘 함유 층 또는 인산염 도핑된 실리콘 함유 층인,
    기판 상에 나노와이어 구조들 및 소스/드레인 구역들을 형성하는 방법.
  17. 제10 항에 있어서,
    상기 에피-실리콘 층은 수평 게이트-올-어라운드(hGAA) 구조들에서 소스/드레인 구역들로서 활용되는,
    기판 상에 나노와이어 구조들 및 소스/드레인 구역들을 형성하는 방법.
  18. 삭제
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