CN103137491A - 用于改善应变结构的厚度均匀性的反应层 - Google Patents

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Abstract

公开了在凹槽的表面上形成并去除反应层以提供用于改善在该凹槽中形成的半导体材料的厚度均匀性的机构的方法。改善的厚度均匀性反过来又改善了器件性能的均匀性。本发明提供了用于改善应变结构的厚度均匀性的反应层。

Description

用于改善应变结构的厚度均匀性的反应层
相关申请
本申请与2009年10月1日提交的标题为“半导体器件的应变结构”的美国申请第12/571,604号相关，将其全文以引用方式结合于本文作为参考。
技术领域
本申请涉及在衬底上的凹槽区中形成半导体材料层，并且更具体地，本申请涉及在凹槽区中形成外延硅锗(SiGe)。
背景技术
当通过各种技术节点缩小诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件的尺寸时，采用高k介电材料和金属形成栅叠层。另外，利用外延硅锗(SiGe)的应变结构可被用于增强载流子迁移率。然而，目前的形成这些应变结构的技术在各个方面尚不是令人满意的。
发明内容
一方面，本发明提供了一种在衬底的凹槽中形成外延半导体材料的方法，包括：图案化所述衬底；蚀刻所述衬底以在所述衬底中形成所述凹槽；实施表面处理以将所述凹槽的表面转化成反应层；去除所述反应层；以及在所述凹槽中形成所述外延半导体材料。
在所述的方法中，所述衬底包括硅。
在所述的方法中，所述反应层包括氧化硅、氮化硅、氮氧化硅、和碳化硅中的至少一种。
在所述的方法中，所述反应层的厚度处于约
Figure BDA00001728416800011
至约
Figure BDA00001728416800012
的范围内。
在所述的方法中，利用反应性气体通过快速热处理形成所述反应层。
在所述的方法中，所述外延半导体材料包括硅锗(SiGe)。
在所述的方法中，所述外延半导体材料的厚度变化等于或小于约
Figure BDA00001728416800021
在所述的方法中，利用反应剂通过等离子体处理、灰化工艺、或湿法工艺形成所述反应层。
在所述的方法中，所述凹槽的侧壁的一部分具有范围为约50°至约70°的锥角。
在所述的方法中，所述凹槽的所述侧壁是基本上垂直的。
在所述的方法中，所述凹槽在形成栅极结构之后形成并且紧邻所述栅极结构形成。
在所述的方法中，所述凹槽中的所述半导体材料和所述栅极结构是p-型金属氧化物半导体(PMOS)场效应晶体管的一部分。
另一方面，本发明还提供了一种减小衬底的凹槽的表面粗糙度的方法，包括：图案化所述衬底；蚀刻所述衬底以在所述衬底中形成所述凹槽；实施表面处理以将所述凹槽的表面转化成反应层；以及去除所述反应层。
在所述的方法中，所述反应层包括氧化硅、氮化硅、氮氧化硅、和碳化硅中的至少一种。
在所述的方法中，去除所述反应层之后的所述凹槽的表面粗糙度处于约
Figure BDA00001728416800022
至约
Figure BDA00001728416800023
的范围内。
在所述的方法中，利用反应剂通过热处理、等离子体处理、灰化工艺、或湿法工艺形成所述反应层。
在所述的方法中，所述凹槽在形成栅极结构之后形成并且紧邻所述栅极结构形成。
在所述的方法中，所述反应层的厚度处于约
Figure BDA00001728416800024
至约的范围内。
在所述的方法中，所述凹槽的侧壁的一部分具有范围为约50°至约70°的锥角。
又一方面，本发明提供了一种在衬底的凹槽中形成外延半导体材料的方法，包括：图案化所述衬底；蚀刻所述衬底以在所述衬底中形成所述凹槽；实施表面处理以将所述凹槽的表面转化成反应层，其中，所述反应层包括氧化硅、氮化硅、氮氧化硅、和碳化硅中的至少一种；去除所述反应层；以及在所述凹槽中形成所述外延半导体材料。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚论述起见，各种部件的尺寸可以被任意增大或减小。
图1是根据一些实施例的制造具有应变部件的半导体器件的方法的流程图。
图2A-图2G是根据一些实施例的在根据图1的方法制造的各个阶段的半导体器件的实施例的横截面图。
图3A示出了根据一些实施例的硅凹槽区和经蚀刻的硅表面。
图3B示出了根据一些实施例的硅表面的不均匀氧化物层。
图3C示出了根据一些实施例实施的用于将粗糙化的表面层转化成较厚的反应层的表面处理或反应。
图4示出了根据一些实施例的形成外延SiGe的工艺流程。
具体实施方式
应当了解为了实施各个实施例的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不打算限定。此外，本发明可以在各个实例中重复参考标号和/或字母。这种重复是为了简明和清楚的目的，并且其自身并没有规定所论述的各个实施例和/或结构之间的关系。再者，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一和第二部件以直接接触形成的实施例，并且也可以包括其中可以形成介入第一和第二部件中的额外的部件，使得第一和第二部件可以不直接接触的实施例。
应变源极和漏极区压缩沟道区，这导致通过沟道的电荷载体的迁移率增加。形成应变源极和漏极区的一种示例性方法涉及在源极和漏极区中形成外延SiGe(硅锗)层。这是因为与硅相比，分子尺寸较大的锗在外延SiGe层中产生了应力。
图1示出了根据一些实施例制造半导体器件的方法100的流程图。方法100从框102开始，在框102中，提供半导体衬底。方法100继续进行至框104，在框104中，在衬底上形成栅极结构。之后，方法100进行至框106，在框106中，在栅极结构的每一个侧壁上形成一个或多个层。然后，方法100继续进行至框108，在框108中，在衬底中形成凹槽。然后，方法100继续进行至框110，在框110中，用半导体材料填充凹槽。以下的论述举例说明了能够根据图1的方法100制造的半导体器件的各个实施例。
图2A-图2G示出了根据一些实施例的在根据图1的方法100制造的各个阶段的半导体器件200。应该理解，为了更好地清楚理解本发明的发明构思，简化了图2A-图2G。图2A示出了半导体器件200包括衬底202。衬底202包括硅衬底。在另一个实施例中，半导体衬底202可以包括外延层。例如，衬底202可以具有位于本体半导体上方的外延层。衬底202还包括掺杂区，诸如p-阱和n-阱。另外，衬底202可以包括绝缘体上半导体(SOI)结构，诸如隐埋介电层。可选地，衬底202可以包括隐埋介电层，诸如隐埋氧化物(BOX)层，诸如通过被称为注氧隔离(separation by implantationof oxygen，SIMOX)技术、晶圆接合、选择性外延生长(SEG)的方法或其他适合的方法形成的层。半导体器件200包括限定在衬底202中的有源区。
为了隔离各个有源区，在半导体衬底中形成各种浅沟槽隔离(STI)结构204。STI的形成可以包括在衬底中蚀刻沟槽以及通过诸如氧化硅、氮化硅或氮氧化硅的绝缘材料填充该沟槽。经填充的沟槽可以具有多层结构，诸如用氮化硅填充沟槽的热氧化物衬垫层。在一个实施例中，STI结构可以采用诸如生长垫氧化物，形成低压化学汽相沉积(LPCVD)氮化物层，利用光刻胶和掩模图案化STI开口，在衬底中蚀刻沟槽，任选地生长热氧化物沟槽衬垫以改善沟槽界面，用CVD氧化物填充沟槽，利用化学机械抛光(CMP)进行回蚀(etch back)，以及利用氮化物剥离保留STI结构的工艺顺序产生。
在有源区中形成一个或多个操作器件。该操作器件包括n-型和p-型金属氧化物半导体(NMOS和PMOS)场效应晶体管。该操作器件被配置成NMOS器件阵列和PMOS器件阵列。该NMOS和PMOS器件可以通过CMOS技术加工进行制造。因此，应该理解，可以在图1的方法100之前、期间、以及之后提供另外的工艺，并且其他一些工艺可以在本文中仅作简要描述。每一个NMOS和PMOS器件都包括在半导体衬底202上形成的栅极结构，诸如结构201和203。每一个栅极结构都包括栅极电介质206和栅电极208。栅极电介质206可以包括氧化硅、氮化硅、高-k电介质、或其他适合的材料。高-k介电层可以包括二元或三元高-k膜，诸如HfOx。可选地，高-k介电层206可以任选地包括其他高-k电介质，诸如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物、或其他适合的材料。栅极电介质是通过适合的工艺(诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、UV-臭氧氧化、或它们的组合)形成的。
每一个栅极结构都可以包括栅电极208。在一些实施例中，栅电极208由多晶硅(polysilicon或poly)制成。例如，硅烷(SiH4)可以用作CVD工艺中的化学气体以形成多晶硅。多晶硅层可以具有范围为约400至约800埃
Figure BDA00001728416800051
的厚度。栅极结构还可以包括在栅电极208上形成的硬掩模层210。硬掩模层210可以由氧化硅制成。可选地，硬掩模层210可以由氮化硅、氮氧化硅、和/或其他适合的介电材料制成或者包括氮化硅、氮氧化硅、和/或其他适合的介电材料，并且可以利用诸如CVD或PVD的方法形成。硬掩模层210可以具有范围为约100至约400埃
Figure BDA00001728416800052
的厚度。
半导体器件200可以包括在栅极结构的每一个侧壁上形成的偏移间隔件(offset spacer)212。根据一些实施例，偏移间隔件212由氮化硅制成并且具有范围为约4nm至约6nm的厚度。偏移间隔件212可以通过CVD、PVD、ALD、等离子体增强CVD(PECVD)、或其他适合的技术形成。可以实施离子注入工艺以在衬底202中形成轻掺杂的源极/漏极(LDD)区(未示出)。LDD区与偏移间隔件212对准。对于PMOS器件而言，离子注入工艺可以利用p-型掺杂剂(例如，B或In)，而对于NMOS器件而言，离子注入工艺可以利用n-型掺杂剂(例如，P或As)。
半导体器件200进一步包括在衬底202和栅极结构上方形成的氧化物层214。氧化物层可以通过CVD、PVD、ALD、或其他适合的技术形成。在一些实施例中，氧化物层214具有范围为约2nm至约4nm的厚度。半导体器件200进一步包括在氧化物层214上方形成的保护层(capping layer)216。在一些实施例中，保护层216由氮化硅形成。保护层216可以通过CVD、PVD、ALD、或其他适合的技术形成。在一些实施例中，保护层216具有范围为约10nm至约15nm的厚度。应该注意到，在一些实施例中，垫氧化物层214可以被省略掉。
形成经图案化的光刻胶层220以保护NMOS器件。经图案化的光刻胶层220可以通过光刻工艺形成。一种示例性的光刻工艺可以包括以下加工步骤：光刻胶涂覆、软烤、掩模对准、曝光、曝光后烘烤、使光刻胶显影以及硬烤。也可以实施光刻曝光工艺或者通过其他适当的技术诸如无掩模光刻、电子束写入、离子束写入、以及分子印迹来替换光刻曝光工艺。
在图2B中，实施蚀刻工艺224以去除位于PMOS器件上方的保护层216。在一些实施例中，可以使用干法等离子体蚀刻工艺来去除保护层216。在一些实施例中，蚀刻工艺利用气体或至少包括含氟气体的气体混合物。在一些其他的实施例中，蚀刻工艺224可以任选地包括相对于氧化硅对氮化硅具有高选择性的湿法蚀刻。
在图2C中，实施蚀刻工艺228以去除直接位于衬底202上方的氧化物层214。蚀刻工艺228可以是使用CF4/Cl2/HBr/He气体组合的干法等离子体蚀刻工艺。干法蚀刻去除氧化物层214位于衬底202上方的部分。可以实施干法蚀刻以穿过氧化物层214。然而，这个时间周期可能并不足以去除设置在偏移间隔件212上的垫氧化物。因此，在蚀刻工艺228之后，氧化物层214a仍保留在PMOS栅极结构的侧壁上。偏移间隔件212和氧化物层214a一起充当栅极结构的伪间隔件。
如前文中所注意到的，在一些其他实施例中，氧化物层214可以被省略掉。因此，在偏移间隔件上形成保护层216。可以实施干法等离子体蚀刻以各向异性地蚀刻保护层216，以使得直接位于衬底上方的一部分保护层216被去除，而另一部分保护层216仍保留在偏移间隔件上。当利用氧化物层214时，可以对干法蚀刻进行调整以使所得到的伪间隔件(即保护层216和偏移间隔件212)具有相似的厚度。在其他实施例中，所得到的伪间隔件可以更薄，以使得能够更接近沟道区形成开口。在一些实施例中，伪间隔件包括保护层和氧化物层两者。
在图2D中，实施蚀刻工艺230以在衬底202中蚀刻出凹槽或开口232。在一些实施例中，蚀刻工艺230可以包括利用HBr/Cl2/O2/He组合的干法蚀刻工艺。干法蚀刻去除硅衬底的未受到保护或被暴露出来的部分。应该注意到，氧化物214a和硬掩模210在干法蚀刻工艺期间保护PMOS器件的栅极结构。干法蚀刻工艺容许更好地控制蚀刻的方向，从而得到特定的图案。因此，凹槽232由于定向/各向异性蚀刻而具有与氧化物214a对准的基本上垂直的侧壁。凹槽232可以具有深度234。在一些实施例中，深度234处于约
Figure BDA00001728416800071
至约
Figure BDA00001728416800072
的范围内。
凹槽232与沟道区的接近度(proximity)可能受到在栅极结构侧壁(或214a)上设置的偏移间隔件212和氧化物214的厚度的限制。在一些实施例中，能够通过实施稀HF湿法蚀刻以在蚀刻凹槽之前去除垫氧化物来减小随后形成的应变部件的接近度。在一些实施例中，凹槽232与沟道区间隔的距离236为约4nm至约5nm。
在图2E中，根据一些实施例，实施另一蚀刻工艺240以修改衬底中的凹槽232。蚀刻工艺240可以包括利用HBr/O2/He组合的干法蚀刻工艺。可以对干法蚀刻工艺进行调整，以使凹槽的侧壁呈锥形，如图2E所示。在一些实施例中，可以调整偏置电压以实现锥形侧壁。凹槽232a可以包括具有锥角(tapered angle)θ的锥形侧壁。在一些实施例中，锥角θ处于约50°至约70°的范围内。应该注意到，角度θ是相对于平行于衬底202的表面的轴测量的。在一些实施例中，凹槽232a的锥形部分逐渐缩减了距离244。在一些实施例中，从凹槽的垂直侧起，距离244为约4nm。凹槽232a可以具有范围为约
Figure BDA00001728416800073
至约
Figure BDA00001728416800074
的总深度246。
在图2F中，实施外延(epi)工艺以在凹槽232a中沉积半导体材料。该半导体材料不同于衬底。因此，沟道区受应变或应力作用从而导通(enable)器件的载流子迁移率并增强器件性能。在外延工艺之前去除保护NMOS器件的经图案化的光刻胶220。可以实施预清洁工艺，用HF或其他适合的溶液清洁凹槽232a。在一些实施例中，预清洁工艺在诸如处于约20℃至约27℃范围内的室温下使用HF浓度范围为约0.1％至约2％的稀HF溶液。在该实施例中，通过外延(epi)工艺在衬底202上沉积硅锗(SiGe)250，以形成源极和漏极区。应该注意到，SiGe 250并不在硬掩模210、氧化物214a、保护层216、和隔离结构204上累积。在一些实施例中，沉积SiGe 250以使在衬底202的表面上方凸起了距离252。距离252可以处于约几百
Figure BDA00001728416800081
的范围内，诸如约
Figure BDA00001728416800082
至约
Figure BDA00001728416800083
之间。在该实施例的进一步改进中，SiGe 250可以原位掺杂有p-型杂质(诸如B或In)，以形成PMOS器件的源极/漏极区。
在图2E中形成的凹槽232a仅仅是一个实例。也可以形成其他形状的凹槽。例如，根据一些实施例，凹槽可以具有基本上垂直的壁，诸如图2G中所示的凹槽232*的壁。深度234*大于图2D中所示的深度234。深度234*可以通过较长的蚀刻时间来实现。这样的凹槽并不具有锥形侧壁。也可以在凹槽232*中形成半导体材料，诸如外延SiGe。形成图2A-图2G所示结构的其他细节和在凹槽中形成半导体材料的其他实施例可以在2009年10月1日提交的标题为“半导体器件的应变结构”的美国申请第12/571,604号中找到，其全文以引用方式结合于本文作为参考。
在衬底表面附近更紧邻沟道区形成SiGe 250结构提供了更大的应力和应变，并因此增强了载流子迁移率。因此，器件的饱和漏电流相对于形成应变结构的现有技术可以提高10％至20％。而且，上文论述的蚀刻工艺容许产生更好的工艺裕度(process margin)，从而控制SiGe 250结构与沟道区的接近度。另外，因为相对于SiGe结构的垂直和锥形侧壁SiGe接近度是(从直接位于栅极结构下方的衬底的区域)回拉的，SiGe 250结构没有遇到短沟道损失(short channel penalty)，诸如漏致势垒下降(drain inducedbarrier lowering，DIBL)。即使是在先进的技术工艺(例如32nm或更小)中当器件部件缩小和沟道长度变得更小时也是如此。
然而，在凹槽形成期间，硅表面是粗糙的并且变得不均匀。另外，利用诸如HBr/Cl2/O2/He、HBr/O2/He的气体混合物的蚀刻等离子体或其他硅蚀刻等离子体氧化经蚀刻的表面。图3A示出了根据一些实施例的硅凹槽区301和经蚀刻的硅表面302。图3A中示出了经蚀刻的硅表面302的区域“A”。图3A还示出了在硅表面上具有悬挂的氧键303的经过氧化的硅表面的示意图。如上文中所提到的，利用氧化物去除化学物质(诸如稀HF)的预清洁工艺经常被用于在形成SiGe 250之前去除表面氧化物。图3B示出了根据一些实施例硅表面具有不均匀的氧化物层305。在预清洁工艺之后，去除不均匀的氧化物层并留下不均匀的硅表面306。不均匀的硅表面使得难以控制SiGe 250的形成。结果，SiGe 250的厚度变化较大，这会导致PMOS器件性能在较宽范围内变化。例如，SiGe 250的厚度变化(3σ)可以高至约
Figure BDA00001728416800091
并且PMOS饱和电流(Idsat)的变化可以为约15％，这些都是不可接受的。这么大的SiGe 250厚度和PMOS器件性能变化都是先进技术(诸如28nm及以下的技术)所不可接受的。因此，需要确定用于改善厚度和器件性能变化的机构。
图3C示出了根据一些实施例能够实施表面处理或反应以将粗糙的表面层305转化为较厚的反应层307。例如，可以对表面层305实施氧化(诸如在含氧环境中高温退火)将表面层305下方的粗糙硅表面转化成较厚的氧化物层307。在一些实施例中，所实施的氧化为在等于或高于925℃的温度下利用含氧气体(诸如O2)进行的快速热处理(RTP)退火。RTP退火也可以包括惰性载气，诸如He和/或Ar。可选地，含氧气体可以包括蒸汽或N2O。
突出的硅表面(或位于图3B的位置308处的硅表面)倾向于比凹进的硅表面(或位于图3B的位置309处的硅表面)在该环境中与氧物质具有更强的反应性。图3C示出了反应层307在突出位置较厚而在凹进位置较薄，这使得未反应的硅表面310更加平滑且更加均匀。在反应完成后，通过清洁工艺去除反应层307以暴露出未反应的硅表面310。在一些实施例中，清洁工艺利用HF浓度范围为约0.1％至约2％的稀HF溶液持续约15秒至约5分钟范围内的时间。在一些实施例中，在清洁后硅凹槽区301的表面的粗糙度处于约至约
Figure BDA00001728416800102
的范围内。
在清洁工艺之后，衬底就已准备好用于形成SiGe 250。由于反应层307的形成以及之后将其去除，所形成的SiGe 250的厚度更加均匀。在一些实施例中，SiGe 250的厚度变化等于或小于约这小于前述工艺中的约在一些其他实施例中，SiGe 250的厚度变化等于或小于约
Figure BDA00001728416800105
这也小于前述工艺中的约
Figure BDA00001728416800106
而且，根据一些实施例，PMOS Idsat性能的变化改善至等于或小于约10％，这小于前述工艺的约15％。在一些其他实施例中，PMOS Idsat性能的变化改善至等于或小于约5％。
图4示出了根据一些实施例形成外延SiGe 250的流程图400。在操作401中，在衬底中形成凹槽。如上文所述，该衬底可以已经形成有栅极和其他结构。操作401类似于上文所述的操作108。在衬底中形成的示例性凹槽是图2F所示的凹槽203a。在凹槽形成之后，在操作403中实施表面处理以将凹槽的表面转化成反应层。该反应层可以包括二氧化硅、氮化硅、氮氧化硅、碳化硅、或其他含硅层。表面处理可以是氧化处理、氮化处理、或氮氧化处理。表面处理可以是在高温下进行的反应性工艺，诸如用反应性气体(或气体混合物)的RTP退火工艺。例如，RTP退火可以在范围为约850℃至约1100℃的温度下在具有含氧气体(或气体混合物)、含氮气体、含碳气体、或它们的组合的环境中进行。反应性气体(或气体混合物)可以与诸如He、Ar、Ne、Xe等的惰性载气混合。在表面处理之后，形成了反应表面层。该表面层包括硅和反应性物质。
如上文所提到的，表面层可以是二氧化硅、氮化硅、氮氧化硅、碳化硅、或其他含硅层。可以使用能够将蚀刻后硅表面转化成经过反应的化合物的工艺。除了上文中提到的RTP工艺之外，工艺还可以是在诸如等于或高于约1000℃的更高温度下在诸如约50μs至约500μs的更短周期内进行的使反应能够发生的微秒退火(μs退火)。在一些实施例中，反应层的平均厚度处于约
Figure BDA00001728416800107
至约
Figure BDA00001728416800108
的范围内。反应性工艺也可以是等离子体工艺，利用该工艺引入反应性等离子体离子与硅表面反应以形成反应层。可选地，反应性工艺可以是原位或非原位灰化工艺，其是一种氧化等离子体工艺。另外，反应性工艺可以是利用反应性物质(诸如氧化剂)将硅表面转化成反应层的湿法工艺。例如，可以使用硫酸(H2SO4)和过氧化氢(H2O2)混合物(SPM)。
在形成反应层307之后，在操作405中清洁衬底以去除反应层307。如上文所提到的，如果反应层307由氧化硅制成，则清洁工艺可以涉及稀HF。如果反应层307由其他类型的材料制成，则可以使用不同的清洁化学物质。例如，如果反应层307由SiN制成，则可以使用含HF和/或H3PO4的溶液。一旦去除了反应层307，在操作407中实施在凹槽区中形成半导体材料(或层)(诸如SiGe)的工艺。在凹槽区中形成SiGe之后，实施另外的加工以完成器件和互连件的形成。还可以包括与封装有关的其他加工以完成集成电路的制造。如上文中所提到的，由于在经蚀刻的硅表面上形成反应层，在凹槽区中形成的SiGe更加均匀，这使得获得了更好的器件性能均匀性。
如上文所述的在凹槽表面上形成和去除反应层的实施例提供了改善在凹槽中形成的半导体材料的厚度均匀性的结构。改善的厚度均匀性反过来又改善了器件性能的均匀性。
在一些实施例中，提供了在衬底的凹槽中形成外延半导体材料的方法。该方法包括图案化衬底，以及蚀刻该衬底以在衬底中形成凹槽。该方法还包括实施表面处理以将凹槽的表面转化成反应层，以及去除该反应层。该方法进一步包括在凹槽中形成外延半导体材料。
在一些其他实施例中，提供了减少衬底的凹槽的表面粗糙度的方法。该方法包括图案化衬底，以及蚀刻该衬底以在衬底中形成凹槽。该方法还包括实施表面处理以将凹槽的表面转化成反应层，以及去除该反应层。
在又一些其他实施例中，提供了在衬底的凹槽中形成外延半导体材料的方法。该方法包括图案化衬底，以及蚀刻该衬底以在衬底中形成凹槽。该方法还包括实施表面处理以将凹槽的表面转化成反应层，并且该反应层包括氧化硅、氮化硅、氮氧化硅、和碳化硅中的至少一种。该方法进一步包括去除该反应层，以及在凹槽中形成外延半导体材料。
上面论述了若干实施例的部件。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员还应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以在其中进行各种变化、替换以及改变。

Claims (10)

1.一种在衬底的凹槽中形成外延半导体材料的方法，包括：
图案化所述衬底；
蚀刻所述衬底以在所述衬底中形成所述凹槽；
实施表面处理以将所述凹槽的表面转化成反应层；
去除所述反应层；以及
在所述凹槽中形成所述外延半导体材料。
2.根据权利要求1所述的方法，其中，所述反应层包括氧化硅、氮化硅、氮氧化硅、和碳化硅中的至少一种。
3.根据权利要求1所述的方法，其中，所述反应层的厚度处于约
Figure FDA00001728416500011
至约的范围内。
4.根据权利要求1所述的方法，其中，利用反应性气体通过快速热处理形成所述反应层。
5.根据权利要求1所述的方法，其中，所述外延半导体材料包括硅锗(SiGe)。
6.根据权利要求1所述的方法，其中，所述外延半导体材料的厚度变化等于或小于约
Figure FDA00001728416500013
7.根据权利要求1所述的方法，其中，所述凹槽的侧壁的一部分具有范围为约50°至约70°的锥角。
8.根据权利要求1所述的方法，其中，所述凹槽在形成栅极结构之后形成并且紧邻所述栅极结构形成。
9.一种减小衬底的凹槽的表面粗糙度的方法，包括：
图案化所述衬底；
蚀刻所述衬底以在所述衬底中形成所述凹槽；
实施表面处理以将所述凹槽的表面转化成反应层；以及
去除所述反应层。
10.一种在衬底的凹槽中形成外延半导体材料的方法，包括：
图案化所述衬底；
蚀刻所述衬底以在所述衬底中形成所述凹槽；
实施表面处理以将所述凹槽的表面转化成反应层，其中，所述反应层包括氧化硅、氮化硅、氮氧化硅、和碳化硅中的至少一种；
去除所述反应层；以及
在所述凹槽中形成所述外延半导体材料。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150017774A1 (en) * 2013-07-10 2015-01-15 Globalfoundries Inc. Method of forming fins with recess shapes
FR3029012B1 (fr) * 2014-11-25 2017-12-22 Commissariat Energie Atomique Procede ameliore pour induire une contrainte dans un canal de transistor a l'aide de regions source/drain sacrificielles et d'un remplacement de grille
CN104821336B (zh) * 2015-04-20 2017-12-12 上海华力微电子有限公司 用于使用保形填充层改善器件表面均匀性的方法和系统

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448139B2 (en) * 2000-06-09 2002-09-10 Denso Corporation Manufacturing method of semiconductor device
CN1707754A (zh) * 2004-05-21 2005-12-14 国际商业机器公司 形成多晶硅的方法和在硅基材料中的mosfet器件
US20090289379A1 (en) * 2008-05-22 2009-11-26 Jin-Ping Han Methods of Manufacturing Semiconductor Devices and Structures Thereof
CN102044439A (zh) * 2009-10-23 2011-05-04 中芯国际集成电路制造(上海)有限公司 有源区的制造方法
US20110104875A1 (en) * 2009-10-30 2011-05-05 Wojtczak William A Selective silicon etch process
US20110101421A1 (en) * 2009-10-30 2011-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epi film in substrate trench

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7786025B1 (en) * 2009-03-17 2010-08-31 International Business Machines Corporation Activating dopants using multiple consecutive millisecond-range anneals

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448139B2 (en) * 2000-06-09 2002-09-10 Denso Corporation Manufacturing method of semiconductor device
CN1707754A (zh) * 2004-05-21 2005-12-14 国际商业机器公司 形成多晶硅的方法和在硅基材料中的mosfet器件
US20090289379A1 (en) * 2008-05-22 2009-11-26 Jin-Ping Han Methods of Manufacturing Semiconductor Devices and Structures Thereof
CN102044439A (zh) * 2009-10-23 2011-05-04 中芯国际集成电路制造(上海)有限公司 有源区的制造方法
US20110104875A1 (en) * 2009-10-30 2011-05-05 Wojtczak William A Selective silicon etch process
US20110101421A1 (en) * 2009-10-30 2011-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epi film in substrate trench

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