CN101512771A - 使用简化双应力衬层配置的具有增强性能的半导体结构 - Google Patents

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Abstract

提供了一种半导体结构，其包括具有FUSI栅电极(8)的nFET(22)，其中双应力衬层配置用于提高沟道区中的应力。所述双应力衬层配置包括第一应力衬层(24)，其具有与nFET的FUSI栅电极的上表面平齐的上表面。第一应力衬层不存在于FUSI栅电极的顶上。第一应力衬层部分卷绕具备FUSI栅电极的nFET的侧部。第二应力衬层(26)位于第一应力衬层的上表面上以及包含FUSI栅电极的nFET的顶上。第一应力衬层是拉应力衬层并且第二应力衬层是压应力衬层。

Description

使用简化双应力衬层配置的具有增强性能的半导体结构
技术领域
本发明涉及半导体结构及其制造方法。更具体地，本发明涉及包括具有全硅化栅电极的n型场效应晶体管(nFET)的互补金属氧化物半导体(CMOS)结构，其中采用改善了的双应力衬层配置从而将机械应力引入nFET的器件沟道。
背景技术
三十多年来，硅金属氧化物半导体场效应晶体管(MOSFET)的持续的小型化推动了世界范围的半导体工业。几十年来已经预言了各种停止持续缩小的因素，但是尽管面临许多挑战发明的历史证实了莫尔定律。然而，今天存在金属氧化物半导体晶体管开始到达其传统缩小极限的日益增长的信号。
由于通过持续的缩小，变得日益难于改善MOSFET和因此的CMOS的性能，所以改善性能而无需缩小的方法变得重要。一种这样做的方案是增加载流子(电子和/或空穴)的迁移率。可以获得增加了的载流子迁移率，例如，通过将合适的应力/张力引入半导体晶格。
应力的应用改变了半导体衬底的晶格尺寸。通过改变晶格尺寸，材料的电子带结构也被改变。在本征半导体中改变可以仅是轻微的，导致仅有小的电阻的改变，但是当半导体材料是掺杂的，即n型，并且被部分离子化，则非常小的能带的改变可以引起杂质水平和能带边之间能量差的大百分比的改变。这导致载流子传输性能的改变，这在某些情形是引人注目的。物理应力(拉或压)的应用可以进一步用于提高在半导体衬底上制造的器件的性能。
沿器件沟道的压应力增加了p型场效应晶体管(pFET)中的驱动电流并且减小了n型场效应晶体管(nFET)中的驱动电流。沿器件沟道的拉应力增加了nFET中的驱动电流并且减小了pFET中的驱动电流。
应力可以通过几种方法被引入单晶取向衬底，其包括例如在衬底的顶部上和栅区周围形成应力衬层。根据FET的导电类型(即p或n)，应力衬层可以在拉应力下(优选用于nFET)或在压应力下(优选用于pFET)。
当nFET和pFET集成于相同的半导体衬底上时，典型地使用双应力衬层技术，其中拉应力下的第一应力衬层形成于各nFET周围，而压应力衬层下的第二应力衬层形成于各pFET周围。
在采用全硅化栅电极的情形，尤其对于nFET，单应力衬层自身弱并且双应力衬层使应力更小。因而，对于CMOS结构需要新的和改善的双衬层配置，尤其那些包括具有全硅化栅电极的nFET的CMOS结构。
发明内容
本发明提供了包括一种具有全硅化栅电极的nFET的半导体结构，其中新的双应力衬层配置用于提高坐落在栅电极下面的沟道区中的应力。新的双应力衬层配置包括第一应力衬层，该第一应力衬层具有与nFET全硅化栅电极的上表面的基本平齐的上表面。根据本发明，第一应力衬层不存在于nFET的顶上。作为替代，本发明的第一应力衬层部分卷绕，即部分围绕具有全硅化栅电极的nFET的侧部。具有与第一应力衬层相反应力类型的第二应力衬层位于第一应力衬层的上表面上以及包含全硅化栅电极的nFET的顶上。
概括地，本发明的半导体结构包括：
位于半导体结构的表面上的至少一n型场效应晶体管nFET，所述至少一n型场效应晶体管包括材料叠层和位于所述材料叠层的垂直侧壁上的至少一隔离体，所述叠层包括覆盖栅电介质的全硅化栅电极；
位于所述半导体衬底上并且部分卷绕所述至少一nFET的第一应力衬层，所述第一应力衬层具有与所述至少一nFET的所述全硅化栅电极的上表面的基本平齐的上表面；和
位于所述第一应力衬层的上表面上并且在所述至少一nFET的顶上的与所述第一应力衬层相反应力类型的第二应力衬层。
根据本发明，第一应力衬层是拉应力衬层并且第二应力衬层是压应力衬层。在本发明的高度优选的实施例中，第一和第二应力衬层都包括氮化物。在本发明的又一实施例中，至少一pFET也存在于半导体衬底的表面上。在这样的实施例中，第一应力衬层也是拉应力衬层并且第二应力衬层也是压应力衬层。在包括至少一nFET和至少一pFET的实施例中，拉应力衬层不存在于pFET上。
当至少一nFET和至少一pFET都存在时，半导体结构包括：
位于半导体衬底的表面上的至少一n场效应晶体管和至少一p型场效应晶体管，所述至少一n场效应晶体管包括材料叠层和位于所述材料叠层的垂直侧壁上的至少一隔离体，所述叠层包括覆盖栅电介质的全硅化栅电极；
位于包括所述至少一n型场效应晶体管的所述半导体衬底的一部分上的拉应力衬层，所述拉应力衬层部分卷绕所述至少一n型场效应晶体管并且具有与所述全硅化栅电极的上表面的基本平齐的上表面；和
位于所述第一拉应力衬层的上表面并且在所述至少一n型场效应晶体管的顶上的压应力衬层，所述压应力衬层完全围绕所述至少一p型场效应晶体管。
除了提供包括新双应力衬层配置的半导体结构之外，本发明还提供了其制造方法。概括地，本发明的方法包括：
在半导体结构的表面上提供至少一n型场效应晶体管(nFET)，所述至少一n型场效应晶体管包括材料叠层和位于所述材料叠层的垂直侧壁上的至少一隔离体，所述叠层包括覆盖栅电介质的全硅化栅电极；
在所述半导体衬底上形成第一应力衬层，其中所述第一应力衬层部分卷绕所述至少一nFET并且具有与所述全硅化栅电极的上表面的基本平齐的上表面；并且
在所述第一应力衬层上和所述至少一nFET的顶上形成与所述第一应力衬层相反的应力类型的第二应力衬层。
附图说明
图1A-1G是示出本发明的基本工艺流程的图像表达(通过截面图)。
具体实施方式
将参考当前本发明的下列讨论和附图而更详细地描述本发明，本发明提供了包括具有全硅化栅电极的nFET的半导体结构，其中新的双应力衬层配置用于提高坐落在栅电极下面的沟道区中的应力，以及这样的结构的制造方法。应当注意为了说明的目的提供本申请的附图，并且因此附图未按比例绘制。
在下列描述中，提出了各种具体的细节，例如具体的结构、元件、材料、尺寸、工艺步骤和技术，以便提供本发明的透彻的理解。但是本领域的普通技术人员应当理解本发明可以在这些具体细节的情况下被实现。在另外的情形中，未详细描述著名的结构或工艺以便避免混淆本发明。
应当理解当作为层、区或衬底的元件被称为在另一元件“上”或“上方”时，其可以直接在另一元件上或者也可以存在居间的元件。相反，当元件被称为在另一元件“直接上”或“直接上方”时，不存在居间的元件。还应当理解当元件被称为在另一元件“下”或“下方”时，可以直接在另一元件下或者在另一元件下面，或者可以存在居间的元件。相反，当元件被称为在另一元件“直接下”或“直接下方”时，不存在居间的元件。
如上所述，本发明提供了包括具有全硅化栅电极的nFET的半导体结构，其中新的双应力衬层配置用于提高坐落在栅电极下面的沟道区中的应力。本发明还提供了这样的半导体结构的制造方法。新的双应力衬层配置包括具有与nFET全硅化栅电极的上表面的基本平齐的上表面的第一应力衬层。根据本发明，第一应力衬层不存在于包括全硅化栅电极的nFET的顶上。而是，本发明的第一应力衬层部分卷绕，即部分围绕具有全硅化栅电极的nFET的侧部。具有与第一应力衬层相反极性(即相反应力类型)的第二应力衬层位于第一应力衬层的上表面上以及包含全硅化栅电极的nFET的顶上。
现参考示出在本发明中所采用的初始结构10的图1A。如所示，初始结构10包括具有位于其中的隔离区14的半导体衬底12。所述结构包括部分被沟槽隔离区14所隔离的至少一nFET区100和至少一pFET区102。
半导体衬底12包括任何半导体材料，其例如包括Si、SiC、SiGeC、Ge、SiGe、Ga、GaAs、InAs、InP以及其它III/V或II/VI化合物半导体。分层的半导体，例如，Si/SiGe和绝缘体上半导体(SOI)以及体半导体衬底也被考虑在内。图1A示出了其中采用SOI衬底的实施例。典型地，半导体衬底12是含硅半导体，例如Si、SiC、SiGe、SiGeC或绝缘体上硅。衬底12可以是无应变的、应变的或者其中包括应变的和无应变的区。衬底12可以是本征的，或者可以用例如但不局限于：B、As或P掺杂。
当采用SOI衬底时，这些衬底包括至少部分被掩埋绝缘层12B所隔离的顶半导体层12C和底半导体层12A。掩埋绝缘层12B包括，例如，结晶或非晶氧化物、氮化物或其任意组合。优选掩埋绝缘层12B是氧化物。典型地，掩埋绝缘层12B在层转移工艺的初始阶段期间或在离子注入和退火工艺期间形成，例如SIMOX9(氧的离子注入隔离)。
衬底12可以具有单晶取向或者作为替代也可以采用具有不同晶向的表面区的混合半导体衬底。混合半导体衬底允许在提高各形成的FET的性能的特定的晶向上制造FET。例如，混合衬底允许提供其中pFET可以形成于(110)晶向上，而nFET可以形成于(100)晶向上的结构。当使用混合衬底时，可以具有SOI型特性、体型特性或SOI和体型特性的结合。
在本发明的一些实施例中，至少一隔离区14形成于衬底12中。至少一隔离区14可以包括沟槽隔离区，场氧化物隔离区或其结合。至少一隔离区14使用本领域的技术人员所熟知的处理技术形成。形成在半导体衬底12中的至少一隔离区的深度可以根据所采用的工艺而变化。图1A示出了其中隔离区14是沟槽隔离区的实施例，其深度延伸至掩埋绝缘层12B的上表面。尽管示出了这样的实施例，但是本发明不仅局限于此。
图1B示出了进行了下一步的处理之后的结构，其中至少一n型场效应晶体管(nFET)22形成于至少一nFET区100中的半导体衬底12的有源表面上，并且至少一pFET 25形成于至少一pFET区120中的半导体衬底12的有源表面上。如在图1B中所示出的，至少一nFET 22包括至少包括覆盖栅电介质16的全硅化栅电极18，且至少一pFET 25包括至少包括覆盖栅电介质16’的全硅化栅电极18’。所述nFET和pFET还包括位于材料叠层的垂直侧壁上的至少一隔离体20。源极/漏极区27(对于nFET恰当地掺杂)和27’(对于pFET恰当地掺杂)也在有源层中被示出，即，衬底12的顶部SOI层12C。
栅电介质16和16’包括任何绝缘材料，其例如包括，氧化物、氮化物、氮氧化物、高k材料(即具有大于二氧化硅的介电常数的电介质材料)或包括多层的其任意组合。栅电介质16和16’可以包括相同、或者不同的绝缘材料。优选栅电介质16和16’都由氧化物例如SiO2构成。
栅电介质16和16’使用传统的沉积工艺形成，包括例如，化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、蒸发和化学溶液沉积。作为替代，栅电介质16和16’可以通过热处理而形成，例如，氧化、氮化和/或氮氧化。在一些实施例中，可以采用前述技术的组合。
栅电介质16和16’的厚度可以根据绝缘材料的化学性质、存在的绝缘材料的数量、和用于形成其的技术而变化。典型地，栅电介质16和16’各自具有从大约0.5至大约10nm的厚度，从大约1.0至大约1.5nm的厚度更为典型。
全硅化栅电极18和18’包括相同或者不同的硅化物，其包括能够与含硅材料反应从而形成金属硅化物的金属。这样的材料的示例包括，但不局限于，Ti、Ta、W、Co、Ni、Pt、Pd及其合金。在一进行的实施例中，金属是Co、Ni或Pt。
全硅化栅电极18和18’使用传统硅化工艺形成，其中含硅材料，例如多晶硅、SiGe或其多层形成于栅电介质顶上。优选采用包括多晶硅的底层和和SiGe的顶层的多层堆叠。
含硅材料首先通过传统沉积工艺形成，包括例如CVD、PECVD、蒸发和化学溶液沉积。掺杂离子可以随后被注入含硅材料。在一实施例中，掺杂离子可以通过原位沉积工艺而被引入含硅材料。应当注意屏蔽掩模可以被用于选择性地掺杂用于nFET和pFET的含硅材料，并且在掺杂之后，屏蔽掩模使用传统剥离工艺被剥离。
在栅电介质16和16’的顶上形成含硅材料之后，使用光刻和蚀刻来形成栅区，包括，从顶部至底部，含硅材料和栅电介质。光刻步骤包括施加光致抗蚀剂至含硅材料的被暴露的表面，曝光光致抗蚀剂于辐射图案并且使用传统显影液显影被曝光的光致抗蚀剂。蚀刻步骤包括化学蚀刻工艺、干法蚀刻工艺或其组合。优选采用干法蚀刻工艺，例如反应离子蚀刻(RIE)。
形成栅区之后，隔离体形成于各栅区的垂直侧壁上。隔离体包括传统的绝缘材料，其包括氧化物、氮化物、或氮氧化物。这样的材料的多层也被考虑在内。典型地，采用氧化物隔离体。隔离体通过传统沉积工艺和蚀刻而形成。
随后进行从栅区选择性地去除至少部分含硅材料的蚀刻工艺。当含硅材料包括SiGe和多晶硅的叠层时，使用NH4OH或HF而选择性地去除SiGe。此时，掺杂离子可以被离子注入含硅材料的保留部分以便调制后续形成的栅电极的功函。随后在大约800℃或者更高的温度进行传统激活退火以便激活掺杂离子。
在该情形，在制造全硅化栅电极中，上述的金属之一随后使用传统沉积工艺而形成于该结构上方，所述工艺包括，例如CVD、PECVD、溅射、镀和有机金属沉积。沉积的金属的厚度可以变化，只要所述厚度足以形成全硅化栅电极。典型地，沉积的金属具有从大约3至大约20nm的厚度，从大约7至大约12nm的厚度更为典型。
随后进行退火以便引起含硅材料和形成金属硅化物的金属之间的反应。可以采用单退火步骤或者可以采用两个退火步骤。第一退火和第二退火的退火温度可以根据在形成硅化物中所使用的金属的类型而变化。退火之后，任何未反应的金属可以使用传统剥离工艺被去除。
全硅化栅电极18和18’是这样形成的，使得各自具有从大约10至大约50nm的垂直高度，从大约25至大约35nm的垂直高度更为典型。
上述所采用的隔离体20随后被蚀刻使得它不延伸至全硅化栅电极18的上表面上方。
在本发明的该情形，可以进行延伸注入、源极/漏极注入和晕注入以便在半导体衬底12的有源区内形成延伸区、源极/漏极区和晕注入区。为了清楚起见，这些注入区在图1B中对于nFET 22被标注为27并且对于pFET 25被标注为27’。如本领域中的技术人员所知晓的，被源极/漏极区所横向界定的栅电极下面的半导体衬底的区是器件的沟道区。在不同导电类型的FET的掺杂期间可以使用屏蔽掩模。
接着，如在图1C中所示出的，第一应力衬层24(例如拉应力衬层)形成于包括至少一nFET 22顶的结构上。应当注意在本发明的该情形，第一应力衬层24完全围绕至少一nFET 22。注意第一应力衬层24不存在于至少一pFET 25上。
第一应力衬层24(即拉应力衬层)包括任何应力引发材料，其包括例如氮化物或高密度等离子体氧化物，或其组合。第一应力衬层24可以通过各种化学气相沉积(CVD)工艺而形成，例如低压CVD(LPCVD)、等离子体增强CVD(PECVD)、快速热CVD(RTCVD)或BTBAS基(与氨反应的C8H22N2Si)CVD，其中BTBAS是用于CVD应用的现代有机金属先驱体。注意到当Ni硅化物用作栅电极时，BTBAS基CVD不行。
优选第一应力衬层24包括氮化物，例如Si3N4，其中选择沉积工艺的工艺条件以便提供沉积层内的固有拉应力。例如，等离子体增强化学气相沉积(PECVD)可以提供具有固有拉应力的氮化物应力衬层。通过PECVD所沉积的氮化物应力衬层的应力状态(拉或压)可以通过改变沉积条件从而改变沉积室内的反应速率而被控制。更具体地，被沉积的氮化物应力衬层的应力状态可以通过改变沉积条件而被设置，例如：SiH4/N2/He气体流量、压力、RF功率、和电极间隙。在另一示例中，快速热化学气相沉积(RTCVD)可以提供具有内部拉应力的氮化物拉应力衬层。通过RTCVD所沉积的氮化物拉应力衬层内的内部拉应力的大小可以通过改变沉积条件而被控制。更具体地，氮化物应力衬层内的拉应力的大小可以通过改变沉积条件而被设置，例如：先驱体成份、先驱体流量和温度。
如图1C中所示出的，处于拉应力下的第一应力衬层24，通过首先使用屏蔽掩模保护包括nFET的结构的区，并且随后采用传统剥离工艺而从pFET25被选择性地去除。
屏蔽掩模随后被去除并且平坦化材料30，例如抗反射涂层(ARC)、或硅酸盐玻璃使用传统沉积工艺而被沉积，例如旋涂涂覆并且随后被平坦化从而提供图1D中所示出的结构。如所示，平坦化的材料从位于至少一nFET的全硅化栅电极18的上方的第一应力衬层24的顶部被去除。
第一应力衬层24的被暴露的部分随后使用对于第一应力衬层材料24的材料选择性的蚀刻工艺而被去除，在至少一pFET22的全硅化栅电极18上方提供开口。包括开口32的所得结构被示出，例如在图1E中。当第一应力衬层24是氮化物时，可以使用自对准氮化物蚀刻来去除第一应力衬层24的被暴露的部分。
第一应力衬层24的选择性的蚀刻之后，平坦化材料30被去除，提供在图1F中所示出的结构。如图1F中所示出的，保留的第一应力衬层24位于半导体衬底12上并且它部分卷绕包括全硅化栅电极18的至少一nFET 22。另外，第一应力衬层24具有与至少一nFET 22的全硅化栅电极18的上表面的基本平齐的上表面。
图1G示出了在第一应力衬层24以及至少一nFET 22的上表面上形成与第一应力衬层24相反类型(即压应力衬层)的第二应力衬层26之后的结构；注意到第二应力衬层26完全围绕至少一pFET 25。如所示，小量第二应力衬层26’位于至少一pFET 25的栅电极18’的顶上。第二应力衬层26包括与第一应力衬层24相同或者不同的应力引发材料并且使用本领域的技术人员所熟知的与上述颇为相似的传统工艺而形成。在高度优选的实施例中，第二另一衬层26是高密度等离子体氮化物。
在包括作为第一应力衬层24的拉应力衬层和作为第二应力衬层26的压应力衬层的nFET的情形，可以观察到下列示例值：在图1G中所示出的结构具有大约210MPa或更大的的测量的应力值并且在结构上第二应力衬层26的形成之后，在沟道区中的应力不显著地改变。具体地，对于在图1G中所示出的结构测量的沟道应力值是大约205MPa或更大。再次注意到前述值是示例值并且决不限制本发明的范围。
尽管参考其具体实施例示出和描述了本发明，但是本领域中的技术人员应当理解可以进行前述和其它形式和细节的改变而不偏离本发明的精神和范围。因而本发明不局限于所描述和示出的精确的形式和细节，而仍落在所附权利要求的范围内。

Claims (25)

1.一种半导体结构，包括：
位于半导体结构的表面上的至少一n型场效应晶体管(nFET)，所述至少一nFET包括材料叠层，和位于所述材料叠层的垂直侧壁上的至少一隔离体，所述材料叠层包括覆盖栅电介质的全硅化栅电极；
位于所述半导体衬底上并且部分卷绕所述至少一nFET的第一应力衬层，所述第一应力衬层具有与所述至少一nFET的所述全硅化栅电极的上表面的基本平齐的上表面；和
位于所述第一应力衬层的上表面上并且在所述至少一nFET的顶上的与所述第一应力衬层相反应力类型的第二应力衬层。
2.根据权利要求1的半导体结构，其中所述第一应力衬层是拉应力衬层并且所述第二应力衬层是压应力衬层。
3.根据权利要求1的半导体结构，其中所述半导体结构是体半导体材料或绝缘体上半导体。
4.根据权利要求1的半导体结构，其中所述半导体结构是具有不同晶向的混合衬底并且所述至少一nFET位于所述混合衬底的(100)晶面上。
5.根据权利要求1的半导体结构，其中所述全硅化栅电极包括金属硅化物，其中所述金属包括Ti、Ta、W、Co、Ni、Pt、Pd或其合金。
6.根据权利要求1的半导体结构，其中所述全硅化栅电极具有大约10至大约50nm的垂直高度。
7.根据权利要求1的半导体结构，还包括至少一p型FET，所述至少一pFET通过沟槽隔离区与所述至少一n型FET部分隔离，并且所述第二应力衬层完全围绕所述至少一pFET。
8.一种半导体结构，包括：
位于半导体衬底的表面上的至少一n型场效应晶体管，所述至少一n型场效应晶体管包括材料叠层，和位于所述材料叠层的垂直侧壁上的至少一隔离体，所述材料叠层包括覆盖栅电介质的全硅化栅电极；
位于所述半导体衬底上并且部分卷绕所述至少一n型场效应晶体管的拉应力氮化物衬层，所述拉应力氮化物衬层具有与所述全硅化栅电极的上表面的基本平齐的上表面；和
位于所述拉应力氮化物衬层的上表面并且在所述至少一n型场效应晶体管的顶上的压应力氮化物衬层。
9.根据权利要求8的半导体结构，其中所述拉应力氮化物衬层具有固有的拉应力。
10.根据权利要求8的半导体结构，其中所述半导体衬底是体半导体材料或绝缘体上半导体。
11.根据权利要求8的半导体结构，其中所述半导体衬底是具有不同晶向的表面区的混合衬底并且所述至少一n型场效应晶体管位于具有(100)晶向的表面的顶上。
12.根据权利要求8的半导体结构，其中所述全硅化栅电极包括金属硅化物，其中所述金属包括Ti、Ta、W、Co、Ni、Pt、Pd或其合金。
13.根据权利要求8的半导体结构，还包括至少一pFET，其中所述至少一pFET通过沟槽隔离区与所述至少一nFET分离，并且所述至少一pFET缺少所述拉应力氮化物衬层，而所述压应力氮化物衬层完全围绕所述至少一pFET。
14.一种半导体结构，包括：
位于半导体衬底的表面上的至少一n型场效应晶体管和至少一p型场效应晶体管，所述至少一n型场效应晶体管包括材料叠层，和位于所述材料叠层的垂直侧壁上的至少一隔离体，所述材料叠层包括覆盖栅电介质的全硅化栅电极；
位于包括所述至少一n型场效应晶体管的所述半导体衬底的一部分上的拉应力衬层，所述拉应力衬层部分卷绕所述至少一n型场效应晶体管并且具有与所述全硅化栅电极的上表面的基本平齐的上表面；和
位于所述第一拉应力衬层的上表面并且在所述至少一n型场效应晶体管的顶上的压应力衬层，所述压应力衬层完全围绕所述至少一p型场效应晶体管。
15.根据权利要求14的半导体结构，其中所述拉应力衬层和所述压应力衬层都是氮化物。
16.根据权利要求15的半导体结构，其中所述拉应力衬层具有固有拉应力。
17.根据权利要求14的半导体结构，其中所述半导体衬底是体半导体材料或绝缘体上半导体或具有不同晶向的表面区的混合衬底。
18.根据权利要求14的半导体结构，其中所述全硅化栅电极包括金属硅化物，其中所述金属包括Ti、Ta、W、Co、Ni、Pt、Pd或其合金。
19.根据权利要求14的半导体结构，其中所述至少一nFET位于(100)晶面上并且所述至少一pFET位于所述半导体衬底的(110)晶面上。
20.一种制造半导体结构的方法，包括：
在半导体衬底的表面上提供至少一n型场效应晶体管，所述至少一n型场效应晶体管包括材料叠层，和位于所述材料叠层的垂直侧壁上的至少一隔离体，所述材料叠层包括覆盖栅电介质的全硅化栅电极；
在所述半导体衬底上形成第一应力衬层，其中所述第一应力衬层部分卷绕所述至少一n型场效应晶体管并且具有与所述n型场效应晶体管的所述全硅化栅电极的上表面的基本平齐的上表面；并且
在所述第一应力衬层上和所述至少一n型场效应晶体管的顶上形成与所述第一应力衬层相反的应力类型的第二应力衬层。
21.根据权利要求20的方法，其中所述提供所述至少一n型场效应晶体管包括形成包括所述栅电介质和含硅材料的叠层，构图所述叠层，在所述构图的叠层的垂直侧壁上形成隔离体，选择性地去除部分所述含硅材料由此一些含硅材料保留在所述栅电介质上，在所述保留的含硅材料上形成金属层并且进行引起所述金属层和所述保留的含硅材料之间的反应的至少一退火工艺。
22.根据权利要求20的方法，其中所述形成所述第一应力衬层包括至少一第一应力引发材料的化学气相沉积，形成暴露所述至少一场效应晶体管顶上的第一应力衬层部分的平坦化材料，选择性地去除所述第一应力衬层材料的被暴露的部分并且去除所述平坦化的材料。
23.根据权利要求20的方法，其中所述形成所述第二应力衬层包括至少一第二应力引发材料的化学气相沉积。
24.根据权利要求20的方法，其中所述第一应力衬层是拉应力衬层并且所述第二应力衬层是压应力衬层。
25.根据权利要求20的方法，还包括所述半导体衬底上的至少一pFET，所述至少一pFET通过隔离区与所述至少一nFET隔离，并且所述第二应力衬层完全围绕所述至少一pFET。
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