CN102412203A

CN102412203A - 一种提高半导体器件应力记忆技术效果的方法

Info

Publication number: CN102412203A
Application number: CN201110123710XA
Authority: CN
Inventors: 徐强; 张文广; 郑春生; 陈玉文
Original assignee: Shanghai Huali Microelectronics Corp
Current assignee: Shanghai Huali Microelectronics Corp
Priority date: 2011-05-13
Filing date: 2011-05-13
Publication date: 2012-04-11

Abstract

本发明公开了一种提高半导体器件应力记忆技术效果的方法，在原有技术效果的基础上进一步提高了晶体管沟道记忆应力的能力，从而增强了晶体管器件的性能，具体是通过下述技术方案实现的：一种提高半导体器件应力记忆技术效果的方法，其中，在半导体器件制造工艺过程中，包括下列步骤：对半导体器件进行源漏区域离子注入并实施第一热处理；及至离子扩散达到均衡后，在半导体器件的表面进行第一高拉应力薄膜生长；继续在半导体器件背面生长第二高压应力薄膜；进行第二热处理；移除第一高拉应力薄膜和第二高拉应力薄膜；形成接触半导体器件有源区或栅极的金属硅化物层。本发明进一步提高了晶体管沟道记忆应力的能力，从而增强了晶体管器件的性能。

Description

一种提高半导体器件应力记忆技术效果的方法

技术领域

本发明一般涉及集成电路制造技术领域，更确切地说，本发明涉及一种应用于45纳米CMOS半导体器件制造工艺的提高应力记忆技术效果的方法。

背景技术

随着CMOS器件的不断微缩，硅有源区面积的缩小，工艺导致的机械应力对器件的影响越来越显著，许多工艺步骤会造成有源区应力的累积。应力不仅导致器件性能对版图产生依赖性，而且带来各种可靠性问题，影响芯片的长期使用寿命。在很多情况下，应力相关的问题直接影响芯片制造的良率。提高CMOS器件的应力记忆能力可以从一定程度上帮助解决应力相关的问题。

法国的C.Ortolland，P.Morin等人曾于2006年发表的《应用于45纳米CMOS制造工艺的应变记忆技术优化技术（Stress Memorization Technique（SMT）Optimization for 45nm CMOS）》一文中给出了一种关于应变记忆技术优化的工艺实现流程，具体过程为：在晶体管上生长高拉应力氮化硅薄膜，通过退火处理后，使得晶体管沟道记忆一定的应力，然后再去除该氮化硅层，从而最终能够提高晶体管的性能，同时得出结论：在应用于45纳米CMOS制造工艺的应变记忆技术的优化过程中，在晶体管上生长的薄膜材料的密度起到了关键作用，低密度的氮化物薄膜层在不影响PMOS设备性能的前提下可以将NMOS晶体管驱动力提高7%，并且不用进行额外的光掩膜制造，制造成本低。但是，通过该技术对于生长的氮化硅薄膜来说，由于目前工艺上的限制，能够实现的最高应力记忆只能达到1.7GPa左右，如何得到更高的应力记忆，仍然是该领域研究的一个难点。

发明内容

针对上述存在的问题，本发明的目的在于提供一种提高半导体器件应变记忆技术效果的方法，在原有技术效果的基础上进一步提高了晶体管沟道记忆应力的能力，从而增强了晶体管器件的性能，具体是通过下述技术方案实现的：

一种提高半导体器件应力记忆技术效果的方法，其中，在半导体器件制造工艺过程中，包括下列步骤：

对半导体器件进行源漏区域离子注入并实施第一热处理；

及至离子扩散达到均衡后，在半导体器件的表面进行第一高拉应力薄膜生长；

继续在半导体器件背面生长第二高压应力薄膜；

进行第二热处理，使第一高压应力薄膜和第二高压应力薄膜致密化；

移除第一高拉应力薄膜和第二高拉应力薄膜；

形成接触半导体器件有源区或栅极的金属硅化物层。

上述提高半导体器件应力记忆技术效果的方法，其中，所述第一高拉应力薄膜为SiN薄膜。

上述提高半导体器件应力记忆技术效果的方法，其中，所述第二高拉应力薄膜为SiN薄膜。

上述提高半导体器件应力记忆技术效果的方法，其中，所述第二热处理为进行退火工艺。

上述提高半导体器件应力记忆技术效果的方法，其中，所述退火工艺为峰值退火工艺。

上述提高半导体器件应力记忆技术效果的方法，其中，在所述步骤中，在所述第一高拉应力薄膜生长完成后，通过继续在所述半导体器件背面生长所述第二高压应力薄膜来实现实际薄膜拉应力的双重叠加。

上述提高半导体器件应力记忆技术效果的方法，其中，所述半导体器件为CMOS器件。

本领域的技术人员阅读以下较佳实施例的详细说明，并参照附图之后，本发明的这些和其他方面的优势无疑将显而易见。

附图说明

参考所附附图，以更加充分的描述本发明的实施例，然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。

图1是本发明提高半导体器件应力记忆技术效果的方法的流程示意框图；

图2A~图2D是本发明提高半导体器件应力记忆技术效果的方法的流程结构示意图。

具体实施方式

如图1所示，本发明提高半导体器件应力记忆技术效果的方法是在半导体器件制造工艺过程中，具体包括下列步骤：

如图2A所示，对半导体器件0进行源漏区域离子注入并实施第一热处理（图中未具体标出过程，只作简单结构示意），这是常规的半导体器件制造，特别是CMOS器件制造流程中的工艺步骤；

如图2B所示，及至离子扩散达到均衡后，在半导体器件0的表面进行第一高拉应力薄膜1生长，进一步地，第一高拉应力薄膜1选用SiN薄膜；

如图2C所示，在第一高拉应力薄膜1，即SiN薄膜1生长完成后，通过继续在半导体器件0，即CMOS器件0背面生长第二高压应力薄膜2，来实现实际薄膜拉应力的双重叠加，进一步地，第二高压应力薄膜也选用SiN薄膜；一般来说，采用如化学汽相沉积方法沉积出的硅化物薄膜较为疏松，需要使其致密化，尤其是当薄膜1和薄膜2应用于65nm以下的浅沟槽隔离工艺中时，因此在第一高拉应力薄膜1，即SiN薄膜1和第二高拉应力薄膜2，即SiN薄膜2生长完成后，进行第二热处理，使第一高拉应力薄膜1，即SiN薄膜1和第二高拉应力薄膜2，即SiN薄膜2致密化。进一步地，第二热处理为进行退火工艺，通过退火处理，使得晶体管沟道具备一定的应力记忆能力，更进一步地，退火工艺采用峰值退火工艺；

如图2D所示，移除第一高拉应力薄膜1，即SiN薄膜1和第二高拉应力薄膜2，即SiN薄膜2，在半导体器件0表面沉积金属硅化物层，并在半导体器件0表面及内部形成后道互连金属（图中未具体标出过程，只作简单结构示意），于是半导体器件0的栅极00得到了更大的应力记忆能力。

本发明在C.Ortolland等人提出的应变记忆技术优化的工艺实现流程的基础上，进一步提高了晶体管沟道记忆应力的能力，从而增强了晶体管器件的性能。

通过说明和附图，给出了具体实施方式的特定结构的典型实施例，因此，尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正，在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims

1.一种提高半导体器件应力记忆技术效果的方法，其特征在于，在半导体器件制造工艺过程中，包括下列步骤：

对半导体器件进行源漏区域离子注入并实施第一热处理；

继续在半导体器件背面生长第二高压应力薄膜；

移除第一高拉应力薄膜和第二高拉应力薄膜；

形成接触半导体器件有源区或栅极的金属硅化物层。

2.根据权利要求1所述的提高半导体器件应力记忆技术效果的方法，其特征在于，所述第一高拉应力薄膜为SiN薄膜。

3.根据权利要求1所述的提高半导体器件应力记忆技术效果的方法，其特征在于，所述第二高拉应力薄膜为SiN薄膜。

4.根据权利要求1所述的提高半导体器件应力记忆技术效果的方法，其特征在于，所述第二热处理为进行退火工艺。

5.根据权利要求4所述的提高半导体器件应力记忆技术效果的方法，其特征在于，所述退火工艺为峰值退火工艺。

6.根据权利要求1所述的提高半导体器件应力记忆技术效果的方法，其特征在于，在所述步骤中，在所述第一高拉应力薄膜生长完成后，通过继续在所述半导体器件背面生长所述第二高压应力薄膜来实现实际薄膜拉应力的双重叠加。

7.根据权利要求1所述的提高半导体器件应力记忆技术效果的方法，其特征在于，所述半导体器件为CMOS器件。