CN107039349B - 通过对可热膨胀材料执行加热工艺以于FinFET装置上形成应变沟道区的方法 - Google Patents

通过对可热膨胀材料执行加热工艺以于FinFET装置上形成应变沟道区的方法 Download PDF

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Abstract

本发明揭示通过对可热膨胀材料执行加热工艺以于FinFET装置上形成应变沟道区的方法，其说明性方法包括，其中，移除未被栅极结构覆盖的整体鳍片结构的垂直高度部分的至少一部分，以定义出位于所述栅极结构下方的所述整体鳍片结构的剩余部分，其中，所述剩余部分包括沟道部分以及位于所述沟道部分的一较低部分。所述方法继续形成可热膨胀材料层(HEM)，于所述HEM上执行加热工艺以使所述HEM膨胀，凹陷所述HEM以暴露所述沟道部分的边缘以及使用所述沟道部分的所述暴露边缘作为生长表面以于所述HEM的上方生长半导体材料。

Description

通过对可热膨胀材料执行加热工艺以于FinFET装置上形成应 变沟道区的方法
技术领域
一般而言，本发明涉及场效应晶体管(FET)的半导体装置的制造，更具体而言，涉及通过对一可热膨胀材料执行即热工艺以于FinFET装置上形成应变沟道区的各种方法。
背景技术
在现代集成电路(例如微处理器、存储装置等)中，装置在受限的芯片面积上提供有非常大数量的电路元件，特别是晶体管。晶体管有多种外观以及形式，例如平面晶体管，鳍式场效应晶体管(FinFET)晶体管，纳米线装置等。该晶体管通常是NMOS(NFET)或PMOS(PFET)，其中，该“N”以及“P”的指定是基于用以创制该装置的源/漏区域的掺杂剂的类型。所谓CMOS(互补金属氧化物半导体)技术或产品是指同时使用NMOS与PMOS晶体管装置制造的集成电路产品。无论该晶体管装置的物理配置如何，每一个晶体管装置包括形成于半导体基板中的横向隔开的漏极以及源极区域，位于该基板上方以及该源/漏区域之间的栅极电极结构，以及位于该栅极电极以及该基板之间的栅极绝缘层。当施加适当的电压至该栅极电极时，于该漏极以及源极区域之间形成导电性的沟道区域，及电流从该源极区域流向该漏极区域。
传统的场效应晶体管(FET)是一种平面型装置，其中，该装置的整体沟道区域为平行形成且略低于该半导体基板的该平面型上表面。为了提高平面型场效应晶体管的运行速度并增加平面型场效应晶体管于集成电路产品上的设置的密度，装置的设计者在过去的几十年中已大大降低了平面型场效应晶体管的物理尺寸。具体而言，平面型场效应晶体管的沟道长度已显着降低，这导致了切换速度的提高以及平面型场效应晶体管的运行电流及电压的降低。然而，降低平面型场效应晶体管的沟道长度也减小了该源极区域与漏极区域之间的距离。在某些情况下，这种源极以及漏极之间的间隔的减少使得它难以有效抑制该源极区域以及该沟道的电势受到该漏极区域的电势的不利影响。这有时被称为所谓的短沟道效应，其中，该场效应晶体管作为有源开关的特性会退化。
相比于平面型场效应晶体管，还有所谓的3D装置，例如，说明性为三维结构的(FinFET)装置。图1为说明性的现有技术的形成于一半导体基板102上方的FinFET半导体装置100的透视视图，其中该装置100的鳍片114是由该基板102的材料(例如硅)所制成。该装置100包括多个沟槽113，三个说明性鳍片114，一栅极结构116，侧壁间隔118以及栅极覆盖层120。位于该沟槽113中的绝缘材料117决定有助于电活动的该鳍片114的有源部分。该栅极结构116通常是由一层绝缘材料所组成(未个别予显示)，例如，高K绝缘材料层，以及一或多层作为该装置100的该栅极电极的导电材料层。该鳍片114具有三维配置：高度H，宽度W，以及轴长L。当该装置100处于操作状态时，该轴长L对应于该装置100的电流行驶的方向。该鳍片114中由该栅极结构116所覆盖的部分为该FinFET装置100的沟道区域。位于该间隔118的外侧的该鳍片的该部分114将成为该装置100的源/漏极区域的部分。
于FinFET装置100中，该栅极结构116包括了两侧以及该鳍片114的上表面以形成三栅结构，以使用具有三维结构而非平面结构的沟道。在某些情况下，绝缘覆盖层，例如氮化硅，是位于该鳍片114的顶部，且该FinFET装置仅具有双栅结构(仅侧壁)。不同于平面型FET，垂直于该半导体基板的表面形成的沟道用以增加该装置的每个足印(footprint)的驱动电流。另外，于FinFET中，通过位于狭窄的、完全耗尽的半导体鳍片上的该改进的栅极控制显着减少了该短沟道效应。当施加适当的电压到FinFET装置100的该栅极电极116时，该鳍片114表面(以及靠近该表面的内部部分)，即纵向定向的侧壁以及该鳍片的该上表面的顶部，形成表面反转层或体积反层(volume inversion layer)，以使电流传导。因此，对于一个给定的情节空间(或足印)，FinFET往往能够产生比平面型晶体管装置显着较高的驱动电流。此外，该装置被“关闭”之后的FinFET装置的漏电流相比于平面型场效应晶体管的漏电流明显降低，此是由于FinFET装置上的该“鳍片”沟道的优良栅极静电控制。总之，FinFET装置的三维结构相比于平面型FET是一种优良的MOSFET结构，特别是在20纳米以上的CMOS技术节点。
装置制造商在不断地压力下生产相比于先前几代装置具有更高性能以及更低生产成本的集成电路产品。因此，装置设计者在花费了大量的时间以及精力以最大限度地提高装置性能的同时，也一直寻求降低制造成本、提高制造可靠性的各种途径。由于其涉及到3D装置，装置设计者已花费了多年，并采用了各种技术以努力提供这种装置的性能、质量以及可靠度。一种方法已被用于提高FinFET装置的性能包括在该装置的该沟道区域给予所需的应变以提升装置性能，从而提高载流子的迁移率，例如电子或空穴，这取决于待生产的装置的类型。具体而言，在N型FinFET装置的该沟道区域上诱发拉伸应变以提升其性能，而在P型FinFET装置的该沟道区域上诱发压缩应变以提升其性能。用于在该装置的该沟道区域中创制所需的应变条件的特定的技术包括，在形成该栅极结构之后，移除在源/漏区域中的该鳍片的一部分，并使用相比于原鳍片具有不同的晶格常数的不同的半导体材料替换该鳍片的部分(例如硅锗，锗以及碳化硅材料)。这个替代半导体材料通常是通过执行一个或多个选择性的外延沉积工艺而形成。作为在该源/漏区域中该晶格失配材料的添加的结果，可在该装置的该沟道区域上诱发所需的应变-拉伸或压缩。
不幸的是，随着装置尺寸的不断减小，特别是该装置的该栅极间距的不断减小，源/漏区域中的该晶格失配材料仅有非常小的空间。因此，在该源/漏区域中由相对较少数量的该晶格失配材料所引起的应变可能小于有效地在该沟道区域上创制该所需应变量，且所诱发的该应变可能不会像预期的那样稳定或永久。
本发明涉及通过在可热膨胀材料上进行加热工艺以于集成电路产品上的FinFET装置上形成应变沟道区域的各种方法，可以解决或减少上述指出的一个或多个问题。
发明内容
以下为本发明提供的简化的摘要，以便对本发明的某些方面提供基本的了解。本摘要不是本发明的详尽概述。其并非用于识别本发明的关键或重要因素，也不是用于限定本发明的范围。其唯一的目的在于用简化的形式呈现一些概念，以作为后续更详尽的描述的一个前奏。
一般而言，本发明涉及通过于可热膨胀材料上执行加热工艺以于FinFET装置上形成应变沟道区域的各种方法，其中本发明的说明性方法包括于半导体基板中形成整体鳍片结构，于绝缘材料层的上方以及所述整体鳍片结构的暴露部分的周围形成栅极结构，以及移除未被所述栅极结构覆盖的所述整体鳍片结构的所述垂直高度部分的至少一部分，以定义出位于所述栅极结构下方的所述整体鳍片结构的一剩余部分，其中，所述剩余部分包括沟道部分以及位于所述沟道部分的较低部分。于本实施例中，所述方法还包括实质上移除所有未被所述栅极结构覆盖的所述绝缘材料层，形成邻接于所述整体鳍片结构的所述剩余部分的可热膨胀材料层，于所述可热膨胀材料层上执行加热工艺以使所述可热膨胀材料层膨胀，凹陷所述可热膨胀材料层以使其具有凹陷上表面从而暴露所述整体鳍片结构的所述剩余部分的所述沟道部分的边缘，以及使用所述沟道部分的所述暴露边缘作为生长表面以于所述可热膨胀材料层的所述凹陷上表面的上方生长半导体材料。
附图说明
本发明内容可通过参考下面的描述及其所附的图式进行理解，其中同样的数字用于识别同样的元件，其中：
图1描绘说明性先前技术的FinFET装置的示例；
图2A至2W描绘了本发明揭示的用于在FinFET装置上形成应变沟道区域的各种说明性的新颖方法；以及
图3A至3S描绘了本发明揭示的通过于可热膨胀材料上执行加热工艺以形成应变沟道区域的另一说明性的新颖方法；
虽然本发明中所公开的目标可以进行各种修改及替换，其具体的实施例已通过图式中的实施例的方式予以显示并详细描述。然而，应了解的是，具体实施例的描述内容并非意欲将本发明限制于该发明的特定形式，相反的，其目的是要涵盖在本发明的精神和范围以及所界定的权利要求范围内的所有的修改、相等者以及替代品。
具体实施方式
本发明的各种说明性实施例的描述如下。为使描述清晰，并不是所有的实际实现功能都将在此说明书中予以描述。应明确注意的是，在任何此类实际实施例的发展中，众多的具体实施决策必须完成开发商们的具体目标，例如，符合与系统相关的以及与企业相关的约束性，其将根据各不同的实施例而有所不同。此外，应注意的是，这样的一个发展努力可能是复杂并耗时的，但绝不会是一个例行的承诺，其将为本发明所述技术领域的技术人员带来益处。
本发明的目标现将通过所附的图示予以描述。于该图式中的各种结构、系统以及装置的概要性描述仅用于说明的目的，以不掩盖本披露中可由本领域技术人员所悉知的细节。然而，所附的图式包括描述以及解释本发明的说明性实施例。在本发明中所使用的单词以及短语应理解并解释为具有与相关技术领域人员所理解的那些单词以及短语相一致的意思。无特殊定义的术语或短语，即，一个不同于本领域技术人员所理解的普通的和习惯的含义定义，在此暗含了使用一致的术语以及短语。一个术语或短语所暗含的特殊含义的程度，即除了本领域技术人员所理解的意思，这样的一个特定含义将通过定义的方式在说明书中予以明文规定，藉以直接且明确地提供该术语或短语的特定定义。
本发明所公开的方法可用于制造N型装置以及P型装置，以及这类装置的栅极结构可以使用所谓的“先栅极”或“替换栅极”(“后栅极”或“后金属栅极(gate-metal-last)”)技术来形成。基于对本申请的完整的理解，本领域的技术人员可以明确地了解，本方法可应用于各种装置，包括，但不限于，逻辑装置、存储装置等。结合参考所附的图式，本发明的方法以及装置的各种说明性实施例将在此予以更详细的描述。以下描述的各层材料可以通过任何各种不同的已知技术来形成，例如，化学气相沉积(CVD)法、原子层沉积(ALD)工艺、热生长工艺、外延生长工艺、旋涂技术等。此外，如在此以及在所附的权利要求书中所使用的，单词“相邻”是一个广义的解释，应理解为其涵盖了一个特征，其实际接触其他特征或接近那其他特征。
图2A至图2W描绘了本发明揭示的用于在FinFET装置上形成应变沟道区域的各种说明性的新颖方法。当然，本发明描述的该集成电路也可能包括其他类型的场效应晶体管装置，例如平面型场效应晶体管。一般而言，许多的图页包含两个不同的视图-该上图是通过该装置的栅极宽度(GW)方向的该栅极的横截面视图，而该图式中的下图是通过沿着鳍片16的轴向长度(即对应于该装置的栅极长度(GL)的一个方向，也就是当装置10运作时电流传输的方向)的该其中一个鳍片16的视图。其他的横截面视图同样也描绘于一些图式中，它们将在下文中予以更全面的描述。参照图2A，本发明描述的产品10将形成于由一半导体材料，如一块硅基板，所构成的一半导体基板12的上方。因此，术语“基板”或“半导体基板”应被理解为涵盖了所有的半导体材料。
图2A描绘了在通过图案化鳍片形成蚀刻掩膜13执行了一个或多个蚀刻工艺，如各向异性刻蚀工艺之后，以形成多个鳍片形成沟槽14，从而定义出多个整体鳍片结构16的产品10。该整体鳍片结构16具有横向宽度16W以及高度(对应于该沟槽14的深度14H)，两者都可以根据特定的应用而有所不同。此外，该鳍片形成沟槽14的整体尺寸，形状以及配置，以及该整体鳍片结构16可根据特定的应用而有所不同。于本发明描述的一实施例中，该鳍片形成沟槽14的初始深度14H可比传统鳍片形成沟槽的深度显着更深，其原因将于下文予以更全面的解释。例如，于说明性实施例中，该深度14H可能大约在100至150nm，这样的尺寸可以根据特定应用而有所不同。该鳍片16的横向宽度16W(于电流传递的方向)同样也可根据特定应用而有所不同，例如8至15nm。该尺寸16H是指当产品10一旦完成，该鳍片16最终暴露鳍片高度的目标高度。于说明性实施例中，该尺寸16H可大约为35至45nm。该整体鳍片16包括将成为该FinFET装置的应变沟道区域且将设置于该栅极结构(未予显示)的下方的沟道部分16X(包括高度16H)以及设置于该沟道部分16X下方的较低部分16Y。
于该附图所描绘的该说明性实施例中，该鳍片形成沟槽14以及该鳍片均被描绘为具有均匀的尺寸及形状。然而，在该沟槽14的尺寸以及形状上的这种均匀性并不需要在本发明揭示的至少某些方面予以实施。于该附图中，该鳍片形成沟槽14被描绘为已通过执行各向异性刻蚀工艺而形成，其导致该整体鳍片结构16具有示意性(及简单)描绘的，大致为矩形的配置。于实际的现实世界的装置，该鳍片16的侧壁可以稍微向外倾斜(即该鳍片可在鳍片的底部比它们在鳍片的顶部更宽)，虽然该配置未在附图中予以描述。因此，该沟槽14以及鳍片16的尺寸及配置，及它们的制造方法不应被认为是本发明的限制。为了便于揭示，仅有基本矩形沟槽14以及鳍片16将在随后的图式中予以描述。此外，该FinFET装置可形成为具有任意所需数量的鳍片16。该图案化鳍片形成蚀刻掩膜13可有一单层或多层材料所构成。于一实施例中，该图案化鳍片形成蚀刻掩膜13可以由位于该基板12顶部的所谓的衬垫氧化层以及位于该衬垫氧化层顶部的所谓的衬垫氮化层所组成。
图2B描绘了在执行了几个工艺操作之后的产品10。首先，沉积一绝缘材料层15(二氧化硅)以溢出该鳍片形成沟槽14以及该鳍片形成蚀刻掩膜13。然而，执行至少一工艺操作，例如视需要的化学机械抛光(CMP)工艺，以使用该鳍片16作为抛光阻挡而平坦化该绝缘材料层15的上表面。这个工艺操作移除了该鳍片形成蚀刻掩膜13，并暴露了该鳍片16的上表面16S。接下来，执行定时的凹陷蚀刻工艺以凹陷该绝缘材料层15以使其具有凹陷的上表面15R而暴露出该鳍片16的该目标最终鳍片高度16H，即这个工艺暴露了该沟道部分16X。
图2C描绘了在形成栅极绝缘层18(对于最终栅极结构或替代栅极结构)于该鳍片16的暴露的沟道部分16X上之后的装置10。于说明性实施例中，该栅极绝缘层18可以是通过执行热生长工艺而形成的二氧化硅层。该栅极绝缘材料18的厚度可根据特定应用而有所不同。
图2D描绘了两个典型且代表性的栅极电极20以及栅极覆盖层22形成于该绝缘材料层18的上方以及该鳍片16的该暴露的沟道部分16X的周围之后的产品10。图2D中的上图为仅通过该栅极电极结构20中的一个的视图。如上所述，该栅极绝缘层18可由各种不同的材料，例如二氧化硅，所谓的高K(K大于10)绝缘材料(其中K为相对介电常数)等所组成。同样的，栅极电极20也可能是一种材料例如多晶硅或非晶硅，或其可由一或多个作为该栅极电极20的金属层所组成。在对本发明进行了一个完整的阅读之后，本领域的技术人员将认识到该栅极绝缘层18以及该栅极电极20在本质上具有代表性。也就是，它们可由各种不同的材料构成且它们具有不同的配置。该栅极绝缘层18以及该栅极电极20可为虚拟栅极结构(当使用“替代栅极”制造技术时使用)的一部分，或者它们可以是完成产品的最终栅极结构的一部分。图2D中还描绘了说明性的栅极覆盖层22，如氮化硅，其形成于各该栅极电极20的上方。相邻栅极电极20之间的横向宽度21以及间距17可依据特定应用而有所不同。于说明性实施例中，该横向宽度21可大约在15至30nm，该间距17可大约在45至90nm。
图2E描绘了侧壁间隔24靠近该栅极电极结构20形成之后的产品10。该间隔24通过沉积间隔材料层(如氮化硅)而形成，随后执行各向异性蚀刻工艺。总的来说，该栅极电极20，该栅极覆盖层22以及该间隔24可被认为是栅极结构19(其也可以包括该栅极绝缘层18的一些部分)。
图2F至图2H描绘了该产品10的进一步加工工艺。图2F的下图以及图2G中的简单平面图只描绘了单一栅极结构19以免图式过于复杂。如图所示，执行定时的蚀刻工艺以移除该装置的源/漏区域中的该鳍片16的暴露部分的垂直高度的至少一部分，即移除未被该栅极结构19以及该间隔24覆盖的该鳍片16部分。该源/漏区域中鳍片16的暴露部分的总高度的至少一些的移除定义出该整体鳍片结构16的剩余部分16Z。该剩余部分16Z位于该栅极结构19的下方，其包括沟道部分16X(包括边缘16E)以及位于该沟道部分16X下方的较低部分16Y(包括缘边23)。该鳍片移除蚀刻工艺也导致形成或定义出多个定义于该该装置的源/漏区域中的绝缘材料15中的鳍片空腔15X(图2H)，其中，该鳍片的凹陷表面16R定义出该鳍片空腔15X的该底面。于所述的实施例中，该鳍片空腔15X的深度大约对应于该沟槽14的深度(注意图2F的底面中，其中该凹陷表面与该沟槽14的凹陷表面14S大约处于同一水平)。然而，该鳍片空腔15X的深度以及该沟槽14不需要在所有应用中都是相同的，例如，该源/漏区域中的鳍片16的暴露部分的仅一半可能会被移除。
图2I至图2P描绘了该装置为PMOS装置的说明性情况。图2I至图2K描绘了未掺杂的半导体材料26P形成于该鳍片空腔15X之后的产品10。于说明性实施例中，该半导体材料26P的上表面26S可设置为与该绝缘材料层15的上表面15R(图2K)实质上齐平，因此，仅所需的暴露的沟道区域部分16X(具有暴露的高度16H)位于表面26S的水平的上方。于一实施例中，该半导体材料26P可通过将上表面26S作为“成形的(as-formed)”表面的这样一个方式来形成。于其他应用中，该半导体材料15可通过这个一种方式，其最初溢出该空腔15X，之后进行回蚀刻工艺以确保该上表面26S位于该所需的高度水平。需注意，该鳍片16的沟道部分16X的边缘16E，即该鳍片16位于该栅极结构19的下方以及位于该材料26P的表面26S的上方的部分在形成该半导体材料26P之后暴露。该半导体材料26P可由不同于该基板材料12的半导体材料所组成。例如，该半导体材料26P可由具有锗浓度大于或等于50％的硅锗所制成(Si(1-x)Gex其中“x”的范围是0.5至0.95)，例如Si0.25Ge0.75或Si0.50Ge0.50，实质纯锗，或第III至V族材料等。该半导体材料26P可通过执行外延生长工艺来形成，其可具有大致相当于该鳍片空腔15X的深度的厚度。在本发明与所附权利要求书中所陈述的半导体材料，例如该材料26P为“未掺杂”，可理解为该半导体材料不是故意掺杂的意思，但其仍可包含最高大约10×1016离子/cm3的残余掺杂。如所描述的，在这个特定实施例中，该半导体材料26P在该鳍片的剩余部分16Z的较低部分16Y的边缘23上产生压缩应力。此压缩应力29的大小可根据特定应用而有所不同。还需注意的是，该鳍片16的的沟道部分16X的边缘16E依然是自由表面且因该边缘16E未与该半导体材料26P接触而不会受到应力29的影响，即该鳍片16的沟道部分16X于该工艺中的此刻可实质上保持松弛(relaxed)。然而，由于在该鳍片16的较低部分16Y上由该半导体材料26P所产生的该压缩应力29位于该鳍片16的沟道部分16X的下方，该鳍片16的沟道部分16X现在有效地位于具有压缩应力的虚拟基板上。
图2L至图2N描绘了半导体材料28形成于该半导体材料26P的上方之后的产品10。该第二半导体材料28的厚度可依据特定应用而有所不同，例如40至50nm，但其通常具有足够的厚度以覆盖该鳍片16的沟道部分16X的边缘16E。如图2N所示，该第二半导体材料28可具有实质均匀的矩形配置，或其可具有类金刚石配置，如虚线28X所示。该第二半导体材料28可由具有不同组成成分的半导体材料所组成，如锗浓度低于该半导体材料26P的锗浓度，其中该锗浓度可进行被优化，以使下游流程工艺更为简单，减低接触电阻，以及强化由层26P诱发的应变。该第二半导体材料28可通过使用该第一半导体材料26P以及该沟道部分16X的边缘16E作为生长表面而执行外延生长工艺来形成。于一说明性实施例中，该第二半导体材料28可以掺杂如硼及铟之类的第III族材料。该第III族材料可在当材料28形成时以原位掺杂方式引入，或在形成材料28后通过植入的方式引入。于一说明性实施例中，该第二半导体材料28中第III族材料(如硼)的数量可落入至少大约1021离子/cm3的范围内。在一些应用中，该第二半导体材料28的锗量可进行优化以使第III族材料保留在该第二半导体材料28中的量最大化以减小接触电阻。如所描述的，该第二半导体材料28于该鳍片16的沟道区域部分16X的边缘16E上产生压缩应力31。此压缩应力31的大小可根据特定应用而有所不同。还应注意的是，由于该鳍片16的沟道部分16X的边缘16E现在由该第二半导体材料28所覆盖，即由于边缘16E不再是“自由表面”，通过该半导体材料26P，该鳍片16的沟道部分16X会受到来自第二半导体材料28的应力31以及由该第二半导体材料26P在低于该鳍片16的沟道部分16X的该鳍片的较低部分16Y上所诱发的应力29的显著部分的影响。
于本发明所描述的该说明性实施例中，该装置通过使用替代栅极制造技术来制造。因此，图2O描绘了在执行了几个工艺操作之后的产品。首先，沉积绝缘材料层30(例如二氧化硅)于该基板的上方。然后，执行一个或多个化学机械抛光(CMP)工艺以平坦化绝缘材料层30的上表面与该栅极电极20的上表面。这导致了该栅极覆盖层22的移除。之后，执行一个或多个蚀刻工艺以移除该栅极结构19的栅极电极20以及栅极绝缘层18从而定义出替代栅极空腔32并暴露出该栅极空腔32内该鳍片16的沟道部分的16X该上表面16S以及的侧表面。
下一步，如图2P所示，形成该PMOS装置的说明性且代表性的替代栅极结构34以及以栅极覆盖层36。于一说明性实施例中，该示意性描述的替代栅极结构34包括说明性的栅极绝缘层(未单独显示)以及说明性的栅极电极(未单独显示)。该栅极绝缘层可由不同材料，如二氧化硅、所谓的高K(K大于10)绝缘材料(其中K为相对介电常数)等所组成。同样，该替代栅极电极也可包含一种材料如多晶硅或非晶硅，或其可由一个或多个作为该栅极电极的金属层所组成。在对本发明进行了一个完整的阅读之后，本领域的技术人员将认识到该替代栅极结构34在本质上具有代表性。也就是，该替代栅极结构34可由各种不同的材料构成且可具有不同的配置。
图2Q至图2W描绘了当装置为NMOS装置时的说明性情况。从该工艺流程中在形成该鳍片空腔15X(参见图2F及图2H)之后开始，图2Q至图2S描绘了于该鳍片空腔15X内形成未掺杂的半导体材料26N之后的产品10。于一说明性示例中，该半导体材料26N的上表面26S可设置为与该绝缘材料层15(图2S)的上表面15R实质齐平。因此仅该所需的该鳍片16的暴露沟道区域部分16X(与暴露的高度16H)位于该表面26S的水平的上方。如上所述，该表面26S可以作为“成形的”表面，或者其可以是在该材料26N上执行了回蚀刻工艺之后的表面。需注意的是，鳍片16的沟道部分16X的边缘16E，即该鳍片16位于该栅极结构19的下方以及该材料26P的表面26S的上方的部分在形成该第一半导体材料26N之后暴露。该第一半导体材料26N可包括不同于该基板材料12的半导体材料。例如，该第一半导体材料26N可由具有碳浓度为2至4％或更高的碳化硅制成。该第一半导体材料26N可通过执行外延生长工艺而形成，其可具有大致相当于该鳍片空腔15X的深度的厚度。如所描述的，该第一半导体材料26N在位于该鳍片16的沟道区域部分16X下方的该鳍片16的较低部分16Y的边缘23上产生拉伸应力35。此拉伸应力35的大小可根据特定应用而有所不同。还需注意的是，该鳍片16的沟道部分16X的边缘16E仍然是自由表面，由于该边缘16E未与该半导体材料26N接触故不会受到该应力35的影响，即该鳍片16的沟道部分16X于该工艺中的此刻处于实质上无应力状态。然而，由于有该半导体材料26N在该鳍片16的部分上生成的该拉伸应力35位于该鳍片16的沟道部分16X下方，该鳍片16的沟道部分16X现在可有效地位于具有拉伸应力的虚拟基板上。
图2T至图2V描绘了第二半导体材料40形成于该第一半导体材料26N的上方之后的产品10。该第二半导体材料40的厚度可根据特定应用而有所不同，例如40至50nm，但其通常会有足够的厚度以覆盖该鳍片16的沟道部分16X的边缘16E。该第二半导体材料40可由具有不同组成成分的半导体材料所组成，例如碳浓度低于该半导体材料26N的碳浓度，其中，可优化该碳浓度以使下游工艺更为简单，减小接触电阻，以及强化由层26N所诱发的应力。例如，于一说明性实施例中，该第二半导体材料40可包括具有碳浓度小于0.5％的碳化硅材料。该第二半导体材料40可通过使用该材料26S以及边缘16E作为生长表面来执行外延生长工艺而形成。如图2V所示，该半导体材料40可具有实质均匀的矩形配置，或其可具有类金刚石配置，如虚线40X所示。于一说明性实施例中，该第二半导体材料40可掺杂第V族材料，例如磷，砷，锑等。第V族材料(例如磷)可在当形成该材料40时以原位掺杂方式引入，或在材料40形成后通过植入的方式引入。于一说明性实施例中，该第二半导体材料40中的第V族材料的数量可落入至少大约1021离子/cm3的范围内。在一些应用中，该第二半导体材料40中碳量可以优化，以使磷保留于该第二半导体材料40中的量最大化以减小接触电阻。如所描述的，该第二半导体材料40在该鳍片16的沟道区域部分16X的边缘16E上产生拉伸应力41。此拉伸应力41的大小可根据特定应用而有所不同。还需注意的是，由于鳍片16的沟道部分16X的边缘16E目前未被该第二半导体材料40所覆盖，即由于边缘16E不再是“自由表面”，该鳍片16的沟道部分16X会受到来自第二半导体材料40的拉伸应力41以及由该半导体材料26N在低于该鳍片16的沟道部分16X的该鳍片的该较低部分16Y上诱发的该拉伸应力35的显著部分的影响。
如上所述，于本发明所述的该说明性示例中，该装置是使用替代栅极制造技术来制造。因此，图2W描绘了在执行如图2O至图2P所描绘的几个工艺操作之后的产品，其导致了该代表性的替代栅极结构34的形成，如图2W所示。当然，用于建构该NMOS装置的该替代栅极结构34的材料可能与用于建构该PMOS装置的该替代栅极结构34的材料不同。
图3A至图3S描绘了本发明揭示的通过于可热膨胀材料上执行加热工艺以于FinFET装置上形成应变沟道区域的另一个说明性的新颖方法。图3A描绘了对应于图2A所示的制造点的产品10，即在形成该深沟槽14，鳍片16以及具有该凹陷的上表面15R以暴露该鳍片16的所需高度16H(沟道部分16X)的绝缘材料层15之后。
图3B描绘了于该鳍片16的沟道部分16X以及该凹陷的绝缘材料层15的上方形成上述的栅极结构19(包含侧壁间隔24以及栅极覆盖层22)之后的产品10。
图3C至图3E描绘了在对产品执行了进一步的加工之后的产品10。图3C的下视图以及图3D的简单平面图只描绘了单一栅极结构19，以免图式过于复杂。如图所示，执行定时的鳍片移除蚀刻工艺以移除该装置的源/漏区域中鳍片16的部分的垂直高度的至少一部分，即移除未被该栅极结构19覆盖的该鳍片16的暴露部分的垂直高度的至少一部分。于一实施例中，是在装置的源/漏区域中的沟槽14中的位置使用绝缘材料15来执行该鳍片移除蚀刻工艺。如上述的实施例，该源/漏区域中该鳍片16的暴露部分的总体高度的至少一些部分的移除定义出位于该栅极结构19下方的整体鳍片结构16的剩余部分16Z。于所述的实施例中，该源/漏区域中鳍片16的暴露部分被凹陷至大致等于该沟槽14的深度的深度(注意：图3C的底部部分，其中该鳍片的凹陷表面16R大约与该沟槽14的凹陷表面齐平)。然而，该源/漏区域中的鳍片16的暴露部分无需在所有的应用中均凹陷至实质等于该沟槽14的深度，即可以移除小于该源/漏区域中鳍片16的暴露部分的该整体垂直高度。此外，于一实施例中，在执行了该鳍片移除蚀刻工艺之后，执行另一个蚀刻工艺以实质上移除所有的未被该栅极结构19覆盖的位于该源/漏区域的沟槽14中的该绝缘材料15的暴露部分。
图3F至图3H描绘了在沉积了具有所需的热膨胀性能的可热膨胀材料层50(例如，二氧化硅、氮化硅、氮氧化硅)以溢出该鳍片形成沟槽14之后的产品10。然后，执行一视需要的化学机械抛光(CMP)工艺以平坦化该可热膨胀材料层50与该栅极覆盖层22齐平。于一说明性实施例中，该可热膨胀材料层50可由具有热膨胀系数实质不同于该鳍片16所使用的材料的任意材料所组成，例如实质上不同于该半导体基板所具者的热膨胀系数。
图3I至图3K描绘了在执行第一定时的凹陷蚀刻工艺以凹陷该可热膨胀材料层50使其具有凹陷上表面50R1之后的产品10，在所述实施例中，该凹陷上表面50R1与该整体鳍片结构16的剩余部分16Z的沟道部分16X的上表面16S大致水平。然而，需注意的是，在一些应用中，在执行以下描述的该热处理工艺之前，该可热膨胀材料层50无需凹陷至该凹陷表面50R1所示的水平线，即以下描述的该热处理工艺可在完全无需凹陷该可热膨胀材料层50或至少无需凹陷该层50至图3I描绘的程度的情况下予以执行。
图3L描绘了于该产品上执行热处理工艺从而膨胀该可热膨胀材料层50并于该鳍片16上，包括该鳍片16的沟槽部分16X，产生压缩应力52之后的产品10。于一说明性实施例中，可在大约500至1200℃的范围内的温度，以持续时间大约为1分钟至2小时，执行该热处理。该压缩应力52的大小可根据特定的应用而有所不同。还需注意的是，该鳍片16的沟道部分16X的边缘16E会由于该可热膨胀材料层50在该热处理工艺期间膨胀与该边缘16E接触而受到该压缩应力52的影响。该整体鳍片结构16的剩余部分16Z的较低部分16Y的边缘23同样也受到此应力52的影响。
图3M至3O描绘了在执行第二定时的凹陷蚀刻工艺以进一步凹陷该可热膨胀材料层50，使其具有第二凹陷上表面50R2而暴露出所需高度16H的该鳍片16的沟道部分16X的边缘16E之后的产品10。即使可热膨胀材料层50已经凹陷以暴露出该鳍片16的沟道部分16X的边缘16E，于该工艺流程中的这个点，仍可能会有一些残余压缩应力52存在于该鳍片16的沟道部分16X中。
图3P至图3R描绘了使用该鳍片16的沟道部分16X的暴露的边缘16E作为一生长表面执行一外延生长工艺以于该凹陷的可热膨胀材料层50的上方形成半导体材料54之后的产品10。该半导体材料54的厚度可根据特定的应用而有所不同，例如40至50nm，但其通常具有可覆盖该鳍片16的沟道部分16X的边缘16E的足够的厚度。如图3R所示，该半导体材料54可具有实质均匀的矩形配置，或其可具有类金刚石配置，如虚线54X所示。该半导体材料54可包括硅锗(Si(1-x)Gex其中“x”的范围为0.35至0.75)、实质纯锗、或第III至V族材料等。于说明性实施例中，该半导体材料54可以掺杂如硼或铟的第III族材料。该第III族材料可在形成该材料54时以原位掺杂的方式引入，或在形成该材料54之后以植入的方式引入。于一说明性实施例中，该半导体材料54中第III族材料(如硼)的量大约在的1021离子/cm3范围。在一些应用中，该半导体材料54中锗量可以进行优化以使保留于该半导体材料54中的第III族材料的数量最大化以减小接触电阻。如图3P所述，该半导体材料54于该鳍片16的沟道区域部分16X的边缘16E上产生压缩应力55。此压缩应力55的大小可根据特定应用而有所不同。还需注意的是，由于该鳍片16的沟道部分16X的边缘16E未被该半导体材料54所覆盖，即由于该边缘16E不再是“自由表面”，该鳍片16的沟道部分16X会受到该可热膨胀材料层50在其被加热时膨胀而在该整体鳍片结构16的剩余部分16Z的较低部分16Y诱发的至少一些应力52的影响。此外，如上所述，该鳍片16的沟道部分16X还会受到第三源压缩应力的影响。也就是，由该可热膨胀材料层50于所诱发的一些残余压缩应力可诱发于该沟道部分16X上，即使是在凹陷该材料层50(因此其具有凹陷上表面50R2)以暴露出该鳍片16的沟道部分16X的边缘16E的所需数量之后。
于图3S所描绘的该说明性示例中，该装置是使用替代栅极制造技术来制造。因此，图3S描绘了在执行如图2O至图2P所述的几个工艺操作之后，以形成该代表性替代栅极结构34之后的产品，如图3S所示。
以上所公开的特定实施例仅用于说明，因为本领域技术人员可在本发明的教示下，可使用不同但等效的方法对本发明进行修改以及实践。例如，上面所述的工艺步骤可以不同的顺序来执行。此外，本发明所示的该建构的细节或设计没有任何的限制，如以下的权利要求书所述。因此，很明显，上述所公开的特定的实施例可在本发明的范围以及精神下进行变化或修改。需注意的是，术语的使用，例如，在本说明书及所附的权利要求中用于描述各种工艺或结构的“第一”，“第二”，“第三”或“第四“仅用于作为这些步骤/结构的速记参考，其并不意味着这些步骤/结构需在该顺序序列下执行/形成。当然，依据确切的权利要求语言，这些步骤的顺序序列可能需要或可能不需要。因此，本发明所寻求的保护在于所附的权利要求书中。

Claims (21)

1.一种形成半导体装置的方法，该方法包括：
形成多个鳍片形成沟槽于半导体基板中，从而定义具有垂直高度的整体鳍片结构；
形成绝缘材料层于所述鳍片形成沟槽中，所述绝缘材料层具有上表面，所述上表面是位于以暴露所述整体鳍片结构的一部分；
形成栅极结构于所述绝缘材料层的上方以及所述整体鳍片结构的经暴露的部分的周围，所述栅极结构包括至少一侧壁间隔以及栅极覆盖层；
执行至少一第一蚀刻工艺以移除未被所述栅极结构覆盖的所述整体鳍片结构的部分的所述垂直高度的至少一部分，以定义出位于所述栅极结构下方的所述整体鳍片结构的剩余部分，其中，所述剩余部分包括沟道部分以及位于所述沟道部分下方的较低部分；
执行至少一第二蚀刻工艺以移除所有的未被所述栅极结构覆盖的所述绝缘材料层；
形成邻接所述整体鳍片结构的所述剩余部分的可热膨胀材料层；
于所述可热膨胀材料层上执行加热工艺，以使所述可热膨胀材料层膨胀；
于执行所述加热工艺之后，凹陷所述可热膨胀材料层以使其具有暴露所述整体鳍片结构的所述剩余部分的所述沟道部分的边缘的凹陷上表面；以及
使用所述沟道部分的经暴露的边缘作为生长表面以生长半导体材料于所述可热膨胀材料层的所述凹陷上表面的上方。
2.根据权利要求1所述的方法，其中，所述鳍片形成沟槽中的所述绝缘材料层包括二氧化硅。
3.根据权利要求1所述的方法，其中，所述可热膨胀材料层包括氮化硅、二氧化硅、或氮氧化硅的其中一者。
4.根据权利要求1所述的方法，其中，所述可热膨胀材料层包括具有与所述半导体基板所具有的热膨胀系数不同的热膨胀系数的材料。
5.根据权利要求1所述的方法，其中，执行所述加热工艺包括落入500至1200℃的范围内的温度，持续时间落入在1分钟到2小时的范围内执行所述加热工艺。
6.根据权利要求1所述的方法，其中，所述半导体材料包括硅锗Si(1-x)Gex其中“x”的范围为0.35至1或第III-V族材料。
7.根据权利要求6所述的方法，其中，所述半导体材料还包括第III族材料，其中，所述第III族材料的浓度至少为1021离子/cm3。
8.根据权利要求1所述的方法，其中，所述鳍片形成沟槽具有落入100至150nm的范围内的深度。
9.根据权利要求1所述的方法，其中，形成所述半导体材料以于所述沟道部分上诱发拉伸应力。
10.根据权利要求1所述的方法，其中，所述执行所述第一蚀刻工艺以移除所述整体鳍片结构的所述经暴露的部分的所述整体垂直高度。
11.根据权利要求1所述的方法，其中，该方法还包括，在执行所述加热工艺之前，凹陷所述可热膨胀材料层以使其具有上表面，所述上表面位于与所述整体鳍片结构的所述剩余部分的上表面的水平线至少相等的水平线。
12.一种形成半导体装置的方法，该方法包括：
形成多个鳍片形成沟槽于半导体基板中，以定义具有垂直高度的整体鳍片结构；
形成绝缘材料层于所述鳍片形成沟槽中，所述绝缘材料层具有上表面，所述上表面是位于以暴露所述整体鳍片的一部分；
形成栅极结构于所述绝缘材料层的上方以及所述整体鳍片结构的经暴露的部分的周围，所述栅极结构包括至少一侧壁间隔以及栅极覆盖层；
执行至少一第一蚀刻工艺以移除未被所述栅极结构覆盖的所述整体鳍片结构的部分的所述垂直高度的至少一部分，以定义出位于所述栅极结构下方的所述整体鳍片结构的剩余部分，其中，所述剩余部分包括沟道部分以及位于所述沟道部分下方的较低部分；
执行至少一第二蚀刻工艺以移除所有的未被所述栅极结构覆盖的所述绝缘材料层；
形成邻接所述整体鳍片结构的所述剩余部分的可热膨胀材料层；
于所述可热膨胀材料层上执行第一凹陷蚀刻工艺以使其具有第一凹陷上表面，所述第一凹陷上表面所处的水平线等于或高于所述整体鳍片结构的所述剩余部分的所述沟道部分的上表面的水平线；
于执行所述第一凹陷蚀刻工艺后，于所述可热膨胀材料层上执行加热工艺以使所述可热膨胀材料层膨胀；
于执行所述加热工艺后，于所述可热膨胀材料层上执行第二凹陷蚀刻工艺以使其具有暴露所述整体鳍片结构的所述剩余部分的所述沟道部分的边缘的第二凹陷上表面；以及
使用所述沟道部分的经暴露的边缘作为生长表面于所述可热膨胀材料层的所述第二凹陷上表面的上方生长半导体材料，其中，经生长的半导体材料覆盖所述沟道部分的所述经暴露的边缘。
13.根据权利要求12所述的方法，其中，所述可热膨胀材料包括具有与所述半导体基板所具有的热膨胀系数不同的热膨胀系数的材料。
14.根据权利要求12所述的方法，其中，执行所述加热工艺包括落入500至1200℃的范围内的温度，持续时间落入在1分钟到2小时的范围内执行所述加热工艺。
15.根据权利要求12所述的方法，其中，所述半导体材料包括硅锗Si(1-x)Gex其中“x”的范围为0.35至1或第III-V族材料。
16.根据权利要求15所述的方法，其中，所述半导体材料还包括第III族材料，其中，所述第III族材料的浓度至少为1021离子/cm3。
17.根据权利要求12所述的方法，其中，所述鳍片形成沟槽具有落入100至150nm的范围内的深度。
18.根据权利要求12所述的方法，其中，形成所述半导体材料以于所述沟道部分诱发压缩应力。
19.根据权利要求12所述的方法，其中，所述执行所述第一蚀刻工艺移除所述整体鳍片结构的所述经暴露的部分的所述整体垂直高度。
20.根据权利要求12所述的方法，其中，生长所述半导体材料包括执行外延生长工艺以生长所述半导体材料。
21.一种形成半导体装置的方法，该方法包括：
形成多个鳍片形成沟槽于半导体基板中，以定义具有垂直高度的整体鳍片结构；
形成二氧化硅层于所述鳍片形成沟槽中，所述二氧化硅层具有上表面，所述上表面是位于以暴露所述整体鳍片的一部分；
形成栅极结构于所述二氧化硅层的上方以及所述整体鳍片结构的经暴露的部分的周围，所述栅极结构包括至少一侧壁间隔以及栅极覆盖层；
执行至少一第一蚀刻工艺以移除所有的未被所述栅极结构覆盖的所述整体鳍片结构的部分的所述垂直高度，以定义出位于所述栅极结构下方的所述整体鳍片结构的剩余部分，其中，所述剩余部分包括沟道部分以及位于所述沟道部分下方的较低部分；
于执行所述第一蚀刻工艺之后，执行至少一第二蚀刻工艺以移除所有的未被所述栅极结构覆盖的所述二氧化硅层；
形成邻接所述整体鳍片结构的所述剩余部分的可热膨胀材料层，其中，所述可热膨胀材料层包括具有与所述半导体所具有的热膨胀系数不同的热膨胀系数的材料；
于所述可热膨胀材料层上执行第一凹陷蚀刻工艺以使其具有第一凹陷上表面，所述第一凹陷上表面所处的水平线与所述整体鳍片结构的所述剩余部分的所述沟道部分的上表面齐平；
于执行所述第一凹陷蚀刻工艺后，在落入500至1200℃的范围内温度，于所述可热膨胀材料层上执行加热工艺以使所述可热膨胀材料层膨胀；
于执行所述加热工艺后，于所述可热膨胀材料层上执行一第二凹陷蚀刻工艺以使其具有暴露所述整体鳍片结构的所述剩余部分的所述沟道部分的边缘的第二凹陷上表面；以及
使用所述沟道部分的经暴露的边缘作为生长表面以执行一外延生长工艺以于所述可热膨胀材料层的所述第二凹陷上表面的上方生长硅锗半导体材料，其中，经生长的硅锗半导体材料覆盖所述沟道部分的所述经暴露的边缘。
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US10084093B1 (en) * 2017-05-22 2018-09-25 Globalfoundries Inc. Low resistance conductive contacts

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JP5203669B2 (ja) * 2007-10-22 2013-06-05 株式会社東芝 半導体装置およびその製造方法
JP5285947B2 (ja) * 2008-04-11 2013-09-11 株式会社東芝 半導体装置、およびその製造方法
US8729627B2 (en) * 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8823060B1 (en) * 2013-02-20 2014-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for inducing strain in FinFET channels
US9093531B2 (en) 2013-06-11 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
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US9123744B1 (en) 2014-03-07 2015-09-01 United Microelectronics Corp. Semiconductor device and method for fabricating the same
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US9269814B2 (en) 2014-05-14 2016-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Sacrificial layer fin isolation for fin height and leakage control of bulk finFETs
US9263555B2 (en) * 2014-07-03 2016-02-16 Globalfoundries Inc. Methods of forming a channel region for a semiconductor device by performing a triple cladding process
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