CN103985635A - 一种mos晶体管的制备方法 - Google Patents

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Abstract

本发明提供一种MOS晶体管的制备方法，制备所述源区和漏区时先采用湿法刻蚀形成V型沟槽，而后在所述V型沟槽内外延生长应力填充层，在所述栅区域附近的应力填充层中形成轻掺杂区域，最后进行离子注入形成源区及漏区。与现有技术中Σ型源、漏区相比较，本发明采用填充V型沟槽形成应力填充层作为源、漏区，使本发明的源、漏区凸起离沟道更近，从而本发明的源、漏区对沟道施加的应力效果更明显；V型沟槽中的应力填充层底部形成异质结，应力填充层底部的尖端漏电较多，从结构上改善本发明在ESD静电放电方面的应用；本发明填充V型沟槽形成的源、漏区离得较远，使有效沟道长度增加，改善了短沟道效应，有利于提高工作电流。

Description

一种MOS晶体管的制备方法
技术领域
本发明属于半导体器件技术领域，涉及一种MOS晶体管的制备方法。
背景技术
随着半导体技术的发展，集成电路中器件的特征尺寸越来越小。当互补式金属氧化物半导体的制作工艺进展至微米级之后，由于源极/ 漏极区之间的沟道随之变短，当沟道区的长度减小到一定值时，会产生短沟道效应(Short Channel Effect) 与热载流子效应(Hot Carrier Effect)并进而导致元件无法运作。换言之，由于短沟道效应的存在会影响器件的性能，因此也就阻碍了集成电路中器件特征尺寸的进一步缩小。
为了避免短沟道效应与热载流子效应的发生，微米级与以下制作工艺的CMOS 的源极/ 漏极设计上会采用轻掺杂漏极区(Lightly DopedDrain，LDD) 结构，亦即在栅极结构下方邻接源极/漏极区的部分形成深度较浅，且掺杂型态与源极/ 漏极区相同的低掺杂区，以降低沟道区的电场。
当前研究集成电路基础技术的目标在于获得更高的单元集成度、更高的电路速度、更低的单位功能的功耗和单位功能成本。在器件尺寸等比缩小的过程中，更高的集成度与工作频率意味着更大的功耗，减小电源电压VDD 是减小电路功耗的一般选择，但VDD 的降低会导致器件的驱动能力和速度下降。减小阈值电压、减薄栅介质厚度可提高器件的电流驱动能力，但同时会导致亚阈值漏电流和栅极漏电流的增加，从而增大静态功耗，这就是目前IC 面临的“功耗-速度”困境。
提高器件沟道迁移率是解决上述困境的关键。在沟道迁移率大幅度提升的基础上，一方面可以采用较低的VDD 和较高的阈值漏电压，同时又可以保证器件有足够的电流驱动能力和速度。
目前的应变硅技术主要分为全局应变和局部应变。全局应变技术是指应力由衬底产生的，且可以覆盖所有制作在衬底上的晶体管区域，这种应力通常是双轴的。可产生全局应变的材料包括绝缘层上锗硅(SiGe on Insulator，SGOI)，锗硅虚拟衬底(SiGe virtual substrate) 等。局部应变技术通常只在半导体器件的局部向半导体沟道施加应力。局部应变技术主要有源漏区嵌入锗硅(SiGe) 或碳化硅(SiC)，双应力层(Dual Stress Layers，DSL) 和浅槽隔离(Shallow Trench Isolation，STI) 等。全局应变制造复杂，成本较高，局部应变与传统CMOS 制造工艺具有良好的兼容性且制造方法简单，从而在提高半导体器件性能时只需增加少量成本，因此受到业界广泛的应用。
已知，在N 型金属氧化物半导体场效应晶体管(NMOSFET) 来说，通过嵌入式碳化硅(SiC) 技术在紧邻NMOS 晶体管沟道的硅衬底中形成SiC 外延层，SiC 外延层会对沟道产生张应力，从而提高电子的迁移率，进而提高NMOS 晶体管的性能；在P 型金属氧化物半导体场效应晶体管(PMOSFET) 来说，通过嵌入式锗硅（SiGe）技术在紧邻PMOS 晶体管沟道的硅衬底中形成SiGe 外延层，SiGe 外延层会对沟道产生压应力，从而提高空穴的迁移率，进而提高PMOS 晶体管的性能。
现有技术中，如图1所示，Σ型SiGe源、漏区对沟道施加压应力进而提高PMOS的沟道迁移率（High Performance 30 nm Gate Bulk CMOS for 45 nm Node with Σ-shaped SiGe-SD，H.Ohta等，IEEE，2005）。不过，一方面，由于Σ型SiGe源、漏区对沟道施加的应力在该Σ型轮廓的凸出处最强，又由于该Σ型SiGe源、漏区的凸出位置A距离衬底表面还有一段距离，因此其对沟道的应力效果受限；另一方面，由于该Σ型源、漏区的凸出位置为相对的，该两个凸出位置离得越来越近时，不仅沟道掺杂需要变浅，容易导致源漏区注入的掺杂离子扩散至沟道区，而且该两个凸出位置容易产生穿通（punch）现象，导致器件失效；进一步，该两个凸出位置靠得很近时，使源、漏区分别与体区构成的pn结离得很近，缩短了源、漏区之间的有效沟道长度，则源、漏区容易出现短沟道效应。
但是，为了实现在更小尺寸的器件中进一步提高载流子迁移率的目的，则需要寻求对器件沟道增强应力方面新的突破。
另一方面，现有技术中，通常是通过离子注入形成不同的掺杂分布，从而达到改变晶体管击穿电压的目的，以使晶体管应用在ESD静电放电保护方面，不过，现有技术中调整的击穿电压受限，同时现有技术未在器件的本质结构上进行改进。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种MOS晶体管的制备方法，解决技术问题是进一步增强器件中源区及漏区对沟道产生的应力，从而进一步提高沟道中载流子迁移率，以增加器件的工作电流；同时，进一步降低器件的击穿电压，以改善MOS晶体管在ESD（静电放电）保护方面应用的性能。
为实现上述目的及其他相关目的，本发明提供一种MOS晶体管的制备方法，所述制备方法至少包括以下步骤：提供一衬底，在所述衬底上制备栅区域，在预制备MOS晶体管的衬底顶部形成包括源区、漏区及沟道的有源区，位于所述栅区域下且位于源区和漏区之间的衬底顶部为沟道，且所述源区和漏区对所述沟道施加应力；其中，制备所述源区和漏区的具体步骤为：
1）采用湿法刻蚀，在所述栅区域两侧的所述衬底内对称形成V型沟槽；
2）在所述V型沟槽内外延生长应力填充层以填充满所述V型沟槽，在所述栅区域附近的应力填充层中形成轻掺杂区域；
3）以所述栅区域为掩膜，对位于栅区域两侧且形成有所述应力填充层的衬底进行离子注入形成源区及漏区。
可选地，所述步骤1）中的衬底为（110）晶面衬底，所述V型沟槽侧壁间夹角为113.2°。
可选地，在步骤1）中，形成的所述V型沟槽使栅区域部分悬空于所述衬底之上，其中，位于一V型沟槽上的栅区域悬空部分的宽度与栅区域的总宽度之比小于等于1/3。
可选地，位于一V型沟槽上的栅区域悬空部分的宽度与栅区域的总宽度之比范围是1/5至1/3。
可选地，所述V型沟槽的最深处位于所述源区及漏区的底部之上。
可选地，所述V型沟槽的最深处至所述衬底上表面距离为10~50nm。
可选地，所述V型沟槽的最深处位于所述源区及漏区的底部之下。
可选地，所述V型沟槽最深处至所述衬底上表面距离为20~60nm。
可选地，所述步骤2）中外延生长所述应力填充层时通入的掺杂源为含Ge或C元素的第一掺杂源。
可选地，所述步骤2）中外延生长所述应力填充层时通入的掺杂源还包括含B元素的第二掺杂源。
可选地，所述步骤2）中所述应力填充层在外延生长时由外层至内层的掺杂浓度逐层增加，而后进行退火，在所述栅区域附近的应力填充层中形成轻掺杂区域。
可选地，所述步骤2）中形成轻掺杂区域采用对位于栅区域两侧且形成有所述应力填充层的衬底进行离子注入并退火的方法。
可选地，所述步骤2）中外延生长应力填充层以填充满所述V型沟槽后继续外延生长。
可选地，所述栅区域包括栅介质层、位于所述栅介质层上的栅极及位于所述栅介质层及栅极两侧的侧墙结构。
可选地，所述衬底的材料为Si、Si1-xCx或Si1-x-yGeyCx，其中，x的范围为0.01~0.1，y的范围为0.1~0.3。
如上所述，本发明的一种MOS晶体管的制备方法，具有以下有益效果：与现有技术中Σ型源、漏区相比较，本发明采用填充V型沟槽形成应力填充层作为源、漏区，由于源、漏区对沟道施加的应力在源、漏区轮廓的凸出处最强，又由于本发明的源区和漏区的凸出处（V型槽开口处）在衬底顶部，且由于沟道也位于衬底顶部，则本发明的源、漏区凸起离沟道更近，从而本发明的源、漏区对沟道施加的应力效果更明显；进一步，V型沟槽中的应力填充层底部形成异质结，当对本发明的晶体管加电压后，应力填充层底部的尖端漏电会较多，从结构上改善本发明在ESD静电放电方面的应用；同时，相较于现有技术中Σ型源、漏区之间的距离，本发明填充V型沟槽形成的源、漏区离得较远，一方面，本发明源、漏区的掺杂对沟道的影响更小，源、漏区的注入浓度可以进一步提高，进一步降低源、漏区至沟道的电阻，有利于提高工作电流，另一方面，本发明源、漏区分别与体区形成的pn结相距得更远，使有效沟道长度增加，改善了短沟道效应。
附图说明
图1显示为本发明现有技术中具有Σ型源、漏区的PMOS结构示意图。
图2至图6显示为本发明的MOS晶体管的制备方法在实施例中各步骤的结构示意图。
图7显示为本发明的MOS晶体管的制备方法的漏区电压-电流特性曲线。
图8显示为本发明的MOS晶体管的制备方法的源漏区的掺杂浓度曲线示意图。
图9显示为本发明的MOS晶体管的制备方法中应力填充层底部位于源区及漏区的底部之上时的结构示意图。
元件标号说明
1衬底
2栅区域
21栅介质层
22栅极
23侧墙结构
3V型沟槽
41应力填充层
42应力保持层
5轻掺杂区域
6源区、漏区
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图9。需要说明的是，以下具体实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图2至图6所示，本发明提供一种MOS晶体管的制备方法，所述制备方法至少包括以下步骤：
提供一衬底1，在所述衬底1上制备栅区域2，在预制备MOS晶体管的衬底顶部形成包括源区、漏区及沟道的有源区，位于所述栅区域2之下且位于源区和漏区之间的衬底顶部为沟道，且所述源区和漏区对所述沟道施加应力。
其中，如图2所示，所述栅区域2包括栅介质层21、位于所述栅介质层21上的栅极22及位于所述栅介质层21及栅极22两侧的侧墙结构23。所述衬底1的材料为Si、Si1-xCx或Si1-x-yGeyCx，其中，x的范围为0.01~0.1，y的范围为0.1~0.3，在本实施例中，所述衬底1为Si。
下面具体介绍制备所述源区和漏区的步骤：
首先执行步骤1），如图3所示，采用湿法刻蚀，利用湿法刻蚀的各向异性，在所述栅区域2两侧的所述衬底1内对称形成V型沟槽3，其中，所述湿法刻蚀时采用氢卤酸或醋酸溶液，所述氢卤酸至少包括氢氟酸或氢溴酸等。本实施例中，所述衬底1为（110）晶面的Si材料衬底，利用氢氟酸湿法刻蚀，在所述衬底1上刻蚀出侧壁间夹角为113.2°的V型沟槽3。
需要说明的是，形成的所述V型沟槽3可以使栅区域2部分悬空于所述衬底1之上，但并不局限于此，在改善预制备的MOS器件在ESD静电放电方面的应用时，所述栅区域2也可以不悬空于所述衬底1之上，此时所述V型沟槽3的开口在未形成所述栅区域2的衬底1表面上。
如图3所示，当所述V型沟槽3使栅区域2部分悬空于所述衬底1之上时，位于所述栅区域一侧的V型沟槽上的栅区域2悬空部分的宽度d1与栅区域的总宽度d0之比小于等于1/3。优选的，d1与d0宽度比的范围为1/5至1/3。在本实施例中，所述宽度比为1/4。
需要进一步说明的是，一方面，所述V型沟槽3的最深处位于预制备的源区及漏区的底部之上时，可用于增强预制备源区及漏区对沟道施加的应力，此时，所述V型沟槽3的最深处至所述衬底1上表面距离为10~50nm；另一方面，当所述V型沟槽的最深处位于预制备的源区及漏区的底部之下时，可从结构上改善预制备的MOS器件在ESD静电放电方面的应用，此时，所述V型沟槽3最深处至所述衬底1上表面距离为20~60nm，如图3所示，在本实施例中，所述V型沟槽3最深处至所述衬底1上表面距离优选为30nm。接着执行步骤2）。
在步骤2）中，在所述V型沟槽3内外延生长应力填充层41以填充满所述V型沟槽，在所述栅区域2附近的应力填充层41中形成轻掺杂区域5，换言之，在所述应力填充层41邻近所述栅区域2处形成轻掺杂区域5。
需要说明的是，在填充满所述V型沟槽3后继续外延生长，以形成高出所述衬底1表面的应力保持层42，用于对外延生长的应力填充层41进行应力保持，所述应力保持层42的厚度为10~30nm，在本实施例中，所述应力保持层42优选15nm；外延生长所述应力填充层41或应力保持层42时通入的掺杂源为含Ge或C的第一掺杂源，其中，对于PMOS而言，选择的掺杂源为含Ge的掺杂源，对于NMOS而言，选择的掺杂源为含C的掺杂源；外延生长所述应力填充层41或应力保持层42时通入的掺杂源还包括含B元素的第二掺杂源，以降低以预制备的源区和漏区的电阻。
需要进一步说明的是，在所述栅区域2附近的应力填充层41中形成所述轻掺杂区域5，一种方法是采用逐渐增加掺杂源（包括第一掺杂源和第二掺杂源）的浓度，其中，逐渐增加所述第一掺杂源是按照恒定浓度或梯度浓度的方式增加，逐渐增加所述第二掺杂源是按照梯度浓度的方式增加，使所述应力填充层41在外延生长时由外层至内层的掺杂浓度逐层增加，而后进行退火扩散形成轻掺杂区域5；另一种方法是以栅区域2为掩膜，对位于栅区域2两侧且形成有所述应力填充层41的衬底1进行离子注入并退火以形成轻掺杂区域5，其中，离子注入的能量为0.3~3KeV，离子注入的剂量为5E14~1E15cm-2。
在本实施例中，以PMOS为例进行说明，如图4所示，在温度为500~800℃时，通入含Ge元素的第一掺杂源和含B元素的第二掺杂源，其中，通入第一掺杂源的流量为0.1~1slm，通入第一掺杂源的时间为100~1500s，通入第二掺杂源的流量为0.1~1slm，通入第二掺杂源的时间为50~1200s，从而在所述衬底1（Si）的V型沟槽3中外延生长掺杂有Ge和B元素的应力填充层41及应力保持层42；而后，如图5所示，以栅区域2为掩膜，对位于栅区域2两侧且形成有所述应力填充层41的衬底1进行离子注入并退火以形成轻掺杂区域5，其中，对于本实施例的PMOS而言，注入的离子为B离子，离子注入的能量为1~2KeV，离子注入的剂量为8E14~9E15cm-2。需要指出的是，对于另一实施例为NMOS的情况，形成轻掺杂区域5采用离子注入时，注入的离子为P或As离子。接着执行步骤3）。
在步骤3）中，以所述栅区域2为掩膜，对位于栅区域2两侧且形成有所述应力填充层41的衬底1进行离子注入形成源区6及漏区6，该离子注入的能量为3~10KeV，离子注入的剂量为3E13~2E15cm-2。
需要说明的是，该步骤3）的离子注入为多步离子注入，其中，首先进行控制结深的离子注入，在本实施例中，该控制结深的离子注入的能量为7KeV，注入的剂量为5E13cm-2；而后再以4KeV的能量及2E15 cm-2的剂量进行第二次离子注入，以形成源区6及漏区6。
需要进一步说明的是，本实施例的晶体管为PMOS，则步骤3）中注入的离子为B离子，但并不局限于此，在另一实施例中，对于NMOS的情况而言，注入的离子为P或As离子。
如图6所示，本实施例中，所述应力填充层41底部（即所述V型沟槽3的最深处）位于源区6及漏区6的底部之下，则PMOS晶体管可用于改善ESD静电放电方面的应用，原因在于：所述应力填充层41底部位于源区6及漏区6的底部之下，则V型沟槽中的应力填充层41底部形成异质结，当PMOS加反偏电压后，应力填充层41底部的尖端漏电会较多，起到ESD静电放电保护作用。
图7为漏区电压-电流特性曲线，图7中曲线A为现有技术Σ型源、漏区的曲线，图7中曲线B为本发明中进行优化的一组V型应力填充层的曲线，图中各曲线的拐点的横坐标表示击穿电压，从图7中可明显看出，本发明击穿电压明显小于现有技术中的击穿电压，从而使本发明在ESD静电放电保护应用中效果更好。
图8为源漏区的掺杂浓度曲线，图8中曲线C为现有技术Σ型源、漏区的曲线，图8中曲线D为本发明中进行优化的一组曲线，各该曲线的谷底表示耗尽层的掺杂浓度，当曲线的开口角度越小时则其击穿电压越低。如图8所示，本发明一组曲线D的开口角度明显小于现有技术的曲线C，因此本发明击穿电压明显小于现有技术中的击穿电压，同时，本发明一组曲线D耗尽时浓度高于现有技术的曲线C耗尽时的浓度，因此，相较于现有技术，本发明在ESD静电放电保护应用中效果更好。
需要说明的是，并不局限于本实施例的情况，在另一实施例中，如图9所示，本发明的所述应力填充层底部（即所述V型沟槽的最深处）还可以位于形成的源区及漏区的底部之上，此时，本发明用于增强预制备源区及漏区对沟道施加的应力，原因在于：
本发明采用填充V型沟槽形成应力填充层作为源、漏区，且由于源、漏区对沟道施加的应力在源、漏区轮廓的凸出处最强，而本发明的源区和漏区的凸出处（V型槽开口处）在衬底顶部，同时沟道也位于衬底顶部，则相较于现有技术中Σ型源、漏区而言，本发明的源、漏区凸起离沟道更近，从而本发明的源、漏区对沟道施加的应力效果更明显。
需要进一步说明的是，相较于现有技术中Σ型源、漏区之间的距离，本实施例中填充V型沟槽形成的源、漏区离得较远，一方面，本实施例的源、漏区的掺杂对沟道的影响更小，源、漏区的注入浓度可以进一步提高，进一步降低源、漏区至沟道的电阻，有利于提高工作电流，另一方面，本实施例的源、漏区分别与体区形成的pn结相距得更远，使有效沟道长度增加，改善了短沟道效应。
综上所述，与现有技术中Σ型源、漏区相比较，本发明采用填充V型沟槽形成应力填充层作为源、漏区，则本发明的源、漏区凸起离沟道更近，从而本发明的源、漏区对沟道施加的应力效果更明显；进一步，V型沟槽中的应力填充层底部形成异质结，当对本发明的晶体管加电压后，应力填充层底部的尖端漏电会较多，从结构上改善本发明在ESD静电放电方面的应用；同时，本发明填充V型沟槽形成的源、漏区离得较远，不仅有利于降低源、漏区至沟道的电阻，从而提高工作电流，而且使本发明源、漏区分别与体区形成的pn结相距得更远，使有效沟道长度增加，改善了短沟道效应。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (15)

1.一种MOS晶体管的制备方法，其特征在于，所述制备方法至少包括以下步骤：提供一衬底，在所述衬底上制备栅区域，在预制备MOS晶体管的衬底顶部形成包括源区、漏区及沟道的有源区，位于所述栅区域下且位于源区和漏区之间的衬底顶部为沟道，且所述源区和漏区对所述沟道施加应力；其中，制备所述源区和漏区的具体步骤为：
1）采用湿法刻蚀，在所述栅区域两侧的所述衬底内对称形成V型沟槽；
2）在所述V型沟槽内外延生长应力填充层以填充满所述V型沟槽，在所述栅区域附近的应力填充层中形成轻掺杂区域；
3）以所述栅区域为掩膜，对位于栅区域两侧且形成有所述应力填充层的衬底进行离子注入形成源区及漏区。
2.根据权利要求1所述的MOS晶体管的制备方法，其特征在于：所述步骤1）中的衬底为（110）晶面衬底，所述V型沟槽侧壁间夹角为113.2°。
3.根据权利要求1所述的MOS晶体管的制备方法，其特征在于：在步骤1）中，形成的所述V型沟槽使栅区域部分悬空于所述衬底之上，其中，位于一V型沟槽上的栅区域悬空部分的宽度与栅区域的总宽度之比小于等于1/3。
4.根据权利要求3所述的MOS晶体管的制备方法，其特征在于：位于一V型沟槽上的栅区域悬空部分的宽度与栅区域的总宽度之比范围是1/5至1/3。
5.根据权利要求3或4所述的MOS晶体管的制备方法，其特征在于：所述V型沟槽的最深处位于所述源区及漏区的底部之上。
6.根据权利要求5所述的MOS晶体管的制备方法，其特征在于：所述V型沟槽的最深处至所述衬底上表面距离为10~50nm。
7.根据权利要求1所述的MOS晶体管的制备方法，其特征在于：所述V型沟槽的最深处位于所述源区及漏区的底部之下。
8.根据权利要求7所述的MOS晶体管的制备方法，其特征在于：所述V型沟槽最深处至所述衬底上表面距离为20~60nm。
9.根据权利要求1所述的MOS晶体管的制备方法，其特征在于：所述步骤2）中外延生长所述应力填充层时通入的掺杂源为含Ge或C元素的第一掺杂源。
10.根据权利要求9所述的MOS晶体管的制备方法，其特征在于：所述步骤2）中外延生长所述应力填充层时通入的掺杂源还包括含B元素的第二掺杂源。
11.根据权利要求9或10所述的MOS晶体管的制备方法，其特征在于：所述步骤2）中所述应力填充层在外延生长时由外层至内层的掺杂浓度逐层增加，而后进行退火，在所述栅区域附近的应力填充层中形成轻掺杂区域。
12.根据权利要求1所述的MOS晶体管的制备方法，其特征在于：所述步骤2）中形成轻掺杂区域采用对位于栅区域两侧且形成有所述应力填充层的衬底进行离子注入并退火的方法。
13.根据权利要求1所述的MOS晶体管的制备方法，其特征在于：所述步骤2）中外延生长应力填充层以填充满所述V型沟槽后继续外延生长。
14.根据权利要求1所述的MOS晶体管的制备方法，其特征在于：所述栅区域包括栅介质层、位于所述栅介质层上的栅极及位于所述栅介质层及栅极两侧的侧墙结构。
15.根据权利要求1所述的MOS晶体管的制备方法，其特征在于：所述衬底的材料为Si、Si1-xCx或Si1-x-yGeyCx，其中，x的范围为0.01~0.1，y的范围为0.1~0.3。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105575810A (zh) * 2014-10-11 2016-05-11 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN105874603A (zh) * 2014-11-26 2016-08-17 新电元工业株式会社 碳化硅半导体装置及其制造方法
WO2022160923A1 (zh) * 2021-01-27 2022-08-04 苏州大学 场效应晶体管器件及改善其短沟道效应和输出特性的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060009001A1 (en) * 2004-06-10 2006-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. A Recessed Polysilicon Gate Structure for a Strained Silicon MOSFET Device
US20060286730A1 (en) * 2005-06-15 2006-12-21 Liu Alex Liu Yi-Cheng Semiconductor structure and method for forming thereof
CN101170079A (zh) * 2006-10-27 2008-04-30 台湾积体电路制造股份有限公司 半导体结构的形成方法
US20120289009A1 (en) * 2011-05-11 2012-11-15 Chiu-Hsien Yeh Manufacturing method for semiconductor structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060009001A1 (en) * 2004-06-10 2006-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. A Recessed Polysilicon Gate Structure for a Strained Silicon MOSFET Device
US20060286730A1 (en) * 2005-06-15 2006-12-21 Liu Alex Liu Yi-Cheng Semiconductor structure and method for forming thereof
CN101170079A (zh) * 2006-10-27 2008-04-30 台湾积体电路制造股份有限公司 半导体结构的形成方法
US20120289009A1 (en) * 2011-05-11 2012-11-15 Chiu-Hsien Yeh Manufacturing method for semiconductor structure

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105575810A (zh) * 2014-10-11 2016-05-11 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN105575810B (zh) * 2014-10-11 2019-03-12 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN105874603A (zh) * 2014-11-26 2016-08-17 新电元工业株式会社 碳化硅半导体装置及其制造方法
WO2022160923A1 (zh) * 2021-01-27 2022-08-04 苏州大学 场效应晶体管器件及改善其短沟道效应和输出特性的方法

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