CN107045986B - 在FinFET器件上形成应变沟道区的方法 - Google Patents
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Abstract
本发明揭示一种在FinFET器件上形成应变沟道区的方法，其说明性的方法主要包括，移除一整体鳍片结构的部分的一垂直高度中未由一栅极结构所覆盖的至少一部分以于一绝缘材料层中定义一鳍片空腔以及定义位于所述栅极结构下方的所述整体鳍片结构的一剩余部分，其中，所述剩余部分包括一沟道部分以及位于所述沟道部分下方的一较低部分。所述方法继续于至少所述鳍片空腔内形成一第一半导体材料以及于所述第一半导体材料上以及所述沟道部分的暴露边缘上形成一第二半导体材料。
Description
技术领域
本发明通常涉及FET半导体器件的制造，尤指在FinFET器件上形成应变沟道区的各种方法。
背景技术
在现代集成电路中，如微处理器，存储器件等，需在一受限的芯片面积上提供非常大量的电路元件，特别是晶体管。晶体管有多种外观和形式，例如，平面晶体管，FinFET晶体管，纳米线器件等。这些晶体管通常是NMOS(NFET)型器件或PMOS(PFET)型器件，其中，该“N”以及“P”的设计是基于生成该器件的源极/漏极区域所使用的掺杂剂的类型。所谓的互补金属氧化物半导体(Complementary Metal Oxide Semiconductor；CMOS)技术或产品是指使用NMOS与PMOS两种晶体管器件制造的集成电路产品。不论该晶体管器件的物理配置如何，每个晶体管器件包括横向隔开的形成于一半导体衬底中的漏极与源极区域、位于该衬底上方以及该源极/漏极区域之间的一栅极电极结构，以及位于该栅极电极以及该衬底之间的一栅极绝缘层。当一个适当的控制电压施加到该栅极电极时，一导电沟道区域形成于该漏极区域以及该源极区域之间，且电流从该源极区域流向该漏极区域。
一传统的场效应晶体管(FET)是一种平面器件，其中该器件的整体沟道区域为平行形成且略低于该半导体衬底的该平面上表面。为了提高一集成电路产品上的平面FET的运行速度并增加平面FET的密度，在过去的几十年中，器件设计人员已大大减少了平面FET的物理尺寸。具体而言，该平面FET的沟道长度已明显缩短，从而提高了平面FET的开关速度、降低了操作电流以及电压。然而，减少一平面FET的该沟道长度可减小了该源极区域以及该漏极区域之间的距离。在某些情况下，这种源极与漏极之间的隔离的减少使其难以有效地抑制该源极区域的电势，且该沟道会受到该漏极的电势的不利影响。这有时被称为短沟道效应，其中作为一有源开关的平面FET的特性被退化了。
相对于一平面FET，还有所谓的3D器件，例如一说明性的FinFET器件，其为一3D结构。图1为显示现有技术中形成于一半导体衬底102上方的FinFET半导体器件100的透视图，其中，该器件100的鳍片114是由该衬底102的材料所制成，例如硅。该器件100包括多个沟槽113、三个说明性的鳍片114、一栅极结构116、一侧壁间隔体118以及一栅极覆盖层120。位于该沟槽113中的一绝缘材料117确定了有助于电流活动的该鳍片114的主动区域。该栅极结构116通常由一层绝缘材料(未图示)，例如一层高K绝缘材料，以及作为该器件100的该栅极电极的一层或多层导电材料所组成。该鳍片114具有一三维配置：一高度H、一宽度W以及一轴长L。当该器件100处于操作状态时，该轴长L对应于该器件100中的电流的流动方向。由该栅极结构116所覆盖的该鳍片114的部分为该FinFET器件100的沟道区域。位于该间隔体118之外的该鳍片114的部分将成为该器件100的源极/漏极区域的一部分。
于该FinFET器件100中，该栅极结构116包围该鳍片114的两侧以及该上表面以形成一三栅极结构以使用具有一三维结构的沟道代替一平面结构。在某些情况下，一绝缘覆盖层，例如氮化硅，位于该鳍片114的顶部，且该FinFET器件仅具有一双栅极结构(仅侧壁)。不同于一平面FET，在一FinFET器件中，一沟道垂直的形成于该半导体衬底的一表面以增加该器件的每一足印(per footprint)的驱动电流。另外，在一FinFET中，该通过在一狭窄的、完全耗尽的半导体鳍片上的多个栅极的改善的栅极控制显着地减少了短沟道效应。当一个适当的电压被施加到一FinFET器件100的该栅极电极116时，该鳍片114的表面(及靠近该表面的内部部分)，即该鳍片的垂直定向侧壁以及该顶部上表面，形成一表面反转层(surfaceinversion layer)或一体积反转层(volume inversion layer)以有助于电流传导。因此，对于一个给定的区块间隔(或足印)，FinFET往往能够产生比平面晶体管器件明显更高的驱动电流。另外，在该器件被“关闭”之后，由于FinFET器件上的该“Fin”沟道的优良的栅极静电控制，FinFET器件的漏电流相比于平面FET的漏电流可显着的降低。总之，一FinFET器件的该3D结构相比于其在一平面FET中，是一种优良的MOSFET结构，尤其是20纳米及其上下的CMOS技术节点中。
器件制造商在持续地压力下生产相比于先前几代器件具有更好性能以及较低成本的集成电路产品。因此，器件设计人员在花费大量时间以及精力以最大限度地提高器件性能的同时，还寻求各种可降低制造成本以及提高工艺可靠性的方法。由于其涉及到3D器件，器件设计人员已花费多年并采用了多种技术以提供这些器件的性能、功能以及可靠性。一种方法已被用于提高FinFET器件的性能，包括在器件的沟道区域上施加一所需的应变以提高器件性能从而提高载流子的迁移率，例如，电子或空穴，这取决于在建的器件的类型。更具体而言，一个拉伸应变是在一N型FinFET器件的该沟道区域上被诱发以提升其性能，同时一压缩应变是在一P型FinFET器件的该沟道区域上被诱发以提升其性能。一个特定的技术被用于在该器件的该沟道区域中创建此所需的应变条件，包括，在形成该栅极结构之后，移除该源极/漏极区域中该鳍片的一部分以及使用一不同的半导体材料(例如，SiGe，Ge以及SiC材料)替换该鳍片被移除的部分，其具有一不同于原来鳍片的晶格常数。这种替代的半导体材料通常是通过执行一个或多个选择性外延沉积工艺所形成。由于在该源极/漏极区域中添加了该晶格失配的材料，一所需的应变-拉伸或压缩-可在该器件的该沟道区域上被诱发。
不幸的是，由于器件尺寸的持续减小，特别是作为该器件的栅极间距的持续减小，该源极/漏极区域中的晶格失配材料的体积也非常小。因此，由在该源极/漏极区域中该相对较少的晶格失配材料所诱发的应变的功效可能小于在该沟道区域上生成所需的应变数量的功效，且其所诱发的应变也可能不如所预期的稳定或持久。
本发明涉及各种在集成电路产品上的FinFET器件上形成应变沟道区域的方法，以解决或减少前述一个或多个的技术问题。
发明内容
以下为本发明提供的一简化的总结，以便对本发明的某些方面提供一基本的了解。本总结不是本发明的一详尽概述。其并非意图用于识别本发明的关键或重要因素，也不是用于描绘本发明的范围。其唯一的目的在于用一个简化的形式呈现一些概念，以作为后续更详尽的描述的一个前奏。
一般而言，本发明涉及于集成电路产品上的FinFET器件上形成应变沟道区域的各种方法。本发明揭示的一说明性方法主要包括，形成具有一垂直高度的一整体鳍片结构于一衬底中，形成相邻于所述整体鳍片结构的一绝缘材料层，其中，所述绝缘材料层的一上表面暴露所述整体鳍片结构的一部分，以及形成一栅极结构于所述绝缘材料层的上方以及所述整体鳍片结构的所述暴露部分的周围。于本实施例中，所述方法还包括移除所述整体鳍片结构的部分的所述垂直高度中未被所述栅极结构所覆盖的至少一部分，以于所述绝缘材料层中定义一鳍片空腔以及定义位于所述栅极结构下方的所述整体鳍片结构的一剩余部分，其中，所述剩余部分包括一沟道部分以及位于所述沟道部分下方的一较低部分，形成一第一半导体材料于至少所述鳍片空腔之内，以于所述第一半导体材料的一上表面暴露所述沟道部分的边缘，以及形成一第二半导体材料于所述第一半导体材料上以及所述沟道部分的所述暴露边缘上。
附图说明
本发明可通过参考下面的描述及其所附的附图进行理解，其中相似的附图标记用于识别相似的元件，其中：
图1为描述一种说明性的现有技术的FinFET器件的一实施例；
图2A至图2W为描述本发明所揭示的用于在FinFET器件上形成应变沟道区域的各种说明性的新颖方法；
图3A至图3S为描述本发明所揭示的用于在FinFET器件上形成应变沟道区域的其他说明性的新颖方法；
虽然本发明中所公开的主题易受各种的修改以及替换形式，其具体的实施例已通过图示中的实施例的方式予以显示并详细描述。然而，应了解的是，本发明中具体实施例的描述内容并非意图将本发明限制于该发明的特定形式，相反的，其目的是要涵盖在本发明的精神和范围以及所界定的权利要求范围内的所有的修改、等同物以及替代品。
具体实施方式
本发明的各种说明性实施例的描述如下。为使描述清晰，在此说明书中不会描述一实际实施例的所有特征。应明确注意的是，在任何此类实际实施例的发展中，众多的具体实施决策必须完成开发商们的具体目标，例如，与系统相关以及与企业相关约束的要求，其将根据各不同的实施例而有所不同。此外，应注意的是，这样的一个发展努力可能是复杂并耗时的，不过其将是一个常规工作，用于为本发明的那些本领域的技术人员带来益处。
本发明的主题现将通过所附的图示予以描述。在该图示中各种结构、系统以及器件的概要性地描述仅用于说明的目的，以不模糊本发明的细节，其为本领域技术人员所悉知。然而，所附的图示包括描述以及解释本发明的说明性实施例。在本发明中所使用的单词以及短语应理解并解释为具有与相关技术领域人员所理解的那些单词以及短语一致的意思。无特定定义的单词或短语，即，一个定义是不同于本领域技术人员所理解的普通的和习惯的含义，是意图暗含了使用一致的单词以及短语。一个单词或短语所暗含的一特定含义的程度，即除了本领域技术人员所理解的意思，这样的一个特定含义将通过定义的方式在说明书中予以明文规定，藉以直接且明确地提供该单词或短语的特定定义。
本发明所公开的方法可用于制造N型器件以及P型器件，且这些器件的栅极结构可以使用所谓的“前栅极(gate-first)”技术或“替换栅极(replacement gate)”(后栅极(gate-last)或后金属栅极(gate-metal-last))技术来形成。基于对本申请的一完整的阅读，本领域技术人员可以明确地了解，本方法可应用于各种器件，包括但不限于，逻辑器件、存储器件等。结合参考所附图示，本发明所揭示的该方法以及器件的各种说明性实施例将在此予以详细地描述。以下所描述的各材料层可以通过各种不同已知的技术来形成，例如，一化学气相沉积(CVD)制程、一原子层沉积(ALD)制程、一热生长制程、外延生长制程、旋涂(spin-coating)技术等。此外，在此以及所附权利要求书中所使用的单词“相邻”是一个广义的解释，应理解为其涵盖了一个特征物实际接触另一特征物或者非常靠近于另一特征物的情况。
图2A至2W显示了用于在FinFET器件上形成应变沟道区域的各种说明性新颖方法。当然，在此描述的该集成电路还包括了其他类型的FET器件，例如平面FET。一般而言，许多的图示包含两个不同视图-上图是通过在该器件的一栅极宽度(GW)方向的栅极的一横截面图，而图示中的下图为通过沿着该鳍片16的轴向长度的该鳍片16的其中之一的一个视角，例如在对应于该器件的栅极长度(GL)的一个方向中，即当该器件10运行时的电流传输方向。在一些图示中还描绘了其他的横截面视图，其将于下文中予以更详细地描述。参考图2A，在此所描述的产品10将形成于一半导体衬底12上方，其包括一半导体材料，例如，举例而言，一块硅衬底。因此，该单词“衬底”，“半导体衬底”或“半导体的衬底“应理解为覆盖所有半导体材料。
图2A描述了产品10，其通过一图案化的鳍片形成蚀刻掩膜13执行了一个或多个蚀刻工艺(例如，各向异性蚀刻工艺)之后，以形成多个鳍片形成沟槽14，从而定义出多个整体鳍片结构16。该整体鳍片结构16具有横向宽度16W以及一高度(其对应于该沟槽14的深度14H)，上述两者可以根据特定的应用而有所变化。此外，该鳍片形成沟槽14的整体尺寸、形状以及配置以及该整体鳍片结构16可以根据特定的应用而有所变化。在此描述的实施例中，该鳍片形成沟槽14的初始深度14H可明显地深于传统鳍片形成沟槽的深度，其原因将于下文中更详细解释。例如，于一说明性实施例中，该深度14H可大约在100-150nm之间，当然该尺寸也可依据特定的应用而有所变化。该鳍片16的横向宽度16W(在电流传输方向)也可依据特定应用而有所变化，例如8-15nm。该尺寸16H是指在当该产品10完成时，该鳍片16的最终暴露鳍片高度的目标高度。于一说明性实施例中，该尺寸16H可能为大约35-45nm。该整体鳍片16包括将位于该FinFET器件中将成为一应变沟道区域的该栅极结构(未图示)的下方的沟道部分16X(高度16H)以及在该沟道部分16X下方的较低部分16Y。
于该附图所描述的说明性实施例中，该鳍片形成沟槽14以及该鳍片16都被描述为具有一统一尺寸及形状。然而，这些统一尺寸和形状的沟槽14以及鳍片16在本发明的至少某些方面不需要实现。在附图中，该鳍片形成沟槽14均被描述为已通过执行一各向异性蚀刻工艺而形成，以使该整体鳍片结构16具有一示意性(简单性)描述的，一般矩阵配置。在一实际的真实器件中，该鳍片16的侧壁可以稍微向外倾斜(即，鳍片可以在该鳍片的底部宽于其在该鳍片的顶部)，虽然该配置未在所附的图示中予以描述。因此，沟槽14及鳍片16的尺寸以及配置，及其制造方法，不应视为是本发明的一个限制。为了便于披露，只有该实质矩形沟槽14以及该鳍片16被描述于随附的图示中。此外，该FinFET器件可由任意所需数量的鳍片16所形成。该图案化鳍片形成蚀刻掩膜13可由一单层或多层材料所组成。于一实施例中，该图案化鳍片形成蚀刻掩膜13可由位于该衬底12顶部的一所谓的垫氧化层以及位于该垫氧化层顶部的一所谓的垫氮化层所组成。
图2B描述了经历了几个工艺操作执行之后的产品10。首先，沉积一绝缘材料层15(例如二氧化硅)以溢出该鳍片形成沟槽14以及该鳍片形成蚀刻掩膜13。然而，执行至少一工艺操作，例如一可选的化学机械抛光(CMP)工艺，以使用该鳍片16作为一停止抛光以平坦化该绝缘材料层15的上表面。此工艺操作移除了该鳍片形成蚀刻掩膜13并暴露出该鳍片16的该上表面16S。接着，执行一定时的凹槽蚀刻工艺以凹陷该绝缘材料层15，使其具有暴露出该鳍片16的目标最终鳍片高度16H的一凹陷上表面15R，即此工艺暴露出该沟道部分16X。
图2C描述了在形成一栅极绝缘层18(一最终栅极结构或一替换栅极结构)于该鳍片16的该暴露的沟道部分16X上之后的器件10。于一说明性实施例中，该栅极绝缘层18可以是通过执行一热生长工艺而形成的一二氧化硅层。该栅极绝缘材料18的厚度可依据特定应用而有所变化。
图2D描述了在该绝缘材料层18的上方以及该鳍片16的该暴露的沟道部分16X周围形成两个说明的及典型的栅极电极20以及栅极覆盖层22之后的产品10。该图2D中的上图仅为该栅极电极结构20中的其中一个。如上所述，该栅极绝缘层18可包括各种不同的材料，诸如，举例而言，二氧化硅、一所谓的高介电常数(K大于10)绝缘材料(其中K是相对介电常数)等。同样的，该栅极电极20也可例如为多晶硅或非晶硅的材料，或者它可能是由一个或多个作为该栅极电极20的金属层所组成。正如在完成对本发明的一个完整阅读之后将为本领域的技术人员所认可，该栅极绝缘层18以及该栅极电极20将意图为实际上具有代表性的。也就是，它们可能是由各种不同的材料组成且它们可能具有各种配置。该栅极绝缘层18以及该栅极电极20可能是伪栅极结构中的一部分(用在当使用“替代栅极“制造技术时)或者他们也可能是已完成产品的最终栅极结构的一部分。图2D中还描述了一个说明性的栅极覆盖层22，例如氮化硅，其形成于各该栅极电极20的上方。横向宽度21以及相邻两个栅极电极20之间的间距17可依据特定应用而有所变化。于一说明性实施例中，该横向宽度21可大约在15-30nm，该间距17可大约在45-90nm。
图2E描述了在靠近该栅极电极结构20形成一侧壁间隔24之后的产品10。该间隔24是通过沉积一层间隔材料(例如，氮化硅)而形成，然后执行一各向异性蚀刻工艺。总的来说，该栅极电极20、该栅极覆盖层22以及该间隔24可以被认为是一栅极结构19(其也可以包括该栅极绝缘层18的部分)。
图2F至图2H描述了该产品10的进一步处理。该图2F中的下图以及图2G的简单平面图仅描述了一单栅极结构19，以免图示过于复杂。如图所示，执行定时的蚀刻工艺以移除该器件的源极/漏极区域中该鳍片16的暴露部分的垂直高度的至少一部分，即移除该鳍片16上未被该栅极结构19以及该间隔24所覆盖的部分。该源极/漏极区域内该鳍片16的暴露部分的总高度的至少一些的移除，定义出该整体鳍片结构16的一剩余部分16Z。该剩余部分16Z位于该栅极结构19的下方，其包括一沟道部分16X(包含边缘16E)以及位于该沟道部分16X下方的一较低部分16Y(包含边缘23)。该鳍片移除蚀刻工艺还形成或定义出定义于该器件的源极/漏极区域中的该绝缘材料15中的多个鳍片空腔15X(图2H)，其中，该鳍片的凹陷表面16R定义出该鳍片空腔15X的底部表面。在所述的示例中，该鳍片空腔15X的深度大约对应于该沟槽14的深度(图2F的底部部分中该凹陷表面16R与该沟槽14的凹陷表面14S大约处于同一水平线)。然而，在所有应用中该鳍片空腔15X的深度与该沟槽14无需相同，例如，该源极/漏极区域中该鳍片16仅一半的暴露部分可被移除。
图2I至图2P描绘了该器件为PMOS器件的说明情况。图2I至图2K描绘了在该鳍片空腔15X内形成一未掺杂半导体材料26P之后的该产品10。于一说明性实施例中，该半导体材料26P的上表面26S可被设置为与绝缘材料层15的上表面15R(图2K)实质上齐平，以使该鳍片16的仅该所需的暴露沟道区域部分16X(暴露高度16H)被设置于该表面26S的水平线的上方。于一实施例中，该半导体材料26P可通过将该上表面26S作为一“未经处理(as-formed)”表面的方法形成。于其他应用中，该半导体材料15可通过其最初溢满该空腔15X，之后进行一回蚀刻工艺以确保该上表面26S是位于所需的高度的方法形成。请注意，该鳍片16的沟道部分16X的边缘16E，即设置于该栅极结构19下方以及该材料26P的表面26S上方的该鳍片16的部分，在形成该半导体材料26P之后被暴露。该半导体材料26P可以由不同于该衬底材料12的一半导体材料组成。例如，该半导体材料26P可以由一锗浓度大于或等于50％的硅锗所制成(Si(1-x)Gex，其中“x”的范围从0.5-0.95)，例如Si0.25Ge0.75或Si0.50Ge0.50，一实质纯锗，或一第III-V族材料等。该半导体材料26P可通过执行一外延生产工艺而形成，且其可具有大约对应于该鳍片空腔15X的深度的一厚度。在本发明及所附的权利要求中描述一半导体材料时，例如该材料26P为”未掺杂”，其应被理解为该半导体材料是非故意掺杂，但其仍可能含有最高10×1016ions/cm3及其左右的残余掺杂物。如上所述，在此特定实施例中，该半导体材料26P于该鳍片16的剩余部分16Z的较低部分16Y的边缘23上传递一压缩应力29。此压缩应力29的大小可依据特定应用而有所变化。需注意，该鳍片16的沟道部分16X的边缘16E仍为自由表面(free surface)，且由于该边缘16E未与半导体材料26P接触而不会受到该应力29的影响，换言之，该鳍片16的沟道部分16X可在该工艺中的这一时刻保持实质上的释放。然而，由于通过该鳍片16的较低部分16Y上的该半导体材料26P所产生的该压缩应力29的位置低于该鳍片16的沟道部分16X，该鳍片16的沟道部分16X目前为有效地定位于具有一压缩应力的一虚拟衬底上。
图2L至图2N描绘了于该半导体材料26P的上方形成一第二半导体材料28之后的该产品10。该第二半导体材料28的厚度可根据特定应用而有所变化，即40-50nm，但其通常具有至少一足够的厚度以覆盖该鳍片16的沟道部分16X的边缘16E。如图2N所示，该第二半导体材料28可具有一实质均匀的矩形配置，或其可具有一类似菱形的配置，如虚线28X所示。该第二半导体材料28可由具有一不同成分的一半导体材料组成，例如，相比于该半导体材料26P具有一较低锗浓度，其中，该锗浓度经过优化以执行一简单的下游工艺，降低接触电阻，并强化该层26P所诱发的应变。该第二半导体材料28可通过使用该第一半导体材料26P以及将该沟道部分16X的边缘16E作为生长表面以执行一外延生长工艺而形成。于一说明性实施例中，该第二半导体材料28可掺杂第III族材料，例如硼或铟。该第III族材料可当该材料28在形成时被原位引入或可当该材料28形成后通过植入方式被引入。在一说明性实施例中，该第二半导体材料28中该第III族材料的数量(例如硼)可落在至少大约1021ions/cm3的范围内。在一些应用中，该第二半导体材料28中锗的数量可以被优化以最大限度的提高该第III族材料可以保留在该第二半导体材料28中的数量，从而减少接触电阻。如上所述，该第二半导体材料28于该鳍片16的沟道区域部分16X的边缘16E上传递一压缩应力31。该压缩应力31的大小可根据特定应用而有所变化。还需注意的是，由于该鳍片16的沟道部分16X的边缘16E目前是被该第二半导体材料28所覆盖，即由于该边缘16E不再是“自由表面”，该鳍片16的沟道部分16X受到来自该第二半导体材料28的应力31，且该应力29的一重要部分通过该半导体材料26P在该鳍片16的沟道部分16X下方的该鳍片的该较低部分16Y诱发。
在此所描述的说明性实施例中，该器件是使用替代栅极制造技术来制造。因此，图2O描述了在执行了数个工艺操作之后的该产品。首先，一绝缘材料层30(例如二氧化硅)被沉积于该衬底上方。然后，执行一个或多个化学机械抛光(CMP)工艺以平坦化该绝缘材料层30的上表面与该栅极电极20的上表面齐平。此导致该栅极覆盖层22的移除。之后，执行一个或多个蚀刻工艺以移除该栅极结构19的栅极电极20以及栅极绝缘层18，从而定义一替代栅极空腔32以及暴露该栅极空腔内32该鳍片16的沟道部分16X的该上表面16S及侧面。
下一步，如图2P所示，于该PMOS器件上形成一说明性且代表性的替代栅极结构34以及一栅极覆盖层36。于一说明性实施例中，该示意性描述的替代栅极结构34包括一说明性的栅极绝缘层(未予单独图示)以及一说明性的栅极电极(未予单独图示)。该栅极绝缘层可以由各种不同的材料所组成，例如，二氧化硅、一所谓的高介电常数(K大于10)绝缘材料(其中K为相对介电常数)等。同样的，该替代栅极电极也可为例如多晶硅或非晶硅的材料，或其可以由一个或多个作为栅极电极的金属层所组成。正如在完成对本发明的一完整阅读之后将为本领域的技术人员所认可，该替代栅极结构34将意图为实际上具有代表性的。也就是，该替代栅极结构34可以由各种不同的材料所组成且可以有各种配置。
图2Q至图2W描述了该器件为NMOS器件的说明性情况。该工艺流程中的起始点是在形成该鳍片空腔15X之后(参阅图2F及图2H)，图2Q至图2S描述了于该鳍片空腔15X中形成一未掺杂半导体材料26N之后的产品10。于一说明性实施例中，该半导体材料26N的上表面26S可以被设置为与该绝缘材料层15(图2S)的上表面15R实质上齐平，以使该鳍片16中仅该所需的暴露沟道区域部分16X(一暴露高度16H)被设置于该表面26S的水平的上方。如上所述，该表面26S可为一“未经处理”的表面，或其可以是于该材料26N上执行一回蚀刻工艺之后的一表面。需注意，该鳍片16的沟道部分16X的边缘16E，即位于该栅极结构19下方以及位于该材料26P的表面26S上方的该鳍片16的部分在形成该第一半导体材料26N之后被暴露。该第一半导体材料26N可由不同与该衬底材料12的一半导体材料所组成。例如，该第一半导体材料26N可由具有一碳浓度为2-4％或更高的硅-碳所制成。该第一半导体材料26N可通过执行一外延生长工艺而形成，并可具有大约对应于该鳍片空腔15X的深度的一厚度。如上所述，该第一半导体材料26N于位于该鳍片16的沟道区域部分16X下方的该鳍片16的较低部分16Y的边缘23上传递一拉伸应力35。此拉伸应力35的大小可以根据特定应用而有所变化。还需注意的是，该鳍片16的沟道区域16X的边缘16E仍为自由表面，且由于该边缘16E未与该半导体材料26N接触，故不受该应力35的影响，即该鳍片16的沟道部分16X可在工艺中的这一时刻处于实质无应变状态。然而，由于通过该鳍片16的部分上的该半导体材料26所产生的该拉伸应力35的位置低于该鳍片16的沟道部分16X，该鳍片16的沟道部分16X目前为有效地定位于具有一拉伸应力的一虚拟衬底上。
图2T至图2V描述了于该第一半导体材料26N上方形成一第二半导体材料40之后的产品10。该第二半导体材料40的厚度可依据特定应用而有所变化，例如40-50nm，但通常会有一足够的厚度以覆盖该鳍片16的沟道部分16X的边缘16E。该第二半导体材料40可以由具有一不同成分的一半导体材料所组成，例如，相比于该半导体材料26N具有一较低的碳浓度，其中该碳浓度可以被优化以执行一简单的下游工艺，降低接触电阻，并强化该层26N诱发的应变。例如，于一说明性实施例中，该第二半导体材料40可以由具有一碳浓度小于0.5％的一硅-碳材料所组成。该第二半导体材料40可以通过使用该材料26S并将边缘16E作为生长表面以执行一外延生长工艺而形成。如图2V所示，该半导体材料40可以具有一实质上均匀的矩形配置，或者可以具有一类似菱形的配置，如虚线40X所示。于一说明性实施例中，该第二半导体材料40可以掺杂第V族材料，例如磷、砷、锑等。该第V族材料(例如磷)可以在当形成该材料40时被原位引入或在形成该材料40之后通过植入的方式被引入。于一说明性实施例中，该第二半导体材料40中该第V族材料的数量可落在至少大约1021ions/cm3的范围内。在一些应用中，该第二半导体材料40中碳的数量可以被优化以最大限度的提高磷可以保留在该第二半导体材料40中的数量，从而减小接触电阻。如上所述，该第二半导体材料40于该鳍片16的沟道区域部分16X的边缘16E上传递一拉伸应力41。此拉伸应力41的大小可依据特定应用而有所变化。还需注意的是，由于该鳍片16的沟道部分16X的边缘16E目前是被该第二半导体材料40所覆盖，即由于该边缘16E不再是“自由表面”，该鳍片16的沟道区域部分16X会受到该来自该第二半导体材料40的拉伸应力41的影响，且该拉伸应力35的一重要部分通过该半导体材料26N在低于该鳍片16的沟道部分16X的该鳍片的该较低部分16Y诱发。
如上所述，在此所述的该说明性实施例中，该器件是使用替代栅极制造技术来制造。因此，图2W描述了经过了关于图2O至图2P所述的几个工艺操作以形成该代表性替代栅极结构34之后的产品，如图2W所示。当然，用于NMOS器件的该替代栅极结构34的建构材料可以不同于用于该PMOS器件的该替代栅极结构34的建构材料。
图3A至图3S描述了用于在FinFET器件上形成应变沟道区域的另一个说明性新颖方法。图3A描述了在制造中对应于图2A所示的一处理点的产品，即在形成该深沟槽14后，该鳍片16以及该具有凹陷的上表面15R的绝缘材料层15暴露该鳍片16的所需高度16H(沟道部分16X)。
图3B描述了在该鳍片16的沟道部分16X以及该凹陷的绝缘材料层15的上方形成前述的栅极结构19(包括该侧壁间隔24以及该栅极覆盖层22)之后的产品10。
图3C至图3E描述了于该产品上执行了进一步的处理之后的产品10。该图3C的下图以及图3D的简单平面图只描绘了一单栅极结构19，以免图示过于复杂。如这些图中所示，执行一定时的鳍片移除蚀刻工艺以移除该器件的源极/漏极区域中该鳍片16的部分的垂直高度的至少一部分，即移除该鳍片16的暴露部分的垂直高度中未由该栅极结构19覆盖的至少一部分。于一实施例中，于该器件的源极/漏极区域中该沟槽14的位置，使用该绝缘材料15执行该鳍片移除蚀刻工艺。如前述的实施例，该源极/漏极区域中鳍片16的暴露部分的总高度的至少一些的移除，定义出该栅极结构19下方的该整体鳍片结构16的剩余部分16Z。在所述的实施例中，该源极/漏极区域中鳍片16的暴露部分凹陷至大约等于该沟槽14的深度(图3C的底部部分，其中该鳍片的凹陷表面16R与该沟槽14的凹陷表面14S约处于同一水平线)的一个深度。然而，在所有应用中，该源极/漏极区域中鳍片16的暴露部分无需凹陷至实质上等于该沟槽14的一深度，即小于该源极/漏极区域中鳍片16的暴露部分的整体垂直高度可被移除。此外，于一实施例中，在执行该鳍片移除蚀刻工艺之后，另一个蚀刻工艺被执行以移除位于该器件的源极/漏极区中该沟槽14内未由该栅极结构19所覆盖的实质上所有的该绝缘材料15的暴露部分。
图3F至图3H描述了沉积具有所需的热膨胀性能的一热膨胀材料层50(例如二氧化硅、氮化硅、氮氧化硅)之后以溢出该鳍片形成沟槽14的该产品10。然后，执行一可选的化学机械抛光(CMP)工艺以平坦化该热膨胀材料50的上表面与该栅极覆盖层22齐平。于一说明性实施例中，该热膨胀材料层50可以由具有一热膨胀系数且与该鳍片16所使用的材料实质上不同的任意材料所组成，例如，与该半导体衬底实质上不同的一热膨胀系数。
图3I至图3K描述了执行一第一定时的凹陷蚀刻工艺之后的产品10，于所述的实施例中，该工艺用以凹陷该热膨胀材料层50从而使其具有与该整体鳍片结构16的剩余部分16Z的沟道部分16X的上表面16S大致水平的一凹陷的上表面50R1。然而，应注意的是，于一些应用中，于执行下述的该热处理工艺之前，该热膨胀材料层50无需凹陷至该凹陷表面50R1反射的该水平位置，即下述的该热处理工艺的执行可以无需凹陷该热膨胀层材料50，或至少无需将该层50凹陷至图3I所示的程度。
图3L描述了于该产品上执行一热处理工艺之后的该产品10，以导致该热膨胀材料层50膨胀并于该鳍片16上，包括该鳍片16的沟道部分16X，产生一压缩应力52。于一说明性实施例中，该热处理可以落在范围是1分钟至2小时的一段期间内的温度处于大约500-1200℃的范围下执行。该压缩应力52的大小可依据特定应用而有所变化。还需注意的是，该鳍片16的沟道部分16X的边缘16E由于该边缘16E在该热处理工艺期间膨胀而接触该热膨胀材料层50而受到该压缩应力52的影响。该整体鳍片结构16的剩余部分16Z的较低部分16Y的边缘23同样受到此应力52的影响。
图3M至图3O描述了在执行一第二定时的凹陷蚀刻工艺之后的产品10，该工艺用以进一步凹陷该热膨胀材料层50以使其具有一第二凹陷上表面50R2，其暴露该鳍片16的沟道区域16X的边缘16E作为一所需高度16H。尽管该热膨胀材料层50已被凹陷以暴露该鳍片16的沟道部分16X的边缘16E，于该工艺流程中的这一时刻，仍可能会有一些残余压缩应力52存在于该鳍片16的沟道部分16X中。
图3P至图3R描述了使用该鳍片16的沟道部分16X的该暴露的边缘16E作为一生长表面以执行一外延生长工艺从而形成一半导体材料54于热膨胀材料50的该凹陷层上方之后的产品10。该半导体材料54的厚度可依据特定应用而有所变化，例如40-50nm，但其通常会有足够的厚度以覆盖该鳍片16的沟道部分16X的边缘16E。如图3R所示，该半导体材料54可具有一实质上均匀的矩形配置，或其可具有一类似菱形的配置，如虚线54X所示。该半导体材料54可以由硅锗(Si(1-x)Gex其中“x”的范围为0.35-0.75)、一实质纯锗或一第III-V族材料等所组成。于一说明性实施例中，该半导体材料54可以掺杂一第III族材料，例如硼或铟。该第III族材料可在当形成该材料54时被原位引入或者在形成该材料54之后以植入的方式被引入。于一说明性实施例中，该半导体材料54中的该第III族材料(例如硼)的数量可落在大约1021ions/cm3的范围内。在一些应用中，该半导体材料54中锗的数量可以被优化以最大限度的提高该第III族材料保留在该半导体材料54中的数量以尽量减少接触电阻。如图3P所示，该半导体材料54于该鳍片16的沟道区域部分16X的边缘16E上传递一压缩应力55。这一压缩应力55的大小可依据特定应用而有所变化。还需注意的是，由于该鳍片16的沟道部分16X的边缘16E目前被该半导体材料54所覆盖，即由于该边缘16E不再是“自由表面”，该鳍片16的沟道部分16X会受到在当热膨胀材料层50被加热时通过膨胀而于该整体鳍片结构16的剩余部分16Z的该较低部分16Y所诱发的至少一些应力52的影响。此外，如上所述，该鳍片16的沟道部分16X还可以受到一第三源压缩应力的影响。也就是，通过该热膨胀材料层50所诱发的一些残余压缩应力甚至在该材料层50被凹陷后可于该沟道部分16X上被诱发(例如其具有一凹陷的上表面50R2)以暴露该鳍片16的沟道部分16X的边缘16E的所需数量。
在图3S中描述的该说明性实施例，该器件是使用替代栅极制造技术来制造。因此，图3S描述了在执行了关于图2O至图2P所描述的几个工艺操作以形成该代表性替代栅极结构34之后的产品，如图3S所示。
以上所公开的特定实施例仅用于说明，因为本领域技术人员可在本发明的教示下，可使用不同但等效的方法对本发明进行修改以及实践。例如，上面所述的工艺步骤可以不同的顺序来执行。此外，本发明所示的该建构或设计的细节没有任何的限制，除了如权利要求书所述。因此很明显，上述所公开的特定的实施例可进行变化或修改且所有的变化将认为是在本发明的范围以及精神下。需注意的是，单词的使用，例如，在本说明书及所附的权利要求中用于描述各种工艺或结构的“第一”，“第二”，“第三”或“第四“仅用于作为这些步骤/结构的一速记参考，其并不意味着这些步骤/结构需在该顺序序列下执行/形成。当然，依据确切的权利要求语言，这些步骤的顺序序列可能需要或可能不需要。因此，本发明所寻求的保护在于所附的权利要求书中。
Claims (19)
1.一种用于制造半导体器件的方法，包括：
形成多个鳍片形成沟槽于一半导体衬底中以定义具有一垂直高度的一整体鳍片结构，其中，在所述整体鳍片结构中各鳍片的宽度为8-15纳米之间；
形成一绝缘材料层于所述鳍片形成沟槽中，所述绝缘材料层具有一上表面，以暴露所述整体鳍片结构的一部分；
形成一栅极结构于所述绝缘材料层的上方以及所述整体鳍片结构的暴露的所述部分的周围，所述栅极结构包括至少一侧壁间隔以及一栅极覆盖层；
执行至少一蚀刻工艺以移除所述整体鳍片结构的部分的所述垂直高度上未由所述栅极结构所覆盖的至少一部分，以于该绝缘材料层中定义一鳍片空腔以及定义位于所述栅极结构下方的所述整体鳍片结构的一剩余部分，其中，所述剩余部分包括一沟道部分以及位于所述沟道部分下方的一较低部分；
形成一第一半导体材料于至少所述鳍片空腔中，以于所述第一半导体材料的一上表面暴露所述沟道部分的边缘，其中，所述第一半导体材料包括具有一锗浓度为至少50％的未掺杂的硅锗；以及
形成一第二半导体材料于所述第一半导体材料上以及所述沟道部分的暴露的所述边缘上以部分地覆盖所述栅极结构的所述至少一侧壁间隔，其中，所述第二半导体材料包括具有一锗浓度小于所述第一半导体材料的锗浓度的硅锗。
2.根据权利要求1所述的方法，其中，所述鳍片形成沟槽中的所述绝缘材料层包括二氧化硅。
3.根据权利要求1所述的方法，其中，所述第一半导体材料以及所述第二半导体材料具有不同的材料成分。
4.根据权利要求1所述的方法，其中，所述第二半导体材料还包括一第III族材料，其中，所述第III族材料的一浓度为至少1021ions/cm3。
5.根据权利要求1所述的方法，其中，形成所述第二半导体材料于所述第一半导体材料上包括形成所述第二半导体材料于所述第一半导体材料的一上表面上。
6.根据权利要求1所述的方法，其中，所述鳍片形成沟槽具有一范围落在为100-150nm的一深度。
7.根据权利要求1所述的方法，其中，形成所述第一及第二半导体材料两者以于所述沟道部分上诱发一压缩应力。
8.根据权利要求1所述的方法，其中，所述执行所述至少一蚀刻工艺移除所述整体鳍片结构的暴露的所述部分的全部的所述垂直高度。
9.一种用于制造半导体器件的方法，包括：
形成多个鳍片形成沟槽于一半导体衬底中，以定义具有一垂直高度的一整体鳍片结构，其中，所述鳍片形成沟槽具有一范围落在为100-150nm的一深度，以及在所述整体鳍片结构中各鳍片的宽度为8-15纳米之间；
形成一绝缘材料层于所述鳍片形成沟槽中，所述绝缘材料层具有一上表面，以暴露所述整体鳍片结构的一部分；
形成一栅极结构于所述绝缘材料层的上方以及所述整体鳍片结构的暴露的所述部分的周围，所述栅极结构包括至少一侧壁间隔以及一栅极覆盖层；
执行至少一蚀刻工艺以移除所述整体鳍片结构的部分的未由所述栅极结构所覆盖的全部的所述垂直高度，以于所述绝缘材料层中定义一鳍片空腔以及定义位于所述栅极结构下方的所述整体鳍片结构的一剩余部分，其中，所述剩余部分包括一沟道部分以及位于所述沟道部分下方的一较低部分；
形成一第一半导体材料于至少所述鳍片空腔内，以于所述第一半导体材料的一上表面暴露所述沟道部分的边缘，其中，所述第一半导体材料包括具有一锗浓度至少为50％的未掺杂的硅锗；
形成一第二半导体材料于所述第一半导体材料的一上表面上以及所述沟道部分的暴露的所述边缘上以部分地覆盖所述栅极结构的所述至少一侧壁间隔，其中，所述第一半导体材料以及所述第二半导体材料具有不同的材料成分，其中，所述第二半导体材料包括具有一锗浓度小于所述第一半导体材料的锗浓度的硅锗。
10.根据权利要求9所述的方法，其中，所述第二半导体材料还包括一第III族材料，其中，所述第III族材料的一浓度为至少1021ions/cm3。
11.根据权利要求9所述的方法，其中，形成所述第一及第二半导体材料两者以于所述沟道部分上诱发一压缩应力。
12.一种用于制造半导体器件的方法，包括：
形成多个鳍片形成沟槽于一半导体衬底中以定义具有一垂直高度的一整体鳍片结构，其中，在所述整体鳍片结构中各鳍片的宽度为8-15纳米之间；
形成一绝缘材料层于所述鳍片形成沟槽中，所述绝缘材料层具有一上表面，以暴露所述整体鳍片结构的一部分；
形成一栅极结构于所述绝缘材料层的上方以及所述整体鳍片结构的暴露的所述部分的周围，所述栅极结构包括至少一侧壁间隔以及一栅极覆盖层；
执行至少一蚀刻工艺以移除所述整体鳍片结构的部分的所述垂直高度上未由所述栅极结构所覆盖的至少一部分，以于该绝缘材料层中定义一鳍片空腔以及定义位于所述栅极结构下方的所述整体鳍片结构的一剩余部分，其中，所述剩余部分包括一沟道部分以及位于所述沟道部分下方的一较低部分；
形成一第一半导体材料于至少所述鳍片空腔中，以于所述第一半导体材料的一上表面暴露所述沟道部分的边缘，其中，所述第一半导体材料包括具有一第一碳浓度的未掺杂的硅碳；以及
形成一第二半导体材料于所述第一半导体材料上以及所述沟道部分的暴露的所述边缘上以部分地覆盖所述栅极结构的所述至少一侧壁间隔，其中，所述第二半导体材料包括具有一第二碳浓度的硅碳，所述第二碳浓度小于所述第一半导体材料中的所述第一碳浓度。
13.根据权利要求12所述的方法，其中，所述第一碳浓度为大于2％且所述第二碳浓度为0.5％或更少。
14.根据权利要求13所述的方法，其中，所述第二半导体材料还包括一第V族材料，其中，所述第V族材料的一浓度为至少1021ions/cm3。
15.根据权利要求12所述的方法，其中，形成所述第一及第二半导体材料两者以于所述沟道部分上诱发一拉伸应力。
16.一种用于制造半导体器件的方法，包括：
形成多个鳍片形成沟槽于一半导体衬底中，以定义具有一垂直高度的一整体鳍片结构，其中，所述鳍片形成沟槽具有一范围落在为100-150nm的一深度，以及在所述整体鳍片结构中各鳍片的宽度为8-15纳米之间；
形成一绝缘材料层于所述鳍片形成沟槽中，所述绝缘材料层具有一上表面，以暴露所述整体鳍片结构的一部分；
形成一栅极结构于所述绝缘材料层的上方以及所述整体鳍片结构的暴露的所述部分的周围，所述栅极结构包括至少一侧壁间隔以及一栅极覆盖层；
执行至少一蚀刻工艺以移除所述整体鳍片结构的部分的未由所述栅极结构所覆盖的全部的所述垂直高度，以于所述绝缘材料层中定义一鳍片空腔以及定义位于所述栅极结构下方的所述整体鳍片结构的一剩余部分，其中，所述剩余部分包括一沟道部分以及位于所述沟道部分下方的一较低部分；
形成一第一半导体材料于至少所述鳍片空腔内，以于所述第一半导体材料的一上表面暴露所述沟道部分的边缘，其中，所述第一半导体材料包括具有一第一碳浓度的未掺杂的硅碳；
形成一第二半导体材料于所述第一半导体材料的一上表面上以及所述沟道部分的暴露的所述边缘上以部分地覆盖所述栅极结构的所述至少一侧壁间隔，其中，所述第一半导体材料以及所述第二半导体材料具有不同的材料成分，其中，所述第二半导体材料包括具有一第二碳浓度的硅碳，所述第二碳浓度小于所述第一半导体材料中的所述第一碳浓度。
17.根据权利要求16所述的方法，其中，所述第一碳浓度为大于2％且所述第二碳浓度为0.5％或更少。
18.根据权利要求17所述的方法，其中，所述第二半导体材料还包括一第V族材料，其中，所述第V族材料的一浓度为至少1021ions/cm3。
19.根据权利要求16所述的方法，其中，形成所述第一及第二半导体材料两者以于所述沟道部分上诱发一拉伸应力。
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