CN102405516B - 多Vt场效应晶体管器件 - Google Patents
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Abstract
提供多阈值(Vt)场效应晶体管(FET)器件及其制造技术。在一个方面，提供一种FET器件，其包括：源极区；漏极区；至少一个沟道，其使所述源极区与所述漏极区互连；以及栅极，其围绕所述沟道的至少一部分，所述栅极被配置为归因于遍及所述栅极的至少一种带边金属的选择性放置而具有多个阈值。
Description
技术领域
本发明涉及场效应晶体管(FET)器件，且更具体而言，涉及多阈值(Vt)FET器件及其制造技术。
背景技术
在许多集成电路设计中使用场效应晶体管(FET)作为用以断开及闭合电路的开关。大体而言，FET包括通过沟道连接的源极区和漏极区、以及调节通过源极区与漏极区之间的沟道的电子流的栅极。沟道可包括n型或p型半导体材料，其分别形成n沟道FET(NFET)或p沟道FET(PFET)。
在一些应用中偏爱使用一种特定类型的FET，即鳍片FET(finFET)，这归因于其具有快速切换时间及高电流密度。鳍片FET的基本形式包括源极区、漏极区以及源极区与漏极区之间的一个或多个鳍片形沟道。鳍片上的栅极电极调节源极与漏极之间的电子流。
随着电子技术不断缩放，功率、性能和密度折中的管理难度日益增大。存在用于管理芯片级功率的许多策略，诸如将非作用区块断电或减小睡眠模式期间的供电电压(Vdd)。然而，大部分此等方法涉及到设计耗用，此主要体现在断电管理和/或稳健设计电路以使得电路维持在降低的Vdd下的状态方面(其中紧密模型通常具有不良准确度)。
常常，一旦最终设计形成，较低Vdd便凭经验而确定。因此，常规器件几乎始终具有较高设计成本以确保较低Vdd下的电路设计功能。此成本产生自于：跨越较宽的电压范围检查本身设计，以及确保模型本身在此Vdd范围内得到良好校准，良好校准常常不可忽视。另外，亦存在以下风险：若未正确地执行这些任务，则可能带来与重新设计周期相关联的成本。
因此，需要一种经由有效低功率操作来提供功率节省的FET器件，此等有效低功率操作可通过可用处理技术来简单而经济地实施。
发明内容
本发明提供多阈值(Vt)场效应晶体管(FET)器件及其制造技术。在本发明的一个方面中，提供一种FET器件，其包括源极区；漏极区；使所述源极区与所述漏极区互连的至少一个沟道；以及栅极，其围绕所述沟道的至少一部分，所述栅极被配置为归因于遍及所述栅极的至少一种带边金属的选择性放置而具有多个阈值。
在本发明的另一方面中，提供一种制造FET器件的方法。所述方法包括以下步骤。在绝缘体上硅(SOI)层中构图多个鳍片，每一鳍片具有第一侧面和与所述第一侧面相对的第二侧面。在所述等鳍片中的每一个上形成介电层。形成栅极，所述栅极围绕所述等鳍片中的每一个的至少一部分且通过所述介电层与所述鳍片分隔，所述栅极被配置为归因于遍及所述栅极的至少一种带边金属的选择性放置而具有多个阈值。通过所述鳍片使源极区与漏极区形成互连。
在本发明的又一方面中，提供另一种制造FET器件的方法。所述方法包括以下步骤。在SOI层中构图基部，所述基部具有第一侧面、与所述第一侧面相对的第二侧面以及顶部。在所述基部上形成介电层。形成栅极，所述栅极围绕所述基部的至少一部分且通过所述介电层与所述基部分隔，所述栅极被配置为归因于遍及所述栅极的至少一种带边金属的选择性放置而具有多个阈值。在所述栅极的相对侧面上形成源极区和漏极区。
将参考以下详细描述和附图获得对本发明的更完全理解以及本发明的其它特征及优点。
附图说明
图1为说明根据本发明的实施例的示例性鳍片场效应晶体管(鳍片FET)器件的示意图；
图2A和图2B为说明根据本发明的实施例的图1的鳍片FET器件的鳍片(沟道)与栅极电介质的形成的横截面图；
图2C至图2F为说明根据本发明的实施例的图1的鳍片FET器件的双Vt栅极的产生的横截面图；
图2G至图2I为说明根据本发明的实施例的图1的鳍片FET器件的源极区/漏极区的形成的横截面图；
图3为说明根据本发明的实施例的示例性金属氧化物半导体场效应晶体管(MOSFET)器件的示意图；
图4A和图4B为说明根据本发明的实施例的图3的MOSFET器件的基部与栅极电介质的产生的横截面图；
图4C至图4L为说明根据本发明的实施例的图3的MOSFET器件的双Vt栅极的产生的横截面图；
图4M至图4O为说明根据本发明的实施例的图3的MOSFET器件的源极区/漏极区的形成的横截面图；以及
图5为说明根据本发明的实施例的两个单Vt FET器件和双Vt FET器件的性能的表。
具体实施方式
本文中提供具有多个阈值(Vt)的场效应晶体管(FET)器件及其制造技术。将提出若干不同FET器件设计，每一FET器件设计被配置为归因于遍布该栅极的一个或多个带边(band edge)金属的选择性放置而具有多Vt栅极(参见下文)。所提出的第一器件为双Vt鳍片FET器件。
图1为说明示例性鳍片FET器件100的示意图。鳍片FET器件100包括源极区106、漏极区108、以及使该源极区与该漏极区互连的多个鳍片110。在绝缘体上硅(SOI)层中构图鳍片110，其中该绝缘体为掩埋氧化物(BOX)104。栅极112围绕鳍片110中的每一者的至少一部分。
鳍片110用作该器件的沟道。每一鳍片具有两个侧面(第一侧面和与第一侧面相对的第二侧面)。如下文将详细描述，根据本发明的教示，邻近每一鳍片的第一侧面的栅极的一部分被配置为具有阈值电压Vt1，且邻近于每一鳍片的第二侧面的栅极的一部分被配置为具有阈值电压Vt2，其中归因于邻近每一鳍片的第一侧面的栅极的该部分中存在至少一种带边金属而使得Vt2不同于Vt1(亦即，差别(differential)阈值电压)。
图2A至图2I为说明用于制造鳍片FET器件(诸如，上文结合图1的描述所描述的鳍片FET器件100)的示例性方法的图。亦即，图2A及图2B借助于参看穿过平面A(参见图1)的横截面图强调鳍片(沟道)与栅极电介质的形成。图2C至图2F借助于参看穿过平面A(参见图1)的横截面图强调鳍片上的双Vt栅极的产生。图2G至图2I借助于参看自有利点B(参见图1)检视的视图强调器件的源极区/漏极区的形成。
根据示例性实施例，器件的起始平台为在BOX上具有SOI层的常规SOI晶片。衬底通常位于邻近BOX的与SOI层相对的一侧(本发明实例图中未展示)。如图2A中所展示，在BOX(亦即，BOX 204)上的SOI层中构图(亦即，使用标准构图技术)多个鳍片202。以此方式构图的每一鳍片202将具有两个侧面(彼此相对)和顶部。为了描述的简易性及一致性起见，下文中将该等侧面称作第一侧面和第二侧面，其中第一侧面任意指代每一鳍片的左侧面且第二侧面任意指代每一鳍片的右侧面(基于图2A中所示的表示)。另外，如图2A中所展示，所有鳍片具有一共同定向，其中每一鳍片的第一侧面面向一个方向(例如，向左)且每一鳍片的第二侧面面向相反方向(例如，向右)。
如图2B中所展示，在BOX 204的曝露部分上及在SO1层中构图的每一鳍片202上形成介电层206。介电层206可包括二氧化硅(SiO2)和氧氮化硅(SiON)中的一种或多种，且可使用标准热氧化或快速热制程(RTP)氧化将其沉积至约0.7纳米(nm)至约3纳米的厚度。或者，介电层206可包括铪基高k材料(诸如，二氧化铪(HfO2)、锆酸铪(HfZrO4)、硅酸铪(HfSiO)和/或氮化硅酸铪(HfSiON))，且可使用合适的高k材料沉积制程(诸如，化学气相沉积(CVD)或原子层沉积(ALD))将其沉积至约1纳米至约5纳米的厚度。在使用金属栅极的情形下和/或在需要具有有利于SiO2的缩放性质的电介质时，优选使用高k电介质。介电层206将器件的每一鳍片202与栅极分隔，且因此介电层206用作栅极电介质。
如图2C中所展示，栅极的形成以在介电层上沉积第一金属层208而开始。第一金属层可包括氮化钛(TiN)、氮化钽(TaN)和/或碳化钽(TaC)，且可使用ALD将其沉积至约5纳米至约50纳米的厚度。根据示例性实施例，第一金属层不包括任何带边金属。另一方面，若第一金属层中存在带边金属，则根据本发明的教示，第一金属层中的带边金属的浓度小于第二金属层中的带边金属的浓度，参见图2D，如下文所描述。
如图2D中所展示，在每一鳍片的顶部及各侧面中的一个侧面处在第一金属层208的多个部分上选择性地沉积一系列第二金属层210。虽然图2D描绘在每一鳍片的第二侧面上的选择性沉积，但此仅为示例性的，因为该系列第二金属层210备选地可选择性地沉积于每一鳍片的第一侧面上。此选择性沉积可使用定向沉积技术和/或差别沉积技术来达成(例如，如通过箭头211说明)。举例而言，可使用热蒸镀或电子束(e-beam)蒸镀来沉积第二金属层210。根据本发明的教示，第二金属层210包括掺杂有至少一种带边金属的常规栅极金属(诸如，TiN、TaN和/或TaC)。第二金属层210中使用的特定带边金属可视所制造的鳍片FET器件为n沟道鳍片FET(本文中缩写为“NFET”)或p沟道鳍片FET(本文中缩写为“PFET”)而变化。当制造NFET器件时，带边金属可包括任何第IIA族(碱土金属)/第IIIB族(镧系)元素，诸如以下各项中的一者或多者：镁(Mg)、钡(Ba)、锶(Sr)(第IIA族)、镧(La)、钇(Y)、镝(Dy)、铈(Ce)、镨(Pr)、镱(Yb)及镥(Lu)(第IIIB族)。另一方面，当制造PFET器件时，带边金属可包括以下各项中的一者或多者：铝(Al)、铑(Rh)、铼(Re)、铂(Pt)、钨(W)、镍(Ni)、钴(C0)、二氧化铝(AlO2)、二氧化钛(TiO2)、氧化钽(Ta2O5)、氧化镍(NiO)以及氧化钴(Co2O3)。根据示例性实施例，通过首先使用(例如)热蒸镀或电子束蒸镀将常规栅极金属沉积至每一鳍片的希望的侧面(亦即，第一侧面或第二侧面)上在第一金属层208上达约5纳米至约50纳米的厚度而形成第二金属层210。接着再次使用(例如)热蒸镀或电子束蒸镀在常规栅极金属上沉积适当的带边金属达约1埃至约20的厚度(该厚度视第二金属层中的带边金属的所要浓度而定)。接着使用退火制程使常规金属和带边金属在整个第二金属层210中相互扩散，该退火制程可紧随金属沉积之后进行，或者可在栅极完成之后作为最终的源极/漏极活化退火制程而进行(参见下文)。此等退火制程所使用的参数为熟习此项技术者所熟知且因此本文中不进一步描述。
根据图2D中所展示说明的配置，邻近每一鳍片的第一侧面的栅极的一部分将归因于邻近每一鳍片的第一侧面的栅极的该部分中存在第一金属层208(例如，非带边金属)而具有阈值Vt1，且每一鳍片的第二侧面将具有阈值Vt2，其中归因于邻近每一鳍片的第二侧面的栅极的该部分中存在第二金属层210(例如，具有带边金属)而使得Vt2不同于Vt1。每一鳍片的宽度(在图2D中标记为w)大体上足够小以使得可忽略来自邻近每一鳍片的顶部的栅极的一部分的任何Vt贡献。根据示例性实施例，因为带边金属通常使Vt降低，所以Vt2＜Vt1。因此，如上文所强调，若第一金属层与第二金属层两者中均存在带边金属，且若第二金属层中存在更多带边金属，则邻近每一鳍片的第二侧面的栅极的部分将具有比邻近每一鳍片的第一侧面的栅极的部分低的Vt。具有此等性质的鳍片FET器件将在低供电电压(Vdd)(Vt2＞Vdd＞Vt1)、低功率模式中具有极佳的操作性能。当Vdd增加至高于Vt2时，器件将在高性能模式中操作。
如图2E中所展示，在第一金属层208和第二金属层210上沉积第三金属层212。第三金属层212可包括TiN、TaN和/或TaC，且可使用CVD或ALD将第三金属层212沉积至约5纳米至约50纳米的厚度。
如图2F中所展示，可视需要而在第三金属层212上沉积多晶硅层(亦即，多晶硅层214)。多晶硅使得栅极与后续自对准硅化处理(silicidation)兼容(当源极区/漏极区硅化时)。或者，与金属栅极兼容的接触方案将消除对多晶硅层的需要。另外，一些金属栅极(诸如，TiN/TaN)具有比硅化的多晶硅低的导电性，因此接受了后续硅化处理的多晶硅栅极可能沿栅极具有较低电阻。可使用CVD、等离子体增强化学气相沉积(PECVD)或快速热化学气相沉积(RTCVD)将多晶硅层214沉积至约30纳米至约150纳米的厚度。
在需要时可接着执行对栅极的任何进一步的标准处理。仅举例而言，可使该鳍片退火，以(例如)使如上文所描述的金属层中的金属相互扩散。现在完成栅极。
接着亦可使用标准处理来在栅极的相对两端处形成源极区及漏极区且通过鳍片使其互连。举例而言，现切换至自有利点B(参见(例如)图1)检视的视图，图2G展示如上文所描述的形成于鳍片202上的完成的栅极216。图2G至图2I说明在栅极的一侧上的源极区或漏极区的形成，然而应理解，相同制程适用于在栅极的相对侧面上形成对应源极区或漏极区。如图2H中所展示，在栅极216的任一侧上形成偏移间隔物218。根据示例性实施例，偏移间隔物包括氮化硅(SiN)。还执行对源极区/漏极区中的鳍片202中的扩展注入。如图2I中所展示，使外延Si220在鳍片202上生长。移除偏移间隔物218(参见图2H)且用最终间隔物222替换偏移间隔物218。接着将源极注入物/漏极注入物引入至该区，后续接着进行快速热退火。因此，形成源极区/漏极区224。亦可形成至源极区/漏极区的硅化物接触(图中未展示)。用于源极区/漏极区的特定参数和硅化物形成技术为熟习此项技术者所熟知且因此本文中不进一步描述。
接下来呈现的器件为双Vt金属氧化物半导体场效应晶体管(MOSFET)器件。与上文所呈现的鳍片FET器件相比较，此等MOSFET器件为三栅极(trigate)器件，其中该栅极的顶部及两个侧面对器件的Vt有贡献。
图3为说明示例性MOSFET器件300的示意图。MOSFET器件300包括源极区302、漏极区304、使源极区302与漏极区304互连的沟道306，及围绕沟道306的至少一部分的栅极308。如下文将详细描述，栅极308具有双Vt设计，其中归因于遍及栅极的一种或多种带边金属的选择性放置而使得栅极308的两个侧面具有第一阈值Vt1且栅极308的顶部具有第二阈值Vt2。双Vt栅极设计的使用允许MOSFET器件300以低活动功率模式或高性能模式运行，因此经由总的减小的功率消耗来提供节省且无不合需要的性能降低。
图4A至图4O为说明用于形成MOSFET器件(诸如，上文结合图3的描述所描述的MOSFET器件300)的示例性方法的横截面图。亦即，图4A及图4B借助于参看穿过平面a(参见图3)的横截面图强调器件的基部及该基部上的栅极介电层的产生，该栅极介电层将基部的用作器件的沟道的部分与器件的栅极分隔。参见下文。图4C至图4L借助于参看穿过平面a(参见图3)的横截面图强调双Vt栅极的产生。图4M至图4O借助于参看自有利点b(参见图3)检视的视图强调器件的源极区/漏极区的形成。如上文所强调，本文所描述的MOSFET器件为三栅极器件。顾名思义，三栅极包括三个有效部分，在此状况下，三个有效部分为顶面及两个侧面。如下文详细描述，通过本发明的技术，三栅极的两个侧面均被配置为具有相同阈值电压Vt1，而顶部被配置为具有不同阈值电压Vt2(此配置在本文中称作“双Vt”配置)。具有此等性质的器件将在提供低供电电压(Vdd)(亦即，Vt2＞Vdd＞Vt1)时在低功率模式中具有极佳的操作性能。当Vdd增加至高于Vt2时，器件将在高性能模式中操作。三栅极器件作为22纳米技术及22纳米以上的技术的候选者而获得实质关注。三栅极器件提供较佳静电控制，准许栅极长度缩放。另外，当各侧面现在为选通(gated)区时，每一平面布局的可用电流增加(亦即，与常规平面配置相比较)。
器件的起始平台可为SOI晶片或体硅晶片。选择在BOX上具有SOI层的SOI晶片用于本发明的实例描述。如图4A中所展示，(例如)使用标准光刻技术构图晶片的SOI层，以在BOX(亦即，BOX 404)上形成器件的基部402。SOI晶片通常亦包括邻近BOX的与SOI层相对的侧面的衬底(其在本发明实例图中未展示)。稍后，在该制程中，将在基部402上形成源极区、漏极区与栅极，其中在源极区与漏极区之间并在栅极下方的基部的一部分用作器件的沟道。将栅极配置为具有两个侧面(第一侧面和与第一侧面相对的第二侧面)和顶部的三栅极。因此，基部402具有第一侧面、与第一侧面相对的第二侧面及顶部，其将分别对应于与基部402邻近的栅极的第一侧面、第二侧面及顶部。
起始SOI晶片可部分或完全耗尽。当使用具有较厚SOI层的SOI晶片时(SOI厚度TSOI大于或等于30纳米)或当使用体硅晶片时，晶片优选部分耗尽。当使用具有较薄SOI层的SOI晶片时(TSOI小于或等于30纳米)，晶片优选完全耗尽。
如图4B中所展示，接着在基部402及BOX 404的曝露部分上形成介电层406。介电层406将器件的沟道与器件的栅极分隔，且因此介电层406用作栅极电介质。介电层406可包括SiO2和SiON中的一种或多种且可使用标准热氧化或RTP氧化将其形成至约0.7纳米至约3纳米的厚度。或者，介电层406可包括铪基高k材料(诸如，HfO2、HfZrO4、HfSiO和/或HfSiON)，且可使用CVD或ALD将其形成至约1纳米至约5纳米的厚度。在使用金属栅极的情形下和/或在需要具有有利于SiO2的缩放特性的电介质时，优选使用高k电介质。
如图4C中所展示，栅极的形成以在介电层406上沉积金属层408开始。根据本发明的教示，金属层408包括掺杂有至少一种带边金属的常规栅极金属(诸如，TiN、TaN和/或TaC)。金属层408中使用的特定带边金属可视所形成的MOSFET器件为n沟道MOSFET(NMOSFET)或p沟道MOSFET器件(PMOSFET)而变化。当形成NMOSFET时，该带边金属可包括第IIA族(碱土金属)/第IIIB族(镧系)元素，诸如以下各项中的一者或多者：Mg、Ba、Sr(第IIA族)、La、Y、Dy、Ce、Pr、Yb及Lu(第IIIB族)。或者，当形成PMOSFET时，该带边金属可包括以下各项中的一者或多者：Al、Rh、Re、Pt、W、Ni、Co、A1O2、TiO2、Ta2O5、NiO以及Co2O3。根据示例性实施例，通过首先使用CVD、ALD、溅镀或热蒸镀在介电层406上沉积常规栅极金属至从约5纳米至约50纳米的厚度而形成金属层408。接着再次使用CVD、ALD、溅镀或热蒸镀在常规栅极金属上沉积适当带边金属至从约2至约3的厚度。接着使用退火制程使常规金属及带边金属在整个金属层408中相互扩散，该退火制程可紧随金属沉积之后进行，或者可在栅极完成之后作为最终的源极/漏极活化退火制程而进行。此等退火制程所使用的参数为熟习此项技术者所熟知且因此本文中不进一步描述。
如图4D中所展示，在金属层408上沉积偏移间隔物前驱体层410。间隔物前驱体层410可包括多晶硅或非晶硅中的一种或多种，且可使用CVD、PECVD或RTCVD将其保形地沉积于金属层408上至从约3纳米至约15纳米的厚度。若将使用额外带边金属层(参见(例如)下文所描述的图4G至图4I)，则可将间隔物前驱体层410原位预先掺杂以磷(P)或砷(As)(对于NMOSFET)或预先掺杂以硼(B)(对于PMOSFET)。或者，若将不使用额外带边金属层(参见(例如)下文所描述的图4J至图4L)，则间隔物前驱体层410亦可包括不导电电介质(诸如，SiN)，因为随后将在处理期间移除自其形成的偏移间隔物(参见下文)。
如图4E中所展示，接着在邻近金属层408的基部402的每一侧面上自间隔物前驱体层410形成偏移间隔物412及414。根据示例性实施例，使用反应性离子蚀刻(RIE)来形成偏移间隔物412和414，该蚀刻将间隔物前驱体层410从所有水平表面移除，包括从基部402的顶部上移除，这曝露金属层408的一部分。
如图4F中所展示，(例如)使用湿式蚀刻将通过RIE曝露的金属层408的部分选择性地从基部402的顶部(亦即，从基部的顶部上的介电层的一部分上)移除。此制程基本上形成与金属层408分隔的两个单独层，基部402的每一侧面上(亦即，在第一侧面和第二侧面上)一层(下文称作第一金属层408a和第二金属层408b)。为了描述的一致性，术语“第一金属层”将用以指代金属层408的邻近介电层的保持在基部402的左(第一)侧的部分，且术语“第二金属层”将用以指代金属层408的邻近介电层的保持在基部402的右(第二)侧的部分。然而此名称指派为任意的。
因为第一金属层408a与第二金属层408b起源于相同金属层(金属层408)，所以第一金属层408a与第二金属层408b具有相同(或近似相同)的组成及物理性质(诸如，厚度)。在此点上，该制程中，采取的步骤可视是否使用另一金属层(亦即，包括不同带边金属的第三金属层)而变化。亦即，图4G至图4I描绘三栅极中的第三金属层的使用，而图4J至图4L描绘无第三金属层的三栅极。
图4G至图4I中或图4J至图4L中所描绘的任一配置将达成双Vt三栅极。然而，可能需要使用具有相关联的带边金属的第三金属层，以有助于相对于三栅极的顶部“精细调节”三栅极的各侧面的阈值，且有助于相对于三栅极的各侧面“精细调节”三栅极的顶部的阈值。亦即，大多数金属栅极通常具有中间带隙功函数。在短沟道长度的MOSFET器件(亦即，具有小于0.1微米(μm)的沟道长度)的情况下，其中该短沟道长度的MOSFET器件的基部为具有SOI厚度TSOI(参见图1)或硅厚度T硅(分别≥30纳米)的部分耗尽的SOI或体硅，此时存在脱离带边的短沟道控制方面的处罚。为了将Vt控制至可接受的损耗内，与带边器件相比较，必须极大地减少沟道掺杂，亦即，通常将沟道掺杂减少达约30％(百分比)至约60％。减少的沟道掺杂使短沟道响应降级。若不减少沟道掺杂，则Vt通常将过高。
或者，对于具有较薄基部的MOSFET器件，诸如完全耗尽的SOI(亦即，TSOI≤30纳米)掺杂不再设定Vt。在此器件厚度的方案中，在许多状况下，四分之一带隙和/或中间带隙金属将提供可接受的Vt。因此，仅举例而言，对于基于较厚的、部分耗尽的SOI(或体硅)的器件，除非栅极的顶部需要大得多的Vt(例如，约800毫伏(mV)至约1伏特(V))，否则栅极的顶部及各侧面将需要所应用的带边金属(图4G至图4I)。对于基于较薄的、完全耗尽的SOI的器件，仍可使用在栅极的各侧面和顶部处的带边金属，但可省略在栅极的顶部处的带边金属的可能性增加，因为此Vt将不会如完全耗尽的器件中一般高。因此，将仅在栅极的各侧面处使用带边金属(图4J至图4L)。省略额外带边金属的诱因将为较低的制程成本及制程简化。
如图4G中所展示，在基部402的顶部上的介电层406的一部分上且在偏移间隔物412/414上沉积第三金属层416。如同第一金属层和第二金属层408a和408b，第三金属层416亦包括掺杂有至少一种带边金属的常规栅极金属(诸如，TiN、TaN和/或TaC)。然而，第三金属层416中的带边金属不同于第一金属层和第二金属层408a和408b中的带边金属(以便达成双Vt三栅极)。第三金属层416的与偏移间隔物412/414接触的部分不影响栅极的各侧面的Vt，因为偏移间隔物412/414保护栅极的各侧面免受第三金属层416中的带边金属的影响。第三金属层416可包括以下带边金属中的一者或多者：用于NMOSFET的Mg、Ba、Sr(第IIA族)、La、Y、Dy、Ce、Pr、Yb及Lu(第IIIB族)，用于PMOSFET的Al、Rh、Re、Pt、W、Ni、Co、A1O2、TiO2、Ta2O5、NiO及Co2O3。根据示例性实施例，通过首先使用CVD、ALD、溅镀或热蒸镀在栅极叠层的顶部、偏移间隔物412/414及介电层406上沉积常规栅极金属至从约5纳米至约50纳米的厚度而形成第三金属层416。接着再次使用CVD、ALD、溅镀或热蒸镀在常规栅极金属上沉积适当带边金属至从约2至约3的厚度。接着使用退火制程使常规金属和带边金属在整个第三金属层416中相互扩散，该退火制程可紧随金属沉积之后进行，或者可在栅极完成之后作为最终的源极/漏极活化退火制程而进行。
如图4H中所展示，在第三金属层416上沉积顶部电极层418。顶部电极层418可包括TiN、TaC和TaN中的一种或多种，且可使用ALD将其沉积在第三金属层416上至从约5纳米至约50纳米的厚度。
如图4I中所展示，可在顶部电极层418上沉积多晶硅层420。此步骤为可选的。举例而言，可使用多晶硅层来使栅极与后续自对准硅化处理兼容(亦即，当器件的源极区/漏极区硅化时)。或者，与金属栅极兼容的接触方案消除对多晶硅层的需要。另外，一些金属栅极(诸如，TiN/TaN)具有比硅化的多晶硅低的导电性，因此接受后续硅化处理的多晶硅栅极会沿栅极具有较低电阻。可使用CVD、PECVD或RTCVD在顶部电极层418上沉积多晶硅层420至从约30纳米至约150纳米的厚度。可对多晶硅层420进行预先掺杂或稍后在源极/漏极形成期间进行掺杂。
归因于在栅极的侧面处的一种带边金属及在栅极的顶部上的第二带边金属的存在而使得栅极将具有双Vt配置，其中栅极的各侧面(亦即，S1及S2)均具有第一阈值电压(亦即，阈值电压Vt1)且栅极的顶部(亦即，T)具有第二阈值电压(亦即，阈值电压Vt2)，其中Vt2＞Vt1。Vt1可相对于Vt2而变化，反之亦然，例如，通过使第一金属层/第二金属层和/或第三金属层的成分和厚度中的一者或多者变化。
如上文所强调，图4J至图4L描绘无第二带边金属的三栅极。如图4J中所展示，移除保持未掺杂(参见上文)的偏移间隔物412和414。可使用湿式蚀刻或硅特定RIE来移除偏移间隔物412和414。
如图4K中所展示，在第一金属层和第二金属层408a和408b/介电层406上(亦即，在基部的顶部上的介电层的一部分上)沉积顶部电极层422。顶部电极层422可包括掺杂的多晶硅或金属(诸如，TiN、TaC或TaN)。根据示例性实施例，顶部电极层422包括TiN，且使用ALD将其沉积至从约5纳米至约50纳米的厚度。
如图4L中所展示，可在顶部电极层422上沉积多晶硅层424。此步骤为可选的。如上文所强调，可使用多晶硅层来使栅极与后续自对准硅化处理兼容(亦即，当器件的源极区/漏极区硅化时)。如同上文所描述的多晶硅层420，可使用CVD、PECVD或RTCVD将多晶硅层424沉积至从约30纳米至约150纳米的厚度。可对多晶硅层424进行预先掺杂或稍后在源极/漏极形成期间进行掺杂。
如上文，归因于仅在栅极的侧面处存在带边金属(亦即，栅极的顶部上不存在带边金属)而使得栅极将具有双Vt配置，其中栅极的各侧面(亦即，S1及S2)均具有第一阈值电压(亦即，阈值电压Vt1)且栅极的顶部(亦即，T)具有第二阈值电压(亦即，阈值电压Vt2)，其中Vt2＞Vt1。Vt1可相对于Vt2而变化，反之亦然，例如，通过使第一带边金属层和第二带边金属层408a和408b的成分和厚度中的一者或多者变化。
在沉积电介质外加金属和/或多晶硅之后，使用栅极光刻及后续蚀刻制程来形成栅极叠层。此等光刻及蚀刻步骤为熟习此项技术者所熟知且因此本文中不进一步描述。栅极为自对准，因为栅极的顶部和各侧面优选仅通过一个光刻和后续蚀刻步骤而形成。因此，顶部及各侧面彼此对准。
在需要时可接着进行栅极的任何进一步标准处理。仅举例而言，可使栅极退火，以(例如)使如上文所描述的金属层中的金属相互扩散。现在完成栅极。
亦可接着使用标准处理来在栅极的相对侧面上形成源极区及漏极区。举例而言，现切换至自有利点B(参见(例如)图3)检视的视图，图4M展示如上文所描述而形成的完成的三栅极。此实例中所展示的特定三栅极不具有第二带边金属，然而，任意三栅极配置(具有或无第二带边金属)皆适用于此描述。图4N至图4O说明在三栅极的一个侧面上的源极区或漏极区的形成，然而应理解，相同制程适用于在三栅极的相对侧面上形成对应源极区或漏极区。如图4N中所展示，在三栅极的任一侧面上形成偏移间隔物428。根据示例性实施例，偏移间隔物包括SiN。将掺杂剂引入至源极区/漏极区中的BOX 404中(且若未进行预先掺杂，则将掺杂剂引入至多晶硅层中(参见上文))。如图4O中所展示，使外延硅430在源极区/漏极区中生长且移除偏移间隔物428(参见图4N)并用最终间隔物432替换偏移间隔物428。将源极注入物/漏极注入物引入至该区域，后续接着进行快速热退火。因此，形成源极区/漏极区。亦可形成至源极区/漏极区的硅化物接触(图中未展示)。用于源极区/漏极区的特定参数及硅化物形成技术为熟习此项技术者所熟知且因此本文中不进一步描述。如上文所强调，自基部形成的沟道在源极区与漏极区之间延伸。
具有厚基部(例如，TSOI或T硅大于或等于约25纳米)的三栅极器件也可以不使用外延源极区/漏极区。因此，对于大于或等于约25纳米的基部厚度，不需要外延生长的源极/漏极生长且可改为将此区直接注入(参见上文)并硅化以形成源极区/漏极区。
根据示例性实施例，三栅极具有侧面∶顶部∶侧面为约1∶1∶1的纵横比。在该实例中，栅极的顶部将贡献总MOSFET贡献的约1/3。亦即，在三栅极的情况下，假定栅极的顶部具有相对于栅极的各侧面的显着重要性。在下文实例中呈现其它配置，然而，其中纵横比被缩放。
进一步参考以下非限制性实例来描述本发明的技术：
实例1
比较两种Vdd水平(亦即，1V的Vdd1及0.5V的Vdd2)下的双Vt鳍片FET器件(例如，根据图2A至图2I中所概述的方法所制造)与常规单Vt鳍片FET器件(其中假定ΔVt，亦即Vt1与Vt2之间的差，为约400mV)。对于双Vt鳍片FET器件，0.5V下的有功功率消耗为1V下的有功功率消耗的约五分之一(亦即，电容(C)×V2＝0.18)。比较起来，在单Vt器件的情况下，不存在C的下降，因此0.5V下的有功功率消耗仅为1V下的有功功率消耗的约五分之二。在较高Vdd下的双Vt鳍片FET器件的有功功率与单Vt器件的有功功率相当。
实例2
在此实例中，选择现有MOSFET器件设计(例如，以解决不可进行重新设计时的情形)且假定栅极负载支配着性能(亦即，总的器件负载主要受栅极负载支配)。然而，需要制造一种可在低Vdd(例如，0.5V)下操作且展示出较低有功功率的器件，其在1V的Vdd下可接受的性能下降为约20％。
使用以下参数：
1)假定Vdd等于1V或0.5V。假定Vt1＝300mV，Vt2＝600mV。接着假定器件宽度恒定，此意谓不进行现有器件设计的重新设计。亦即，假定电路和器件设计本身保持不变。可在不改变掩模的情况下容易地实现三栅极的集成，简单地使用不同制程来实施相同掩模以得到三栅极。另一方面，迁移重新绘制(migration re-map)将需要电路设计者修改电路及产生的物体布局(掩模)。重新绘制通常极贵且费时，而不变更物理掩模的集成解决方案(诸如，通过本发明的技术)具有快得多的周转时间及较少的相关联成本。2)将驱动电流I规一化为在300mV的单一Vt状况下为1V驱动(参见上文及图5(下文所描述))。3)假定每100mV的过驱动产生10％的驱动损耗。过驱动为栅极电压的量大于Vt的情况。
图5的表格500说明两个单Vt FET器件(亦即，分别具有Vt1和Vt2，其中Vt1＝300mV且Vt2＝600mV)和一个双Vt鳍片FET器件的性能。在表格500中，展示状况1(单一Vt1＝300mV)、状况2(单一Vt2＝600mV)及状况3(双Vt)在Vdd为1V与Vdd为0.5V时的电容(C)、驱动电流(I)、功率和性能。因此，有利地，通过本发明的双Vt FET设计，针对低Vdd操作可得到在一半有功功率下的相同性能，同时存在1V性能处罚(假定由前段制程(FEOL)支配性能)。
虽然本文中已描述本发明的说明性实施例，但应理解，本发明不限于彼等精确实施例，且熟习此项技术者可在不偏离本发明的范畴的情况下作出各种其它改变及修改。
Claims (23)
1.一种场效应晶体管器件，其包括：
源极区；
漏极区；
至少一个沟道，其使所述源极区与所述漏极区互连；以及
栅极，其围绕所述沟道的至少一部分，所述栅极被配置为归因于遍及所述栅极的至少一种带边金属的选择性放置而具有多个阈值电压，
使所述源极区与所述漏极区互连的多个鳍片，其用作所述器件的所述沟道，每一鳍片具有第一侧面和与所述第一侧面相对的第二侧面；
使所述鳍片与所述栅极分隔的介电层；
在所述介电层上的第一金属层；
一系列第二金属层，其包含在每一鳍片的所述第二侧面处的所述第一金属层上的所述至少一种带边金属。
2.根据权利要求1的场效应晶体管器件，其中所述栅极围绕所述鳍片中的每一个的至少一部分，且其中邻近所述鳍片中的每一个的所述第一侧面的所述栅极的一部分被配置为具有阈值电压Vt1，且邻近所述鳍片中的每一个的所述第二侧面的所述栅极的一部分被配置为具有阈值电压Vt2，其中归因于邻近所述鳍片中的每一个的所述第二侧面的所述栅极的部分中存在所述至少一种带边金属而使得Vt2不同于Vt1。
3.根据权利要求1的场效应晶体管器件，其中所述第一金属层包含具有这样的浓度的所述至少一种带边金属，该浓度低于所述第二金属层中的所述至少一种带边金属的浓度。
4.根据权利要求3的场效应晶体管器件，其中所述栅极围绕所述鳍片中的每一个的至少一部分，且其中邻近所述鳍片中的每一个的所述第一侧面的所述栅极的一部分被配置为具有阈值电压Vt1，且邻近所述鳍片中的每一个的所述第二侧面的所述栅极的一部分被配置为具有阈值电压Vt2，其中归因于邻近所述鳍片中的每一个的所述第二侧面的所述栅极的部分中存在较大浓度的所述至少一种带边金属而使得Vt2不同于Vt1。
5.根据权利要求1的场效应晶体管器件，其中所述器件包含n沟道场效应晶体管，且所述至少一种带边金属包含以下各项中的一者或多者：第IIA族元素、第IIIB族元素、镁、钡、锶、镧、钇、镝、铈、镨、镱以及镥。
6.根据权利要求1的场效应晶体管器件，其中所述器件包含p沟道场效应晶体管，且所述至少一种带边金属包含以下各项中的一者或多者：铝、铑、铼、铂、钨、镍、钴。
7.根据权利要求1的场效应晶体管器件，其中所述至少一种带边金属能够被以下各项中的一者或多者替代：二氧化铝、二氧化钛、氧化钽、氧化镍以及氧化钴。
8.根据权利要求1的场效应晶体管器件，其进一步包含：
在所述第一金属层和所述第二金属层上的第三金属层；以及
在所述第三金属层上的多晶硅层。
9.一种场效应晶体管器件，其包含：
源极区；
漏极区；
至少一个沟道，其使所述源极区与所述漏极区互连；以及
栅极，其围绕所述沟道的至少一部分，所述栅极被配置为归因于遍及所述栅极的至少一种带边金属的选择性放置而具有多个阈值电压；
基部，其一部分用作所述器件的所述沟道，所述基部具有第一侧面、与所述第一侧面相对的第二侧面以及顶部；以及
介电层，其使所述基部的用作所述沟道的部分与所述栅极分隔；
第一金属层，其邻近所述基部的所述第一侧面处的所述介电层；以及
第二金属层，其邻近所述基部的所述第二侧面处的所述介电层，其中所述第一金属层与所述第二金属层两者包含所述至少一种带边金属。
10.根据权利要求9的场效应晶体管器件，其中所述栅极围绕所述基部的至少一部分，且其中邻近所述基部的所述第一侧面和所述第二侧面的所述栅极的部分各自被配置为具有阈值电压Vt1，且邻近于所述基部的所述顶部的所述栅极的一部分被配置为具有阈值电压Vt2，其中归因于所述栅极的所述侧面处存在所述至少一种带边金属且在所述栅极的所述顶部处不存在所述至少一种带边金属而使得Vt2不同于Vt1。
11.根据权利要求9的场效应晶体管器件，其中所述栅极进一步包含：
邻近所述基部的所述顶部处的所述介电层的第三金属层，所述第三金属层包含至少一种带边金属，所述至少一种带边金属不同于所述第一金属层和所述第二金属层中的所述带边金属；
在所述第三金属层上的顶部电极层；以及
在所述顶部电极层上的多晶硅层。
12.根据权利要求9的场效应晶体管器件，其中所述栅极进一步包含：
顶部电极层，其邻近所述第一和第二金属层以及在所述基部的所述顶部处的所述介电层；以及
在所述顶部电极层上的多晶硅层。
13.一种用于制造场效应晶体管器件的方法，其包含以下步骤：
在绝缘体上硅层中构图多个鳍片，每一鳍片具有第一侧面和与所述第一侧面相对的第二侧面；
在所述鳍片中的每一个上形成介电层；
形成栅极，所述栅极围绕所述鳍片中的每一个的至少一部分且通过所述介电层而与所述鳍片分隔，所述栅极被配置为归因于遍及所述栅极的至少一种带边金属的选择性放置而具有多个阈值电压，以便邻近所述鳍片中的每一个的所述第一侧面的所述栅极的一部分被配置为具有阈值电压Vt1，且邻近所述鳍片中的每一个的所述第二侧面的所述栅极的一部分被配置为具有阈值电压Vt2，其中归因于邻近所述鳍片中的每一个的所述第二侧面的所述栅极的部分中存在所述至少一种带边金属或归因于邻近所述鳍片中的每一个的所述第二侧面的所述栅极的部分中存在较大浓度的所述至少一种带边金属而使得Vt2不同于Vt1；以及
形成通过所述鳍片互连的源极区和漏极区。
14.根据权利要求13的方法，其中形成所述栅极的步骤进一步包含以下步骤：
在所述介电层上沉积第一金属层；以及
在每一鳍片的所述第二侧面处的所述第一金属层的部分上选择性地沉积一系列第二金属层。
15.根据权利要求14的方法，其中选择性地沉积所述一系列第二金属层的步骤进一步包含以下步骤：
在所述鳍片中的每一个的所述第二侧面处的所述第一金属层的部分上沉积栅极金属；
在所述栅极金属上沉积所述至少一种带边金属；以及
使所述栅极金属与所述带边金属在整个所述第二金属层中相互扩散。
16.根据权利要求14的方法，其进一步包含以下步骤：
在所述第一金属层和所述第二金属层上沉积第三金属层；以及
在所述第三金属层上沉积多晶硅层。
17.一种用于制造场效应晶体管器件的方法，其包含以下步骤：
在绝缘体上硅层中构图基部，所述基部具有第一侧面、与所述第一侧面相对的第二侧面以及顶部；
在所述基部上形成介电层；
形成栅极，所述栅极围绕所述基部的至少一部分且通过所述介电层与所述基部分隔，所述栅极被配置为归因于遍及所述栅极的至少一种带边金属的选择性放置而具有多个阈值电压，以便邻近所述基部的所述第一侧面和所述第二侧面的所述栅极的部分各自被配置为具有阈值电压Vt1，且邻近于所述基部的所述顶部的所述栅极的一部分被配置为具有阈值电压Vt2，其中所述阈值电压Vt2不同于所述阈值电压Vt1；以及
在所述栅极的相对侧面上形成源极区和漏极区。
18.根据权利要求17的方法，其中形成所述栅极的步骤进一步包含以下步骤：
在所述基部的相对侧面上形成第一金属层和第二金属层，所述第一金属层和所述第二金属层均包含所述至少一种带边金属；以及
在所述基部的每一侧面上邻近所述第一金属层和所述第二金属层形成偏移间隔物。
19.根据权利要求18的方法，其中形成所述第一金属层和所述第二金属层的步骤进一步包含以下步骤：
在所述介电层上沉积金属层，其中所述金属层包含所述带边金属；以及
从所述基部的顶部上的所述介电层的一部分上选择性地移除所述金属层。
20.根据权利要求19的方法，其进一步包含以下步骤：
移除所述偏移间隔物；以及
在所述第一金属层和所述第二金属层上以及在所述基部的顶部上的所述介电层的一部分上沉积顶部电极层。
21.根据权利要求20的方法，其进一步包含以下步骤：
在所述顶部电极层上沉积多晶硅层。
22.根据权利要求19的方法，其进一步包含以下步骤
在所述偏移间隔物上和在所述基部的顶部上的所述介电层的一部分上沉积第三金属层，其中所述第三金属层包含带边金属，该带边金属不同于所述第一金属层和所述第二金属层中的所述带边金属；以及
在所述第三金属层上沉积顶部电极层。
23.根据权利要求22的方法，其进一步包含以下步骤：
在所述顶部电极层上沉积多晶硅层。
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