TWI476918B - 多臨界電壓場效電晶體裝置 - Google Patents
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Description
本發明係關於場效電晶體(FET)裝置，且更特定言之，係關於多臨界電壓(Vt)FET裝置及其製造技術。
在許多積體電路設計中使用場效電晶體(FET)作為用以斷開及閉合電路之開關。大體而言，FET包括藉由通道連接之源極區及汲極區，及調節通過源極區與汲極區之間的通道之電子流的閘極。通道可包括n型或p型半導體材料，其分別形成n通道FET(NFET)或p通道FET(PFET)。
在一些應用中偏愛使用一特定類型之FET，即鰭式FET(finFET)，此係歸因於其具有快速切換時間及高電流密度。finFET之基本形式包括一源極區、一汲極區，及源極區與汲極區之間的一或多個鰭形通道。鰭片上之一閘電極調節源極與汲極之間的電子流。
隨著電子技術不斷進步，功率、效能及密度取捨之管理難度日益增大。存在用於管理晶片級功率之許多策略，諸如將非作用中區塊斷電或減小睡眠模式期間之供電電壓(Vdd
)。然而，大部分此等方法涉及到設計耗用，此主要體現在斷電管理及/或穩健設計電路以使得電路維持在降低的Vdd
下之狀態方面(其中緊密模型通常具有不良準確度)。
常常，一旦最終設計形成，較低Vdd
便憑經驗而確定。因此，習知裝置幾乎始終具有較高設計成本以確保較低Vdd
下之電路設計功能。此成本出自於：跨越較寬的電壓範圍檢查本身設計，以及確保模型本身在此Vdd
範圍內得到良好校準，良好校準常常不可忽視。另外，亦存在以下風險：若未正確地執行此等任務，則可能帶來與重新設計週期相關聯之成本。
因此，需要一種經由有效低功率操作來提供功率節省之FET裝置，此等有效低功率操作可藉由可用處理技術來簡單而經濟地實施。
本發明提供多臨界電壓(Vt)場效電晶體(FET)裝置及其製造技術。在本發明之一態樣中，提供一種FET裝置，其包括一源極區；一汲極區；使該源極區與該汲極區互連之至少一通道；及一閘極，其環繞該通道之至少一部分，該閘極經組態以歸因於貫穿該閘極之至少一能帶邊緣金屬之選擇性置放而具有多個臨界電壓。
在本發明之另一態樣中，提供一種製造一FET裝置之方法。該方法包括以下步驟。在一絕緣體上覆矽(SOI)層中圖案化複數個鰭片，每一鰭片具有一第一側面及與該第一側面相對之一第二側面。在該等鰭片中之每一者上形成一介電層。形成一閘極，該閘極環繞該等鰭片中之每一者之至少一部分且藉由該介電層而與該等鰭片分開，該閘極經組態以歸因於貫穿該閘極之至少一能帶邊緣金屬之選擇性置放而具有多個臨界電壓。藉由該等鰭片而使一源極區與一汲極區形成互連。
在本發明之又一態樣中，提供另一種製造一FET裝置之方法。該方法包括以下步驟。在一SOI層中圖案化一基極，該基極具有一第一側面、與該第一側面相對之一第二側面及一頂部。在該基極上形成一介電層。形成一閘極，該閘極環繞該基極之至少一部分且藉由該介電層而與該基極分開，該閘極經組態以歸因於貫穿該閘極之至少一能帶邊緣金屬之選擇性置放而具有多個臨界電壓。在該閘極之相對側面上形成一源極區及一汲極區。
將參考以下[實施方式]及圖式獲得對本發明之更完全理解以及本發明之其他特徵及優點。
本文中提供具有多個臨界電壓(Vt)之場效電晶體(FET)裝置及其製造技術。將呈現若干不同FET裝置設計，每一FET裝置設計皆經組態以歸因於貫穿該閘極之一或多個能帶邊緣金屬之選擇性置放而具有多Vt閘極(參見下文)。所呈現之第一裝置為雙Vt finFET裝置。
圖1為說明例示性finFET裝置100的示意圖。finFET裝置100包括源極區106、汲極區108，及使該源極區與該汲極區互連之複數個鰭片110。鰭片110圖案化於絕緣體上覆矽(SOI)層中，其中該絕緣體為內埋氧化物(BOX)104。閘極112環繞鰭片110中之每一者之至少一部分。
鰭片110用作該裝置之通道。每一鰭片具有兩個側面(第一側面及與第一側面相對之第二側面)。如下文將詳細描述，根據本發明之教示，鄰近於每一鰭片之第一側面的閘極之一部分經組態以具有臨界電壓Vt1
，且鄰近於每一鰭片之第二側面的閘極之一部分經組態以具有臨界電壓Vt2
，其中歸因於鄰近於每一鰭片之第一側面的閘極之該部分中存在至少一能帶邊緣金屬而使得Vt2
不同於Vt1
(亦即，差動臨界電壓)。
圖2A至圖2I為說明用於製造finFET裝置(諸如，上文結合圖1之描述所描述之finFET裝置100)之例示性方法的圖。亦即，圖2A及圖2B借助於參看穿過平面A(參見圖1)之橫截面圖強調鰭片(通道)及閘極介電質之形成。圖2C至圖2F借助於參看穿過平面A(參見圖1)之橫截面圖強調鰭片上之雙Vt閘極之產生。圖2G至圖2I借助於參看自有利點B(參見圖1)檢視之視圖強調裝置之源極區/汲極區之形成。
根據一例示性實施例，裝置之起始平台為在BOX上具有一SOI層之習知SOI晶圓。基板通常鄰近於BOX之與SOI層相對之一側面(本發明實例圖中未展示)而存在。如圖2A中所展示，在BOX(亦即，BOX 204)上之SOI層中圖案化(亦即，使用標準圖案化技術)複數個鰭片202。以此方式圖案化之每一鰭片202將具有兩個側面(彼此相對)及一頂部。為了描述之簡易性及一致性起見，下文中將該等側面稱作第一側面及第二側面，其中第一側面任意指代每一鰭片之左側面且第二側面任意指代每一鰭片之右側面(基於圖2A中所展示之表示)。另外，如圖2A中所展示，所有鰭片具有一共同定向，其中每一鰭片之第一側面面向一方向(例如，向左)且每一鰭片之第二側面面向相反方向(例如，向右)。
如圖2B中所展示，在BOX 204之曝露部分上及在SOI層中經圖案化之每一鰭片202上形成介電層206。介電層206可包括一或多個二氧化矽(SiO2
)及氮氧化矽(SiON)，且可使用標準熱氧化或快速熱製程(RTP)氧化將其沈積至約0.7奈米(nm)至約3奈米之厚度。或者，介電層206可包括鉿基高k材料(諸如，二氧化鉿(HfO2
)、鋯酸鉿(HfZrO4
)、矽酸鉿(HfSiO)及/或氮化矽酸鉿(HfSiON))，且可使用合適之高k材料沈積製程(諸如，化學氣相沈積(CVD)或原子層沈積(ALD))將其沈積至約1奈米至約5奈米之厚度。在使用金屬閘極之情形下及/或在需要具有有利於SiO2
之按比例調整性質的介電質時，較佳使用高k介電質。介電層206將裝置之每一鰭片202與閘極分開，且因此介電層206用作閘極介電質。
如圖2C中所展示，閘極之形成以在介電層上沈積第一金屬層208開始。第一金屬層可包括氮化鈦(TiN)、氮化鉭(TaN)及/或碳化鉭(TaC)，且可使用ALD將其沈積至約5奈米至約50奈米之厚度。根據一例示性實施例，第一金屬層不包括任何能帶邊緣金屬。另一方面，若第一金屬層中存在能帶邊緣金屬，則根據本發明之教示，第一金屬層中之能帶邊緣金屬之濃度小於第二金屬層中之能帶邊緣金屬之濃度，參見圖2D，如下文所描述。
如圖2D中所展示，在每一鰭片之頂部及各側面中之一個側面處在第一金屬層208之多個部分上選擇性地沈積一系列第二金屬層210。雖然圖2D描繪選擇性沈積係在每一鰭片之第二側面上，但此僅為例示性的，因為該系列第二金屬層210或者可選擇性地沈積於每一鰭片之第一側面上。此選擇性沈積可使用定向沈積技術及/或差動沈積技術來達成(例如，如藉由箭頭211說明)。舉例而言，可使用熱蒸鍍或電子束(e-beam)蒸鍍來沈積第二金屬層210。根據本發明之教示，第二金屬層210包括摻雜有至少一能帶邊緣金屬之習知閘極金屬(諸如，TiN、TaN及/或TaC)。第二金屬層210中使用之特定能帶邊緣金屬可視所製造之finFET裝置為n通道finFET(本文中縮寫為「NFET」)抑或p通道finFET(本文中縮寫為「PFET」)而變化。當製造NFET裝置時，能帶邊緣金屬可包括任何第IIA族(鹼土金屬)/第IIIB族(鑭系)行元素，諸如以下各項中之一或多者：鎂(Mg)、鋇(Ba)、鍶(Sr)(第IIA族)、鑭(La)、釔(Y)、鏑(Dy)、鈰(Ce)、鐠(Pr)、鐿(Yb)及鑥(Lu)(第IIIB族)。另一方面，當製造PFET裝置時，能帶邊緣金屬可包括以下各項中之一或多者：鋁(Al)、銠(Rh)、錸(Re)、鉑(Pt)、鎢(W)、鎳(Ni)、鈷(Co)、二氧化鋁(AlO2
)、二氧化鈦(TiO2
)、氧化鉭(Ta2
O5
)、氧化鎳(NiO)及氧化鈷(Co2
O3
)。根據一例示性實施例，藉由首先使用(例如)熱蒸鍍或電子束蒸鍍將習知閘極金屬沈積至每一鰭片之所要側面(亦即，第一側面或第二側面)上在第一金屬層208上達約5奈米至約50奈米之厚度而形成第二金屬層210。接著再次使用(例如)熱蒸鍍或電子束蒸鍍在習知閘極金屬上沈積適當的能帶邊緣金屬達約1埃()至約20之厚度(該厚度視第二金屬層中之能帶邊緣金屬之所要濃度而定)。接著使用退火製程使習知金屬及能帶邊緣金屬在整個第二金屬層210中相互擴散，該退火製程可緊隨金屬沈積之後進行，或者可在閘極完成之後作為最終的源極/汲極活化退火製程而進行(參見下文)。此等退火製程所使用之參數為熟習此項技術者所熟知且因此本文中不進一步描述。
根據圖2D中所展示說明之組態，鄰近於每一鰭片之第一側面的閘極之一部分將歸因於鄰近於每一鰭片之第一側面的閘極之該部分中存在第一金屬層208(例如，非能帶邊緣金屬)而具有臨界電壓Vt1
，且每一鰭片之第二側面將具有臨界電壓Vt2
，其中歸因於鄰近於每一鰭片之第二側面的閘極之該部分中存在第二金屬層210(例如，具有能帶邊緣金屬)而使得Vt2
不同於Vt1
。每一鰭片之寬度(在圖2D中標記為w)大體上足夠小以使得可忽略來自鄰近於每一鰭片之頂部的閘極之一部分的任何Vt促成因素(contribution)。根據一例示性實施例，因為能帶邊緣金屬通常使Vt降低，所以Vt2
<Vt1
。因此，如上文所強調，若第一金屬層與第二金屬層兩者中均存在能帶邊緣金屬，且若第二金屬層中存在更多能帶邊緣金屬，則鄰近於每一鰭片之第二側面的閘極之該部分將具有比鄰近於每一鰭片之第一側面的閘極之該部分低的Vt。具有此等性質之finFET裝置將在低供電電壓(Vdd
)(Vt2
>Vdd
>Vt1
)、低功率模式中具有極佳的操作效能。當Vdd
增加至高於Vt2
時，裝置將在高效能模式中操作。
如圖2E中所展示，在第一金屬層208及第二金屬層210上沈積第三金屬層212。第三金屬層212可包括TiN、TaN及/或TaC，且可使用CVD或ALD將第三金屬層212沈積至約5奈米至約50奈米之厚度。
如圖2F中所展示，可視需要而在第三金屬層212上沈積多晶矽層(亦即，多晶矽層214)。多晶矽使得閘極與後續自對準矽化處理(silicidation)相容(當源極區/汲極區矽化時)。或者，與金屬閘極相容之觸點方案(contact scheme)將消除對多晶矽層之需要。另外，一些金屬閘極(諸如，TiN/TaN)具有比矽化之多晶矽低的導電性，因此接受了後續矽化處理之多晶矽閘極可能沿閘極具有較低電阻。可使用CVD、電漿增強化學氣相沈積(PECVD)或快速熱化學氣相沈積(RTCVD)將多晶矽層214沈積至約30奈米至約150奈米之厚度。
在需要時可接著執行對閘極之任何進一步標準處理。僅舉例而言，可使該等鰭片退火，以(例如)使如上文所描述之金屬層中之金屬相互擴散。現在完成閘極。
接著亦可使用標準處理來在閘極之相對兩端處形成源極區及汲極區且藉由鰭片使其互連。舉例而言，現切換至自有利點B(參見(例如)圖1)檢視之視圖，圖2G展示如上文所描述的形成於鰭片202上的完成之閘極216。圖2G至圖2I說明在閘極之一側面上的源極區或汲極區之形成，然而應理解，相同製程適用於在閘極之相對側面上形成對應源極區或汲極區。如圖2H中所展示，在閘極216之任一側面上形成偏移隔片218。根據一例示性實施例，偏移隔片包括氮化矽(SiN)。亦執行至源極區/汲極區中之鰭片202中的擴展植入。如圖2I中所展示，使磊晶Si 220在鰭片202上生長。移除偏移隔片218(參見圖2H)且用最終隔片222替換偏移隔片218。接著將源極植入物/汲極植入物引入至該區，後續接著進行快速熱退火。因此，形成源極區/汲極區224。亦可形成至源極區/汲極區之矽化物觸點(圖中未展示)。用於源極區/汲極區之特定參數及矽化物形成技術為熟習此項技術者所熟知且因此本文中不進一步描述。
接下來呈現裝置為雙Vt金屬氧化物半導體場效電晶體(MOSFET)裝置。與上文所呈現之finFET裝置相比較，此等MOSFET裝置為三向閘極(trigate)裝置，其中該閘極之頂部及兩個側面促成裝置之Vt。
圖3為說明例示性MOSFET裝置300的示意圖。MOSFET裝置500包括源極區302、汲極區304、使源極區302與汲極區304互連之通道306，及環繞通道306之至少一部分的閘極308。如下文將詳細描述，閘極308具有雙Vt設計，其中歸因於貫穿閘極之一或多個能帶邊緣金屬之選擇性置放而使得閘極308之兩個側面具有第一臨界電壓Vt1
且閘極308之頂部具有第二臨界電壓Vt2
。雙Vt閘極設計之使用允許MOSFET裝置300以低有效功率模式或高效能模式運行，因此經由總的減小之功率消耗來提供節省且無不合需要之效能降級。
圖4A至圖4O為說明用於形成MOSFET裝置(諸如，上文結合圖3之描述所描述之MOSFET裝置300)之例示性方法的橫截面圖。亦即，圖4A及圖4B借助於參看穿過平面a(參見圖3)之橫截面圖強調裝置之基極及該基極上之閘極介電層的產生，該閘極介電層將基極之用作裝置之通道的一部分與裝置之閘極分開。參見下文。圖4C至圖4L借助於參看穿過平面a(參見圖3)之橫截面圖強調雙Vt閘極之產生。圖4M至圖4O借助於參看自有利點b(參見圖3)檢視之視圖強調裝置之源極區/汲極區之形成。如上文所強調，本文所描述之MOSFET裝置為三向閘極式裝置。顧名思義，三向閘極包括三個有效部分，在此狀況下，三個有效部分為一頂面及兩個側面。如下文詳細描述，藉由本發明之技術，三向閘極之兩個側面均經組態以具有相同臨界電壓Vt1
，而頂部經組態以具有不同臨界電壓Vt2
(此組態在本文中稱作「雙Vt」組態)。具有此等性質之裝置將在提供低供電電壓(Vdd
)(亦即，Vt2
>Vdd
>Vt1
)時在低功率模式中具有極佳的操作效能。當Vdd
增加至高於Vt2
時，裝置將在高效能模式中操作。三向閘極式裝置作為22奈米技術及22奈米以上之技術之候選者而獲得實質關注。三向閘極式裝置提供較佳靜電控制，准許閘極長度按比例調整。另外，當各側面現在為閘控區時，每一平面布局之可用電流增加(亦即，與習知平面組態相比較)。
裝置之起始平台可為SOI晶圓或塊狀矽晶圓。選擇在BOX上具有一SOI層之SOI晶圓用於本發明實例描述中。如圖4A中所展示，(例如)使用標準微影技術圖案化晶圓之SOI層，以在BOX(亦即，BOX 404)上形成裝置之基極402。SOI晶圓通常亦包括鄰近於BOX之與SOI層相對之一側面的基板(其在本發明實例圖中未展示)。稍後，在該製程中，將在基極402上形成源極區、汲極區及閘極，其中在源極區與汲極區之間及在閘極下方的基極之一部分用作裝置之通道。將閘極組態為具有兩個側面(第一側面及與第一側面相對之第二側面)及頂部的三向閘極。因此，基極402具有第一側面、與第一側面相對之第二側面及頂部，其將分別對應於與基極402鄰近之閘極的第一側面、第二側面及頂部。
起始SOI晶圓可部分地或完全地空乏。當使用具有較厚SOI層之SOI晶圓時(SOI厚度TSOI
大於或等於30奈米)或當使用塊狀矽晶圓時，晶圓較佳部分地空乏。當使用具有較薄SOI層之SOI晶圓時(TSOI
小於或等於30奈米)，晶圓較佳完全地空乏。
如圖4B中所展示，接著在基極402及BOX 404之曝露部分上形成介電層406。介電層406將裝置之通道與裝置之閘極分開，且因此介電層406用作閘極介電質。介電層406可包括一或多個SiO2
及SiON且可使用標準熱氧化或RTP氧化將其形成至約0.7奈米至約3奈米之厚度。或者，介電層406可包括鉿基高k材料(諸如，HfO2
、HfZrO4
、HfSiO及/或HfSiON)，且可使用CVD或ALD將其形成至約1奈米至約5奈米之厚度。在使用金屬閘極之情形下及/或在需要具有有利於SiO2
之按比例調整性質的介電質時，較佳使用高k介電質。
如圖4C中所展示，閘極之形成以在介電層406上沈積金屬層408開始。根據本發明之教示，金屬層408包括摻雜有至少一能帶邊緣金屬之習知閘極金屬(諸如，TiN、TaN及/或TaC)。金屬層408中使用之(多個)特定能帶邊緣金屬可視所形成之MOSFET裝置為n通道MOSFET(NMOSFET)抑或p通道MOSFET裝置(PMOSFET)而變化。當形成NMOSFET時，該(多個)能帶邊緣金屬可包括第IIA族(鹼土金屬)/第IIIB族(鑭系)行元素，諸如以下各項中之一或多者：Mg、Ba、Sr(第IIA族)、La、Y、Dy、Ce、Pr、Yb及Lu(第IIIB族)。或者，當形成PMOSFET時，該(多個)能帶邊緣金屬可包括以下各項中之一或多者：Al、Rh、Re、Pt、W、Ni、Co、AlO2
、TiO2
、Ta2
O5
、NiO及Co2
O3
。根據一例示性實施例，藉由首先使用CVD、ALD、濺鍍或熱蒸鍍在介電層406上沈積習知閘極金屬至約5奈米至約50奈米之厚度而形成金屬層408。接著再次使用CVD、ALD、濺鍍或熱蒸鍍在習知閘極金屬上沈積(多個)適當能帶邊緣金屬至約2至約3之厚度。接著使用退火製程使習知金屬及能帶邊緣金屬在整個金屬層408中相互擴散，該退火製程可緊隨金屬沈積之後進行，或者可在閘極完成之後作為最終的源極/汲極活化退火製程而進行。此等退火製程所使用之參數為熟習此項技術者所熟知且因此本文中不進一步描述。
如圖4D中所展示，在金屬層408上沈積偏移隔片前驅體層410。隔片前驅體層410可包括一或多個多晶矽或非晶矽，且可使用CVD、PECVD或RTCVD將其保形地沈積於金屬層408上至約3奈米至約15奈米之厚度。若將使用額外能帶邊緣金屬層(參見(例如)下文所描述之圖4G至圖4I)，則可將隔片前驅體層410就地預先摻雜以磷(P)或砷(As)(對於NMOSFET)或預先摻雜以硼(B)(對於PMOSFET)。或者，若將不使用額外能帶邊緣金屬層(參見(例如)下文所描述之圖4J至圖4L)，則隔片前驅體層410亦可包括不導電介電質(諸如，SiN)，因為隨後將在處理期間移除自其形成之偏移隔片(參見下文)。
如圖4E中所展示，接著在鄰近於金屬層408的基極402之每一側面上自隔片前驅體層410形成偏移隔片412及414。根據一例示性實施例，使用反應性離子蝕刻(RIE)來形成偏移隔片412及414，該蝕刻將隔片前驅體層410自所有水平表面移除，包括自曝露金屬層408之一部分的基極402之頂部上移除。
如圖4F中所展示，(例如)使用濕式蝕刻將藉由RIE而曝露的金屬層408之該部分選擇性地自基極402之頂部(亦即，自基極之頂部上的介電層之一部分上)移除。此製程本質上形成與金屬層408分開之兩個單獨層，基極402之每一側面上(亦即，第一側面及第二側面上)一層(下文稱作第一金屬層408a及第二金屬層408b)。為了描述之一致性，術語「第一金屬層」將用以指代金屬層408的保持在鄰近於介電層之左(第一)側面的基極402之部分，且術語「第二金屬層」將用以指代金屬層408的保持在鄰近於介電層之右(第二)側面的基極402之部分。然而此名稱指派為任意的。
因為第一金屬層408a與第二金屬層408b起源於相同金屬層(金屬層408)，所以第一金屬層408a與第二金屬層408b具有相同(或近似相同)之組合物及實體性質(諸如，厚度)。在此點上，該製程中，採取之步驟可視是否使用另一金屬層(亦即，包括一(或多個)不同能帶邊緣金屬之第三金屬層)而變化。亦即，圖4G至圖4I描繪三向閘極中之第三金屬層之使用，而圖4J至圖4L描繪無第三金屬層之三向閘極。
圖4G至圖4I中或圖4J至圖4L中所描繪之任一組態將達成雙Vt三向閘極。然而，可能需要使用具有相關聯之能帶邊緣金屬的第三金屬層，以有助於相對於三向閘極之頂部「精細調節」三向閘極之各側面之臨界電壓，且有助於相對於三向閘極之各側面「精細調節」三向閘極之頂部之臨界電壓。亦即，大多數金屬閘極通常具有中間能隙功函數(mid-gap workfunction)。在短通道長度的MOSFET裝置(亦即，具有小於0.1微米(μm)之通道長度)之情況下，其中該短通道長度的MOSFET裝置之基極為具有SOI厚度TSOI
(參見圖1)或矽厚度Tsilicon
(分別30奈米)的部分空乏之SOI或塊狀矽，此時存在脫離能帶邊緣之短通道控制方面的處罰。為了將Vt控制至可接受之損耗內，與能帶邊緣裝置相比較，必須極大地減少通道摻雜，亦即，通常將通道摻雜減少達約30%(百分比)至約60%。減少之通道摻雜使短通道回應降級。若不減少通道摻雜，則Vt通常將過高。
或者，對於具有較薄基極之MOSFET裝置，諸如完全空乏之SOI(亦即，TSOI 30奈米)摻雜不再設定Vt。在此裝置厚度之方案中，在許多狀況下，四分之一能隙及/或中間能隙金屬將提供可接受之Vt。因此，僅舉例而言，對於較厚的、基於部分空乏之SOI(或塊狀矽)之裝置，除非閘極之頂部需要大得多的Vt(例如，約800毫伏(mV)至約1伏特(V))，否則閘極之頂部及各側面或許將需要所應用之能帶邊緣金屬(圖4G至圖4I)。對於較薄的、基於完全空乏之SOI之裝置，仍可使用在閘極之各側面及頂部處之能帶邊緣金屬，但可省略在閘極之頂部處之能帶邊緣金屬的可能性增加，因為此Vt將不會如完全空乏之裝置中一般高。因此，將僅在閘極之各側面處使用能帶邊緣金屬(圖4J至圖4L)。省略額外能帶邊緣金屬之誘因將為較低之製程成本及製程簡化。
如圖4G中所展示，在基極402之頂部上的介電層406之一部分上且在偏移隔片412/414上沈積第三金屬層416。如同第一金屬層及第二金屬層408a及408b，第三金屬層416亦包括摻雜有至少一能帶邊緣金屬之習知閘極金屬(諸如，TiN、TaN及/或TaC)。然而，第三金屬層416中之能帶邊緣金屬不同於第一金屬層及第二金屬層408a及408b中之能帶邊緣金屬(以便達成雙Vt三向閘極)。第三金屬層416之與偏移隔片412/414接觸之部分不影響閘極之各側面之Vt，因為偏移隔片412/414保護閘極之各側面免受第三金屬層416中之能帶邊緣金屬的影響。第三金屬層416可包括以下能帶邊緣金屬中之一或多者：用於NMOSFET之Mg、Ba、Sr(第IIA族)、La、Y、Dy、Ce、Pr、Yb及Lu(第IIIB族)，用於PMOSFET之Al、Rh、Re、Pt、W、Ni、Co、AlO2
、TiO2
、Ta2
O5
、NiO及Co2
O3
。根據一例示性實施例，藉由首先使用CVD、ALD、濺鍍或熱蒸鍍在閘極堆疊之頂部、偏移隔片412/414及介電層406上沈積習知閘極金屬至約5奈米至約50奈米之厚度而形成第三金屬層416。接著再次使用CVD、ALD、濺鍍或熱蒸鍍在習知閘極金屬上沈積(多個)適當能帶邊緣金屬至約2至約3之厚度。接著使用退火製程使習知金屬及能帶邊緣金屬在整個第三金屬層416中相互擴散，該退火製程可緊隨金屬沈積之後進行，或者可在閘極完成之後作為最終的源極/汲極活化退火製程而進行。
如圖4H中所展示，在第三金屬層416上沈積頂部電極層418。頂部電極層418可包括TiN、TaC及TaN中之一或多者，且可使用ALD將其沈積於第三金屬層416上至約5奈米至約50奈米之厚度。
如圖4I中所展示，可在頂部電極層418上沈積多晶矽層420。此步驟為可選的。舉例而言，可使用多晶矽層來使閘極與後續自對準矽化處理相容(亦即，當裝置之源極區/汲極區矽化時)。或者，與金屬閘極相容之觸點方案將消除對多晶矽層之需要。另外，一些金屬閘極(諸如，TiN/TaN)具有比矽化之多晶矽低的導電性，因此接受後續矽化處理之多晶矽閘極可能沿閘極具有較低電阻。可使用CVD、PECVD或RTCVD在頂部電極層418上沈積多晶矽層420至約30奈米至約150奈米之厚度。可對多晶矽層420進行預先摻雜或稍後在源極/汲極形成期間進行摻雜。
歸因於在閘極之各側面處的一能帶邊緣金屬及在閘極之頂部上的第二能帶邊緣金屬的存在而使得閘極將具有雙Vt組態，其中閘極之各側面(亦即，S1及S2)均具有第一臨界電壓(亦即，臨界電壓Vt1
)且閘極之頂部(亦即，T)具有第二臨界電壓(亦即，臨界電壓Vt2
)，其中Vt2
>Vt1
。Vt1
可相對於Vt2
而變化，且反之Vt2
可相對於Vt1
而變化，例如，藉由使第一金屬層/第二金屬層及/或第三金屬層之內含物及厚度中之一或多者變化。
如上文所強調，圖4J至圖4L描繪無第二能帶邊緣金屬之三向閘極。如圖4J中所展示，移除保持未摻雜(參見上文)之偏移隔片412及414。可使用濕式蝕刻或矽特定RIE來移除偏移隔片412及414。
如圖4K中所展示，在第一金屬層及第二金屬層408a及408b/介電層406上(亦即，在基極之頂部上的介電層之一部分上)沈積頂部電極層422。頂部電極層422可包括摻雜之多晶矽或金屬(諸如，TiN、TaC或TaN)。根據一例示性實施例，頂部電極層422包括TiN，且使用ALD將其沈積至約5奈米至約50奈米之厚度。
如圖4L中所展示，可在頂部電極層422上沈積多晶矽層424。此步驟為可選的。如上文所強調，可使用多晶矽層來使閘極與後續自對準矽化處理相容(亦即，當裝置之源極區/汲極區矽化時)。如同上文所描述之多晶矽層420，可使用CVD、PECVD或RTCVD將多晶矽層424沈積至約30奈米至約150奈米之厚度。可對多晶矽層424進行預先摻雜或稍後在源極/汲極形成期間進行摻雜。
如上文，歸因於僅在閘極之各側面處存在能帶邊緣金屬(亦即，閘極之頂部上不存在能帶邊緣金屬)而使得閘極將具有雙Vt組態，其中閘極之各側面(亦即，S1及S2)均具有第一臨界電壓(亦即，臨界電壓Vt1
)且閘極之頂部(亦即，T)具有第二臨界電壓(亦即，臨界電壓Vt2
)，其中Vt2
>Vt1
。Vt1
可相對於Vt2
而變化，且反之Vt2
可相對於Vt1
而變化，例如，藉由使第一能帶邊緣金屬層及第二能帶邊緣金屬層408a及408b之內含物及厚度中之一或多者變化。
在沈積介電質外加金屬及/或多晶矽之後，使用閘極微影及後續蝕刻製程來形成閘極堆疊。此等微影及蝕刻步驟為熟習此項技術者所熟知且因此本文中不進一步描述。閘極為自對準，因為閘極之頂部及各側面較佳僅藉由一種微影及後續蝕刻步驟而形成。因此，頂部及各側面彼此對準。
在需要時可接著進行閘極之任何進一步標準處理。僅舉例而言，可使閘極退火，以(例如)使如上文所描述之金屬層中之金屬相互擴散。現在完成閘極。
亦可接著使用標準處理來在閘極之相對側面上形成源極區及汲極區。舉例而言，現切換至自有利點B(參見(例如)圖3)檢視之視圖，圖4M展示如上文所描述而形成的完成之三向閘極。此實例中所展示之特定三向閘極不具有第二能帶邊緣金屬，然而，任意三向閘極組態(具有或無第二能帶邊緣金屬)皆適用於此描述。圖4N至圖4O說明在三向閘極之一側面上的源極區或汲極區之形成，然而應理解，相同製程適用於在三向閘極之相對側面上形成對應源極區或汲極區。如圖4N中所展示，在三向閘極之任一側面上形成偏移隔片428。根據一例示性實施例，偏移隔片包括SiN。將摻雜物引入至源極區/汲極區中之BOX 404中(且若未進行預先摻雜，則將摻雜物引入至多晶矽層中(參見上文))。如圖4O中所展示，使磊晶矽430在源極區/汲極區中生長且移除偏移隔片428(參見圖4N)並用最終隔片432替換偏移隔片428。將源極植入物/汲極植入物引入至該區，後續接著進行快速熱退火。因此，形成源極區/汲極區。亦可形成至源極區/汲極區之矽化物觸點(圖中未展示)。用於源極區/汲極區之特定參數及矽化物形成技術為熟習此項技術者所熟知且因此本文中不進一步描述。如上文所強調，自基極形成之通道在源極區與汲極區之間擴展。
具有厚基極(例如，TSOI
或Tsilicon
大於或等於約25奈米)之三向閘極式裝置亦可能不使用磊晶源極區/汲極區。因此，對於大於或等於約25奈米之基極厚度，可能不需要磊晶生長之源極/汲極生長且可改為將此區直接植入(參見上文)及矽化以形成源極區/汲極區。
根據一例示性實施例，三向閘極具有側面：頂部：側面為約1:1:1之縱橫比。在彼例子中，閘極之頂部將促成總的MOSFET促成因素之約1/3。亦即，在三向閘極之情況下，假定閘極之頂部具有相對於閘極之各側面的顯著重要性。在下文實例中呈現其他組態，然而，其中縱橫比為按比例調整的。
進一步參考以下非限制性實例來描述本發明之技術：
比較兩種Vdd
位準(亦即，1 V之Vdd1
及0.5 V之Vdd2
)下之雙Vt finFET裝置(例如，根據圖2A至圖2I中所概述之方法所製造)與習知單一Vt finFET裝置(其中假定ΔVt，亦即Vt1
與Vt2
之間的差，為約400 mV)。對於雙Vt finFET裝置，0.5 V下之有效功率消耗為1 V下之有效功率消耗的約五分之一(亦即，電容(C)×V2
=0.18)。比較起來，在單一Vt裝置之情況下，不存在C之下降，因此0.5 V下之有效功率消耗僅為1 V下之有效功率消耗的約五分之二。在較高Vdd
下的雙Vt finFET裝置之有效功率與單一Vt裝置之有效功率相當。
在此實例中，選擇現有MOSFET裝置設計(例如，以解決不可進行重新設計時之情形)且假定閘極負荷支配效能(亦即，總的裝置負荷主要受閘極負荷支配)。然而，需要製造一種可在低Vdd
(例如，0.5 V)下操作且展示出較低有效功率之裝置，其在1 V的Vdd
下可接受之效能下降為約20%。
使用以下參數：
1)假定Vdd
等於1 V或0.5 V。假定Vt1
=300 mV，Vt2
=600 mV。接著假定裝置寬度恆定，此意謂不進行現有裝置設計之重新設計。亦即，假定電路及裝置設計本身保持不變。可在不變更遮罩之情況下容易地實現三向閘極之整合，簡單地使用不同製程來實施相同遮罩以得到三向閘極。另一方面，遷移重新繪製(migration re-map)將需要電路設計師修改電路及所得實體布局(遮罩)。重新繪製通常極貴且費時，而不變更實體遮罩的整合解決方案(諸如，藉由本發明之技術)具有快得多之轉回時間及較少之相關聯成本。2)將驅動電流I正規化為在300 mV的單一Vt狀況下為1 V驅動(參見上文及圖5(下文所描述))。3)假定每100 mV的過激勵產生10%之驅動損耗。過激勵為閘極電壓之量大於Vt之情況。
圖5的表格500說明兩個單一Vt FET裝置(亦即，分別具有Vt1
及Vt2
，其中Vt1
=300 mV且Vt2
=600 mV)及一個雙Vt finFET裝置之效能。在表格500中，展示狀況1(單一Vt1
=300 mV)、狀況2(單一Vt2
=600 mV)及狀況3(雙Vt)在Vdd
為1 V與Vdd
為0.5 V時之電容(C)、驅動電流(I)、功率及效能。因此，有利地，藉由本發明之雙Vt FET設計，針對低Vdd
操作可得到為有效功率之一半的效能，同時存在1 V效能處罰(假定由前段製程(front end of line，FEOL)支配效能)。
雖然本文中已描述本發明之說明性實施例，但應理解，本發明不限於彼等精確實施例，且熟習此項技術者可在不偏離本發明之範疇之情況下作出各種其他改變及修改。
100．．．finFET裝置
104．．．內埋氧化物(BOX)
106．．．源極區
108．．．汲極區
110．．．鰭片
112．．．閘極
202．．．鰭片
204．．．BOX
206．．．介電層
208．．．第一金屬層
210．．．第二金屬層
211．．．箭頭
212．．．第三金屬層
214．．．多晶矽層
216．．．完成之閘極
218．．．偏移隔片
220．．．磊晶Si
222．．．最終隔片
224．．．源極區/汲極區
300．．．MOSFET裝置
302．．．源極區
304．．．汲極區
306．．．通道
308．．．閘極
402．．．基極
404．．．BOX
406．．．介電層
408．．．金屬層
408a．．．第一金屬層
408b．．．第二金屬層
410．．．偏移隔片前驅體層
412．．．偏移隔片
414．．．偏移隔片
416．．．第三金屬層
418．．．頂部電極層
420．．．多晶矽層
422．．．頂部電極層
424．．．多晶矽層
428．．．偏移隔片
430．．．磊晶矽
432．．．最終隔片
500．．．表格
圖1為說明根據本發明之一實施例之例示性鰭式場效電晶體(finFET)裝置的示意圖；
圖2A及圖2B為說明根據本發明之一實施例的圖1之finFET裝置之鰭片(通道)及閘極介電質的形成的橫截面圖；
圖2C至圖2F為說明根據本發明之一實施例的圖1之finFET裝置之雙Vt閘極的產生的橫截面圖；
圖2G至圖2I為說明根據本發明之一實施例的圖1之finFET裝置之源極區/汲極區的形成的橫截面圖；
圖3為說明根據本發明之一實施例之例示性金屬氧化物半導體場效電晶體(MOSFET)裝置的示意圖；
圖4A及圖4B為說明根據本發明之一實施例的圖3之MOSFET裝置之基極及閘極介電質的產生的橫截面圖；
圖4C至圖4L為說明根據本發明之一實施例的圖3之MOSFET裝置之雙Vt閘極的產生的橫截面圖；
圖4M至圖4O為說明根據本發明之一實施例的圖3之MOSFET裝置之源極區/汲極區的形成的橫截面圖；及
圖5為說明根據本發明之一實施例的兩個單一Vt FET裝置及一雙Vt FET裝置之效能的表格。
100．．．finFET裝置
104．．．內埋氧化物(BOX)
106．．．源極區
108．．．汲極區
110．．．鰭片
112．．．閘極
Claims (19)
- 一種場效電晶體(FET)裝置，其包含：一源極區；一汲極區；至少一通道，其使該源極區與該汲極區互連；及一閘極，其環繞該通道之至少一部分，該閘極經組態以歸因於貫穿該閘極之至少一能帶邊緣金屬之選擇性置放而具有多個臨界電壓；使該源極區與該汲極區互連之複數個鰭片，其用作該裝置之該等通道，每一鰭片具有一第一側面及與該第一側面相對之一第二側面；及使該等鰭片與該閘極分開之一介電層，其中該閘極進一步包含：在該介電層上之一第一金屬層；及一系列第二金屬層，其包含在每一鰭片之該第二側面處在該第一金屬層上之該至少一能帶邊緣金屬，其中該閘極環繞該等鰭片中之每一者之至少一部分，且其中鄰近於該等鰭片中之每一者之該第一側面的該閘極之一部分經組態以具有一臨界電壓Vt1 ，且鄰近於該等鰭片中之每一者之該第二側面的該閘極之一部分經組態以具有一臨界電壓Vt2 ，其中歸因於鄰近於該等鰭片中之每一者之該第二側面的該閘極之該部分中存在該至少一能帶邊緣金屬而使得Vt2 不同於Vt1 。
- 如請求項1之FET裝置，其中該第一金屬層包含具有一濃 度之該至少一能帶邊緣金屬，該濃度低於該第二金屬層中之該至少一能帶邊緣金屬之濃度。
- 如請求項2之FET裝置，其中該閘極環繞該等鰭片中之每一者之至少一部分，且其中鄰近於該等鰭片中之每一者之該第一側面的該閘極之一部分經組態以具有一臨界電壓Vt1 ，且鄰近於該等鰭片中之每一者之該第二側面的該閘極之一部分經組態以具有一臨界電壓Vt2 ，其中歸因於鄰近於該等鰭片中之每一者之該第二側面的該閘極之該部分中存在一較大濃度之該至少一能帶邊緣金屬而使得Vt2 不同於Vt1 。
- 如請求項1之FET裝置，其中該裝置包含一n通道FET(NFET)，且該至少一能帶邊緣金屬包含以下各項中之一或多者：一第IIA族元素、一第IIIB族元素、鎂、鋇、鍶、鑭、釔、鏑、鈰、鐠、鐿及鑥。
- 如請求項1之FET裝置，其中該裝置包含一p通道FET(PFET)，且該至少一能帶邊緣金屬包含以下各項中之一或多者：鋁、銠、錸、鉑、鎢、鎳、鈷、二氧化鋁、二氧化鈦、氧化鉭、氧化鎳及氧化鈷。
- 如請求項3之FET裝置，其進一步包含：在該第一金屬層及該等第二金屬層上之一第三金屬層；及在該第三金屬層上之一多晶矽層。
- 一種場效電晶體(FET)裝置，其包含：一源極區； 一汲極區；至少一通道，其使該源極區與該汲極區互連；及一閘極，其環繞該通道之至少一部分，該閘極經組態以歸因於貫穿該閘極之至少一能帶邊緣金屬之選擇性置放而具有多個臨界電壓；一基極，其一部分用作該裝置之該通道，該基極具有一第一側面、與該第一側面相對之一第二側面及一頂部；及一介電層，其使該基極之用作該通道之該部分與該閘極分開，其中該閘極進一步包含：一第一金屬層，其在該基極之該第一側面處鄰近於該介電層；及一第二金屬層，其在該基極之該第二側面處鄰近於該介電層，其中該第一金屬層與該第二金屬層兩者包含該至少一能帶邊緣金屬，其中該閘極環繞該基極之至少一部分，且其中鄰近於該基極之該第一側面及該第二側面的該閘極之部分各自經組態以具有一臨界電壓Vt1 ，且鄰近於該基極之該頂部的該閘極之一部分經組態以具有一臨界電壓Vt2 ，其中歸因於該閘極之該等側面處存在該至少一能帶邊緣金屬且在該閘極之該頂部處不存在該至少一能帶邊緣金屬而使得Vt2 不同於Vt1 。
- 如請求項7之FET裝置，其中該閘極進一步包含：在該基極之該頂部處鄰近於該介電層之一第三金屬層，該第三金屬層包含至少一能帶邊緣金屬，該至少一 能帶邊緣金屬不同於該第一金屬層及該第二金屬層中之該能帶邊緣金屬；在該第三金屬層上之一頂部電極層；及在該頂部電極層上之一多晶矽層。
- 如請求項7之FET裝置，其中該閘極進一步包含：一頂部電極層，其在該基極之該頂部處鄰近於該第一金屬層及該第二金屬層及該介電層；及在該頂部電極層上之一多晶矽層。
- 一種用於製造一FET裝置之方法，其包含以下步驟：在一絕緣體上覆矽(SOI)層中圖案化複數個鰭片，每一鰭片具有一第一側面及與該第一側面相對之一第二側面；在該等鰭片中之每一者上形成一介電層；形成一閘極，該閘極環繞該等鰭片中之每一者之至少一部分且藉由該介電層而與該等鰭片分開，該閘極經組態以歸因於貫穿該閘極之至少一能帶邊緣金屬之選擇性置放而具有多個臨界電壓致使其中鄰近於該等鰭片中之每一者之該第一側面的該閘極之一部分經組態以具有一臨界電壓Vt1 ，且鄰近於該等鰭片中之每一者之該第二側面的該閘極之一部分經組態以具有一臨界電壓Vt2 ，其中歸因於鄰近於該等鰭片中之每一者之該第二側面的該閘極之該部分中存在該至少一能帶邊緣金屬而使得Vt2 不同於Vt1 ；及形成藉由該等鰭片而互連之一源極區及一汲極區。
- 如請求項10之方法，其中該形成該閘極之步驟進一步包含以下步驟：在該介電層上沈積一第一金屬層；及在每一鰭片之該第二側面處在該第一金屬層之多個部分上選擇性地沈積一系列第二金屬層。
- 如請求項11之方法，其中該選擇性地沈積該系列第二金屬層之步驟進一步包含以下步驟：在該等鰭片中之每一者之該第二側面處在該第一金屬層之該等部分上沈積一閘極金屬；在該閘極金屬上沈積該至少一能帶邊緣金屬；及使該閘極金屬與該能帶邊緣金屬在整個該等第二金屬層中相互擴散。
- 如請求項11之方法，其進一步包含以下步驟：在該第一金屬層及該等第二金屬層上沈積一第三金屬層；及在該第三金屬層上沈積一多晶矽層。
- 一種用於製造一FET裝置之方法，其包含以下步驟：在一SOI層中圖案化一基極，該基極具有一第一側面、與該第一側面相對之一第二側面及一頂部；在該基極上形成一介電層；形成一閘極，該閘極環繞該基極之至少一部分且藉由該介電層而與該基極分開，該閘極經組態以歸因於貫穿該閘極之至少一能帶邊緣金屬之選擇性置放而具有多個臨界電壓致使其中鄰近於該基極之該第一側面及該第二 側面的該閘極之部分各自經組態以具有一臨界電壓Vt1 ，且鄰近於該基極之該頂部的該閘極之一部分經組態以具有一臨界電壓Vt2 ，其中歸因於該閘極之該等側面處存在該至少一能帶邊緣金屬且在該閘極之該頂部處不存在該至少一能帶邊緣金屬而使得Vt2 不同於Vt1 ；及在該閘極之相對側面上形成一源極區及一汲極區。
- 如請求項14之方法，其中該形成該閘極之步驟進一步包含以下步驟：在該基極之相對側面上形成一第一金屬層及一第二金屬層，該第一金屬層與該第二金屬層兩者包含該至少一能帶邊緣金屬；及在該基極之每一側面上鄰近於該第一金屬層及該第二金屬層形成偏移隔片。
- 如請求項15之方法，其中該形成該第一金屬層及該第二金屬層之步驟進一步包含以下步驟：在該介電層上沈積一金屬層，其中該金屬層包含該能帶邊緣金屬；及自該基極之頂部上的該介電層之一部分上選擇性地移除該金屬層。
- 如請求項15之方法，其進一步包含以下步驟：移除該等偏移隔片；及在該第一金屬層及該第二金屬層上及在該基極之頂部上的該介電層之一部分上沈積一頂部電極層。
- 如請求項15之方法，其進一步包含以下步驟： 在該等偏移隔片上及在該基極之頂部上的該介電層之一部分上沈積一第三金屬層，其中該第三金屬層包含一能帶邊緣金屬，該能帶邊緣金屬不同於該第一金屬層及該第二金屬層中之該能帶邊緣金屬；及在該第三金屬層上沈積一頂部電極層。
- 如請求項17或請求項18之方法，其進一步包含以下步驟：在該頂部電極層上沈積一多晶矽層。
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