JP2007207994A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】Ｐ型ＭＯＳＦＥＴの閾値のバラつきを抑制して高品質の半導体装置を形成することができ、また、製品開発のコストを抑制することができる半導体装置の製造方法を提供する。
【解決手段】シリコン基板上１００にゲート絶縁膜１０２を形成する第１の工程と、ゲート絶縁膜１０２上に、ゲート電極１０４を構成する導電体膜１０３を、有機材料を用いた形成法によって形成する第２の工程と、導電体膜１０３が形成されたシリコン基板１００を、酸化性雰囲気である水蒸気と、還元性雰囲気である水素との混合雰囲気中で加熱する第３の工程と、を備えた半導体装置の製造方法であって、第３の工程における水蒸気に対する水素の分圧比が、炭素が酸化され、かつ、導電体膜１０４を構成する金属材料が還元される分圧であることを特徴とする。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、特に、導電体膜をゲート電極に用いたＭＯＳトランジスタを具備する半導体装置の製造方法に関する。
従来、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の高性能化を実現するために、デバイスの微細化が追求されており、デバイスの微細化と共に、消費電力を低減する必要性が生じてきた。消費電力を低減するためには、トランジスタの閾値を低い値に抑える必要がある。
一般的に、トランジスタのゲート電極には多結晶シリコンが用いられており、N型ＭＯＳＦＥＴ、P型ＭＯＳＦＥＴのゲート電極である多結晶シリコンに不純物をドーピングして、それぞれｎ型多結晶シリコン、ｐ型多結晶シリコンにし、それぞれの多結晶シリコンの仕事関数を伝導帯（Ｃｏｎｄｕｃｔｉｏｎ Ｂａｎｄ）と価電子帯（Ｖａｌａｎｃｅ Ｂａｎｄ）の近傍に設定することで、低閾値を実現している。
しかし、多結晶シリコンからなるゲート電極では、不純物濃度が導電性不純物の固溶限である１０２０ｃｍ−３台になるように高濃度にドーピングしても、ゲート電極側に空乏層が形成されるために、ゲート容量がその分減少してしまう。このため、ゲート絶縁膜を形成する際には、空乏層のゲート容量を見込んで０．５ｎｍ程度余分に薄くする必要があるが、ゲート絶縁膜のトンネル電流によりゲートリーク電流が増加してしまうという問題があるために、ゲート絶縁膜の薄膜化は難しい現状にある。
これを回避する方策として、ゲート絶縁膜の高誘電率化や金属ゲート電極の活用が検討されている。ゲート絶縁膜の高誘電率化は、ゲート絶縁膜を高誘電体膜に置き換えることで、ゲート絶縁膜の物理膜厚を稼いでトンネル電流を抑えるものである。最近では特に高誘電体ゲート絶縁膜の材料開発が盛んに行われているが、従来のシリコン酸化膜のような信頼性を含めた議論には至っておらず、実デバイスへの適用にはまだ時間を要する。
金属ゲート電極の活用は、ゲート電極を多結晶シリコンから金属に置き換えることで、ゲート電極の空乏化を防ぐものである。金属ゲート電極を採用する場合、トランジスタの閾値を低い値に抑えるために、N型ＭＯＳＦＥＴには、シリコンの伝導帯である４．０ｅＶ近傍の仕事関数を持つ金属をゲート電極材料とし、P型ＭＯＳＦＥＴには、シリコンの価電子帯である５．１ｅＶ近傍の仕事関数を持つ金属をゲート電極材料としてデバイスを形成する。
近年、P型ＭＯＳＦＥＴのゲート電極材料として、５．０ｅＶの仕事関数を有するタングステン（Ｗ）が有望視されており、ソースガスにＷ（ＣＯ）６ガスを用いた化学的気相成長法（以下、ＣＶＤ法と示す）によってタングステン膜を成膜し、タングステンゲート電極を形成する方法が提案されている（例えば、特許文献１参照）。
しかしながら、特許文献１に記載されたような方法などにより、Ｗ（ＣＯ）６ガスを用いて成膜したタングステン膜の膜中には多くの炭素（Ｃ）が含まれてしまう。タングステン膜に含まれた炭素（以下、残留炭素と示す）は、製造の過程で半導体装置に加えられる熱によりゲート絶縁膜中に拡散し、ゲート絶縁膜との界面近傍に析出して固定電荷の要因となる。ゲート電極とゲート絶縁膜との界面に固定電荷が存在することによって、ゲート絶縁膜の膜厚の変化に応じてフラットバンド電圧が変動してしまうため、半導体装置に複数搭載されているP型ＭＯＳＦＥＴ間で閾値がバラついてしまい、半導体装置の品質が低下してしまうという問題があった。また、デバイスの微細化に伴って半導体装置の設計、特にゲート絶縁膜の膜厚が変更された場合、これに伴ってP型ＭＯＳＦＥＴの閾値が変わってしまうため、所望の閾値を得るためにゲート電極の設計や製造プロセスを変更する必要が生じるため、製品開発のコストが増大してしまうという問題があった。
米国特許第５７８９３１２号明細書
本発明は、以上の点に鑑みてなされたもので、Ｐ型ＭＯＳＦＥＴの閾値のバラつきを抑制して高品質の半導体装置を形成することができ、また、製品開発のコストを抑制することができる、半導体装置の製造方法を提供することを目的とする。
本発明の一形態に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する第１の工程と、前記ゲート絶縁膜上に、ゲート電極を構成する導電体膜を、有機材料を用いた形成法によって形成する第２の工程と、前記導電体膜が形成された前記半導体基板を、酸化性雰囲気と還元性雰囲気の混合雰囲気中で加熱する第３の工程と、を備えた半導体装置の製造方法であって、前記第３の工程における前記酸化性雰囲気に対する前記還元性雰囲気の分圧比が、炭素が酸化され、かつ、前記導電体膜を構成する金属材料が還元される分圧比であることを特徴とする。
Ｐ型ＭＯＳＦＥＴの閾値のバラつきを抑制して高品質の半導体装置を形成することができ、また、製品開発のコストを抑制することができる、半導体装置の製造方法を実現することができる。
以下、図面を参照して本発明の実施の形態を説明する。
（第１の実施の形態）
始めに、本発明の第１の実施の形態に係わる半導体装置の製造方法について、図１（ａ），（ｂ）を用いて説明する。図１は、本発明の第１の実施の形態に係わる半導体装置の製造工程を説明する断面図である。なお、本実施の形態においては、本発明の半導体装置の製造方法を、Ｐ型ＭＯＳＦＥＴのゲート部分を構成するＰ型ＭＯＳキャパシタの製造工程に適応した場合について説明する。
まず、図１（ａ）に示すように、単結晶の結晶構造を有するシリコン基板１００上に、素子形成領域以外の領域に、例えばＬＯＣＯＳ技術などを用いて素子分離絶縁膜１０１ａ，１０１ｂを形成する。続いて、シリコン基板１００表面に、例えば熱酸化によって、シリコン酸化膜などの薄いゲート絶縁膜１０２を形成する。続いて、ゲート絶縁膜１０２上に、ソースとして有機材料を用いた化学的気相成長法（以下、ＣＶＤ法と示す）により仕事関数５．０ｅＶを有するタングステン膜１０３を１００ｎｍの膜厚で堆積させる。
次いで、タングステン膜１０３上に、Ｐ型ＭＯＳキャパシタのゲート電極が形成される領域にのみ、図示しないレジストを選択的に形成する。続いて、レジストをマスクとしてタングステン膜１０３を異方性エッチングした後、アッシング処理を施してレジストを除去し、図１（ｂ）に示すように、所定のゲート幅を有するゲート電極１０５を形成する。
続いて、例えば８００℃程度の温度で１０分間程度、例えば水素などの還元性雰囲気と、例えば水蒸気などの酸化性雰囲気との混合雰囲気中で加熱処理を行う。このとき、水素と水蒸気との分圧比は、例えば水素：水蒸気＝５：１に設定されている。すなわち、加熱処理における還元性雰囲気と酸化性雰囲気との分圧比は、ゲート電極１０４を構成するタングステン膜１０３は酸化されず、タングステン膜１０３中に含有される炭素は酸化されるように設定される。尚、加熱処理を行うときの温度、及び還元性雰囲気と酸化性雰囲気との分圧比は、ゲート電極１０４を構成する金属の種類に応じて適切な値に設定される。加熱処理の具体的な設定条件の導出方法については、後述する。
最後に、例えば１０％希釈の水素雰囲気中で４５０℃程度の温度で加熱処理を行い、ＭＯＳキャパシタを完成させる。
このようにして形成したＭＯＳキャパシタのゲート電極１０５の仕事関数に関する説明に先立って、従来の製造方法を用いて形成したＭＯＳキャパシタのゲート電極１０４の仕事関数について説明する。まず、従来の製造方法を用いて形成したＭＯＳキャパシタのゲート電極の仕事関数について、図２，図３を用いて説明する。
図２は、ＭＯＳキャパシタの電気容量の電圧依存性を測定した結果を示すＣ−Ｖ特性図であり、図３は、Ｃ−Ｖ特性から求めたフラットバンド電圧と酸化膜厚との関係を示す特性図である。図２において、ゲート電極１０４形成後、混合雰囲気での加熱処理を行わずに１０％希釈の水素雰囲気中で加熱処理を施したＭＯＳキャパシタのＣ−Ｖ曲線を２０１で示している。また、図２において、ゲート電極１０４形成後、１０００℃程度の温度で３０秒間程度の加熱処理を施した後に１０％希釈の水素雰囲気中で加熱処理を施したＭＯＳキャパシタのＣ−Ｖ曲線をＣ−Ｖ曲線２０２で示している。
Ｃ−Ｖ曲線２０１は、従来の製造方法を用いて形成したＭＯＳキャパシタのＣ−Ｖ特性に相当し、Ｃ−Ｖ曲線２０２は、従来の製造方法を用いて形成したＭＯＳキャパシタをゲート電極とするＰ型ＭＯＳＦＥＴのＣ−Ｖ特性に相当する。図２に示すＣ−Ｖ曲線２０１，２０２からフラットバンド時の電圧Ｖｆｂを求めると、Ｃ−Ｖ曲線２０１は＋０．０５Ｖであるのに対し、Ｃ−Ｖ曲線２０２は−０．５０Ｖである。すなわち、１０００℃・３０秒間の高温加熱処理を施すことによって、Ｖｆｂの値が−０．５０Ｖシフトしていることがわかる。
次に、Ｃ−Ｖ曲線２０１に示すようなＣ−Ｖ特性を有するＭＯＳキャパシタにおけるゲート電極の仕事関数と、Ｃ−Ｖ曲線２０２に示すようなＣ−Ｖ特性を有するＭＯＳキャパシタにおけるゲート電極の仕事関数とを求めるために、それぞれゲート絶縁膜１０２の膜厚が異なる複数のＭＯＳキャパシタを形成し、それぞれのＭＯＳキャパシタについて図２に示すようなＣ−Ｖ特性を取得してＶｆｂを求めることで、Ｖｆｂのゲート絶縁膜厚依存性を評価した（図３参照）。
図３において、ゲート電極１０４形成後、混合雰囲気での加熱処理を行わずに１０％希釈の水素雰囲気中で加熱処理を施したＭＯＳキャパシタにおけるＶｆｂのゲート絶縁膜厚依存特性を特性３０１で示し、ゲート電極１０４形成後、１０００℃程度の温度で３０秒間程度の加熱処理を施した後に１０％希釈の水素雰囲気中で加熱処理を施したＭＯＳキャパシタにおけるＶｆｂのゲート絶縁膜厚依存特性を特性３０２で示している。すなわち、図３において、特性３０１は、従来の製造方法を用いて形成したＭＯＳキャパシタに関するＶｆｂのゲート絶縁膜厚依存特性を示しており、特性３０２は、従来の製造方法を用いて形成したＭＯＳキャパシタをゲート電極とするＰ型ＭＯＳＦＥＴに関するＶｆｂのゲート絶縁膜厚依存特性を示している。
図３に示すように、特性３０１から、従来の製造方法を用いて形成したＭＯＳキャパシタのゲート電極の仕事関数は５．０ｅＶであることがわかる。また、特性３０２から、従来の製造方法を用いて形成後に１０００℃・３０秒間の高温加熱処理を施したＭＯＳキャパシタ（＝従来の製造方法を用いて形成したＭＯＳキャパシタをゲート電極とするＰ型ＭＯＳＦＥＴ）のゲート電極の仕事関数は４．８ｅＶであることがわかる。すなわち、両方のゲート電極の仕事関数はほぼ同じ値であるように思われる。
しかしながら、１０００℃・３０秒間の高温加熱処理を施していないＭＯＳキャパシタでは、特性３０１に示すように、ゲート絶縁膜厚によらずＶｆｂがほぼ一定である、すなわち傾きがほぼゼロであるのに対し、１０００℃・３０秒間の高温加熱処理を施したＭＯＳキャパシタでは、特性３０２に示すように、大きな傾きを有しており、ゲート絶縁膜厚が厚くなるほどＶｆｂが小さくなっている。上記で求めたゲート電極の仕事関数は、ゲート絶縁膜とシリコン基板との界面の界面順位が一定であり、ゲート絶縁膜の膜厚がゼロである点のフラットバンド電圧の値を基にし、ゲート電極とゲート絶縁膜との界面の固定電荷量がゼロであることを前提として算出している。同一のゲート絶縁膜上に形成されたゲート電極同士の場合、ゲート電極とゲート絶縁膜との界面の固定電荷量がゼロであれば、Ｖｆｂのゲート絶縁膜厚依存特性はほぼ同じ傾きを示す。
しかし、１０００℃・３０秒間の高温加熱処理を施していないＭＯＳキャパシタの特性３０１の傾きに比べ、１０００℃・３０秒間の高温加熱処理を施したＭＯＳキャパシタの特性３０２の傾きは非常に大きい。これより、１０００℃・３０秒間の高温加熱処理を施したＭＯＳキャパシタは、ゲート電極とゲート絶縁膜との界面に大量の固定電荷を含んでいると考えられる。
そこで、１０００℃・３０秒間の高温加熱処理を施したＭＯＳキャパシタについて、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用い、ゲート電極からシリコン基板に向かう、深さ方向への構成元素の分布を測定した結果、ゲート電極からゲート絶縁膜に向かって炭素（Ｃ）元素が拡散していることが判った。本実施の形態においては、有機ソースを用いたＣＶＤ法によって成膜したタングステン膜１０３を加工してゲート電極１０４を形成しているため、ゲート電極１０４中に炭素が数パーセント程度残留してしまう。この残留炭素が、１０００℃・３０秒間のという高温の熱処理を加えられたことによってゲート絶縁膜中１０３に拡散し、ゲート電極１０４とゲート絶縁膜１０２との界面で固定電荷として機能したと考えられる。従って、図３の特性３０２〜算出された仕事関数（＝４．８ｅＶ）は、多くの固定電荷を含んだ値であり、真の仕事関数を表しているとはいえない。
すなわち、従来の製造方法を用いて形成したＭＯＳキャパシタは、ゲート電極中に大量の残留炭素を含有しているため、ＭＯＳＦＥＴを形成するためのソース・ドレイン拡散層を形成するための高温の熱処理を引き続き施されることにより、この残留炭素がゲート絶縁膜中に拡散して固定電荷として機能することによって、Ｖｆｂがマイナス方向にシフトしていると考えられる。このＶｆｂのシフト量は、ゲート絶縁膜の膜厚に応じて変化してしまうため、プロセス変動などに起因するゲート絶縁膜の膜厚のばらつきにより、半導体装置に搭載された複数のＭＯＳＦＥＴでＶｆｂがばらついてしまうため、品質の低下を招く。
つまり、タングステン膜１０３に含まれる残留炭素を除去することで、ゲート電極１０４とゲート絶縁膜１０２との界面に固定電荷が発生するのを抑制することができ、安定したＶｆｂを得ることができる。残留炭素を除去する方法として最も有効な手段は、炭素の熱酸化である。この場合、ゲート電極１０４となるタングステン膜１０３も一緒に酸化されてしまうと、ゲート電極１０４としての機能が損なわれてしまうため、炭素は酸化されるがタングステンは酸化されないような条件で熱処理を行う必要がある。以下、炭素は酸化されるがタングステンは酸化されないような熱処理の条件を求めていく。
Ｃ＋Ｈ２Ｏ＝ＣＯ＋Ｈ２ ・・・ （１）
Ｗ＋２Ｈ２Ｏ＝ＷＯ２＋２Ｈ２ ・・・ （２）
（１）式は、炭素の酸化・還元に関する反応式を示しており、（２）式は、タングステンの酸化・還元に関する反応式を示している。酸化性雰囲気である水蒸気雰囲気中では、炭素とタングステンとは酸化され、それぞれ（１）式，（２）式の左辺から右辺へと反応が進み、それぞれの酸化物（一酸化炭素，二酸化タングステン）が生成される。一方、還元性雰囲気である水素雰囲気中では、一酸化炭素と二酸化タングステンとは還元され、それぞれ（１）式，（２）式の右辺から左辺へと反応が進み、炭素とタングステンとが生成される。
酸化もしくは還元のどちらの反応が起こるのか、すなわち、（１）式、および（２）式の反応がどちらの方向に進むかは、それぞれの系におけるギブスの自由エネルギーの降下分（ΔＧ）が負となるか否かで決定される。例えば、（１）式のように炭素を水蒸気雰囲気中で熱処理する場合、９４７Ｋ以上の温度領域ではΔＧ＜０となるので、（１）式の反応は左辺から右辺へと進み、炭素は酸化される。一方、９４７Ｋ未満の温度領域では、ΔＧ＞０となるため、（１）式の反応は右辺から左辺へと進み、炭素は還元される。
酸化性雰囲気である水蒸気雰囲気と、還元性雰囲気である水素雰囲気との混合雰囲気中で熱処理を施す場合、（３）式に示すように、ΔＧはその分圧比に支配される。
ΔＧ∝ｌｎ（ｐＨ２／ｐＨ２Ｏ） ・・・ （３）
（３）式において、ｐＨ２とｐＨ２Ｏとは、それぞれ水素の圧力と水蒸気の圧力とを示している。混合雰囲気中での加熱処理において、ΔＧの符号が変化する点、すなわち、酸化反応と還元反応との境界となる臨界分圧比は、図４に示すように、温度に依存する。図４は、水蒸気雰囲気と水素雰囲気の混合雰囲気における水素／水蒸気臨界分圧比の温度依存性示す特性図である。図４において、特性４０１は、炭素に関する水素／水蒸気臨界分圧比の温度依存特性を示しており、特性４０２は、タングステンに関する水素／水蒸気臨界分圧比の温度依存特性を示している。それぞれ、特性４０１，４０２よりの下側の領域、すなわち、分圧比が小さい範囲では、（１），（２）式の左辺から右辺への方向である酸化反応が進み、特性４０１，４０２より上側の領域、すなわち、分圧比が大きい範囲では、（１），（２）式の右辺から左辺への方向である還元反応が起こる。
図４に示すように、炭素に関する水素／水蒸気臨界分圧比の温度依存特性４０１と、タングステンに関する水素／水蒸気臨界分圧比の温度依存特性４０２とは、１０３０Ｋ付近の温度で互いに交差している。これより、この特性４０１と特性４０２とが交差する温度よりも高い温度で、水蒸気と水素の分圧比を、特性４０１よりも下側の領域かつ特性４０２よりも上側の領域、すなわち、図４における領域４０３に含まれる分圧比に設定して熱処理を行うことで、タングステンは酸化せずに炭素のみを酸化させることが可能となる。なお、酸化性雰囲気中で炭素を加熱処理した場合、一酸化炭素でなく二酸化炭素が生成される場合もありうるが、１０００Ｋ以上の温度においては、一酸化炭素の１酸素原子あたりの生成エネルギーΔＧＣＯは、二酸化炭素１酸素原子あたりの生成エネルギーΔＧＣＯ２よりも低く、熱力学的に安定である。従って、混合雰囲気における酸化条件を求める際には、一酸化炭素が生成される場合のみを考慮すれば足りる。
例えば、図１を用いて説明したＭＯＳキャパシタの製造工程において、図１（ｂ）に示すＭＯＳキャパシタを混合雰囲気で加熱する際、温度約８００℃（＝約１０７３Ｋ）、水素：水蒸気＝５：１、加熱時間１０分間の条件で加熱処理を行った場合、タングステン膜１０３で形成されたゲート電極１０４を酸化することなく、ゲート電極１０４中の炭素濃度が０．０１％程度にまで減少させることができる。
図１を用いて説明した、本実施の形態の製造方法を用いて形成したＭＯＳキャパシタのＣ−Ｖ特性は、従来の製造方法を用いて形成したＭＯＳキャパシタのＣ−Ｖ特性（図２におけるＣ−Ｖ曲線２０１）と同じ特性を示す。また、本実施の形態の製造方法を用いて形成したＭＯＳキャパシタに、さらに１０００℃で３秒間の高温加熱処理を施した場合にも、Ｃ−Ｖ特性には変化がみられなかった。また、このようにして形成したＭＯＳキャパシタのゲート電極１０４の仕事関数は５．０ｅＶであり、Ｐ型ＭＯＳＦＥＴに要求される、シリコンの価電子帯である５．１ｅＶ近傍の仕事関数を実現することができる。
このように、本実施の形態においては、Ｐ型ＭＯＳＦＥＴのゲート部分を構成するＰ型ＭＯＳキャパシタを製造する際に、タングステン膜１０３を加工してゲート電極を形成した後、上述した条件（酸化性雰囲気と還元性雰囲気の混合雰囲気中であって、炭素は酸化されるがタングステンは酸化されない温度・分圧比）で加熱処理することによって、ゲート電極１０４中の残留炭素のみを酸化して除去することができ、引き続きＭＯＳＦＥＴのソース・ドレインを形成するために高温加熱処理が施された場合にも、ゲート電極１０４からゲート絶縁膜１０２中に残留炭素が拡散するのを防止し、これに起因する固定電荷の発生を抑制することができるため、ゲート絶縁膜１０２の膜厚が変化してもフラットバンド電圧が一定の値を保つことができ、半導体装置の品質を向上させることができ、かつ、製品開発のコストを抑制することが可能となる。
尚、本実施の形態においては、ゲート電極１０４の材料として、タングステンを用いたが、元素周期律表においてタングステンと同族元素（ＶＩａ族に属する元素）であればよく、例えば、モリブデン（Ｍｏ）やこれらの合金を用いても良い。
また、ゲート絶縁膜１０２は、熱酸化によるシリコン酸化膜でなくてもよく、シリコン酸化膜よりも高い誘電率を有する絶縁膜、例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）、イットリウム（Ｙ）、ランタン（Ｌａ）等の酸化物、もしくはＺｒＳｉｘＯｙなどそれら元素とシリコンの酸化物でも良い。さらには、それら酸化物の積層膜でも良い。
（第２の実施の形態）
本発明の第２の実施の形態における半導体装置の製造方法について、図５（ａ）〜（ｅ）及び図６（ａ）〜（ｄ）を用いて説明する。図５と図６とは、本発明の第２の実施の形態に係わる半導体装置の製造工程を説明する断面図である。なお、本実施の形態においては、本発明の半導体装置の製造方法を、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを有するＣＭＯＳ型半導体装置の製造工程に適応した場合について説明する。
まず、図５（ａ）に示すように、シリコン基板４００上の素子形成領域以外の領域に、ＳＴＩ技術などを用いて素子分離絶縁膜４０１ａ〜４０１ｃを形成する。続いて、シリコン基板４００のN型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを形成する領域に、ｐ−ウェル４０２ｐ及びｎ−ウェル４０２ｎを形成する。更に、シリコン基板４００表面に、ソースとして有機材料を用いたＣＶＤ法により、ハフニウムを含むゲート絶縁膜４０３を形成する。
続いて、ゲート絶縁膜４０３上に、ソースとして有機材料を用いたＣＶＤ法により、仕事関数４．９ｅＶを有するタングステン膜４０４を１０ｎｍの膜厚で堆積させる。更に、例えば８５０℃程度の温度で３０分間程度、例えば水素などの還元性雰囲気と、例えば水蒸気などの酸化性雰囲気との混合雰囲気中で加熱処理を行う。このとき、加熱処理を行う酸化炉に供給するガスの流量比は、例えば水素（Ｈ２）：水蒸気（Ｈ２Ｏ）：窒素（Ｎ２）＝２：０．４：３．５ｓｌｍに設定されている。この条件は、炭素は酸化されるがタングステンは酸化されない条件であり、このような条件で加熱処理を施すことによって、表面層であるタングステン膜４０４について、膜中に含まれる残留炭素のみを選択的に酸化させて除去することができる。なお、上述した選択酸化の温度や酸化性雰囲気と還元性雰囲気の分圧比は、上述した条件に限られるものでなく、炭素は酸化されるがタングステンは酸化されない条件（図４における領域４０３に含まれる条件）に該当するものであればよい。
次に、図５（ｂ）に示すように、例えば過酸化水素水を用いて、Ｎ型ＭＯＳＦＥＴが形成される領域のタングステン膜４０４を選択的に除去（エッチング）する。続いて、図５（ｃ）に示すように、例えばＣＶＤ法により、仕事関数４．２ｅＶを有する窒化タングステンシリコン（ＷＳｉＮ）膜４０５を１０ｎｍの膜厚で表面全面に堆積させる。
引き続き、図５（ｄ）に示すように、例えばＣＶＤ法により、多結晶シリコン膜４０６を１００ｎｍの膜厚で表面全面に堆積させた後、Ｐ型ＭＯＳＦＥＴが形成される領域にのみ、図示しないレジストを選択的に形成する。続いて、レジストをマスクとして、Ｎ型ＭＯＳＦＥＴが形成される領域に成膜された多結晶シリコン膜４０６中に、例えばＡｓ＋イオンをイオン注入する。アッシング処理を施してレジストを除去した後、Ｎ型ＭＯＳＦＥＴが形成される領域にのみ、図示しないレジストを選択的に形成する。続いて、レジストをマスクとして、Ｐ型ＭＯＳＦＥＴが形成される領域に成膜された多結晶シリコン膜４０６中に、例えばＢ＋イオンをイオン注入する。更に、アッシング処理を施してレジストを除去した後、例えばＣＶＤ法により、シリコン窒化膜４０７を４０ｎｍの膜厚で表面全面に堆積させる。
次に、図５（ｅ）に示すように、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのゲート電極が形成される領域にのみ、図示しないレジストを選択的に形成し、レジストをマスクとしてシリコン窒化膜４０７，多結晶シリコン膜４０６，窒化タングステンシリコン（ＷＳｉＮ）膜４０５，タングステン膜４０４を異方性エッチングした後、アッシング処理を施してレジストを除去する。このエッチング処理によって、例えば３０ｎｍの幅を有するゲート電極４０８ｎ，４０８ｐが形成される。
続いて、例えばＣＶＤ法により、シリコン窒化膜４０９とシリコン酸化膜４１０とをこの順に表面全面に堆積させた後、全面エッチバックを行うことにより、図６（ａ）に示すように、ゲート電極４０８ｎ，４０８ｐの側壁に、シリコン窒化膜４０９及びシリコン酸化膜４１０からなるゲート側壁絶縁膜４１１を形成する。
次に、Ｐ型ＭＯＳＦＥＴが形成される領域の表面に図示しないレジストを選択的に形成し、レジスト、ゲート電極４０８ｎ、及びゲート側壁絶縁膜４１１をマスクとして、Ｎ型ＭＯＳＦＥＴが形成される領域のシリコン基板４００中に、例えばＰ＋イオンをイオン注入する。アッシング処理を施してレジストを除去した後、Ｎ型ＭＯＳＦＥＴが形成される領域の表面に図示しないレジストを選択的に形成し、レジスト、ゲート電極４０８ｐ、及びゲート側壁絶縁膜４１１をマスクとして、Ｐ型ＭＯＳＦＥＴが形成される領域のシリコン基板４００中に、例えばＢ＋イオンをイオン注入する。アッシング処理を施してレジストを除去した後、例えば１０３０℃の温度で５秒間加熱処理を施すことによって、深い拡散層４１２，４１３を形成する。
続いて、図６（ｂ）に示すように、ゲート側壁絶縁膜４１１を形成しているシリコン窒化膜４０９及びシリコン酸化膜４１０を、例えばウェットエッチングによって剥離する。このとき、ゲート電極４０８ｎ，４０８ｐの最表層に形成されているシリコン窒化膜４０７も剥離される。次に、例えばＣＶＤ法により、表面全面にシリコン窒化膜４１４を堆積させた後、全面エッチバックを行うことにより、ゲート電極４０８ｎ，４０８ｐの側壁をシリコン窒化膜４１４で囲む構造を形成する。
更に、Ｐ型ＭＯＳＦＥＴが形成される領域の表面に図示しないレジストを選択的に形成し、レジスト、ゲート電極４０８ｎ、及びシリコン窒化膜４１４をマスクとして、Ｎ型ＭＯＳＦＥＴが形成される領域のシリコン基板４００中に、例えばＡｓ＋イオンをイオン注入する。アッシング処理を施してレジストを除去した後、Ｎ型ＭＯＳＦＥＴが形成される領域の表面に図示しないレジストを選択的に形成し、レジスト、ゲート電極４０８ｐ、及びシリコン窒化膜４１４をマスクとして、Ｐ型ＭＯＳＦＥＴが形成される領域のシリコン基板４００中に、例えばＢ＋イオンをイオン注入する。アッシング処理を施してレジストを除去した後、例えば８００℃の温度で５秒間加熱処理を施すことによって、浅い拡散層４１５，４１６を形成する。
以上のようにして、ゲート電極４０８ｎ，４０８ｐの両側のシリコン基板４００中には、深い拡散層４１２，４１３と浅い拡散層４１５，４１６とから成る、ソース／ドレイン拡散層４１７，４１８が形成される。なお、本実施の形態においては、浅い拡散層４１５，４１６を形成する前に深い拡散層４１２，４１３を形成しているので、浅い拡散層４１５，４１６に不必要な高熱（深い拡散層４１２，４１３を形成する際に施される熱処理）が加わることを防止することができ、浅い拡散層４１５，４１６の深さ方向の伸びを抑制することができる。
次に、例えばＣＶＤ法により、シリコン窒化膜４１９とシリコン酸化膜４２０とをこの順に表面全面に堆積させた後、全面エッチバックを行うことにより、図６（ｃ）に示すように、ゲート電極４０８ｎ，４０８ｐの側壁に形成されたシリコン窒化膜４１４を囲むように、シリコン窒化膜４１９及びシリコン酸化膜４２０からなるゲート側壁絶縁膜４２１を形成する。
続いて、例えば、図示しないニッケル膜を表面全面に１０ｎｍ程度堆積した後、３５０℃の温度で３０秒間程度加熱処理を施して、ニッケル膜とシリコン基板４００とを化学反応させる。引き続き、シリコン基板４００と未反応のニッケル膜を、例えば硫酸と過酸化水素水の混合液を用いたウェットエッチングにより選択的に除去した後、５００℃の温度で３０秒間程度加熱処理を行う。これにより、ソース／ドレイン拡散層４１７，４１８表面と、ゲート電極４０８ｎ，４０８ｐの最表層である多結晶シリコン膜４０６の表面とに、自己整合的にニッケルシリサイド層４２２，４２３が形成される。なお、本実施の形態においては、多結晶シリコン膜４０６の表面の一部のみにニッケルシリサイド層４２３が形成されるようにしたが、多結晶シリコン膜４０６すべてがニッケルシリサイド層４２３となるようにしてもよい。
次に、図６（ｄ）に示すように、例えばＣＶＤ法により、第一の層間絶縁膜４２４を表面全面に堆積させ、化学的機械的研磨法（以下、ＣＭＰ法と示す）によって表面を平坦化する。続いて、ソース／ドレイン拡散層４１７，４１８上に形成されたニッケルシリサイド層４２２の上面を覆う第一の層間絶縁膜４２４と、ゲート電極４０８ｎ，４０８ｐ上に形成されたニッケルシリサイド層４２３の上面を覆う第一の層間絶縁膜４２４とを異方性エッチングによって除去し、コンタクトパターンを形成する。すなわち、コンタクトパターンの底部から、ソース／ドレイン拡散層４１７，４１８上に形成されたニッケルシリサイド層４２２と、ゲート電極４０８ｎ，４０８ｐ上に形成されたニッケルシリサイド層４２３とが露出するように、第一の層間絶縁膜４２４を異方性エッチングする。
続いて、コンタクトパターンの内部に、例えばスパッタ法によって、チタン（Ｔｉ）と、窒化チタン（ＴｉＮ）と、タングステン（Ｗ）とをこの順に堆積させる。次に、ＣＭＰ法によって、第一の層間絶縁膜４２４の表面を平坦化し、内部にコンタクトプラグ４２５が埋め込まれたコンタクトパターンが形成される。次いで、例えばＣＶＤ法により、第二の層間絶縁膜４２６を表面全面に堆積させ、ＣＭＰ法によって表面を平坦化する。
続いて、コンタクトプラグ４２５の上面を覆う第二の層間絶縁膜４２６を異方性エッチングによって除去し、コンタクトパターンを形成する。このコンタクトパターンの内部に、例えばスパッタ法によって、窒化タンタル（ＴａＮ）と、銅（Ｃｕ）とをこの順に堆積させる。最後に、ＣＭＰ法によって、第二の層間絶縁膜４２６の表面を平坦化し、コンタクトプラグ４２５を介してソース／ドレイン拡散層４１７，４１８もしくはゲート電極４０８ｎ，４０８ｐと電気的に接続された配線層４２７が形成される。このようにして、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを有するＣＭＯＳ型半導体装置を完成させる。
上述のようにして製造した半導体装置では、Ｎ型ＭＯＳＦＥＴ，Ｐ型ＭＯＳＦＥＴ共に、ゲート電極４０８ｎ，４０８ｐは複数の異なる膜を積層した構造になっている。ここで、トランジスタの閾値を支配するのは、ゲート絶縁膜４０３に接している金属膜の仕事関数である。上述の半導体装置の場合、Ｎ型ＭＯＳＦＥＴでは仕事関数４．２ｅＶを有する窒化タングステンシリコン（ＷＳｉＮ）膜４０５がゲート絶縁膜４０３と接しており、Ｐ型ＭＯＳＦＥＴでは、仕事関数４．９ｅＶを有するタングステン膜４０４がゲート絶縁膜４０３と接している。すなわち、本実施の形態の製造方法を用いることで、ゲート電極４０８ｎの仕事関数が４．２ｅＶのＮ型ＭＯＳＦＥＴと、ゲート電極４０８ｐの仕事関数が４．９ｅＶのＰ型ＭＯＳＦＥＴとを具備するＣＭＯＳ型半導体装置を製造することができる。
このように、本実施の形態においては、Ｐ型ＭＯＳＦＥＴのゲート電極４０８ｐの閾値を支配するタングステン膜４０４に対し、炭素は酸化されるがタングステンは酸化されない条件で選択酸化処理を施しているため、ゲート絶縁膜４０３の膜厚が変化してもフラットバンド電圧が一定の値を保つことができ、半導体装置の品質を向上させることができ、かつ、製品開発のコストを抑制することが可能となる。
尚、本実施の形態においては、ゲート電極４０８ｎの材料として窒化タングステンシリコン（ＷＳｉＮ）を，ゲート電極４０８ｐの材料としてタングステンを用いたが、ゲート電極４０８ｎの材料としては、表面に窒化層が形成されたタングステンシリコン（ＷＳｉ）を用いてもよい。また、このほかにも、ゲート電極４０８ｎとゲート電極４０８ｐとの材料の組み合わせとして、炭化タングステンシリコン（ＷＳｉＣ）と炭化タングステン（ＷＣ）などのタングステンの炭化物同士の組み合わせや、硼化タングステンシリコン（ＷＳｉＢ）と硼化タングステン（ＷＢ）などのタングステンの硼物同士の組み合わせを用いてもよい。
また、本実施の形態では、ゲート電極４０８ｎ，４０８ｐの材料としてタングステン元素を主成分とする電極材料を用いたが、元素周期律表においてタングステンと同族元素（ＶＩａ族に属する元素）であればよく、例えば、モリブデン（Ｍｏ）やこれらの合金を用いても良い。更に、Ｎ型ＭＯＳＦＥＴのゲート電極４０８ｎは、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）など元素周期律表においてＩＶａ族に属する元素や、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）など元素周期律表においてＶａ族に属する元素を主成分とする電極材料を用いてもよい。
また、ゲート絶縁膜４０３は、ハフニウムを含む酸化膜でなくてもよく、例えば、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）、イットリウム（Ｙ）、ランタン（Ｌａ）等の酸化物、もしくはＺｒＳｉｘＯｙなどそれら元素とシリコンの酸化物でも良い。さらには、それら酸化物の積層膜でも良い。
（第３の実施の形態）
本発明の第３の実施の形態における半導体装置の製造方法について、図７（ａ）〜（ｅ）及び図８（ａ）〜（ｃ）を用いて説明する。図７と図８とは、本発明の第３の実施の形態に係わる半導体装置の製造工程を説明する断面図である。なお、本実施の形態においては、第２の実施の形態と同様、本発明の半導体装置の製造方法を、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを有するＣＭＯＳ型半導体装置の製造工程に適応した場合について説明する。
上述した第２の実施の形態と本実施の形態では、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのゲート電極を構成する層の構造と、ソース／ドレイン拡散層の形成方法が異なっている。
まず、図７（ａ）に示すように、シリコン基板５００上の素子形成領域以外の領域に、ＳＴＩ技術などを用いて素子分離絶縁膜５０１ａ〜５０１ｃを形成する。続いて、シリコン基板１００のN型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを形成する領域に、ｐ−ウェル５０２ｐ及びｎ−ウェル５０２ｎを形成する。素子分離絶縁膜５０１ａ〜５０１ｃと、ｐ−ウェル５０２ｐ及びｎ−ウェル５０２ｎとの具体的な形成方法は、図５（ａ）を用いて説明した、第２の実施の形態と同様である。
続いて、シリコン基板５００表面に、シリコン基板５００表面に、ソースとして有機材料を用いたＣＶＤ法により、ハフニウムを含むゲート絶縁膜５０３を形成する。次いで、ゲート絶縁膜５０３上に、ソースとして有機材料を用いたＣＶＤ法により、仕事関数５．０ｅＶを有する窒化モリブデン（ＭｏＮ）膜５０４を１０ｎｍの膜厚で堆積させる。
更に、例えば８５０℃程度の温度で３０分間程度、例えば水素などの還元性雰囲気と、例えば水蒸気などの酸化性雰囲気との混合雰囲気中で加熱処理を行う。このとき、加熱処理を行う酸化炉に供給するガスの流量比は、例えば水素（Ｈ２）：水蒸気（Ｈ２Ｏ）：窒素（Ｎ２）＝２：０．４：３．５ｓｌｍに設定されている。
モリブデンの酸化・還元反応は、（４）式に示す反応式で表すことができる。
Ｍｏ＋２Ｈ２Ｏ＝ＭｏＯ２＋２Ｈ２ ・・・ （４）
この（４）式と、ギブスの自由エネルギーとを用い、実施例１で導出したように、モリブデンの加熱温度に対する酸化反応と還元反応との境界となる臨界分圧比を求めると、図４に示したタングステンの水素／水蒸気臨界分圧比特性と同様の特性が得られる。
すなわち、この加熱処理の条件は、炭素は酸化されるがモリブデンは酸化されない条件であり、このような条件で加熱処理を施すことによって、表面層である窒化モリブデン（ＭｏＮ）膜５０４について、膜中に含まれる残留炭素のみを選択的に酸化させて除去することができる。なお、上述した選択酸化の温度や酸化性雰囲気と還元性雰囲気の分圧比は、上述した条件に限られるものでなく、炭素は酸化されるがモリブデンは酸化されない条件（図４における領域４０３に含まれる条件）に該当するものであればよい。
次に、図７（ｂ）に示すように、例えば過酸化水素水を用いて、Ｎ型ＭＯＳＦＥＴが形成される領域の窒化モリブデン（ＭｏＮ）膜５０４を選択的に除去（エッチング）する。続いて、図７（ｃ）に示すように、例えばＣＶＤ法により、仕事関数４．２ｅＶを有する窒化モリブデンシリコン（ＭｏＳｉＮ）膜５０５を１０ｎｍの膜厚で表面全面に堆積させる。
引き続き、図７（ｄ）に示すように、例えばＣＶＤ法により、低抵抗層としてのタングステン膜５０６を８０ｎｍの膜厚で表面全面に堆積させた後、例えばＣＶＤ法により、シリコン窒化膜５０７を８０ｎｍの膜厚で表面全面に堆積させる。
次に、図７（ｅ）に示すように、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのゲート電極が形成される領域にのみ、図示しないレジストを選択的に形成し、レジストをマスクとしてシリコン窒化膜５０７，タングステン膜５０６，窒化モリブデンシリコン（ＭｏＳｉＮ）膜５０５，窒化モリブデン（ＭｏＮ）膜５０４を異方性エッチングした後、アッシング処理を施してレジストを除去する。このエッチング処理によって、例えば３０ｎｍの幅を有するゲート電極５０８ｎ，５０８ｐが形成される。
続いて、図８（a）に示すように、例えばＣＶＤ法により、表面全面にシリコン窒化膜５０９を堆積させた後、全面エッチバックを行うことにより、ゲート電極５０８ｎ，５０８ｐの側壁をシリコン窒化膜５０９で囲む構造を形成する。更に、ゲート電極５０８ｎ，５０８ｐの両側のシリコン基板５００中に、浅い拡散層５１０，５１１を形成する。浅い拡散層５１０，５１１の具体的な形成方法は、図６（ｂ）を用いて説明した、第２の実施の形態と同様である。
次に、例えばＣＶＤ法により、シリコン窒化膜５１２とシリコン酸化膜５１３とをこの順に表面全面に堆積させた後、全面エッチバックを行うことにより、図８（ｂ）に示すように、ゲート電極５０８ｎ，５０８ｐの側壁に形成されたシリコン窒化膜５０９を囲むように、シリコン窒化膜５１２とシリコン酸化膜５１３からなるゲート側壁絶縁膜５１４を形成する。続いて、ゲート電極５０８ｎ，５０８ｐの両側のシリコン基板５００中に、深い拡散層５１５，５１６を形成する。深い拡散層５１５，５１６の具体的な形成方法は、図６（ａ）を用いて説明した、第２の実施の形態と同様である。
以上のようにして、ゲート電極５０８ｎ，５０８ｐの両側のシリコン基板５００中には、深い拡散層５１５，５１６と浅い拡散層５１０，５１１とから成る、ソース／ドレイン拡散層５１７，５１８が形成される。更に、ソース／ドレイン拡散層５１７，５１８表面に、ニッケルシリサイド層５１９を形成する。ニッケルシリサイド層５１９の具体的な形成方法は、図６（ｃ）を用いて説明した、第２の実施の形態と同様である。
最後に、図８（ｃ）に示すように、第１の層間絶縁膜５２０、コンタクトプラグ５２１、第二の層間絶縁膜５２２、及び配線層５２３を形成する。これらの具体的な形成方法は、図６（ｄ）を用いて説明した、第２の実施の形態と同様である。ただし、ゲート電極５０８ｎ，５０８ｐの上面にコンタクトプラグ５２１を形成する際、第１の層間絶縁膜５２０とともにゲート電極５０８ｎ，５０８ｐの最表面に位置するシリコン窒化膜５０７もエッチングし、コンタクトプラグ５２１とタングステン膜５０６とが電気的に接続されるように形成する点のみ、第２の実施の形態とは異なる。このようにして、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを有するＣＭＯＳ型半導体装置を完成させる。
このように、本実施の形態においては、Ｐ型ＭＯＳＦＥＴのゲート電極５０８ｐの閾値を支配する窒化モリブデン（ＭｏＮ）膜５０４に対し、炭素は酸化されるがモリブデンは酸化されない条件で選択酸化処理を施しているため、ゲート絶縁膜５０３の膜厚が変化してもフラットバンド電圧が一定の値を保つことができ、半導体装置の品質を向上させることができ、かつ、製品開発のコストを抑制することが可能となる。
尚、本実施の形態においても、第２の実施の形態と同様に、ゲート絶縁膜５０３はハフニウムを含む酸化膜でなくてもよく、例えば、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）、イットリウム（Ｙ）、ランタン（Ｌａ）等の酸化物、もしくはＺｒＳｉｘＯｙなどそれら元素とシリコンの酸化物でも良い。さらには、それら酸化物の積層膜でも良い。
本発明の第１の実施の形態に係わる半導体装置の製造工程を説明する断面図。 ＭＯＳキャパシタの電気容量の電圧依存性を測定した結果を示すＣ−Ｖ特性図。 Ｃ−Ｖ特性から求めたフラットバンド電圧と酸化膜厚との関係を示す特性図。 水蒸気雰囲気と水素雰囲気の混合雰囲気における水素／水蒸気臨界分圧比の温度依存性示す特性図。 本発明の第２の実施の形態に係わる半導体装置の製造工程を説明する断面図。 本発明の第２の実施の形態に係わる半導体装置の製造工程を説明する断面図。 本発明の第３の実施の形態に係わる半導体装置の製造工程を説明する断面図。 本発明の第３の実施の形態に係わる半導体装置の製造工程を説明する断面図。
符号の説明
１００…シリコン基板、１０３…ゲート絶縁膜、１０４…タングステン膜、１０５…ゲート電極、

Claims (5)

  1. 半導体基板上にゲート絶縁膜を形成する第１の工程と、
    前記ゲート絶縁膜上に、ゲート電極を構成する導電体膜を、有機材料を用いた形成法によって形成する第２の工程と、
    前記導電体膜が形成された前記半導体基板を、酸化性雰囲気と還元性雰囲気の混合雰囲気中で加熱する第３の工程と、
    を備えた半導体装置の製造方法であって、前記第３の工程における前記酸化性雰囲気に対する前記還元性雰囲気の分圧比が、炭素が酸化され、かつ、前記導電体膜を構成する金属材料が還元される分圧比であることを特徴とする、半導体装置の製造方法。
  2. Ｐ型ＭＯＳトランジスタが形成された半導体装置の製造方法であって、
    半導体基板上にゲート絶縁膜を形成する第１の工程と、
    前記ゲート絶縁膜上に、前記Ｐ型ＭＯＳトランジスタのゲート電極を構成する導電体膜を、有機材料を用いた形成法によって形成する第２の工程と、
    前記導電体膜が形成された前記半導体基板を、酸化性雰囲気と還元性雰囲気の混合雰囲気中で加熱する第３の工程と、
    を備え、前記第３の工程における前記酸化性雰囲気に対する前記還元性雰囲気の分圧比が、炭素が酸化され、かつ、前記導電体膜を構成する金属材料が還元される分圧比であることを特徴とする、半導体装置の製造方法。
  3. 前記導電体膜を構成する前記金属材料が、仕事関数４．８ｅＶ以上かつ５．１ｅＶ未満の前記金属材料、複数の仕事関数４．８ｅＶ以上かつ５．１ｅＶ未満の前記金属材料の合金であることを特徴とする、請求項１または請求項２に記載の半導体装置の製造方法。
  4. 前記導電体膜を構成する前記金属材料が、元素周期律表においてＶＩａ族に属する前記金属材料、もしくは、元素周期律表においてＶＩａ族に属する複数の前記金属材料の合金であることを特徴とする、請求項１または請求項２に記載の半導体装置の製造方法。
  5. 前記酸化性雰囲気が水素雰囲気であり、前記還元性雰囲気が水素雰囲気であることを特徴とする、請求項１から請求項４のいずれか一項に記載の半導体装置の製造方法。
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