WO2009150770A1 - 半導体装置 - Google Patents

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WO2009150770A1
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三橋理一郎
及川弘太
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パナソニック株式会社
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device including two types of miniaturized transistors.
  • MISFET Metal Insulator Semiconductor Semiconductor Field Effect Transistor
  • the gate insulating film of MISFET is reduced to about 2 nm when silicon oxynitride (SiON) is used.
  • a material having a high dielectric constant such as an oxide containing hafnium (Hf) is used as the gate insulating film instead of the conventionally used silicon oxide (SiO 2 ) -based material. It is being considered.
  • the gate electrode made of polycrystalline silicon that has been used so far as the gate insulating film is made thinner, a reduction in gate capacitance due to depletion of the gate electrode becomes a problem.
  • the amount of decrease in the gate capacitance corresponds to, for example, increasing the film thickness by about 0.5 nm in terms of the film thickness of the gate insulating film made of silicon oxide (SiO 2 ).
  • SiO 2 silicon oxide
  • the leakage current increases by a factor of 10 or more compared with that before reducing the film thickness, so that the effect of suppressing depletion of the gate electrode is very large.
  • each of the p-MISFET electrode and the n-MISFET electrode has a work function (WF) value close to the band edge of silicon.
  • WF work function
  • a high WF close to the work function value (about 5.2 eV) of the upper part (top edge) of the valence band of silicon is required.
  • an n-MISFET electrode requires a low WF close to the work function value (about 4.1 eV) of the bottom (bottom edge) of the conduction band of silicon.
  • a potential candidate for an n-MISFET electrode is a combination of a TaC electrode or a Ta-based electrode such as TaN and a gate insulating film containing a lanthanoid-based material such as La (including use of the gate insulating film as a cap film).
  • a lanthanoid-based material such as La (including use of the gate insulating film as a cap film).
  • there are noble metals such as Pt and Ir, MoO, and the like.
  • the MIPS structure is a multilayer structure in which polysilicon of about 100 nm or less is deposited on a metal material of about 10 nm or less.
  • a complicated process is required.
  • an n-MISFET metal is deposited on the gate insulating film, the n-MISFET metal formed in the p-MISFET region is selectively removed, and the p-MISFET metal is removed from the p-MISFET region. It is deposited on the gate insulating film formed in the part (see, for example, Non-Patent Document 1).
  • Such a process not only increases the number of steps, but also removes the metal for p-MISFET deposited in the n-MISFET region and the metal for n-MISFET deposited in the p-MISFET region. Since it is necessary to perform a lithography process, an increase in misalignment cannot be ignored.
  • the CMIS structure in which the n-MISFET is a conventional gate electrode made of poly-Si and only the p-MISFET is a gate electrode of a MIPS structure has recently attracted attention (for example, Patent Document 1 and Non-Patent Document 2). See).
  • Patent Document 1 and Non-Patent Document 2 After depositing metal on the entire surface of the substrate and selectively removing the metal in the n-MISFET region, polysilicon may be deposited on the entire surface of the substrate. This eliminates the need for metal deposition and processing for the n-MISFET. Therefore, the lithography process may be performed once, and the process can be greatly simplified and facilitated.
  • a CMIS structure in which gate processing is performed by selectively removing metal in the n-MISFET region, depositing a metal for p-MISFET on the entire surface, and depositing polysilicon on the metal is also being studied.
  • the gate electrode of p-MISFET has a two-layer structure of polysilicon and metal for p-MISFET
  • the gate electrode of n-MISFET has a three-layer structure of polysilicon, metal for p-MISFET and metal for n-MISFET. Become. Since there is no process for removing the metal for the p-MISFET, the lithography process for removing the metal may be performed once, and the complexity of the process can be avoided.
  • the metal electrode is used for the n-MISFET, the characteristics of the transistor can be improved.
  • F. Ootsuka, et al. "Extended abstract of the 2006 international conference on solid state device and materials, Yokohama", 2006, p. 1116-1117 JP 2007-019396 A T. Hayashi, et al., IEDM 2006 p. 247-250
  • the etching process is continued in the other region after the etching process is completed in one region during the gate processing. For this reason, the gate insulating film is subjected to an extra etching process in a region where the etching process is completed. Therefore, there is a problem that the penetration of the gate insulating film and the excavation of the substrate where the substrate is etched occur.
  • the penetration of the gate insulating film and the digging of the substrate cause deterioration of characteristics such as increasing the off-current of the transistor.
  • the present disclosure solves the above-described problems and enables the realization of a semiconductor device in which the penetration of the gate insulating film and the substrate digging are less likely to occur when two types of transistors having different gate electrode structures are formed.
  • a semiconductor device includes a gate insulating film including a film having a function as an etch stopper.
  • a semiconductor device includes a semiconductor substrate, a first transistor formed in a first region of the semiconductor substrate, and a second transistor formed in a second region of the semiconductor substrate.
  • the first transistor includes a first gate insulating film formed on the first region and a first gate electrode formed on the first gate insulating film.
  • the second transistor has a second gate insulating film formed on the second region, and a second gate electrode formed on the second gate insulating film.
  • the first gate insulating film and the second gate insulating film include a first insulating material and a second insulating insulating material, and are included in an element included in the first gate electrode and in the second gate electrode. It is at least partially different from the element.
  • the element included in the first gate electrode is at least partially different from the element included in the second gate electrode.
  • the first gate electrode is a stacked body of a first electrode material and a second electrode material
  • the second gate electrode is composed of the second electrode material.
  • the first gate insulating film and the second gate insulating film include a first insulating material and a second insulating insulating material. Therefore, a material that is not easily etched by the etching gas when forming the gate electrode in the first gate insulating film and the second gate insulating film can be used, and the first gate insulating film and the second gate insulating film can be used.
  • the second gate insulating film has an etch stopper function when forming the gate electrode.
  • the first insulating material may be HfO 2 , HfSiON, or HfSiO.
  • the second insulating material may be a material containing a lanthanoid.
  • the second insulating material may be a material containing lanthanum.
  • the second insulating material may be a material containing dysprosium.
  • the first gate electrode is a stacked body of the first electrode film and the second electrode film, and the second gate electrode is configured by the second electrode film. Also good.
  • the first electrode film may be made of a material containing tantalum.
  • the first electrode film may be made of a material containing tantalum, oxygen, and carbon.
  • the first electrode film may be made of a material containing tungsten.
  • the second electrode film may be made of silicon.
  • the semiconductor device According to the semiconductor device according to the present disclosure, it is possible to realize a semiconductor device in which penetration of the gate insulating film and substrate digging hardly occur when two types of transistors having different gate electrode structures are formed.
  • FIG. 1 is a sectional view showing a semiconductor device according to an embodiment of the present invention.
  • FIGS. 2A and 2B are graphs showing comparison of on-off characteristics of semiconductor devices having different gate insulating film structures.
  • FIG. 3 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
  • FIG. 4 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
  • FIG. 5 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
  • FIG. 1 shows a cross-sectional configuration of a semiconductor device according to an embodiment.
  • the semiconductor device of this embodiment includes a first transistor 20 and a second transistor 30 formed on a semiconductor substrate 11.
  • the first transistor 20 is a p-MISFET and the second transistor 30 is an n-MISFET.
  • the first transistor 20 is formed in the n-type active region 13, and the second transistor 30 is formed in the p-type active region 14.
  • the n-type active region 13 and the p-type active region 14 are separated from each other by the element isolation region 12.
  • the semiconductor substrate 11 is a silicon substrate, for example.
  • the first transistor 20 includes a first gate insulating film 21 formed on the n-type active region 13 via a base film 15 and a first gate formed on the first gate insulating film 21. And an electrode 22.
  • the first gate insulating film 21 includes a first insulating film 41 made of a first insulating material and a second insulating film 42 made of a second insulating material formed on the first insulating film 41.
  • the first gate electrode 22 has a MIPS structure, and includes a first electrode film 51 and a second electrode film 52 formed on the first electrode film 51.
  • a first sidewall 23 is formed on the sidewall of the first gate electrode 22.
  • a first extension region 25 is formed on both sides of the first gate electrode 22 in the n-type active region 13, and a first source / drain region 26 is formed on the outer side of the first extension region 25. .
  • the second transistor 30 includes a second gate insulating film 31 formed on the p-type active region 14 via a base film 15 and a second gate formed on the second gate insulating film 31. And an electrode 32.
  • the second gate insulating film 31 includes a first insulating film 41 and a second insulating film 42 formed on the first insulating film 41.
  • the second gate electrode 32 includes a second electrode film 52.
  • a second side wall 33 is formed on the side wall of the second gate electrode 32.
  • a second extension region 35 is formed on both sides of the second gate electrode 32 in the p-type active region 14, and a second source / drain region 36 is formed on the outer side of the second extension region 35. .
  • the base film 15 is made of, for example, silicon oxide (SiO 2 ), the first insulating film 41 is made of, for example, nitrogen-added hafnium silicate (HfSiON), and the second insulating film 42 is made of, for example, lanthanum oxide (LaO).
  • the first electrode film 51 is made of, for example, partially oxidized tantalum carbonitride (TaCNO), and the second electrode film 52 is made of, for example, polysilicon.
  • the first gate electrode 22 of the first transistor 20 that is a p-MISFET is composed of a first electrode film 51 and a second electrode film 52, and is an n-MISFET.
  • the second gate electrode 32 of the second transistor 30 is composed of the second electrode film 52.
  • the first electrode film 51 is a TaCNO film or the like having a high effective work function (eWF)
  • the second electrode film 52 is a polysilicon film or the like, whereby the first gate electrode 22 has a MIPS structure
  • the second The gate electrode can be a polysilicon electrode, and depletion of the first gate electrode 22 can be suppressed.
  • Each of the first gate insulating film 21 and the second gate insulating film 31 is a laminated film of a first insulating film 41 and a second insulating film 42 that is a cap film.
  • the first insulating film 41 as a film containing hafnium (Hf)
  • the second insulating film 42 as a film containing lanthanum (La)
  • FIG. 2A shows a comparison of on-current (Ion) and off-current (Ioff) characteristics (Ion-Ioff characteristics) when the gate insulating film has a different configuration.
  • the structure of the gate electrode is a laminated film of a polysilicon film and a tantalum carbide (Ta 2 C) film, and the film thickness of the Ta 2 C film is 10 nm.
  • the gate processing was performed under the same conditions.
  • the drain voltage at the time of measurement was 1.1V.
  • the gate insulating film is a laminated film of an HfSiON film and an LaO film
  • Ioff is increased as compared with the case of the HfSiON film.
  • Ioff increases as the thickness of the LaO film increases. This is due to variations in threshold voltage.
  • the driving power of the transistor is greatly reduced, and off-leakage increases in a region where the gate length (Lg) is short. This is due to the occurrence of substrate excavation during gate processing.
  • FIG. 2B is a graph in which each Ion-Ioff characteristic is normalized by the value of Ioff in a region with a long Lg in order to clarify the contribution of the edge region.
  • the LaO film having a film thickness of 0.5 nm reduces edge leakage due to gate processing and significantly suppresses off-current even in a region where Lg is short. It is. In other experimental results of the present inventors, it has been found that the LaO film serves as a powerful etch stopper when etching a Ta-based metal film.
  • Table 1 shows eWF values when a gate electrode made of various metal materials is formed on a high dielectric constant film (Hk film) containing Hf.
  • the LaO film has an effect of lowering eWF, and there is a known problem that the threshold voltage increases when used as a gate electrode of a p-MISFET.
  • Table 1 shows eWF values when a gate electrode made of various metal materials is formed on a high dielectric constant film (Hk film) containing Hf.
  • the LaO film has an effect of lowering eWF, and there is a known problem that the threshold voltage increases when used as a gate electrode of a p-MISFET.
  • Table 1 shows eWF values when a gate electrode made of various metal materials is formed on a high dielectric constant film (Hk film) containing Hf.
  • the LaO film has an effect of lowering eWF, and there is a known problem that the threshold voltage increases when used as a gate electrode of a p-MISFE
  • the gate insulating film is a laminated film of an HfSiON film and an LaO film, whereby the gate electrode of the p-MISFET has a laminated structure of a metal film and a polysilicon film, and the gate electrode of the n-MISFET Even when a polysilicon film is used, the gate insulating film does not pierce and the substrate is not dug during the gate processing, and characteristic deterioration such as an increase in off-current can be reduced.
  • the eWF does not decrease, and the gate electrode of the p-MISFET is formed of a high eWF metal material such as TaCNO, thereby avoiding an increase in the threshold voltage of the p-MISFET due to the decrease in eWF. it can.
  • the first insulating film may be an HfO 2 film or an HfSiO film instead of the HfSiON film.
  • the second insulating film may be made of another material as long as the second insulating film is less likely to be etched by etching during gate processing than the first insulating film and the decrease in eWF is small.
  • LaO film instead of the LaO film, other lanthanoid oxides such as dysprosium oxide (DyO) or scancium oxide (ScO) may be used.
  • Magnesium oxide (MgO) can also be used.
  • the first conductive film may be TaCO or WO instead of TaCNO.
  • the manufacturing method of the semiconductor device of this embodiment is demonstrated using drawing.
  • the element isolation region 12, the n-type active region 13, and the p-type active region 14 are formed in the semiconductor substrate 11.
  • a base film 15 made of SiO 2 having a thickness of about 1 nm is deposited on the semiconductor substrate 11 by performing RTO (Rapid Thermal Oxidation) processing using, for example, oxygen gas.
  • RTO Rapid Thermal Oxidation
  • the RTO treatment may be performed using a gas species other than oxygen gas.
  • heat treatment may be performed using a heating furnace.
  • the underlying film 15 may be SiON or chemical oxide.
  • an HfSiO film having a high dielectric constant for example, is deposited to a thickness of 2.5 nm by MOCVD (Metal Organic Chemical Vapor Deposition).
  • MOCVD Metal Organic Chemical Vapor Deposition
  • the first insulating film 41 made of the HfSiON film is formed by plasma nitriding the HfSiO film. Good results can be obtained even if HfO 2, HfSiO, or the like is used as the first insulating film.
  • a second insulating film 42 made of LaO or the like is formed on the first insulating film 41.
  • the second insulating film 42 uses LaO, it may be DyO, ScO, or MgO.
  • other high dielectric constant materials having different constituent elements and compositions from the first insulating film 41, such as Al 2 O 3 and ZrO 2 , can be used. Any material may be used as long as it is less likely to be etched by etching during gate processing than the first insulating film, functions as an etch stopper, and does not significantly reduce the eWF of the first electrode film 51.
  • another film forming method such as a CVD (Chemical Vapor Deposition) method or a PVD (Physical Vapor Deposition) method may be used.
  • a first electrode film 51 made of TaCNO or the like is deposited on the second insulating film 42.
  • TaCO or WO may be used, and it is preferable to use a metal material whose work function does not change even if it is formed on the second insulating film 42 made of LaO.
  • the film thickness of the first electrode film 51 can be appropriately changed according to the material, the peripheral process, and the like, but is preferably 10 nm or less.
  • a first resist mask 61 is selectively formed on the n-type active region 13 on the first electrode film 51 by using a lithography technique.
  • etching is performed using the first resist mask 61 as a mask to remove the portion formed on the p-type active region 14 in the first electrode film 51. .
  • a second electrode film 52 made of, for example, polysilicon having a film thickness of 100 nm is deposited. Thereafter, an impurity is implanted into the second electrode film 52.
  • a second resist mask 62 is formed on each of the predetermined regions in the n-type active region 13 and the p-type active region 14.
  • the second electrode film 52 and the first electrode film 51 are etched by RIE (Reactive62Ion Etching) method using the second resist mask 62 as a mask. Selectively remove.
  • RIE reactive62Ion Etching
  • the second insulating film 42, the first insulating film 41, and the base film 15 are selectively removed. Thereby, the first gate insulating film 21 and the second gate insulating film 31 are formed.
  • the first extension region 25 and the second extension region 35 are formed, the first sidewall 23 and the second sidewall 33 are formed, and the first source and drain are formed.
  • Region 26 and second source / drain region 36 are formed.
  • a semiconductor device having the first transistor 20 that is a p-MISFET and the second transistor 30 that is an n-MISFET is formed.
  • the activation of the first source / drain region 26 and the second source / drain region 36 may be performed by spike annealing at 1050 ° C., for example.
  • the second electrode film 52 uses metal such as tungsten or metal silicide (titanium silicide, cobalt silicide, or nickel silicide). May be. In this case, it is possible to realize a higher speed operation of the semiconductor device.
  • the first gate electrode has a two-layer structure and the second gate electrode has a single-layer structure
  • the first gate electrode has a three-layer structure and the second gate electrode has a two-layer structure. It may be.
  • a structure in which more layers are stacked may be employed.
  • FIG. 1 shows that the first insulating film and the second insulating film are clearly separated into two layers.
  • the laminated structure may be unclear due to thermal diffusion or the like after forming the gate electrode.
  • the first gate electrode may have an unclear laminated structure depending on the material.
  • the present invention is not limited to this, and the first transistor and the first transistor made of different materials are the same conductivity type.
  • the present invention can be applied when forming two transistors.
  • a silicon substrate is used as the semiconductor substrate 11, but a substrate made of another material may be used.
  • a substrate made of a mixed crystal material such as an SOI (Semiconductor ⁇ ⁇ Oxide Insulator) substrate or a GaAs substrate or an InP substrate may be used.
  • the semiconductor device according to the present invention can realize a semiconductor device in which the penetration of the gate insulating film and the substrate digging are less likely to occur when two types of transistors having different gate electrode structures are formed. It is useful as a semiconductor device provided.

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Abstract

　半導体装置は、半導体基板１１と、半導体基板１１の第１の領域１３に形成された第１のトランジスタ２０と、第２の領域１４に形成された第２のトランジスタ３０とを備えている。第１のトランジスタ２０は、第１のゲート絶縁膜２１と、第１のゲート電極２２とを有し、第２のトランジスタ３０は、第２のゲート絶縁膜３１と、第２のゲート電極３２とを有している。第１のゲート絶縁膜２１及び第２のゲート絶縁膜２２は、第１の絶縁膜４１と第２の絶縁膜４２とを含む。第１のゲート電極２２に含まれる元素と、第２のゲート電極３２に含まれる元素とは少なくとも一部が異なっている。

Description

半導体装置
　本発明は、半導体装置に関し、特に微細化された２種類のトランジスタを備えた半導体装置に関する。
　近年、半導体装置に関して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現する方法として、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート容量を増加させ、駆動電流を増加させる方法が知られている。
　ゲート容量を増加させるためには、ゲート絶縁膜を薄膜化して電極間（基板とゲート電極との間）の距離を短くする必要がある。現在、ＭＩＳＦＥＴのゲート絶縁膜の物理膜厚は、シリコン酸窒化物（ＳｉＯＮ）を用いた場合、約２ｎｍ程度まで薄膜化されている。
　ゲート絶縁膜の薄膜化に伴い、ゲートリークの増大が問題となってきている。ゲートリークを低減するために、従来から使用されてきたシリコン酸化物（ＳｉＯ2）系の材料の代わりに、ハフニウム（Ｈｆ）を含む酸化物等の誘電率が高い材料をゲート絶縁膜として使用することが検討されている。
　また、ゲート絶縁膜の薄膜化に伴い、これまで用いられてきた多結晶シリコンからなるゲート電極では、ゲート電極の空乏化によるゲート容量の低下が問題となる。ゲート容量の低下量は、例えば、シリコン酸化物（ＳｉＯ2）からなるゲート絶縁膜の膜厚に換算すると、膜厚を約０．５ｎｍ分増加させることに相当する。ゲート絶縁膜の物理的な膜厚を薄くすると、必然的にゲートリークの増大が生じる。しかし、もしゲート電極の空乏化を抑えることができれば、ゲートリークを増大させることなく、ゲート絶縁膜の実効的な膜厚を薄くすることができる。ＳｉＯ2の場合には、膜厚を０．１ｎｍ薄くすると、薄膜化する前に比べて１０倍以上リーク電流が増大してしまうため、ゲート電極の空乏化を抑制する効果は、非常に大きい。
　ゲート電極の空乏化を回避するため、ゲート電極の材料を多結晶シリコンから空乏化の生じない金属に置き換える検討が行われている。ゲート電極を金属に置き換える場合の問題点は、ｐ－ＭＩＳＦＥＴ用電極とｎ－ＭＩＳＦＥＴ用電極が困難であることである。多結晶シリコンを用いた場合には、不純物の注入により不純物準位を形成して、ｐ－ＭＩＳＦＥＴ用電極とｎ－ＭＩＳＦＥＴ用電極を作り分けることができる。しかし、金属を用いた場合には、このような作り分けを行うことができない。
　現在の半導体装置は、より高速な動作が要求されるため、低閾値電圧（Ｖｔ）化が不可欠である。低Ｖｔ化のためには、ｐ－ＭＩＳＦＥＴ用電極及びｎ－ＭＩＳＦＥＴ用電極の各々が、シリコンのバンドエッジに近い仕事関数（ＷＦ）値を有することが必要となる。ｐ－ＭＩＳＦＥＴ用電極においては、シリコンの価電子帯の上部（トップエッジ）の仕事関数値（約５．２ｅＶ）に近い高ＷＦが必要となる。一方、ｎ－ＭＩＳＦＥＴ用電極においては、シリコンの伝導帯の底部（ボトムエッジ）の仕事関数値（約４．１ｅＶ）に近い低ＷＦが必要となる。
　このような要求に応える理想的な金属材料がないため、ｐ側領域のＷＦ値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属を用いることが検討されている。これにより、ｐ－ＭＩＳＦＥＴとｎ－ＭＩＳＦＥＴとが互いに同じＶｔ値を持つようにすることができるが、低Ｖｔ化の要求が進むに従い、このような半導体装置は実用的でなくなってきている。
　現在、ｐ－ＭＩＳＦＥＴ及びｎ－ＭＩＳＦＥＴの電極として使用できる金属材料の探索が盛んに行われており、近年いくつかの有力候補が見出されている。ｎ－ＭＩＳＦＥＴ電極用の有力候補としてはＴａＣ電極またＴａＮ等Ｔａ系電極とＬａ等ランタノイド系材料を含むゲート絶縁膜との組み合わせ（ゲート絶縁膜のキャップ膜としての使用を含む。）がある。また、ｐ－ＭＩＳＦＥＴ電極の有力候補としてはＰｔやＩｒ等の貴金属又はＭｏＯ等がある。
　これらの金属材料を実際にトランジスタに適用する場合に、従来プロセスとの整合性や、微細加工の見地から、ＭＩＰＳ（metal inserted poly-Si）構造を用いることが検討されている。ＭＩＰＳ構造とは、１０ｎｍ以下程度のメタル材料の上に１００ｎｍ以下程度のポリシリコンを堆積した複層構造である。
　互いに材料又は組成が異なるゲート電極を有するｐ－ＭＩＳＦＥＴとｎ－ＭＩＳＦＥＴとを同一の半導体基板に形成し、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）等の半導体装置を形成する場合には、複雑な工程を経る必要がある。例えば、ゲート絶縁膜上にｎ－ＭＩＳＦＥＴ用の金属を堆積させ、ｐ－ＭＩＳＦＥＴ領域部分に形成されたｎ－ＭＩＳＦＥＴ用の金属を選択的に除去し、ｐ－ＭＩＳＦＥＴ用の金属をｐ－ＭＩＳＦＥＴ領域部分に形成されたゲート絶縁膜上に堆積させる（例えば、非特許文献１を参照。）。
　このような工程は、工程数が多くなるだけでなく、ｎ－ＭＩＳＦＥＴ領域に堆積されたｐ－ＭＩＳＦＥＴ用金属の除去及びｐ－ＭＩＳＦＥＴ領域に堆積されたｎ－ＭＩＳＦＥＴ用金属の除去のために２回リソグラフィ工程を行う必要があるため、合わせずれの増大も無視できない。
　これらの理由から、ｎ－ＭＩＳＦＥＴは従来どおりのポリＳｉからなるゲート電極とし、ｐ－ＭＩＳＦＥＴのみＭＩＰＳ構造のゲート電極とするＣＭＩＳ構造が近年注目されている（例えば、特許文献１及び非特許文献２を参照。）。この場合には、基板上の全面に金属を堆積し、ｎ－ＭＩＳＦＥＴ領域の金属を選択的に除去した後、基板上の全面にポリシリコンを堆積させればよい。このため、ｎ－ＭＩＳＦＥＴ用の金属堆積及び加工工程が不要である。従って、リソグラフィ工程が一度でよく、大幅な工程簡略化及び容易化が可能である。
　また、ｎ－ＭＩＳＦＥＴ領域の金属を選択的に除去した後、ｐ－ＭＩＳＦＥＴ用の金属を全面に堆積し、その上にポリシリコンを堆積して、ゲート加工を行うＣＭＩＳ構造も検討されている。この構造ではｐ－ＭＩＳＦＥＴのゲート電極はポリシリコン及びｐ－ＭＩＳＦＥＴ用金属の２層構造となり、ｎ－ＭＩＳＦＥＴのゲート電極はポリシリコン、ｐ－ＭＩＳＦＥＴ用金属及びｎ－ＭＩＳＦＥＴ用金属の三層構造となる。ｐ－ＭＩＳＦＥＴ用の金属を除去する工程がないため、金属除去のためのリソグラフィ工程が一回でよく、工程の複雑化を避けることが可能である。また、ｎ－ＭＩＳＦＥＴにも金属電極を使用しているため、トランジスタの特性向上もできる。
F. Ootsuka, et al.、"extended abstract of the 2006 international conference on solid state device and materials、Yokohama"、２００６年、ｐ．１１１６－１１１７ 特開２００７－０１９３９６号公報 T. Hayashi, et al.、ＩＥＤＭ　２００６年　ｐ．２４７－２５０
　しかしながら、前記従来のＣＭＩＳ構造を形成する際には、ゲート加工の際に、一方の領域においてエッチング処理が完了した後に、もう一方の領域においてエッチング処理を続行している。このため、エッチング処理が完了した領域においてゲート絶縁膜が余分なエッチング処理を受ける。従って、ゲート絶縁膜の突き抜け及び基板がエッチングされてしまう基板掘れが発生してしまうという問題がある。
　ゲート絶縁膜の突き抜け及び基板掘れは、トランジスタのオフ電流を増大させる等の特性劣化を招く。
　本開示は、前記の問題を解決し、ゲート電極の構造が異なる２種類のトランジスタを形成する際のゲート絶縁膜の突き抜け及び基板掘れが生じにくい半導体装置の実現を可能とする。
　本開示は半導体装置を、ゲート絶縁膜がエッチストッパとしての機能を有する膜を含む構成とする。
　具体的に、本開示に係る半導体装置は、半導体基板と、半導体基板の第１の領域に形成された第１のトランジスタと、半導体基板の第２の領域に形成された第２のトランジスタとを備えている。第１のトランジスタは、第１の領域の上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜の上に形成された第１のゲート電極とを有している。第２のトランジスタは、第２の領域の上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜の上に形成された第２のゲート電極とを有している。第１のゲート絶縁膜及び第２のゲート絶縁膜は、第１の絶縁材料と第２の絶縁絶縁材料とを含み、第１のゲート電極に含まれる元素と、第２のゲート電極に含まれる元素とは少なくとも一部が異なっている。
　本開示の半導体装置は、第１のゲート電極に含まれる元素と、第２のゲート電極に含まれる元素とは少なくとも一部が異なっている。例えば、第１のゲート電極は第１の電極材料と第２の電極材料との積層体であり、第２のゲート電極は第２の電極材料からなる構成である。また、第１のゲート絶縁膜及び第２のゲート絶縁膜は、第１の絶縁材料と第２の絶縁絶縁材料とを含む。このため、第１のゲート絶縁膜及び第２のゲート絶縁膜にゲート電極を形成する際のエッチングガスにより容易にエッチングされることがない材料を用いることができ、第１のゲート絶縁膜及び第２のゲート絶縁膜は、ゲート電極を形成する際のエッチストッパ機能を有する。従って、ゲート絶縁膜の突き抜け及び基板掘れの発生を抑えることができる。その結果、トランジスタの特性を悪化させることなく、第１のトランジスタ及び第２のトランジスタのそれぞれに最適な仕事関数のゲート電極を容易に形成するが可能となる。
　本開示の半導体装置において、第１の絶縁材料は、ＨｆＯ2、ＨｆＳｉＯＮ又はＨｆＳｉＯであってもよい。
　本開示の半導体装置において、第２の絶縁材料は、ランタノイドを含む材料であってもよい。
　本開示の半導体装置において、第２の絶縁材料はランタンを含む材料であってもよい。
　本開示の半導体装置において、第２の絶縁材料は、ジスプロシウムを含む材料であってもよい。
　本開示の半導体装置において、第１のゲート電極は、第１の電極膜と第２の電極膜との積層体であり、第２のゲート電極は、第２の電極膜からなる構成であってもよい。
　本開示の半導体装置において、第１の電極膜はタンタルを含む材料からなる構成であってもよい。また、第１の電極膜は、タンタル、酸素及び炭素を含む材料からなる構成であってもよい。
　本開示の半導体装置において、第１の電極膜はタングステンを含む材料からなる構成であってもよい。
　本開示の半導体装置において、第２の電極膜はシリコンからなる構成であってもよい。
　本開示に係る半導体装置によれば、ゲート電極の構造が異なる２種類のトランジスタを形成する際のゲート絶縁膜の突き抜け及び基板掘れが生じにくい半導体装置を実現できる。
図１は本発明の一実施形態に係る半導体装置を示す断面図である。 図２（ａ）及び（ｂ）はゲート絶縁膜の構造が異なる半導体装置のオン－オフ特性を比較して示すグラフである。 図３は本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図４は本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５は本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
符号の説明
１１　　　半導体基板
１２　　　素子分離領域
１３　　　ｎ型活性領域
１４　　　ｐ型活性領域
１５　　　下地膜
２０　　　第１のトランジスタ
２１　　　第１のゲート絶縁膜
２２　　　第１のゲート電極
２３　　　第１のサイドウォール
２５　　　第１のエクステンション領域
２６　　　第１のソースドレイン領域
３０　　　第２のトランジスタ
３１　　　第２のゲート絶縁膜
３２　　　第２のゲート電極
３３　　　第２のサイドウォール
３５　　　第２のエクステンション領域
３６　　　第２のソースドレイン領域
４１　　　第１の絶縁膜
４２　　　第２の絶縁膜
５１　　　第１の導電膜
５２　　　第２の導電膜
６１　　　第１のレジストマスク
６２　　　第２のレジストマスク
　一実施形態について図面を参照して説明する。図１は一実施形態に係る半導体装置の断面構成を示している。
　図１に示すように、本実施形態の半導体装置は、半導体基板１１に形成された第１のトランジスタ２０と第２のトランジスタ３０とを備えている。本実施形態においては、第１のトランジスタ２０がｐ－ＭＩＳＦＥＴであり、第２のトランジスタ３０がｎ－ＭＩＳＦＥＴであるとして説明を行う。第１のトランジスタ２０はｎ型活性領域１３に形成され、第２のトランジスタ３０はｐ型活性領域１４に形成されている。ｎ型活性領域１３とｐ型活性領域１４とは、素子分離領域１２により互いに分離されている。半導体基板１１は例えばシリコン基板である。
　第１のトランジスタ２０は、ｎ型活性領域１３の上に下地膜１５を介して形成された第１のゲート絶縁膜２１と、第１のゲート絶縁膜２１の上に形成された第１のゲート電極２２とを有している。第１のゲート絶縁膜２１は、第１の絶縁材料からなる第１の絶縁膜４１と第１の絶縁膜４１の上に形成された第２の絶縁材料からなる第２の絶縁膜４２とを含む。第１のゲート電極２２は、ＭＩＰＳ構造であり、第１の電極膜５１と第１の電極膜５１の上に形成された第２の電極膜５２とを含む。第１のゲート電極２２の側壁上には第１のサイドウォール２３が形成されている。
　ｎ型活性領域１３における第１のゲート電極２２の両側方には第１のエクステンション領域２５が形成され、第１のエクステンション領域２５の外側方には第１のソースドレイン領域２６が形成されている。
　第２のトランジスタ３０は、ｐ型活性領域１４の上に下地膜１５を介して形成された第２のゲート絶縁膜３１と、第２のゲート絶縁膜３１の上に形成された第２のゲート電極３２とを有している。第２のゲート絶縁膜３１は、第１の絶縁膜４１と第１の絶縁膜４１の上に形成された第２の絶縁膜４２とを含む。第２のゲート電極３２は第２の電極膜５２を含む。第２のゲート電極３２の側壁上には第２のサイドウォール３３が形成されている。
　ｐ型活性領域１４における第２のゲート電極３２の両側方には第２のエクステンション領域３５が形成され、第２のエクステンション領域３５の外側方には第２のソースドレイン領域３６が形成されている。
　下地膜１５は例えば酸化シリコン（ＳｉＯ2）からなり、第１の絶縁膜４１は例えば窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）からなり、第２の絶縁膜４２は例えば酸化ランタン（ＬａＯ）からなる。第１の電極膜５１は例えば部分酸化したタンタル炭窒化物（ＴａＣＮＯ）からなり、第２の電極膜５２は例えばポリシリコンからなる。
　本実施形態の半導体装置は、ｐ－ＭＩＳＦＥＴである第１のトランジスタ２０の第１のゲート電極２２が、第１の電極膜５１と、第２の電極膜５２とからなり、ｎ－ＭＩＳＦＥＴである第２のトランジスタ３０の第２のゲート電極３２は、第２の電極膜５２からなる。第１の電極膜５１を有効仕事関数（ｅＷＦ）が高いＴａＣＮＯ膜等とし、第２の電極膜５２をポリシリコン膜等とすることにより、第１のゲート電極２２をＭＩＰＳ構造とし、第２のゲート電極をポリシリコン電極とすることができ、第１のゲート電極２２の空乏化を抑制できる。従って、微細化されても、閾値電圧が低く、高速動作が可能なｐ－ＭＩＳＦＥＴとｎ－ＭＩＳＦＥＴとを備えた半導体装置を実現できる。また、第１のゲート絶縁膜２１及び第２のゲート絶縁膜３１は、いずれも第１の絶縁膜４１とキャップ膜である第２の絶縁膜４２との積層膜である。第１の絶縁膜４１をハフニウム（Ｈｆ）を含む膜とし、第２の絶縁膜４２をランタン（Ｌａ）を含む膜とすることにより、低Ｖｔを維持しつつ、基板掘れ等を抑制することができる。
　以下に、本実施形態の半導体装置が低Ｖｔを維持しつつ、基板掘れ等を抑制することができる理由について説明する。
　図２（ａ）は、ゲート絶縁膜の構成が異なる場合においてオン電流（Ｉｏｎ）とオフ電流（Ｉｏｆｆ）の特性（Ｉｏｎ－Ｉｏｆｆ特性）を比較して示している。図２（ａ）においてゲート電極の構成は、ポリシリコン膜と炭化タンタル（Ｔａ2Ｃ）膜との積層膜とし、Ｔａ2Ｃ膜の膜厚は１０ｎｍとした。また、ゲート加工は同一の条件で行った。測定の際のドレイン電圧は１．１Ｖとした。
　図２（ａ）に示すように、ゲート絶縁膜がＨｆＳｉＯＮ膜とＬａＯ膜との積層膜の場合には、ＨｆＳｉＯＮ膜の場合と比べてＩｏｆｆが増加している。また、ＬａＯ膜の膜厚が厚いほどＩｏｆｆが増加している。これは閾値電圧の変動による。しかし、ＬａＯからなるキャップ膜がない場合には、トランジスタの駆動力は大幅に低下し、ゲート長（Ｌｇ）が短い領域においてオフリークの増大がみられる。これは、ゲート加工の際に基板掘れが発生したことによる。
　一方、膜厚が０．５ｎｍ又は１ｎｍのＬａＯからなるキャップ膜がある場合には、Ｌｇが短い領域におけるオフリークの増大はみられず、基板掘れは発生していないことが明らかである。
　図２（ｂ）は、エッジ領域の寄与を明確化するため、各Ｉｏｎ－Ｉｏｆｆ特性をＬｇの長い領域におけるＩｏｆｆの値により規格化したものである。図２（ｂ）に示すように、膜厚が０．５ｎｍのＬａＯ膜により、ゲート加工に起因するエッジリークが低減され、Ｌｇが短い領域においてもオフ電流が大幅に抑制されていることが明らかである。本願発明者らの他の実験結果においても、ＬａＯ膜はＴａ系等の金属膜をエッチングする際に強力なエッチストッパとなることが判明している。
　また、表１はＨｆを含む高誘電率膜（Ｈｋ膜）の上に各種金属材料からなるゲート電極を形成した場合のｅＷＦの値を示している。ＬａＯ膜は、ｅＷＦを下げる効果を有し、ｐ－ＭＩＳＦＥＴのゲート電極として使用すると、閾値電圧が上昇してしまうという問題が知られている。しかし、表１に示すようにＨｆ系の膜と金属材料との間に膜厚が１ｎｍのＬａＯ膜を形成した場合においても、ＴａＣＮＯ等の材料を用いれば、ほとんどｅＷＦの低下が生じないことが明らかとなった。
Figure JPOXMLDOC01-appb-T000001
 　本実施形態のように、ゲート絶縁膜をＨｆＳｉＯＮ膜とＬａＯ膜との積層膜とすることにより、ｐ－ＭＩＳＦＥＴのゲート電極を金属膜とポリシリコン膜との積層構造とし、ｎ－ＭＩＳＦＥＴのゲート電極をポリシリコン膜とした場合においても、ゲート加工の際にゲート絶縁膜の突き抜け及び基板掘れ等がほとんど発生せず、オフ電流の増大等の特性劣化を低減できる。
　また、キャップ膜を用いた場合にもｅＷＦが低下しない、ＴａＣＮＯ等の高ｅＷＦの金属材料によりｐ－ＭＩＳＦＥＴのゲート電極を形成することにより、ｅＷＦの低下によるｐ－ＭＩＳＦＥＴの閾値電圧の上昇を回避できる。
　さらに、ｎ－ＭＩＳＦＥＴにおいては、ＬａＯ膜によるｅＷＦの低減効果が生じるため、より低い閾値電圧を実現することも可能となる。
　なお、第１の絶縁膜はＨｆＳｉＯＮ膜に代えてＨｆＯ2膜又はＨｆＳｉＯ膜等であってもよい。第２の絶縁膜は、第１の絶縁膜と比べてゲート加工の際のエッチングによりエッチングされにくく且つｅＷＦの低下が小さい材料であれば他の材料であってもよい。例えば、ＬａＯ膜に代えて、酸化ジスプロシウム（ＤｙＯ）又は酸化スカンシウム（ＳｃＯ）等の他のランタノイド系酸化物であってもよい。また、酸化マグネシウム（ＭｇＯ）を用いることもできる。第１の導電膜は、ＴａＣＮＯに代えて、ＴａＣＯ又はＷＯ等であってもよい。
　次に、本実施形態の半導体装置の製造方法について図面を用いて説明する。まず、図３（ａ）に示すように、半導体基板１１に、素子分離領域１２と、ｎ型活性領域１３及びｐ型活性領域１４とを形成する。次に、例えば酸素ガスを用いてＲＴＯ（Rapid Thermal Oxidation）処理することにより、厚さが１ｎｍ程度のＳｉＯ2からなる下地膜１５を半導体基板１１上に堆積する。なお、酸素ガス以外の他のガス種を用いてＲＴＯ処理を行ってもよい。また、加熱炉を用いて熱処理を行ってもよい。下地膜１５はＳｉＯＮ又はケミカルオキサイド等であってもよい。続いて、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、例えば高誘電率を有するＨｆＳｉＯ膜を２．５ｎｍの膜厚で堆積する。続いて、ＨｆＳｉＯ膜をプラズマ窒化させることにより、ＨｆＳｉＯＮ膜からなる第１の絶縁膜４１を形成する。なお、第１の絶縁膜として、ＨｆＯ2又はＨｆＳｉＯ等を用いても良好な結果が得られる。
　次に、図３（ｂ）に示すように、第１の絶縁膜４１の上にＬａＯ等からなる第２の絶縁膜４２を形成する。第２の絶縁膜４２はＬａＯを使用したが、ＤｙＯ、ＳｃＯ又はＭｇＯであってもよい。また、電極材料との組み合わせによってはＡｌ2Ｏ3やＺｒＯ2等をはじめとする、第１の絶縁膜４１とは構成元素や組成の異なる他の高誘電率体も使用可能である。第１の絶縁膜と比べてゲート加工の際のエッチングによりエッチングされにくく、エッチストッパとして機能し且つ第１の電極膜５１のｅＷＦを大きく低下させない材料であればよい。また、ＭＯＣＶＤ法の代わりに、ＣＶＤ（Chemical Vapor Deposition）法又はＰＶＤ（Physical Vapor Deposition）法等の他の成膜手法を用いてもよい。
　次に、図３（ｃ）に示すように、第２の絶縁膜４２の上に、ＴａＣＮＯ等からなる第１の電極膜５１を堆積する。第１の電極膜５１は、ＴａＣＯ又はＷＯ等を用いてもよく、ＬａＯからなる第２の絶縁膜４２の上に形成しても仕事関数が変化しない金属材料を用いるとことが好ましい。また、第１の電極膜５１の膜厚は、材質及び周辺プロセス等に応じて適宜変更することができるが、１０ｎｍ以下であることが好ましい。
　次に、図３（ｄ）に示すように、第１の電極膜５１の上に、リソグラフィ技術を用いて第１のレジストマスク６１をｎ型活性領域１３の上に選択的に形成する。
　次に、図４（ａ）に示すように、第１のレジストマスク６１をマスクとしてエッチングを行うことにより、第１の電極膜５１におけるｐ型活性領域１４の上に形成された部分を除去する。
　次に、図４（ｂ）に示すように、アッシング処理を行い第１のレジストマスク６１を除去する。
　次に、図４（ｃ）に示すように、例えば膜厚が１００ｎｍのポリシリコンからなる第２の電極膜５２を堆積する。その後、第２の電極膜５２に不純物を注入する。
　次に、図４（ｄ）に示すように、第２のレジストマスク６２をｎ型活性領域１３及びｐ型活性領域１４における所定の領域の上にそれぞれ形成する。
　次に、図５（ａ）に示すように、第２のレジストマスク６２をマスクとしてＲＩＥ（Reactive Ion Etching）法を用いて、エッチングを行い第２の電極膜５２及び第１の電極膜５１を選択的に除去する。これにより、第１の電極膜５１及び第２の電極膜５２からなる第１のゲート電極２２と、第２の電極膜５２からなる第２のゲート電極３２とが形成される。
　次に、図５（ｂ）に示すように、第２の絶縁膜４２、第１の絶縁膜４１及び下地膜１５を選択的に除去する。これにより、第１のゲート絶縁膜２１及び第２のゲート絶縁膜３１が形成される。
　次に、図５（ｃ）に示すように、第１のエクステンション領域２５及び第２のエクステンション領域３５の形成、第１のサイドウォール２３及び第２のサイドウォール３３の形成、第１のソースドレイン領域２６及び第２のソースドレイン領域３６の形成を行う。これにより、ｐ－ＭＩＳＦＥＴである第１のトランジスタ２０及びｎ－ＭＩＳＦＥＴである第２のトランジスタ３０を有する半導体装置が形成される。第１のソースドレイン領域２６及び第２のソースドレイン領域３６の活性化は、例えば１０５０℃のスパイクアニールを行えばよい。
　なお、第２の電極膜５２として不純物が導入されたポリシリコンを用いる例を示したが、第２の電極膜５２はタングステン又は金属シリサイド（チタンシリサイド、コバルトシリサイド若しくはニッケルシリサイド）等の金属を用いてもよい。この場合は、さらに半導体装置の高速動作化を実現することが可能となる。
　第１のゲート電極は２層構造であり、第２のゲート電極は単層構造である例を示したが、第１のゲート電極が３層構造であり、第２のゲート電極が２層構造であってもよい。第１のゲート電極と第２のゲート電極との積層数が異なっていれば、さらに多くの層が積層された構成であってもよい。
　図１において、第１の絶縁膜と第２の絶縁膜とが明確に２層に別れているとして図示している。しかし、ゲート電極形成後に熱拡散等により積層構造が不明確となっている場合もあり得る。また、第１のゲート電極についても、材質によっては積層構造が不明確となっている場合があり得る。
　また、第１のトランジスタがｐ－ＭＩＳＦＥＴであり、第２のトランジスタがｎ－ＭＩＳＦＥＴである例を示したが、これに限らず、同一導電型で互いに異なった材料からなる第１のトランジスタと第２のトランジスタとを形成する場合に適用することができる。
　また、本実施形態において、半導体基板１１にはシリコン基板を用いたが、他の材料からなる基板を用いてもよい。例えば、ＳＯＩ（Semiconductor Oxide Insulator）基板又はＧａＡｓ基板若しくはＩｎＰ基板等の混晶材料からなる基板を用いてもよい。
　本発明に係る半導体装置は、ゲート電極の構造が異なる２種類のトランジスタを形成する際のゲート絶縁膜の突き抜け及び基板掘れが生じにくい半導体装置を実現でき、特に微細化された２種類のトランジスタを備えた半導体装置等として有用である。

Claims (10)

  1. 　半導体装置は、
    　半導体基板と、
    　前記半導体基板の第１の領域に形成された第１のトランジスタと、
    　前記半導体基板の第２の領域に形成された第２のトランジスタとを備え、
    　前記第１のトランジスタは、
    　前記第１の領域の上に形成された第１のゲート絶縁膜と、
    　前記第１のゲート絶縁膜の上に形成された第１のゲート電極とを有し、
    　前記第２のトランジスタは、
    　前記第２の領域の上に形成された第２のゲート絶縁膜と、
    　前記第２のゲート絶縁膜の上に形成された第２のゲート電極とを有し、
    　前記第１のゲート絶縁膜及び第２のゲート絶縁膜は、第１の絶縁材料と第２の絶縁材料とを含み、
    　前記第１のゲート電極に含まれる元素と、前記第２のゲート電極に含まれる元素とは少なくとも一部が異なっている。
  2. 　請求項１に記載の半導体装置において、
    　前記第１の絶縁材料は、ＨｆＯ2、ＨｆＳｉＯＮ又はＨｆＳｉＯである。
  3. 　請求項１に記載の半導体装置において、
    　前記第２の絶縁材料は、ランタノイドを含む材料である。
  4. 　請求項３に記載の半導体装置において、
    　前記第２の絶縁材料はランタンを含む材料である。
  5. 　請求項３に記載の半導体装置において、
    　前記第２の絶縁材料は、ジスプロシウムを含む材料である。
  6. 　請求項１に記載の半導体装置において、
    　前記第１のゲート電極は、第１の電極膜と第２の電極膜との積層体であり、
    　前記第２のゲート電極は、前記第２の電極膜からなる。
  7. 　請求項６に記載の半導体装置において、
    　前記第１の電極膜はタンタルを含む材料からなる。
  8. 　請求項６に記載の半導体装置において、
    　前記第１の電極膜は、タンタル、酸素及び炭素を含む材料からなる。
  9. 　請求項６に記載の半導体装置において、
    　前記第１の電極膜はタングステンを含む材料からなる。
  10. 　請求項６に記載の半導体装置において、
    　前記第２の電極膜はシリコンからなる。
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