TWI536544B - 形成具有多重功函數閘極結構之方法及所產生之產品 - Google Patents

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Description

形成具有多重功函數閘極結構之方法及所產生之產品
一般來說，本發明涉及半導體元件的製造，並且，更具體地，各種新穎的方法，以形成具有多重功函數的電晶體的閘極結構以及和含有這種電晶體的各種積體電路產品。
高級積體電路(例如，CPU、存儲設備、特定功能積體電路(application specific integrated circuits,ASIC)及類似者)的製造需要在一個給定的晶片面積中按照指定的線路佈局形成大量的電路元件，其中，所謂的金屬氧化物半導體場效電晶體(MOSFET或FET)表示電路元件的一個重要類型，其實質地決定了該積體電路的性能。該電晶體通常是NMOS(NFET)或PMOS(PFET)型元件。其中，“N”和“P”標記乃基於形成該元件的源極區和汲極區的摻質的類型而設。所謂的互補金屬氧化物半導體(CMOS)技術或產品指的是同時使用NMOS和PMOS而製造的積體電路產品。
場效電晶體，無論是NMOS或PMOS，通常包括源極區、汲極區、位在源極區和汲極區之間的通道區、以及位在通道區上方的閘極電極。流過FET的電流乃透過加諸於閘極電極的電壓來控制。對於NMOS而言，如果沒有電壓被施加到閘極電極，則沒有電流流過該元件。然而，當一個適當的正電壓被施加到閘極電極時，NMOS的通道區就變成導通的，同時電流會被允許通過通道區，在源極區和汲極區之間流動。對於PMOS言，控制電壓反向地運作。場效電晶體可以有各種不同的物理形狀，如所謂的平面FET或所謂的3D或FinFET。
幾十年來，主流一向以平面FET用於製造積體電路的產品，其乃肇因於涉及了形成這種平面元件的製造方法在比較下更簡便，相對於涉及了形成3D電晶體的製造方法而論。為了提高平面FET的速度也為了增大平面FET於積體電路的密度，設計者多年來已經大幅降低了平面FET的物理尺寸。更具體言之，平面FET的通道長度已顯著地減小，其導致平面FET開關速度的提升。然而，降低通道區長度同時也減少了源極區和汲極區之間的距離。在某些情況下，源極區和汲極區間的分離縮減使得它很難有效地防止源極區和通道區的電勢被汲極區負面地影響。這有時被稱為短通道效應，使其中平面FET作為主動開關的特性遭到劣化。
如上所述，相對於平面場效電晶體，所謂的FinFET元件有種三維(3D)結構。更具體地說，在FinFET 裏，一般而言垂直設置的鰭狀的作用區形成在半導體基底，而閘極結構(閘極絕緣層和閘極電極)則被置於鰭形作用區的左右兩側和上表面，以期形成三面閘極結構，進而使用三維結構取代平面結構。在某些情況下，絕緣覆蓋層(例如，氮化矽)係位於鰭的頂部，使該FinFET只有雙閘極結構。不同於平面FET，在FinFET元件中，通道垂直形成於半導體基底的表面，以便縮小元件尺寸。此外，在FinFET元件中，接面電容在元件汲極區被大幅減小，這往往會降低至少一些短通道效應。當一個適當的電壓被施加到鰭式場效電晶體的閘極電極，鰭的表面(和接近該表面的內部)，也就是那大致垂直直立的側壁和鰭的上表面，會成為導電通道區，從而讓電流流通。在FinFET中，“通道寬度”是大約垂直鰭的高度的2倍再加上該鰭頂部表面的寬度，也就是鰭寬度。多個鰭可以形成在其相對平面型電晶體元件的覆蓋區內。因此，對於一個給定的覆蓋區，FinFET往往能夠產生明顯更強的電流-相較於平面電晶體元件而言。也因此FinFET的漏電流在元件關閉後大大地降低-相較於平面電晶體元件而言。此乃肇因於對”鰭”通道區更優越的控制。總之，FinFET的三維結構是一個更優越的MOSFET結構-相較於平面電晶體元件而言-特別是在20nm的CMOS技術節點和其後驅者。
對於許多早期的設備技術世代，大部分電晶體元件的閘極結構已經由多種矽基材料構成，如二氧化矽氧化物、和/或氮氧化矽、及其與多晶矽閘極電極的組 合。然而，隨著大幅縮小後的電晶體元件的通道長度變得越來越小，許多較新世代的元件採用包含替代材料的閘極結構，以便避免短通道效應可能伴隨著使用傳統矽基材料於短通道而發生。例如，在一些大幅縮小的電晶體構件中，通道長度可能在10-32奈米的數量級上，其中，實施有包括一個所謂的高k電介質絕緣層的閘極結構和一或多層充當閘極電極(HK/MG)的金屬層。這種替代閘極結構已經證實可以提供優化的操作特性-相較於傳統二氧化矽氧化物/多晶矽閘極結構配置而言。
根據具體的整體元件的要求，幾種不同高k材料-也就是介電常數大約大於10的材料-已被使用於閘極的絕緣層中的HK/MG閘極電極結構，而有了不同程度的成功。例如，在某些電晶體構件設計中，高k絕緣層可能包括了五氧化二鉭(Ta2O5)、氧化鉿(HfO2)、氧化鋯(ZrO2)、二氧化鈦(TiO2)、氧化鋁(Al2O3)、鉿矽酸鹽(HfSiOx)、和類似者。另外，一或多個非多晶矽金屬閘極電極材料-也就是，金屬閘極堆疊層-可被用於HK/MG設置中以便於控制電晶體元件的功函數。這些金屬電極材料可包括，例如，一或多層的鈦(Ti)、氮化鈦(TiN)、鋁化鈦(TiAl)、鈦鋁碳(TiAlC)化物、鋁(Al)、氮化鋁(AlN)、鉭(Ta)、氮化鉭(TaN)、碳化鉭(TaC)、鉭碳氮化物(TaCN)、鉭矽氮化物(TaSiN)、鉭矽化物(TaSi)及類似者。
在現代積體電路產品的製造中，電晶體元 件有時刻意地形成予多個臨界電壓。一般而言，臨界電壓相對較低的電晶體可以工作於較高的切換速度-相對於臨界電壓較高的電晶體而言。此低臨界電壓(LVT)電晶體通常給運用在積體電路產品中其速度為欲得或致要之處，比方說，在數位電路類的積體電路產品中就是如此。不幸地，這種低臨界電壓元件傾向於呈現較大的漏電流於關閉態，這意味著這些元件消耗了比其相對元件所期還多的功率。因此，當其它相較條件相同時，此種低臨界電壓元件就成了劣等的選擇，其乃針對於重視減低功率的應用而言，諸如行動運算、手機應用等。相反的論調對所謂的高臨界電壓(HVT)電晶體也適用-它們工作於較低的切換速度(壞處)，但是呈現較低的漏電流於關閉態-相對於臨界電壓較低的電晶體而言(優點)。此種高臨界電壓元件通常給運用在積體電路產品中元件性能表現和速度不那麼要緊之處，比方說SRAM電路。元件設計者也可以製作所謂的一般性臨界電壓(RVT)電晶體，其臨界電壓介於低臨界電壓與高臨界電壓之間。當然，這些臨界電壓的絕對值(低、一般性、高)可能受多種因子影響。
元件設計者使用了數種技巧以便刻意改變電晶體的臨界電壓。其中，一種技巧涉及改變閘極長度-電晶體中源極區和汲極區之間的距離。當其它相較條件相同時，閘極長度較短的電晶體可更高速地工作，但是呈現較大的漏電流於關閉態，相對於長度較長的電晶體而言。元件大小已經縮小到一個程度，其閘極長度短到要製造更 短閘極長度的電晶體變得很困難、費時、且昂貴。因此以減小閘極長度調整臨界電壓愈發堪慮。
另一元件設計者用的改變臨界電壓的技巧涉及改變雜質摻入量，其運用可見於電晶體中半導體井區的形成。當其它相較條件相同時，井區的雜質摻入量愈高，最後臨界電壓愈高，反之亦然。但是，在某些應用中，如FinFET，取得適當的雜質摻入量是挑戰性相當高的，其乃因雜質摻入量有隨機性的變動及一般離子佈值所具有的常態性高斯分佈。
還有另一個設計者用的改變電晶體臨界電壓的技巧，其僅涉及由具有不同功函數的不同材料形成閘極層，以便最終得到需要的臨界電壓變化量。功函數(WF)這個辭彙通常給用在半導體設計和製造中來代表從金屬表面移除電子所需的最小能量。金屬的功函數通常針對不同的金屬有不同的固定特性，且通常以電子伏特(eV)量之。一般而言，對使用矽質基底的CMOS積體方法言，在NMOS中，功函數金屬需要接近電子傳導能帶邊緣(約4.0eV)的功函數，而在NMOS中另一種功函數金屬則被需要，其功函數接近電子共價能帶邊緣(約5.1-5.2eV)。因此在CMOS積體方法中，要運用高k介電閘極材料，至少需要兩種閘極堆疊層，也就是說，能合乎NMOS和PMOS個別需求的功函數的材料。如上所述，PMOS的閘極堆疊層有個平帶電壓，其較接近PMOS的通道區的共價能帶邊緣，而NMOS的閘極堆疊層有個平帶電壓，其較接近NMOS的 通道區的傳導能帶邊緣。
舉例來說，形成CMOS積體電路伙同雙功函數電晶體元件可能涉及沉積一層高k材料(比方氧化給)，其作為所有電晶體的閘極絕緣層(PMOS和NMOS)並且沉積一層P功函數金屬(例如氮化鈦(WF=約4.9eV))，置於高k閘極絕緣層上。因此，P功函數金屬會被佈線於僅僅於PMOS上。然後，一N功函數金屬，如鋁係材料，像是鋁鈦(WF=約4.3eV)，給沉積於暴露的高k絕緣層之絕緣材料之上(於此NMOS將被形成)，同時也在佈線過的PMOS之功函數金屬之上。在對N功函數金屬佈線後，PMOS元件的閘極堆疊層由三層材料所組成(高k閘極絕緣層材料，P功函數金屬，N功函數金屬)，而NMOS、PMOS元件的閘極堆疊層僅由兩層材料所組成(高k閘極絕緣層材料，N功函數金屬)。
上述堆疊層製程可以擴充而賦予電晶體更多層次的功函數值，只要使用適當的遮罩、金屬沉積、和金屬蝕刻步驟即可。舉例來說，為了製造有三個功函數的電晶體給積體電路產品，能在該第三元件形成區的基底區域給予蝕刻，以便於清除上述P-和N功函數金屬的閘極絕緣層。
因此，第三金屬層，如氮化鎢(WF=約4.6eV-P-和N功函數的中間值)可被沉積在暴露的高k絕緣層上(其處為第三元件形成處)及佈線過的P功函數上和佈線過的N功函數上。第三金屬層佈線過後，PMOS的閘極堆疊層由四層材料組成(高k閘極絕緣層材料、P功 函數金屬、N功函數金屬、和第三金屬層)；NMOS的閘極堆疊層由三層材料組成(高k閘極絕緣層材料、N功函數金屬、和第三金屬層)；第三元件的閘極堆疊層由兩層材料組成(高k閘極絕緣層材料、和第三金屬層)。除了N-和P功函數金屬之外，還可以配置次-N功函數金屬(WF=4.45eV)及配置次-P功函數金屬(WF=4.75eV)。上述所言製程可重複應用以積體形成第三和第四元件，其具有包含此第三第四金屬層之閘極結構。
很明顯地，上述堆疊層製程可能變得不好使用又複雜-當其越來越多版本的電晶體伴隨不同的臨界電壓被製造出來時。在其它問題中之一項-金屬蝕刻越發困難，且不同閘極堆疊層的高度來自於不同元件，其於後續製程中產生出問題。舉例來說，要在一層材料上達成真正的平面化可能更加困難，即便是這層材料經過一重或多重CMP製程亦然-當這層材料給沉積在各種不同高度的閘極堆疊層時。這種平面化的不足會導致問題於沉積層佈線上的精確性，其肇因乃光學景深的變化-當需求為暴露一層光阻層於沉積層之上時。
本發明乃關於一新方法用以形成多個功函數值的電晶體，及形成多種含此電晶體的積體電路產品，其可能解決或減少一或多項上述之問題。
下面給出本發明的簡化概要，以便提供對本發明的一些方面的基本理解。此概要不是本發明的詳盡 全貌。它並不旨在標示本發明的關鍵或重要元素。其主要目的在於以簡化形式呈現一些概念，作為後面討論的更詳細描述的前奏。
一般來說，本發明涉及形成電晶體和閘極結構的新方法伴隨多個功函數值，並且涉及含有這種電晶體的各種積體電路產品。這裡所圖示揭露的一種方法包括(除其它項目外)：執行至少一個蝕刻製程，以去除該NMOS電晶體的犧牲閘極結構和該PMOS電晶體的犧牲閘極結構，從而定義NMOS閘極腔和PMOS閘極腔；在該NMOS閘極腔和該PMOS閘極腔中形成高k閘極絕緣層；在該高k閘極絕緣層上形成位於該NMOS和PMOS閘極腔內的鑭系材料層；執行至少一個加熱過程，以從該鑭系材料層將材料驅入該高k閘極絕緣層，從而在每個該NMOS和該PMOS空腔內形成含鑭高k閘極絕緣層；以及執行至少一個製程操作，以在該NMOS閘極腔中的該含鑭高k閘極絕緣層上方形成第一閘極電極結構、以及在該PMOS閘極腔中的該含鑭高k閘極絕緣層上方形成第二閘極電極結構。
另一揭露的一種示例方法包括(除其它項目外)：執行至少一個蝕刻製程，以去除該NMOS電晶體的犧牲閘極結構和該PMOS電晶體的犧牲閘極結構，從而定義NMOS閘極腔和PMOS閘極腔；在該NMOS閘極腔和該PMOS閘極腔中形成包含氧化鉿的高k閘極絕緣層；在該高k閘極絕緣層上形成位於該NMOS和PMOS閘極腔內的鑭系材料層；執行至少一個加熱過程，以從該氧化鑭層 將鑭驅入該高k閘極絕緣層，從而在每個該NMOS和該PMOS空腔內形成鉿鑭氧化物閘極絕緣層；以及執行至少一個製程操作，以在該NMOS閘極腔中的該鉿鑭氧化物閘極絕緣層上形成第一閘極電極結構、以及在該PMOS閘極腔中的該鉿鑭氧化物閘極絕緣層上形成第二閘極電極結構。
另一圖示揭露的一種方法包括(除其它項目外)：執行至少一個蝕刻製程，以去除該NMOS電晶體的犧牲閘極結構和該第一及第二PMOS電晶體的犧牲閘極結構，從而定義NMOS閘極腔和第一及第二PMOS閘極腔；在每個該NMOS閘極腔和該第一及第二PMOS閘極腔中形成高k閘極絕緣層；形成圖案化的硬遮罩層，以覆蓋該第一PMOS閘極腔內的該高k閘極絕緣層，但暴露該NMOS閘極腔及該第二PMOS閘極腔內的該高k閘極絕緣層；在該NMOS閘極腔中的該暴露的高k閘極絕緣層上、該第二PMOS閘極腔中的該暴露的高k閘極絕緣層上、及該圖案化的硬遮罩層上形成鑭系材料層；執行至少一個加熱過程，以從該鑭系元素層將材料驅入該NMOS閘極腔中的該高k閘極絕緣層及該第二PMOS閘極腔中的該高k閘極絕緣層，從而在該NMOS閘極腔中形成第一含鑭高k閘極絕緣層、及在該第二PMOS閘極腔中形成第二含鑭高k閘極絕緣層；執行至少一個蝕刻製程，以去除該鑭系材料層和該圖案化的硬遮罩層；以及執行至少一個製程操作，以形成：第一閘極電極結構在該NMOS閘極腔中的該第一含鑭高k閘極絕緣層上；第二閘極電極結構在該第二PMOS閘 極腔中的該第二含鑭高k閘極絕緣層上；以及第三閘極電極結構在該第一PMOS閘極腔中的該高k閘極絕緣層上。
本文所公開的一種新的積體電路產品包括(除其它項目外)：NMOS電晶體和PMOS電晶體，該NMOS電晶體具有閘極結構，該閘極結構包含NMOS閘極絕緣層及位於該NMOS閘極絕緣層上方的NMOS功函數調整金屬層，該NMOS閘極絕緣層包含含鑭高k閘極絕緣材料，該PMOS電晶體具有閘極結構，該閘極結構包含PMOS閘極絕緣層及位於該PMOS閘極絕緣層上方的PMOS功函數調整金屬層，該NMOS閘極絕緣層包含含鑭高k閘極絕緣材料。
本文所公開的另一種新的積體電路產品包括(除其它項目外)具有閘極結構的第一NMOS電晶體，該閘極結構包含第一NMOS閘極絕緣層及位於該第一NMOS閘極絕緣層上方的第一NMOS功函數調整金屬層，該第一NMOS閘極絕緣層包含含鑭高k絕緣材料。該裝置也包括具有閘極結構的第二NMOS電晶體，該閘極結構包含第二NMOS閘極絕緣層及位於該第二NMOS閘極絕緣層上方的第二NMOS功函數調整金屬層，該第二NMOS閘極絕緣層包含高k絕緣材料，其中，該第一及第二NMOS功函數調整金屬層包含NMOS功函數調整材料。該裝置另包括具有閘極結構的第一PMOS電晶體，該閘極結構包含第一PMOS閘極絕緣層及位於該第一PMOS閘極絕緣層上方的一PMOS功函數調整金屬層，該第一PMOS閘極絕緣層包含高k絕緣材料。該裝置另包括具有閘極結構的第二 PMOS電晶體，該閘極結構包含第二PMOS閘極絕緣層及位於該第二PMOS閘極絕緣層上方的第二PMOS功函數調整金屬層，該第二PMOS閘極絕緣層包含含鑭高k絕緣材料，其中，該第一及第二PMOS功函數調整金屬層包含PMOS功函數調整材料。
12‧‧‧基底
14‧‧‧犧牲閘極結構
14A‧‧‧犧牲閘極絕緣層
14B‧‧‧犧牲閘極電極
16‧‧‧側璧間隔
18‧‧‧絕緣材料層
18S‧‧‧表面
20A-20D‧‧‧閘極腔
22‧‧‧高k閘極絕緣層
22A‧‧‧混雜層
10N1、10N2、10P1、10P2‧‧‧電晶體元件
24‧‧‧犧牲硬遮罩
26‧‧‧鑭系材料層
28、28A‧‧‧第一金屬層
30‧‧‧遮罩層
32‧‧‧第二金屬層
34‧‧‧第三金屬層
36‧‧‧第四金屬層
40‧‧‧犧牲層
42‧‧‧導電材料層
44‧‧‧閘極覆蓋層
100‧‧‧產品
本揭示可通過參考以下的說明與其附圖而理解，其中，參考數字對應於所指參考物件成分，其中：第1A-1W圖描述了本文所揭露的各種例系方法，用以形成CMOS積體電路產品的閘極結構和各種新的CMOS積體電路產品。
本文所揭示的主題雖易於引發各種修改和替代型式，但其具體實施例已經通過附圖中的範例於本文中詳述。然而，讀者應當理解，此處本具體實施例的描述並非用以侷限本發明於本具體實施例所示型態，相反地，本具體實施例的描述乃意在涵蓋所有的修改，相等物，替代物，蓋其被涵蓋於本發明精神及範圍如所附申請專利範圍所言者。
本發明的各種示例性實施方案描述如下。為求清晰，並非所有實施例都於本說明書中盡述。讀者應能順理成章地理解，在任何這種具體實施的開發過程中，許多的特定的實施決定必需被作出以達到開發者的特定目標，比方說遵照系統相關和業務相關的限制，其將隨各不 同實施而變化。此外，讀者亦可理解此種開發可能複雜又耗時，且過程對於此技藝中有一般能力者僅為例行程序-在獲悉此發明之後。
本主題將參照附圖而述。許多繪於附圖的結構、系統、和元件僅供解釋所用，使得本揭示的焦點不致於被本領域技術人員週知的細節所混淆。另外，附圖乃用來描述和解釋本揭示的範例。本文件中的用字遣詞應做被理解及解釋作如同本領域技術人員所接受者。於此，沒有任何一個辭句被意圖賦予特別意義而使其不同於本領域技術人員所理解的一般性和習慣性的用法。此原則如是界定，其若一詞句欲被賦予不同於本領域技術人員所理解的意義，那麼這特殊的定義會被在說明書中以直接定義的方式呈現並提供且該詞句一令人不作它想的唯一定義。
本揭示涉及一種新方法，用以形成多重功函數值的電晶體的閘極結構、以及含有這種電晶體的積體電路產品。當本領域技術人員閱讀本發明後，即可明顯地認知到-此處所揭示的方法可被用於製造許多不同的元件，其中，包括，但不限於-邏輯元件和記憶體元件等等。如參照附圖所示，此方法的許多圖示實施和此處揭示的元件現在將被更詳細地描述。
本領域技術人員閱讀本發明後，可以理解到，此處所揭示的發明可以被用於形成使用平面電晶體的積體電路也可以用於所謂的3D元件如FinFET，或這些元件的組合。為此揭示，其將參考到一示例之製程流程，其 中，一積體電路產品100隨複數個FinFET電晶體以CMOS製程形成。另外，此發明將於一內容中被揭示，其內容乃是以替代閘極形成閘極結構。然而，此處揭示之方法，結構，和產品亦可被應用於某些電晶體，其閘極結構以所謂的閘極優先(gate-first)方法形成。因此本發明不該被視為僅限於被應用在此處所描述的示例。
第1A圖乃為一簡化的剖面圖，其屬於一示例積體電路產品100於製造的初期步驟階段。複數個電晶體元件10N1、10N2、10P1和10P2將使用所謂替代閘極技術，而形成於半導体基底12上。該半導体基底12可有多種設置，如所示的矽主體設置。該半導体基底12亦可有絕緣層上矽元件(SOI)設置，其包含矽主體層、埋置的絕緣層、和作用層，其中，半導體元件形成於該作用層之內與之上。該半導体基底12可由矽或非矽的材料製成。因此，此詞彙“基底”和“半導體基底”應被理解為涵蓋各種材料及各種這些材料的各種型態。附圖中所示剖面圖乃沿圖示鰭13的長軸而取，其形成於基底12。換句話說，附圖中所示的剖面圖乃沿閘極結構而取，其方向為電晶體元件的閘極長度方向。為免於混淆此處所揭示之發明，基底12裏形成的隔離元件，其用來定義諸如電晶體元件10N1、10N2、10P1和10P2形成處的作用區，並沒有示例在附圖中。另外，雜質摻雜區諸如源極區和汲極區、光暈植入區、井區及其類，亦未示例在附圖中。
如上所述，在一示例實施例中，四示例電 晶體元件10N1、10N2、10P1和10P2將於基底12上被形成。此例中，每個電晶體元件諸如10N1、10N2、10P1和10P2都會被形成來獲得多重功函數。示例中，電晶體元件10N1和10N2為NMOS，而10P1和10P2為PMOS。NMOS 10N1會被形成以具有比NMOS 10N2還低的功函數。PMOS 10P1會被形成以具有比PMOS 10P2還高的功函數。如此，舉例而言，示例NMOS電晶體元件10N1和PMOS電晶體元件10P2可被應用於如是場合，其高性能表現諸如較高的切換速度為一重要設計考量處，如同N-邏輯電路和P-邏輯電路，分別言之。對比之下，示例NMOS電晶體元件10N1和PMOS電晶體元件10P2可被應用於如是場合，其低耗電表現諸如低關閉狀態漏電流為一重要設計考量處，如同N型SRAM和P型SRAM電路，分別言之。藉由使用此處所揭示之方法，元件設計者會有更高的彈性來設計積體電路產品100，其更傾向於為特定所需應用量身訂作。
繼續依第1A圖所示，產品100依製造中某過程描述，其處犧牲閘極結構14形成於基底12之上，且任何之前被置於犧牲閘極結構14之上的閘極覆蓋層皆被移除。在此階段於閘極替代製程流程中，源極區和汲極區(未示)將已經被形成於基底12，並且，一退火製程將已經被執行來活化植入之材料同時修復基底12因諸多離子佈植製程而遇到的損傷。該犧牲閘極結構14包括犧牲閘極絕緣層14A和虛設閘極電極和犧牲閘極電極14B。同時被描述的有示例的側璧間隔16和絕緣材料層18。產品100 的各種組件可用多種不同材料並用多種已知技術來形成。例如，犧牲閘極結構14可由二氧化矽氧化物組成，犧牲閘極電極14B可由多晶矽組成，側璧間隔16可由氮化矽組成，而絕緣材料層18可由二氧化矽氧化物組成。第1a圖所示各層材料及如下所示各層材料可由各種已知技術形成，例如化學氣相沈積(CVD)、原子層沈積(ALD)、物理氣相沈積、熱生成製程等等。
如第1B圖所示，一道或多道蝕刻製程被用來移除犧牲閘極電極14B和犧牲閘極絕緣層14A，以定義複數個閘極腔20A-D，其中，一個不同的閘極結構會接續為每個電晶體元件10N1、10N2、10P1及10P2形成。一般來說，犧性閘極電極14B會被移除，作為替代閘極技術的一部分，其如此處所述。然而，犧牲閘極電極14B可能不會於所有的應用中都被移除。即便是在一情況下，其犧牲閘極電極14B被刻意移除者，通常會有一層非常薄的原生氧化物層(未示)形成在基底12於閘極腔20A-D中。
第1C圖描繪產品100於幾個製程操作被執行之後。首先，一預洗(pre-clean)製程被執行，以便移除所有外來材料出到閘極腔20A-D之外於形成各層材料之前，其各層材料將成為替代閘極的一部分。因此，高k閘極絕緣層22(k值大於10)，如鉿氧化物，其有厚度近似1-3nm，被先藉由執行ALD製程而沈積於閘極腔20A-D。
第1D圖描繪產品100於幾個製程操作被執行之後，其執行乃為最終形成佈線過的犧牲硬遮罩24於高 k閘極絕緣層22之上，該高k閘極絕緣層22位於每個閘極腔20B和閘極腔20D內，同時令閘極腔20A及閘極腔20C內的高k閘極絕緣層22處於暴露狀態。該犧牲硬遮罩24可由許多不同材料構成，如多晶矽、金屬等。在一示例實施中，犧牲硬遮罩24可由一層氮化鈦組成，且其可以形成以任何所需的厚度。經佈線的犧牲硬遮罩24可由地毯式沈積(經CVD或PVD)一層硬遮罩層於產品100上而得，以便過填滿所有的閘極腔20A-D，形成一佈線過的光阻蝕刻遮罩(未示)於沈積的硬遮罩層上，之後再執行蝕刻程序以移除沈積的硬遮罩層裡頭欲除去的部份，以便得到如所示佈線的犧牲硬遮罩24。該高k閘極絕緣層22可作為蝕刻停止層-在佈線硬遮罩材料層時。之後佈線過的光阻蝕刻遮罩可被移除以得到第1D圖中所示結構。
第1E圖描繪產品於鑭系材料層26被形成於暴露部分的高k閘極絕緣層22及佈線過的犧牲硬遮罩24之後。該鑭系材料層26可以諸種形式呈現如金屬、碳化物、鹵化物或氮化矽，其厚度可依應用而變，其可以任何所欲製程而形成，如ALD、PVD、CVD等。於所示實施例中，鑭系材料層26是一層氧化鑭，其厚度約1nm，其由實施ALD而形成。更完整地敘述如下，鑭系材料層26的厚度可被調整以改變能帶寬度相移的大小於受影響的原件中。另外，更大的熱預算導致更多從鑭系材料層26來的擴散，其製造更大的相移於元件中。
以第1F圖為示例，退火製程被操作來驅入 或混入部分的鑭系材料層26-以與其接觸之高k閘極絕緣層22為之。此程序導致形成複數個含鑭高k閘極絕緣層22A，也就是，混雜層22A，其為該高k絕緣層和部分的鑭系材料層26的混雜或合金。例如一情況，其中，高k閘極絕緣層22由鉿氧化物形成，且鑭系材料層26由氧化鑭形成，此時混雜層22A可由鉿鑭氧化物(HfLaxOy)組成。在該範例中，退火過程被持續執行一段時間，其使得高k閘極絕緣層22的整個厚度範圍被混雜於來自鑭系材料層26的鑭系材料。在一例中，該驅入退火製程可在一溫度條件下進行，其範圍落在約500-1200℃，並持續由數奈秒到約1-10秒不等的時間。此種退火製程可依應用而改變，比如，尖波退火、雷射退火、快速熱消退退火(RTA)等。在某些實施例中，上述驅入退火製程可以額外或部分於所謂的可靠性退火製程執行，其一般用來執行以提高高k閘極絕緣層22的可靠性。另外，雖然附圖未示，在某些應用中，額外的材料層可以在鑭系材料層26上形成-在執行上述驅入退火製程之前。例如，一層厚度為1-2nm的氮化鈦(未示)可以形成於鑭系材料層26上因此一層多晶矽或非晶矽(未示)可以給地毯式覆蓋於氮化鈦層之上以便過填滿閘極腔20A和閘極腔20C。至此，上述退火過程則可為額外或部分的傳統可靠性退火製程，其乃實施於高k閘極絕緣層22。
第1G圖描繪產品100於一或多個蝕刻製程被執行之後，其用以移除所有的材料，除了高k閘極絕緣 層22的剩餘部分之外(於閘極腔20B和閘極腔20C內)。例如，在一情況下，其於上述的氮化鈦層和多晶矽/非晶矽形成處，蝕刻製程步驟順序可以如下：一DHF為基礎的蝕刻製程後接氫氧化銨為基礎的溼製程以便循序移除表面氧化層和其下方的多晶矽/非晶矽矽材；一SC1為基礎的蝕刻製程用以移除氮化鈦層；一SC2為基礎的蝕刻製程用以移除氧化鑭層；另一SC-1為基礎的蝕刻製程用以移除佈線過的犧牲硬遮罩24(當它由氮化鈦組成時)。
其次，如第1H圖所示，第一金屬層28形成於高k閘極絕緣層22和混雜層22A之中於閘極腔20A-D內。該第一金屬層28由金屬組成，其作為替PMOS電晶體10P1和10P2調整功函數用的金屬，也就是說，第一金屬層28是P功函數金屬。第一金屬層28的厚度可依特定的應用而變，且可由任何所欲製程形成之，如ALD和PVD之類。於一例中，第一金屬層28可為一材料層組成諸以TaN、WN、TiC、或TaC等，其厚度可為2-7nm，且其形成可藉執行一ALD製程或一電漿增強型的物理氣象沉積(PVD)製程來完成。
第1I圖描繪產品100在佈線過的遮罩層30被形成於產品100之上之後。該佈線過的遮罩層30覆蓋了PMOS區域，也就是PMOS電晶體10P1和10P2，而NMOS電晶體10N1和10N2被暴露以便作更近一步的製程處理。在一實施例中，該佈線過的遮罩層30可為佈線過的光阻 層，其可藉已知的光學微影法工具和技術形成。
第1J圖描繪產品100在一乾或濕蝕刻製程給執行之後，其作用為移除暴露部分的第一金屬層28。更精確地說，該第一金屬層28(此P功函數金屬)被從NMOS電晶體10N1和10N2相對的閘極腔20A和閘極腔20中移除。以蝕刻製程的結果論，第一金屬層28A的剩餘部分被僅置於相對於PMOS 10P2和10P1的閘極腔20C和閘極腔20D中。
第1K圖描繪產品100於佈線過的遮罩層30被移除後。該遮罩層30可藉由執行多種已知製程(如ashing)製程而移除。
其次，如第1L圖所示，光學第二金屬層32被形成於產品100上。該第二金屬層32由金屬組成，其為阻擋層用以防止N功函數金屬的擴散侵入其下方的絕緣層。在一例中，該第二金屬層32可為一材料層，其組成為氮化鈦，TaN，TiSiN，TaSiN，WN，或WSiN等。其厚度可為0.5-2nm，且其形成可藉執行ALD來完成。
其次，如第1M圖，第三金屬層34形成於第二金屬層32之上。第三金屬層34由金屬組成，其作用為NMOS的功函數調整金屬。於一例中，第三金屬層34可為材料層，其組成為鋁鈦碳(TiAlC)、TiAl、TiAlN、TaAl、TaAlC、HfAlC、HfAl、Wsi、TiSi、HfSi、或其它任何的N功函數金屬，其厚度可為1-8nm，且其形成可藉執行ALD來完成。上述第二金屬層32通常被需要於當N功函數金 屬含有鋁的情況時。
其次，如第1N圖所示，第四金屬層36被形成於第三金屬層34之上。該第四金屬層36由金屬構成，其作用為一附著層組成以各種材料如W，Al，Ti，Co和它們的合金，其亦作用為一保護層以防止N功函數層的氧化。然而，第四金屬層36不一定在所有的應用中都被需要。舉例來說，若一未經形成的導電材料對於N功函數金屬表現出好的附著性質，則第四金屬層36可在這些應用中被忽略。在一例中，第四金屬層36可為一層材料，其組成為氮化鈦、TaN、TiSiN、TaSiN、WN、或WSiN等。其厚度可為1-6nm，且其形成可藉執行ALD或CVD來完成。
第1O圖描繪產品100於佈線過的犧牲層40被地毯式覆蓋於該產品100後，其作用為過填滿閘極腔20A-D。該犧牲層40可由諸不同材料構成，例如，OPL等。且其形成可藉由執行如旋轉塗佈製程而完成。該犧牲層40可以任何所欲厚度形成。若需要，CMP製程可被用在犧牲層40上。
第1P圖描繪產品100於一或多道平面化製程之後，如CMP製程，其被執行來移除各該材料的一部份，其該材料位於絕緣材料18的表面18S之上和閘極腔20A-D之外。
其次，如第1Q圖所示，乾或濕蝕刻製程被執行來將犧牲層40嵌入閘極腔20A-D中。在一實施例裏，該嵌入製程可為計時蝕刻製程，且最終犧牲層40在閘極腔 20A-D內的殘餘量可有垂直厚度落於50-90nm之間-當總閘極高度約為100nm時(比如從鰭的頂端算起)。
第1R圖描述產品100於一或多個蝕刻製程之後，如計時的乾或濕蝕刻製程，其被執行來移除閘極腔20A-D之中的部份的材料層如混雜層22A、高k閘極絕緣層22、第一金屬層28A、第二金屬層32、和第四金屬層36。
第1S圖描繪該產品於一或多道製程被執行之後。首先，蝕刻製程或溶劑為基礎的製程被執行來從閘極腔20A-D內移除部份的犧牲層40。然後，導電材料層42被地毯式地覆蓋於產品100上以過填滿閘極腔20A-D。該導電材料層42可由諸不同導電材料形成，例如，金屬如W、Al、Co、Ti、Ni、任何包含上述材料的合金，金屬矽化物，高摻雜濃度的多晶矽等，且其形成可藉執行如CVD、ALD、或PVD製程而得之，其中，可能還包括了回焊步驟。在某些情況下，附著或濕層可能需要在生成導電材料層之前先被形成，其理由為間隔介質上呈現的的低度聚合和低附著度，比如CVD W需要ALD TiN作為濕層和附著層。此導電材料層層42可被以任何所欲厚度形成。其次，以一或多道平面化製程論，如CMP製程，其乃被形成來移除部份的導電材料層42，其位於絕緣材料18的表面18S上和閘極腔20A-D之外。
第1T圖描繪產品100於一或多道製程被執行之後。首先，乾或濕蝕刻製程被執行來將導電材料層42嵌入閘極腔20A-D中。在一實施例中，該嵌入製程可為計 時蝕刻製程，且最終導電材料層42在閘極腔20A-D的殘餘量可被以任何所欲垂直厚度嵌入。其次，閘極覆蓋層44給在每個閘極腔20A-D中形成。該閘極覆蓋層44可形成以諸如氮化矽之類的材料，且其可先藉由地毯式地沈積一層閘極覆蓋層(未示)初步形成，以便過填滿所有的閘極腔20A-D，然後藉由執行一或多道平面化製程來完成形成，其製程如CMP製程，用以移除位於絕緣材料18的表面18S和閘極腔20A-D之外的閘極覆蓋層。製程流程進行至此時，分別針對電晶體元件10N1、10N2、10P1、10P2的最終閘極結構50N1、50N2、50P1、和50P2已然形成。於如第1T圖所示的製造過程，積體電路產品100可以執行諸多傳統製造製程而得，如形成導電接觸於元件的源極區和汲極區處，形成本產品的多道金屬化層等。
運用此處揭示的方法，電晶體元件10N1、10N2、10P1和10P2可以不同的閘極結構生成，且其可被生成以獲得四種功函數值。依此，產品100的電晶體元件10N1、10N2、10P1和10P2會有不同的臨界電壓。更具體地說，如示例言，此處揭示的方法導致能帶寬度相移約-0.16eV，其乃基於元件10N1(4.33eV)和10P2(4.76ev)出發去比較，其包含含鑭的閘極絕緣層22A相較於10N2(4.49eV)和10P1(4.92eV)而得，其乃以傳統高k閘極絕緣層22為閘極絕緣層。此例中，鑭系材料層26是一層氧化鑭，其厚度被形成為約0.1-1nm。很重要地，也出乎意料地，含鑭的閘極絕緣層22A提供了一有效的途徑來控制 PMOS和NMOS的功函數。提供元件設計者更多的技巧來製造多臨界電壓的元件並給予了設計者更高的彈性來運用在設計愈發複雜的積體電路產品。下面的表格設定了一些關於新結構產品100的特徵，其描繪如第1T圖所示。
除了第1T圖中所示的四個元件的例子，此處揭示的方法還可以用來形成較少元件數目的積體電路產品，其元件亦呈現不同的功函數。更具體地說，第1U圖描繪了一實施例，其被用於另一積體電路產品101中，其包含三個示例用的電晶體元件10N1、10N2、和10P1，其可被隨同不同的閘極結構來形成，以便有三個不同的功函數和不同的臨界電壓。如示例，此處揭示的方法導致功函數相移約-0.3eV，其乃基於元件10N1(4.3eV)出發去比較，其包含含鑭的閘極絕緣層22A，相較於10N2(4.6eV)而得，其具有傳統高k閘極絕緣層22和於能帶中間的功函數的金屬。於此例中，元件10P1(4.9eV)伴隨高k閘極絕緣層22形成。因此，元件10N2可被視為“中間能帶”元件。此處應被注意的事情為：該“中間能帶"元件亦可對等地以PMOS元件製作，其運用了此處揭示的含鑭的閘極絕緣層22A，也就是，相反於上述實施例的情況，其處N功函數金屬給10N1用，P功函數金屬給10N2和10P1用，其中，La2O33層給包含到10N2裡頭以造成-0.3eV的移動-相對於4.9eV而言。在此例中，鑭系材料層26乃一氧化鑭層，其構成厚度約0.1-1nm(1-10A)，用以在此實施例中涵蓋較高的能帶寬度電壓移動(-0.3eV)-相對於第1T圖中所示實施例而言。下面的表格設定了一些關於新結構101的特徵，其描繪如第1U圖所示。
第1V圖描繪了另一積體電路產品102的實施例，其包含三個示例用的電晶體元件10N1、10P1、和10P2，其可隨同不同的閘極結構來被形成，以便有三個不同的功函數和不同的臨界電壓。更具體言，於此示例中， 此處揭示的方法導至功函數相移約-0.3eV，其乃基於元件10P2(4.6eV)出發去比較，其包含含鑭閘極絕緣層22A，相較於10P1(4.9eV)而得，其具有傳統高k閘極絕緣層22。於此實施例中，元件10N1(4.3eV)伴隨高k閘極絕緣層高k閘極絕緣層22形成。下面的表格設定了一些關於新結構101的特徵，其描繪如第1V圖所示。
第1W圖描繪了另一積體電路產品102的實施例，其包含兩個示例用的電晶體元件10N1和10P1，其可隨同不同的閘極結構來被形成，以便有兩個不同的功函數和不同的臨界電壓。更具體言，於此示例中，此處揭示的方法導致功函數能帶寬度相移約-0.6eV，其乃基於元件10N1(4.3eV)出發去比較，其包含含鑭的閘極絕緣層22A，相較於10P1(4.9eV)而得，其具有傳統高k閘極絕緣層22。於此例中，鑭系材料層26乃一氧化鑭層，其構成厚度約0.5-2nm，用以在此實施例中涵蓋較高的能帶寬度電壓移動(-0.6eV)-相對於第1S-1T圖中所示的另一實施例而言。下面的表格設定了一些關於新結構103的特徵，其描繪如第1W圖所示。
重要地，此處揭示的方法同等地相容於形成NMOS和PMOS的替代閘極，如上所示。因此，此處揭示的方法有顯著的價值，其既因關聯於以CMOS技術形成積體電路產品。其餘助益乃顯而易見-對完整地閱讀過本申請的本領域的技術人員而言。在如第1T-1W圖所示的製造過程中，積體電路100-103可藉由實施數種傳統的製造製程完成，如形成導電接觸於元件的源極區和汲極區處，和形成本產品的多道金屬化層等。
上述揭示的特定的實施例僅為示例作用，其既因本發明可以不同的但等價的方法修改-當其方法對了解本發明好處的本領域的技術人員而言為顯而易見時。
例如，上述製程步驟可用不同的順序來執行。更進一步，沒有限制被意圖設於此處所示之建造細節和設計之上-除了如同以下申請專利範圍所述之外。因此顯然地，上面所揭示的特定實施可被更動或修正，且其變化被視為落於此發明的精神範圍內。請注意本發明所用詞彙如"第一"，"第二"，"第三"，或"第四"以描述多種結構於此說明書者，僅為相對步驟/結構的簡單代號，並不表示這些步驟/結構需以如代號所示之順序執行。當然，以要求項的措詞為準，該製程的順序描述可能被需要或不被需要。有鑑於此，本發明於此所請求的保護被列於如下之申請專利範圍中。
12‧‧‧基底
16‧‧‧側璧間隔
18‧‧‧絕緣材料層
18S‧‧‧表面
20B、20D‧‧‧閘極腔
22‧‧‧高k閘極絕緣層
22A‧‧‧混雜層
10N1、10N2、10P1、10P2‧‧‧電晶體元件
42‧‧‧導電材料層
44‧‧‧閘極覆蓋層
100‧‧‧產品

Claims (12)

  1. 一種方法，用以形成NMOS電晶體和PMOS電晶體的替代閘極結構，該方法包含：執行至少一個蝕刻製程，以去除該NMOS電晶體的犧牲閘極結構和該PMOS電晶體的犧牲閘極結構，從而定義NMOS閘極腔和PMOS閘極腔；在該NMOS閘極腔和該PMOS閘極腔中形成高k閘極絕緣層；在對該NMOS閘極腔或該PMOS閘極腔中的該高k閘極絕緣層執行任何熱處理前，在該高k閘極絕緣層上形成位於該NMOS和PMOS閘極腔內的鑭系材料層，其中，該鑭系材料層包含鑭；形成該鑭系材料層後，執行至少一個加熱過程，以從該鑭系材料層將材料驅入該高k閘極絕緣層，從而在每個該NMOS和該PMOS空腔內形成含鑭高k閘極絕緣層；以及執行至少一個製程操作，以在該NMOS閘極腔中的該含鑭高k閘極絕緣層上方形成第一閘極電極結構、以及在該PMOS閘極腔中的該含鑭高k閘極絕緣層上方形成第二閘極電極結構。
  2. 如申請專利範圍第1項所述之方法，其中，該鑭系材料層包含金屬、氧化物、鹵化物、碳化物和氮化物的一者。
  3. 如申請專利範圍第1項所述之方法，其中，執行該至 少一個加熱製程包含於500-1200℃執行該至少一個加熱製程達不大於三秒的期間。
  4. 如申請專利範圍第1項所述之方法，其中，該鑭系材料層係氧化鑭層，而該高k閘極絕緣層係氧化鉿層。
  5. 如申請專利範圍第1項所述之方法，其中，該含鑭高k閘極絕緣層係鉿鑭氧化物(HfLaxOy)層。
  6. 一種方法，用以形成NMOS電晶體和PMOS電晶體的替代閘極結構，該方法包含：執行至少一個蝕刻製程，以去除該NMOS電晶體的犧牲閘極結構和該PMOS電晶體的犧牲閘極結構，從而定義NMOS閘極腔和PMOS閘極腔；在該NMOS閘極腔和該PMOS閘極腔中形成包含氧化鉿的高k閘極絕緣層；在對該NMOS閘極腔或該PMOS閘極腔中的該高k閘極絕緣層執行任何熱處理前，在該高k閘極絕緣層上形成位於該NMOS和PMOS閘極腔內的鑭系材料層；執行至少一個加熱過程，以從該氧化鑭層將鑭驅入該高k閘極絕緣層，從而在每個該NMOS和該PMOS空腔內形成鉿鑭氧化物閘極絕緣層；以及執行至少一個製程操作，以在該NMOS閘極腔中的該鉿鑭氧化物閘極絕緣層上形成第一閘極電極結構、以及在該PMOS閘極腔中的該鉿鑭氧化物閘極絕緣層上形成第二閘極電極結構。
  7. 如申請專利範圍第6項所述之方法，其中，執行該至 少一個加熱製程包含於500-1200℃執行該至少一個加熱製程達不大於三秒的期間。
  8. 一種方法，用以形成NMOS電晶體和第一及第二PMOS電晶體的替代閘極結構，該方法包含：執行至少一個蝕刻製程，以去除該NMOS電晶體的犧牲閘極結構和該第一及第二PMOS電晶體的犧牲閘極結構，從而定義NMOS閘極腔和第一及第二PMOS閘極腔；在每個該NMOS閘極腔和該第一及第二PMOS閘極腔中形成高k閘極絕緣層；形成圖案化的硬遮罩層，以覆蓋該第一PMOS閘極腔內的該高k閘極絕緣層，但暴露該NMOS閘極腔及該第二PMOS閘極腔內的該高k閘極絕緣層；在該NMOS閘極腔中的該暴露的高k閘極絕緣層上、該第二PMOS閘極腔中的該暴露的高k閘極絕緣層上、及該圖案化的硬遮罩層上形成鑭系材料層；執行至少一個加熱過程，以從該鑭系元素層將材料驅入該NMOS閘極腔中的該高k閘極絕緣層及該第二PMOS閘極腔中的該高k閘極絕緣層，從而在該NMOS閘極腔中形成第一含鑭高k閘極絕緣層、及在該第二PMOS閘極腔中形成第二含鑭高k閘極絕緣層；執行至少一個蝕刻製程，以去除該鑭系材料層和該圖案化的硬遮罩層；以及執行至少一個製程操作，以形成： 第一閘極電極結構在該NMOS閘極腔中的該第一含鑭高k閘極絕緣層上；第二閘極電極結構在該第二PMOS閘極腔中的該第二含鑭高k閘極絕緣層上；以及第三閘極電極結構在該第一PMOS閘極腔中的該高k閘極絕緣層上。
  9. 如申請專利範圍第8項所述之方法，其中，該鑭系元素層金屬、氧化物、鹵化物、碳化物和氮化物的一者。
  10. 如申請專利範圍第8項所述之方法，其中，執行該至少一個加熱製程包含於500-1200℃執行該至少一個加熱製程達不大於三秒的期間。
  11. 如申請專利範圍第8項所述之方法，其中，該鑭系材料層係氧化鑭層，而該高k閘極絕緣層係氧化鉿層。
  12. 如申請專利範圍第11項所述之方法，其中，該含鑭高k閘極絕緣層係鉿鑭氧化物(HfLaxOy)層。
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