DE102014222289A1 - Verfahren zum Bilden von Gatestrukturen mit mehreren Austrittsarbeitsfunktionen und die sich ergebenden Produkte - Google Patents

Verfahren zum Bilden von Gatestrukturen mit mehreren Austrittsarbeitsfunktionen und die sich ergebenden Produkte Download PDF

Info

Publication number
DE102014222289A1
DE102014222289A1 DE201410222289 DE102014222289A DE102014222289A1 DE 102014222289 A1 DE102014222289 A1 DE 102014222289A1 DE 201410222289 DE201410222289 DE 201410222289 DE 102014222289 A DE102014222289 A DE 102014222289A DE 102014222289 A1 DE102014222289 A1 DE 102014222289A1
Authority
DE
Germany
Prior art keywords
gate
layer
pmos
nmos
lanthanide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE201410222289
Other languages
English (en)
Other versions
DE102014222289B4 (de
Inventor
Kisik Choi
Hoon Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of DE102014222289A1 publication Critical patent/DE102014222289A1/de
Application granted granted Critical
Publication of DE102014222289B4 publication Critical patent/DE102014222289B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Ein hierin offenbartes anschauliches Verfahren umfasst ein Entfernen von Opfergatestrukturen für NMOS- und PMOS-Transistoren, um dadurch NMOS- und PMOS-Gateausnehmungen festzulegen, ein Bilden einer High-k-Gateisolationsschicht in den NMOS- und PMOS-Gateausnehmungen, ein Bilden einer Lanthanid basierten Materialschicht auf der High-k-Gateisolationsschicht in den NMOS- und PMOS-Gateausnehmungen, ein Durchführen eines Wärmeprozesses, um Material von der Lanthanoid basierten Materialschicht in die High-k-Gateisolationsschicht einzutreiben, so dass dadurch eine Lanthanid aufweisende High-k-Gateisolationsschicht in jeder der NMOS- und PMOS-Gateausnehmungen gebildet wird, und ein Bilden von Gateelektrodenstrukturen über der Lanthanid aufweisenden High-k-Gateisolationsschicht in den NMOS- und PMOS-Gateausnehmungen.

Description

  • Hintergrund der Erfindung
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft im Allgemeinen die Herstellung von Halbleitervorrichtungen und insbesondere verschiedene neue Verfahren zum Bilden von Gatestrukturen für Transistoren mit mehreren Austrittsarbeitswerten und verschiedene integrierte Schaltungsprodukte, die entsprechende Transistoren umfassen.
  • 2. Beschreibung des Stands der Technik
  • Die Herstellung fortschrittlicher integrierter Schaltungen, wie z. B. CPU's, Speichervorrichtungen, ASICs (anwendungsspezifische integrierte Schaltungen) und dergleichen, erfordert die Bildung einer großen Anzahl von Schaltungselementen in einer gegebenen Chipfläche gemäß einem bestimmten Schaltungslayout, wobei sogenannte Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs oder FETs) einen wichtigen Typ von Schaltungselement darstellen, das im Wesentlichen das Leistungsvermögen der integrierten Schaltungen bestimmt. Die Transistoren sind typischerweise entweder NMOS (NFET) oder PMOS (PFET) Vorrichtungen, wobei die Bezeichnung „N” und „P” auf der Art des Dotierstoffes basiert, der zur Herstellung der Source-/Drainbereiche der Vorrichtungen verwendet wird. Die sogenannte CMOS(komplementäre Metalloxidhalbleiter)-Technologie oder -Produkte betreffen integrierte Schaltungsprodukte, die unter Verwendung von NMOS- und PMOS–Transistorvorrichtungen hergestellt werden.
  • Feldeffekttransistoren umfassen unabhängig davon, ob sie NMOS- oder PMOS-Vorrichtungen darstellen, typischerweise einen Sourcebereich, einen Drainbereich, einen Kanalbereich, der zwischen dem Sourcebereich und dem Drainbereich angeordnet ist, und eine Gateelektrode, die über dem Kanalbereich angeordnet ist. Ein Stromfluss durch den FET wird durch Steuern der an die Gateelektrode angelegten Spannung gesteuert. Für eine NMOS-Vorrichtung fließt (abgesehen von unerwünschten geringen Leckströmen) kein Strom durch die Vorrichtung, falls an die Gateelektrode keine Spannung (oder eine geringe Logikspannung) angelegt wird. Wenn jedoch eine geeignete positive Spannung (oder logische hohe Spannung) an die Gateelektrode angelegt wird dann wird der Kanalbereich der NMOS Vorrichtung leitend und es wird ermöglicht, dass ein elektrischer Strom zwischen dem Sourcebereich und dem Drainbereich durch den leitfähigen Kanalbereich fließen kann. Im Fall einer PMOS-Vorrichtung sind die Steuerspannungen umgekehrt. Feldeffekttransistoren können eine Vielzahl von unterschiedlichen physikalischen Gestalten annehmen, z. B. sogenannte planare FET-Vorrichtungen oder sogenannte 3D- oder FinFET-Vorrichtungen.
  • Bei der Herstellung von integrierten Schaltungsprodukten waren planare FET-Vorrichtungen aufgrund der gegenüber den Herstellungsverfahren zur Bildung von 3D-Vorrichtungen verwendeten relativ leichten Herstellungsverfahren zur Bildung entsprechender planarer Vorrichtungen über viele Jahrzehnte die dominierende Wahl. Zur Verbesserung der Betriebsgeschwindigkeit von planaren FETs und zur Erhöhung der Dichte an planaren FETs auf einer integrierten Schaltungsvorrichtung wurde die physikalische Größe von planaren FETs von Vorrichtungsdesignern über die letzten Jahre stark verringert. Insbesondere wurde die Kanallänge von planaren FETs bedeutend verringert, was die Schaltgeschwindigkeit von planaren FETs verbesserte. Eine Abnahme der Kanallänge eines planaren FETs führte jedoch auch zur Verringerung des Abstands zwischen dem Sourcebereich und dem Drainbereich. In einigen Fällen ist es aufgrund der Verringerung des Abstands zwischen den Source- und Drainbereichen schwierig, eine nachteilige Beeinflussung des elektrischen Potentials des Sourcebereichs und des Kanals durch das elektrische Potential des Drainbereichs zu verhindern. Dies wird manchmal als sogenannte Kurzkanaleffekte bezeichnet, wobei die Eigenschaft des planaren FETs als ein aktiver Schalter verschlechtert wird.
  • Im Gegensatz zu einem planaren FET weist eine sogenannte 3D- oder FinFET-Vorrichtung eine dreidimensionale (3D-)Struktur auf, wie vorangehend angemerkt wurde. Insbesondere in einem FinFET wird ein im Allgemeinen vertikal angeordneter stegartiger aktiver Bereich in einem Halbleitersubstrat gebildet und es wird eine Gatestruktur (Gateisolationsschicht plus Gateelektrode) um die Seiten und die obere Oberfläche des stegartigen aktiven Gebiets angeordnet, um eine Trigatestruktur zu bilden, so dass ein Kanal mit dreidimensionaler Struktur anstelle einer planaren Struktur verwendet wird. In einigen Fällen wird eine isolierende Deckschicht, beispielsweise Siliziumnitrid, auf dem Fin angeordnet und die FinFET-Vorrichtung weist lediglich eine Dualgatestruktur auf. Im Gegensatz zu einem planaren FET ist ein Kanal in einer FinFET-Vorrichtung senkrecht zu einer Oberfläche des halbleitenden Substrats gebildet, so dass die physikalische Größe der Halbleitervorrichtung verringert wird. Auch wird die Verbindungskapazität in einem FinFET am Drainbereich der Vorrichtung stark verringert, was zur Verringerung von wenigstens einigen Kurzkanaleffekten führt. Wenn eine geeignete Spannung an die Gateelektrode einer FinFET-Vorrichtung angelegt wird, werden die Oberflächen (und der innere Bereich nahe der Oberfläche) der Stege, insbesondere die im Wesentlichen vertikal orientierten Seitenwände und die obere oberseitige Oberfläche des Stegs, zu einem leitfähigen Kanalbereich, wodurch ermöglicht wird, dass ein Strom fließen kann. In einer FinFET-Vorrichtung beträgt die „Kanalbreite” ca. zweimal (2×) der vertikalen Steghöhe plus der Breite der oberseitigen Oberfläche des Stegs, d. h. der Finbreite. In dem gleichen Footprint wie dem einer planaren Transistorvorrichtung können mehrere Stege gebildet werden. Folglich tendieren FinFETs bei gegebenem Plotspace (oder Footprint) gegenüber planaren Transistorvorrichtungen dazu, dass sie bedeutend stärkere Ansteuerungsströme erzeugen können. Darüberhinaus ist, nachdem die Vorrichtung ausgeschaltet ist, der Leckstrom von FinFET-Vorrichtungen gegenüber dem Leckstrom von planaren FETs aufgrund der besseren elektrostatischen Steuerung des „Fin”-Kanals von FinFET-Vorrichtungen durch das Gate bedeutend reduziert. Kurzgesagt ist die 3D-Struktur einer FinFET-Vorrichtung eine gegenüber einem planaren FET überlegene MOSFET-Struktur, insbesondere am 20 nm CMOS-Technologiekonten und jenseits davon.
  • Für viele frühe Technologiegenerationen von Vorrichtungen weisen die Gatestrukturen der meisten Transistorelemente eine Vielzahl von Materialien auf der Basis von Silizium, wie z. B. Gateisolationsschicht aus Siliziumdioxid und/oder Siliziumoxynitrid, in Kombination mit einer Gateelektrode aus Polysilizium auf. Da jedoch die Kanallänge von stark skalierten Transistorelementen zunehmend kleiner wird, setzen viele Vorrichtungen neuerer Generationen zur Unterdrückung von Kurzkanaleffekten Gatestrukturen mit alternativen Materialien ein, die mit der Verwendung von traditionellen Materialien Basis von Silizium in Transistoren mit verringerter Kanallänge einhergehen. In einigen stark skalierten Transistorelementen mit Kanallängen in der Größenordnung von ca. 10–32 nm oder weniger wurden Gatestrukturen eingesetzt, die eine Gateisolationsschicht aus einem sogenannten High-k-Dielektrikum und wenigstens eine Metallschicht als Gateelektrode (HK/MG) aufweisen. Es wurde gezeigt, dass entsprechende alternative Gatestrukturen gegenüber den traditionelleren Gatestrukturkonfigurationen aus Siliziumdioxid/Polysilizium bedeutend bessere Betriebseigenschaften aufweisen.
  • Abhängig von den spezifischen Gesamtanforderungen an die Vorrichtung wurden einige verschiedene High-k-Materialien – d. h. Materialien mit einer Dielektrizitätskonstante oder einem k-Wert von ca. 10 oder mehr – mit unterschiedlichem Erfolg für die Gateisolationsschicht in einer HK/MG-Gateelektrodenstruktur verwendet. In einigen Entwürfen von Transistorelementen umfasst z. B. eine High-k-Gateisolationsschicht Tantaloxid (Ta2O5), Hafniumoxid (HfO2), Zirkonoxid (ZrO2), Titanoxid (TiO2), Aluminiumoxid (Al2O3), Hafniumsilikate (HfSiOx) und dergleichen. Weiterhin können ein oder mehrere Metallgateelektrodenmaterialien aus einem anderen Material als Polysilizium – insbesondere einen Metallgatestapel – in HK/MG-Konfigurationen verwendet werden, um die Austrittsarbeit des Transistors einzustellen. Diese Metallgateelektrodenmaterialien können z. B. ein oder mehrere Schichten aus Titan (Ti), Titannitrid (TiN), Titanaluminium (TiAl), Titanaluminiumkohlenstoff (TiAlC), Aluminium (Al), Aluminiumnitrid (AlN), Tantal (Ta), Tantalnitrid (TaN), Tantalkohlenstoff (TaC), Tantalkohlenstoffnitrid (TaCN), Tantalsiliziumnitrid (TaSiN), Tantalsilizium (TaSi) und dergleichen umfassen.
  • Bei der Herstellung moderner integrierter Schaltungsprodukte werden manchmal Transistorvorrichtungen absichtlich derart gebildet, dass sie unterschiedliche Schwellwertspannungsniveaus aufweisen. Im Allgemeinen wird ein Transistor mit relativ niedriger Schwellwertspannung bei einer höheren Schaltgeschwindigkeit betrieben als ein entsprechender Transistor mit relativ höherem Schwellwertspannungsniveau. Entsprechende „niedrig-Vt”(LVT)-Transistorvorrichtungen werden typischerweise in Bereichen eines integrierten Schaltungsprodukts eingesetzt, bei denen das Leistungsvermögen der Vorrichtung oder die Geschwindigkeit wunschgemäß oder kritisch ist, beispielsweise in den Logikschaltungen eines integrierten Schaltungsprodukts. Unglücklicherweise tendieren solche Vorrichtungen mit geringer Schwellenspannung dazu, größere Leckströme im Aus-Zustand aufzuweisen, was bedeutet, dass sie mehr Leistung verbrauchen als ansonsten erwünscht wäre. Demzufolge stellen entsprechende niedrig-Vt-Vorrichtungen, wenn alles andere gleich bleibt, eine schlechte Wahl in Anwendungen dar, in denen ein geringerer Leistungsverbrauch wichtig ist, beispielsweise in mobilen Rechenanwendungen, Anwendungen im Handybereich usw. Das Gegenteil gilt für sogenannte „hoch-Vt”(HVT)-Transistorvorrichtungen – sie tendieren zu einem Betrieb bei langsameren Schaltgeschwindigkeiten (negativ), jedoch sind die Leckströme im Aus-Zustand entsprechender hoch-Vt-Vorrichtungen geringer als die von niedrig-Vt-Vorrichtungen (positiv). Entsprechende hoch-Vt-Vorrichtungen werden typischerweise in Bereichen eines integrierten Schaltungsprodukts eingesetzt, in denen das Leistungsvermögen der Vorrichtung oder die Geschwindigkeit weniger kritisch ist, beispielsweise in SRAM-Schaltungen. Vorrichtungsdesigner können auch sogenannte „regulär-Vt”(RVT)-Transistorvorrichtungen herstellen, die ein Schwellwertspannungsniveau aufweisen, das zwischen dem von niedrig-Vt-Vorrichtungen und hoch-Vt-Vorrichtungen zwischengelagert ist. Natürlich kann sich der absolute Wert dieser Schwellwertspannungsniveaus (niedrig, regulär und hoch) abhängig von verschiedenen Faktoren ändern.
  • Um die Schwellwertspannungsniveaus von Transistorvorrichtungen absichtlich zu ändern werden von Vorrichtungsdesigner verschiedene Techniken eingesetzt. Eine Technik umfasst einfach ein Ändern der Gatelänge – der Abstand zwischen Sourcebereich und Drainbereich – des Transistors. Bei ansonsten keiner Änderung wird ein Transistor mit kürzerer Gatelänge bei schnelleren Geschwindigkeiten betrieben, der jedoch im Vergleich mit einem entsprechenden Transistor mit größerer Kanallänge höhere Leckströme im Aus-Zustand aufweist. Dimensionen von Vorrichtungen haben zu dem Punkt hin abgenommen, an dem Gatelängen so klein werden, dass die Herstellung von Vorrichtungen mit immer kleineren Gatelängen sehr herausfordernd, zeitaufwendig und teuer ist. Folglich wird ein Einstellen von Schwellspannungsniveaus durch eine weitere Verringerung der Kanallänge von Transistorvorrichtungen immer problematischer.
  • Gemäß einer anderen von Vorrichtungsdesignern zur Änderung der Schwellwertspannung von Transistoren eingesetzten Technik wird die Menge an Dotiermaterial verändert, die bei der Bildung von Wannen genutzt wird, in denen die Transistoren gebildet werden. Bei ansonsten keiner Änderung wird die Schwellwertspannung des sich ergebenen Transistors mit steigernder Dotierstoffkonzentration im Wannenbereich größer und umgekehrt. Es ist jedoch in einigen Anwendungen, wie z. B. bei der Herstellung von FinFET-Vorrichtungen, eine Herausforderung die geeigneten Dotierstoffniveaus angesichts von zufälligen Fluktuationen der Dotierstoffe und der normalen Gaußverteilung von Ionenimplantationsprozessen im Allgemeinen zu erhalten.
  • Eine weitere von Vorrichtungsdesignern zur Bildung von Transistorvorrichtungen mit unterschiedlichen Schwellwertspannungsniveaus verwendete Technik umfasst einfach die Herstellung von Gatestapeln aus verschiedenen Materialien mit unterschiedlichen Austrittsarbeitswerten, um letztendlich die gewünschte Änderung in den Schwellwertspannungsniveaus der Vorrichtungen zu erreichen. Der Ausdruck „Austrittsarbeit” (WF) wird im Allgemeinen im Halbleiterdesign und in der Halbleiterherstellung zu Bezeichnung der minimalen Energie verwendet, die notwendig ist, um ein Elektron aus einer Metalloberfläche zu entfernen. Die Austrittsarbeit eines Metalls ist typischerweise eine konstante Eigenschaft des Metallmaterials und wird für gewöhnlich in Elektronenvolt (eV) angegeben. Im Allgemeinen ist es in CMOS-Integrationsschemata, die ein Siliziumsubstrat verwenden, notwendig, für NMOS-Vorrichtungen ein Austrittsarbeitsmetall mit einer Austrittsarbeit nahe der Leitungsbandkante von Silizium (ca. 4,0 eV) zu verwenden, während für PMOS-Vorrichtungen ein unterschiedliches Austrittsarbeitsmetall mit einer Austrittsarbeit nahe der Valenzbandkante von Silizium (ca. 5,1 bis 5,2 eV) erforderlich ist. Folglich sind in CMOS-Integrationsschemata, die High-k-Dielektrikumsmaterialien verwenden, wenigstens zwei Arten von Gatestapeln, d. h. ein Stapel von geeigneten Materialien, die für PMOS-Vorrichtungen den einzelnen Anforderungen an die Austrittsarbeit genügen, und ein davon verschiedener Materialstapel erforderlich, der die einzelnen Anforderungen an die Austrittsarbeit für NMOS-Vorrichtungen erfüllt. Der Gatestapel für PMOS-Vorrichtungen stellt gemäß der vorrangehenden Erläuterungen eine flache Bandspannung nahe der Valenzbandkante des Kanalmaterials von PMOS-Vorrichtungen bereit, während der Gatestapel für NMOS-Vorrichtungen eine flache Bandspannung nahe der Leitungsbandkante des Kanalmaterials von NMOS-Vorrichtungen bereitstellt.
  • Die Herstellung von CMOS-basierten integrierten Schaltungsprodukten mit Transistorvorrichtungen mit dualer Austrittsarbeit kann z. B. ein Abscheiden einer Schicht aus High-k-Material, beispielsweise Hafniumoxid, die als Gateisolationsschicht für alle Transistorvorrichtungen (sowohl PMOS als auch NMOS) dient, und dann ein Abscheiden eines P-Austrittsarbeitsmetalls, wie z. B. Titannitrid (WF = ca. 4,9 eV), auf der High-k-Gateisolationsschicht umfassen. Daraufhin würde das P-Austrittsarbeitsmetall strukturiert werden, so dass es lediglich auf den PMOS-Vorrichtungen vorhanden wäre. Dann wird ein N-Austrittsarbeitsmetall, beispielsweise ein Material auf der Grundlage von Aluminium, wie z. B. Titanaluminium (WF = ca. 4,3 eV), über dem freiliegenden High-k-Isolationsmaterial (wo die NMOS-Vorrichtungen gebildet werden) und über dem strukturierten P-Austrittsarbeitsmetall abgeschieden. Nach einer Strukturierung des N-Austritttsarbeitsmetalls umfasst der Gatestapel der PMOS-Vorrichtung drei Materialschichten (das High-k-Gateisolatonsmaterial, das P-Austrittsarbeitsmetall und das N-Austrittsarbeitsmetall), wohingegen der Gatestapel der NMOS-Vorrichtung lediglich zwei Materialschichten umfasst (das High-k-Gateisolationsmaterial und das N-Austrittsarbeitsmetall).
  • Der oben genannte Schichtstapelungsprozess kann dazu ausgeweitet werden, Transistorvorrichtungen mit zusätzlichen Austrittsarbeitsniveaus zu erreichen, wobei einfach die geeigneten Masken-, Metallabscheidungs- und Metallätzschritte verwendet werden. Zur Herstellung eines integrierten Schaltungsprodukts mit Transistorvorrichtungen, die drei verschiedene Austrittsarbeitswerte aufweisen, können die Bereiche des Substrats geätzt werden, an denen die dritte Vorrichtung gebildet wird, um die Gateisolationsschicht der P- und N-Austrittsarbeitsmetalle zu entfernen, wie vorangehend beschrieben ist. Daraufhin kann eine dritte Metallschicht, wie z. B. Wolframnitrid (WF = ca. 4,6 – zwischen den P- und N-Austrittsarbeitsmetallen), über dem freiliegenden High-k-Isolationsmaterial (wo die dritte Vorrichtung zu bilden ist) und über dem strukturierten P-Austrittsarbeitsmetall und dem strukturierten N-Austrittsarbeitsmetall abgeschieden werden. Nach einem Strukturieren der dritten Metallschicht umfasst der Gatestapel der PMOS-Vorrichtung vier Materialschichten (das High-k-Gateisolationsmaterial, das P-Austrittsarbeitsmetall, das N-Austrittsarbeitsmetall und die dritte Metallschicht), umfasst der Gatestapel der NMOS-Vorrichtung drei Materialschichten (das High-k-Gateisolationsmaterial, das N-Austrittsarbeitsmetall und die dritte Metallschicht) und umfasst der Gatestapel der dritten Vorrichtung lediglich zwei Materialschichten (das High-k-Gateisolationsmaterial und die dritte Metallschicht). Dieser Prozess kann angewendet werden, um vier unterschiedliche Austrittsarbeiten zu erhalten. Zusätzlich zu dem N- und P-Austrittsarbeitsmetall kann man N-Austrittsarbeitsuntermetalle (WF = 4,45 eV) und P-Austrittsarbeitsuntermetalle (WF = 4,75 eV) verwenden. Der vorangehend erklärte Prozess kann wiederholt werden, um eine dritte und eine vierte Vorrichtung zu integrieren, die eine Gatestruktur mit diesen dritten und vierten Metallschichten aufweist.
  • Wie schon ersichtlich kann der oben genannte Schichtstapelungsprozess ziemlich unhandlich und komplex sein, da mehr und mehr Versionen von Transistorvorrichtungen mit unterschiedlichen Schwellwertspannungsniveaus hergestellt werden. Unter anderen Problemen wird ein Ätzen von Metallen schwieriger und die unterschiedlichen physikalischen Höhen der Gatestapel unterschiedlicher Vorrichtungen können während der nachfolgenden Verarbeitungsoperationen zu Problemen führen. Es kann z. B. viel schwieriger sein, eine wirklich ebene Oberfläche auf einer Materialschicht zu erhalten, die über allen der unterschiedlich hohen Gatestapeln abgeschieden wird, sogar wenn die Schicht einem oder mehreren chemisch-mechanischen Polierprozessen unterworfen wird. Eine entsprechende Unebenheit kann zu Problemen beim genauen Strukturieren der abgeschiedenen Materialschicht führen, da Variationen im Tiefenfokus auftreten, wenn eine Schicht aus Fotolackmaterial über der abgeschiedenen Schicht angeordnet wird.
  • Die vorliegende Erfindung ist auf neue Verfahren zum Bilden von Gatestrukturtransistoren mit mehreren Austrittsarbeitswerten und verschiedenen integrierten Schaltungsprodukten gerichtet, die entsprechenden Transistoren umfassen, welche ein oder mehrere der voran genannten Probleme verringern oder lösen.
  • Zusammenfassung der Erfindung
  • Das Folgende stellt eine vereinfachte Zusammenfassung der Erfindung dar, um ein grundsätzliches Verständnis einiger Aspekte der Erfindung bereitzustellen. Diese Zusammenfassung stellt keinen vollständigen Überblick über die Erfindung dar. Es ist nicht beabsichtigt Schlüsselelemente oder kritische Elemente der Erfindung zu identifizieren oder den Rahmen der Erfindung abzugrenzen. Der einzige Zweck ist die Darstellung einiger Konzepte in vereinfachter Form vor der detaillierteren Beschreibung, die später erfolgt.
  • Die vorliegende Erfindung ist im Allgemeinen auf neue Verfahren zum Bilden von Gatestrukturen für Transistoren mit mehreren Austrittsarbeitswerten und verschiedene integrierte Schaltungsprodukte gerichtet, die entsprechende Transistoren umfassen. Ein hierin offenbartes anschauliches Verfahren umfasst u. a. ein Durchführen von wenigstens einem Ätzprozess zum Entfernen einer Opfergatestruktur für einen NMOS-Transistor und einer Opfergatestruktur für einen PMOS-Transistor, um dadurch eine NMOS-Gateausnehmung und eine PMOS-Gateausnehmung festzulegen, ein Bilden einer High-k-Gateisolationsschicht in der NMOS-Gateausnehmung und in der PMOS-Gateausnehmung, ein Bilden einer Lanthanid basierten Materialschicht auf der High-k-Gateisolationsschicht, die in den NMOS und PMOS-Gateausnehmungen angeordnet ist, ein Durchführen von wenigstens einem Wärmeprozess zum Eintreiben von Material aus der Lanthanid basierten Materialschicht in die High-k-Gateisolationsschicht, so das dadurch eine Lanthanid aufweisende High-k-Gateisolationsschicht in der NMOS-Gateausnehmung und in der PMOS-Gateausnehmung gebildet wird, und ein Durchführen von wenigstens einer Prozessoperation zum Bilden einer ersten Gateelektrodenstruktur über der Lanthanid aufweisenden High-k-Gateisolationsschicht in der NMOS-Gateausnehmung und einer zweiten Gateelektrodenstruktur über der Lanthanid aufweisenden High-k-Gateisolationsschicht in der PMOS-Gateausnehmung.
  • Weitere hierin offenbarte anschauliche Verfahren umfassen u. a. ein Durchführen von wenigstens einem Ätzprozess zum Entfernen einer Opfergatestruktur für einen NMOS-Transistor und einer Opfergatestruktur für einen PMOS-Transistor, um dadurch eine NMOS-Gateausnehmung und eine PMOS-Gateausnehmung festzulegen, ein Bilden einer High-k-Gateisolationsschicht, die in der NMOS-Gateausnehmung und in der PMOS-Gateausnehmung Hafniumoxid umfasst, ein Bilden einer Schicht aus Lanthanoxid auf der High-k-Gateisolationsschicht, die in der NMOS-Gateausnehmung und in der PMOS-Gateausnehmung angeordnet ist, ein Durchführen von wenigstens einem Wärmeprozess zum Austreiben von Lanthan aus der Schicht aus Lanthanoxid in die High-k-Gateisolationsschicht, so dass dadurch eine Hafnium-Lanthanoxid-Gateisolationsschicht in der NMOS-Gateausnehmung und in der PMOS-Gateausnehmung gebildet wird, und ein Durchführen von wenigstens einer Prozessoperation und zum Bilden einer ersten Gateelektrodenstruktur auf der Gateisolationsschicht aus Hafnium-Lanthanoxid in der NMOS-Gateausnehmung und einer zweiten Gateelektrodenstruktur auf der Gateisolationsschicht aus Hafnium-Lanthanoxid in der PMOS-Gateausnehmung.
  • Ein wieder anderes anschauliches hierin offenbartes Verfahren umfasst u. a. ein Durchführen von wenigstens einem Ätzprozess zum Entfernen einer Opfergatestruktur eines ersten NMOS-Transistors und einer Opfergatestruktur eines ersten und eines zweiten PMOS-Transistors, um dadurch eine NMOS-Gateausnehmung und erste und zweite PMOS-Gateausnehmungen festzulegen, ein Bilden einer High-k-Gateisolationsschicht in der NMOS-Gateausnehmung und in den ersten und zweiten PMOS-Gateausnehmungen, ein Bilden einer strukturierten Hartmaskenschicht, die die High-k-Gateisolationsschicht in der ersten PMOS-Gateausnehmung bedeckt, während die High-k-Gateisolationsschicht in der NMOS-Gateausnehmung und in der zweiten PMOS-Gateausnehmung freiliegt, ein Bilden einer Lanthanid basierten Materialschicht auf der freiliegenden High-k-Gateisolationsschicht in der NMOS-Gateausnehmung, auf der freiliegenden High-k-Gateisolationsschicht in der zweiten PMOS-Gateausnehmung und über der strukturierten Hartmaskenschicht, ein Durchführen von wenigstens einem Wärmeprozess zum Austreiben von Material aus der Lanthanid basierten Materialschicht in die High-k-Gateisolationsschicht in der NMOS-Gateausnehmung und in die High-k-Gateisolationsschicht in der zweiten PMOS-Gateausnehmung, um dadurch eine erste Lanthanid aufweisende High-k-Gateisolationsschicht in der NMOS-Gateausnehmung und eine zweite Lanthanid aufweisende High-k-Gateisolationsschicht in der zweiten PMOS-Gateeausnehmung zu bilden, ein Durchführen von wenigstens einem Ätzprozess zum Entfernen der auf Lanthanid basierten Materialschicht und der strukturierten Hartmaskenschicht, und ein Durchführen von wenigstens einer Prozessoperation zum Bilden einer ersten Gateelektrodenstruktur auf der ersten Lanthanid aufweisenden High-k-Gateisolationsschicht in der NMOS-Gateausnehmung, eine zweite Gateelektrodenstruktur auf der zweiten Lanthanid aufweisenden High-k-Gateisolationsschicht in der zweiten PMOS-Gateausnehmung und eine dritte Gateelektrodenstruktur auf der High-k-Gateisolationsschicht in der ersten PMOS-Gateausnehmung.
  • Ein Beispiel für ein hierin offenbartes neues integriertes Schaltungsprodukt umfasst u. a. einen NMOS-Transistor mit einer Gatestruktur, die eine NMOS-Gateisolationsschicht mit einem Lanthanid aufweisenden High-k-Isolationsmaterial und einer NMOS-Austrittsarbeit einstellenden Metallschicht umfasst, die über der NMOS-Gateisolationsschicht angeordnet ist, und einen PMOS-Transistor mit einer Gatestruktur, die eine PMOS-Gateisolationsschicht mit dem Lanthanid aufweisenden High-k-Gateisolationsmaterial und eine PMOS-Austrittsarbeit einstellende Metallschicht umfasst, die über dem PMOS-Gateisolationsmaterial angeordnet ist.
  • Eine andere hierin offenbarte neue Vorrichtung umfasst u. a. einen ersten NMOS-Transistor mit einer Gatestruktur, die eine erste NMOS-Gateisolationsschicht mit einem Lanthanid aufweisenden High-k-Isolationsmaterial und eine über der NMOS-Gateisolationsschicht angeordnete erste NMOS-Austrittsarbeit einstellende Metallschicht umfasst. Die Vorrichtung umfasst auch einen zweiten NMOS-Transistor mit einer Gatestruktur, die eine zweite NMOS-Gateisolationsschicht mit einem High-k-Isolationsmaterial und einer über der zweiten NMOS-Gateisolationsschicht angeordneten zweiten PMOS-Austrittsarbeit einstellende Metallschicht umfasst, wobei die ersten und zweiten NMOS-Austrittsarbeit einstellenden Metallschichten das NMOS-Austrittsarbeit einstellende Material umfassen. Die Vorrichtung umfasst ferner einen ersten PMOS-Transistor mit einer Gatestruktur, die eine erste PMOS-Gateisolationsschicht mit dem High-k-Isolationsmaterial und eine erste PMOS-Austrittsarbeit einstellende Metallschicht umfasst, welche über der ersten PMOS-Gateisolationsschicht angeordnet ist. Die Vorrichtung umfasst auch einen zweiten PMOS-Transistor mit einer Gatestruktur, die eine zweite PMOS-Gateisolationsschicht mit dem Lanthanid aufweisenden High-k-Isolationsmaterial und eine zweite PMOS-Austrittsarbeit einstellende Metallschicht umfasst, die über der zweiten PMOS-Gateisolationsschicht angeordnet ist, wobei die ersten und zweiten PMOS-Austrittsarbeit einstellenden Metallschichten das gleiche PMOS-Austrittsarbeit einstellende Material umfassen.
  • Kurze Beschreibung der Figuren
  • Die Erfindung kann mit Bezug auf die folgende Beschreibung zusammen mit den beiliegenden Figuren verstanden werden, in denen ähnliche Bezugszeichen ähnliche Elemente bezeichnen, und in welchen:
  • 1A–1W verschiedene hierin offenbarte anschauliche Verfahren zum Bilden von Gatestrukturen für auf CMOS basierende integrierte Schaltungsprodukte und verschiedene neue auf CMOS-basierende integrierte Schaltungsprodukte darstellen.
  • Während der hierin offenbarte Gegenstand gegenüber verschiedenen Modifizierungen und alternativen Formen empfindlich sein kann, werden spezifische Ausführungsformen davon beispielhaft in den Figuren dargestellt und hierin im Detail beschrieben. Es wird jedoch angemerkt, dass die Beschreibung spezifischer Ausführungsformen hierin nicht die Erfindung auf die besonderen offenbarten Formen beschränken soll, sondern im Gegenteil die Erfindung alle Modifizierungen, Äquivalente und Alternativen abdecken soll, die in dem Bereich und Rahmen der Erfindung fallen, wie er durch die beliegenden Ansprüche definiert ist.
  • Detaillierte Beschreibung
  • Verschiedene anschauliche Ausführungsformen der Erfindung sind nachstehend beschrieben. Im Zuge einer klaren Darstellung sind in dieser Beschreibung nicht alle Merkmale einer tatsächlichen Umsetzung beschrieben. Es wird natürlich angemerkt, dass in der Entwicklung einer beliebigen solchen tatsächlichen Ausführungsform eine Vielzahl von implementationsspezifischen Entscheidungen zu treffen sind, um die spezifischen Ziele der Entwickler zu erreichen, wie z. B. Übereinstimmung mit systembezogenen und geschäftsbezogenen Bedingungen, die von einer Implementierung zur anderen variieren. Es wird angemerkt, dass solche Entwicklungsanstrengungen komplex und zeitaufwendig sein können, für den Fachmann in Kenntnis dieser Beschreibung jedoch eine Routinehandlung darstellen.
  • Der vorliegende Gegenstand wird nun mit Bezug auf die beiliegenden Figuren beschrieben. Verschiedene Strukturen, Systeme und Vorrichtungen sind in den Figuren lediglich zu Erläuterungszwecken schematisch dargestellt, so dass die Beschreibung nicht mit Details überfrachtet wird, die dem Fachmann bekannt sind. Die beiliegenden Figuren sind trotzdem zur Beschreibung und Erläuterung anschaulicher Beispiele der Erfindung vorgesehen. Die hierin verwendeten Wörter und Sätze sollen als eine Bedeutung aufweisend verstanden und interpretiert werden, die mit dem Verständnis dieser Wörter und Sätze durch den Fachmann konsistent sind.
  • Eine spezielle Definition eines Ausdrucks oder Satzes, d. h. eine Definition, die sich von der geläufigen und gewöhnlichen Bedeutung unterscheidet, wird durch die konsistente Verwendung des Ausdrucks oder Satzes hierin nicht beabsichtigt. In dem Rahmen, in dem ein Ausdruck oder Satz eine besondere Bedeutung haben soll, d. h. eine Bedeutung, die vom Verständnis des Fachmanns abweicht, wird solch eine spezielle Definition in der Beschreibung in einer definierenden Weise ausgeführt, die die spezielle Definition des Ausdrucks oder Satzes direkt und unmissverständlich bereitstellt.
  • Die Erfindung richtet sich auf verschiedene neue Verfahren zum Bilden von Gatestrukturen für Transistoren mit mehreren Austrittsarbeitswerten und verschiedenen integrierten Schaltungsprodukten, die entsprechende Transistoren umfassen. Wie dem Fachmann nach einer vollständigen Lektüre der vorliegenden Beschreibung ersichtlich sein wird, können die hierin offenbarten Verfahren bei der Herstellung einer Vielzahl von unterschiedlichen Vorrichtungen eingesetzt werden, einschließlich, jedoch nicht beschränkend, auf Logikvorrichtungen, Speichervorrichtungen usw. Mit Bezug auf die beiliegenden Figuren werden nun verschiedene anschauliche Ausführungsformen der hierin offenbarten Verfahren und Vorrichtungen nun in größerem Detail beschrieben.
  • Wie der Fachmann nach einer vollständigen Lektüre der vorliegenden Beschreibung erkennen wird, kann die hierin offenbarte Erfindung bei der Bildung von integrierten Schaltungsprodukten unter Verwendung planarer Transistorvorrichtungen, sowie sogenannter 3D-Vorrichtungen, beispielsweise von FinFETs, oder einer Kombination solcher Vorrichtungen eingesetzt werden. Zu Offenbarungszwecken wird auf einen anschaulichen Prozessfluss Bezug genommen, bei dem ein integriertes Schaltungsprodukt 100 mit einer Vielzahl von FinFET-Transistorvorrichtungen unter Verwendung der CMOS-Technologie gebildet wird. Darüberhinaus wird die Erfindung im Zusammenhang mit der Bildung von Gatestrukturen unter Verwendung einer Austauschgateverarbeitungstechnik offenbart. Die hierin offenbarten Verfahren, Strukturen und Produkte können jedoch eingesetzt werden, wo die Gatestrukturen der Transistoren unter Verwendung sogenannter Gate-first-Prozesstechniken gebildet werden. Folglich ist die hierin offenbarte Erfindung nicht als auf die dargestellten und hierin beschriebenen anschaulichen Beispiele begrenzt anzusehen.
  • 1A ist eine vereinfachte Querschnittansicht eines anschaulichen integrierten Schaltungsprodukts 100 in einer frühen Herstellungsphase. Eine Vielzahl von Transistorvorrichtungen 10N1, 10N2, 10P1 und 10P2 wird über einem Halbleitersubstrat 12 unter Verwendung einer sogenannten Austauschgatetechnik gebildet. Das Substrat 12 kann eine Varietät von Konfigurationen aufweisen, wie z. B. die dargestellte Siliziumvollsubstratkonfiguration. Das Substrat 12 kann auch eine Silizium-auf-Isolator(SOI)-Konfiguration aufweisen, die eine Siliziumvollsubstratschicht, eine vergrabene Isolationsschicht und eine aktive Schicht aufweist, wobei Halbleitervorrichtungen in und über der aktiven Schicht gebildet werden. Das Substrat 12 kann aus Silizium oder aus von Silizium verschiedenen Materialien gebildet sein. Folglich sind die Begriffe „Substrat” oder „Halbleitersubstrat” dahingehend zu verstehen, dass alle halbleitenden Materialien und alle Formen dieser Materialien abgedeckt sind. Die in den beiliegenden Figuren dargestellte Querschnittansicht ist entlang der Längsachse eines anschaulichen Fins 13 dargestellt, der im Substrat 12 gebildet ist. Mit anderen Worten, die in den beiliegenden Zeichnungen dargestellten Querschnittansichten sind durch die Gatestrukturen der verschiedenen Transistoren entlang einer Richtung genommen, die der Gatelängsrichtung der Transistoren entspricht. Im Zuge einer klaren Darstellung sind die Isolationsbereiche, die in dem Substrat zur Festlegung aktiver Gebiete gebildet sind, in denen die Transistorvorrichtungen 10N1, 10N2, 10P1 und 10P2 zu bilden sind, in den beiliegenden Figuren nicht dargestellt. Darüberhinaus sind verschiedene dotierte Bereiche, beispielsweise Source-/Drainbereiche, Haloimplantationsbereiche, Wannenbereiche und dergleichen, in den beiliegenden Figuren auch nicht dargestellt.
  • Wie vorangehend angemerkt sind in einer anschaulichen Ausführungsform vier anschauliche Transistorvorrichtungen 10N1, 10N2, 10P1 und 10P2 über dem Substrat 12 gebildet. In diesem Beispiel wird jede der Transistorvorrichtungen 10N1, 10N2, 10P1 und 10P2 gebildet, so dass sie einen unterschiedlichen Austrittsarbeitswert aufweist. In dem dargestellten Beispiel sind die Transistorvorrichtungen 10N1 und 10N2 NMOS-Vorrichtungen, während die Transistoren 10P1 und 10P2 PMOS-Vorrichtungen sind. Die NMOS-Transistorvorrichtung 10N1 wird gebildet, so dass sie einen niedrigeren Austrittsarbeitswert zeigt als die NMOS-Transistorvorrichtung 10N2. Die PMOS-Transistorvorrichtung 10P1 wird gebildet, so dass sie einen höheren Austrittsarbeitswert zeigt, als die PMOS-Transistorvorrichtung 10P2. Folglich können die anschauliche NMOS-Transistorvorrichtung 10N1 und die PMOS-Transistorvorrichtung 10P1 z. B. in Anwendungen eingesetzt werden, in denen ein höheres Leistungsvermögen, beispielsweise höhere Schaltgeschwindigkeiten, ein wichtiges Entwurfskriterium darstellen, beispielsweise in N-Logikschaltungen bzw. P-Logikschaltungen. Demgegenüber kann die anschauliche NMOS-Transistorvorrichtung 10N2 und die PMOS-Transistorvorrichtung 10P2 in Anwendungen eingesetzt werden, in denen ein geringerer Leistungsverbrauch, beispielsweise niedrige Leckströme im Aus-Zustand, ein wichtiges Entwurfskriterium darstellt, wie z. B. in N-basierten SRAM-Schaltungen bzw. P-basierten SRAM-Schaltungen. Unter Verwendung der hierin offenbarten Verfahren und Vorrichtungen haben Vorrichtungsdesigner eine größere Flexibilität beim Entwurf von integrierten Schaltungsprodukten 100, die mehr auf die vorgesehene Anwendung zugeschnitten sind.
  • Es wird weiterhin auf 1A Bezug genommen. Das Produkt 100 ist an einem Punkt in der Herstellung dargestellt, an dem Opfergatestrukturen 14 über dem Substrat 12 gebildet und jegliche Gatedeckschichten (nicht dargestellt) entfernt wurden, die vorab über den Opfergatestrukturen 14 angeordnet wurden. An diesem Punkt im Austauschgateprozessfluss wären schon Source-/Drainbereiche (nicht dargestellt) in dem Substrat 12 gebildet und ein Ausheizprozess durchgeführt worden, um die implantierten Dotiermaterialien zu aktivieren und jeden Schaden an dem Substrat 12 hervorgerufen durch die verschiedenen durchgeführten Ionenimplantationsprozesse zu reparieren. Die Opfergatestrukturen 14 umfassen eine Opfergateisolationsschicht 14A und eine Platzhalter- oder Opfergateelektrode 14B. Es sind auch anschauliche Seitenwandabstandshalter 16 und eine Schicht aus isolierendem Material 18 dargestellt. Die verschiedenen Komponenten und Strukturen des Produkts 100 können unter Verwendung einer Vielzahl unterschiedlicher Materialien und bei Durchführung einer Vielzahl bekannter Techniken gebildet werden. Die Opfergateisolationsschicht 14A kann z. B. Siliziumdioxid umfassen. Die Opfergateelektrode 14B kann Polysilizium aufweisen. Die Seitenwandabstandshalter 16 können Siliziumnitrid umfassen. Die Schicht aus isolierendem Material 18 kann Siliziumdioxid aufweisen. Die in 1A dargestellten Materialschichten, sowie die unten beschriebenen Materialschichten, können durch einen beliebigen Prozess aus unterschiedlichen bekannten Techniken gebildet werden, beispielsweise in einem chemischen Gasphasenabscheidungsprozess (CVD-Prozess), einem Atomlagenabscheidungsprozess (ALD-Prozess), einem physikalischen Gasphasenabscheidungsprozess (PVD-Prozess), einem thermischen Aufwachsprozess usw.
  • Wie in 1B dargestellt, werden ein oder mehrere Ätzprozesse durchgeführt, um die Opfergateelektroden 14B und die Opfergateisolationsschichten 14A zu entfernen und dadurch eine Vielzahl von Gateausnehmungen 20A–D festzulegen, in denen unterschiedliche Austauschgatestrukturen nachfolgend für jeden der Transistorvorrichtungen 10N1, 10N2, 10P1 und 10P2 entsprechend gebildet werden. Typischerweise werden die Opfergateisolationsschichten 14B als Teil der Austauschgatetechnik entfernt, wie hierin beschrieben ist. Die Opfergateisolationsschichten 14B sind jedoch nicht in allen Anwendungen zu entfernen. Sogar in Fällen, in denen die Opfergateisolationsschicht 14B absichtlich entfernt wird, gibt es typischerweise eine sehr dünne native Oxidschicht (nicht dargestellt), die sich in den Gateausnehmungen 20A–D auf dem Substrat 12 bildet.
  • 1C stellt das Produkt 100 dar, nachdem verschiedene Prozessoperationen durchgeführt wurden. Als Erstes wurde ein Vorabreinigungsprozess durchgeführt, um alle Fremdmaterialien innerhalb der Gateausnehmungen 20A–D vor der Bildung der verschiedenen Materialschichten zu entfernen, die Teil der Austauschgatestrukturen werden. Daraufhin wurde eine High-k(k-Wert > 10)-Gateisolationsschicht 22, wie z. B. Hafniumoxid, mit einer Dicke von ca. 1–3 nm unter Durchführung eines ALD-Prozesses anfänglich in den Gateausnehmungen 20A–D abgeschieden.
  • 1D stellt das Produkt 100 dar, nachdem verschiedene Prozessoperationen durchgeführt wurden, um letztlich eine strukturierte Opferhartmaske 24 über der High-k-Gateisolationsschicht 22 in jeder der Gateausnehmungen 20B und 20D zu bilden, während die High-k-Gateisolationsschicht 22 innnerhalb der Gateausnehmungen 20A und 20C freiliegt. Die Opferhartmaske 24 kann eine Vielzahl von unterschiedlichen Materialien umfassen, beispielsweise Polysilizium, ein Metall usw. In einer anschaulichen Ausführungsform kann die Opferhartmaske 24 eine Schicht aus Titannitrid aufweisen und mit einer gewünschten Dicke ausgebildet sein. Die strukturierte Opferhartmaske 24 kann durch eine großflächige Abscheidung (mittels PVD oder CVD) einer Hartmaskenmaterialsschicht auf dem Produkt 100 derart gebildet werden, dass die Gateausnehmungen 20A–D überfüllt werden, durch Bilden einer strukturierten Fotolackätzmaske (nicht dargestellt) über der abgeschiedenen Hartmaskenmaterialschicht, und einem anschließenden Durchführen eines Ätzprozesses zum Entfernen der gewünschten Bereiche der abgeschiedenen Hartmaskenmaterialschicht, um dadurch die dargestellte strukturierte Opferhartmaske 24 zu ergeben. Die High-k-Gateisolationsschicht 22 kann während der Strukturierung der Hartmaskenmaterialschicht als ein Ätzstopp dienen. Daraufhin kann die strukturierte Fotolackätzmaske entfernt werden, um zu der in 1D dargestellten Struktur zu gelangen.
  • 1E stellt das Produkt dar, nachdem eine Lanthanid basierte Materialschicht 26 auf den freiliegenden Bereichen der High-k-Gateisolationsschicht 22 und auf der strukturierten Opferhartmaske 24 gebildet wurde. Die Lanthanid basierte Materialschicht 26 kann in der Form eines Metalls, eines Oxids, eines Karbids, eines Halogenids oder eines Nitrids vorhanden sein, ihre Dicke kann abhängig von der besonderen Anwendung variieren und unter Verwendung eines gewünschten Prozesses gebildet werden, beispielsweise ALD, PVD, CVD usw. In einer anschaulichen Ausführungsform ist die Lanthanid basierte Materialschicht eine Schicht aus Lanthanoxid, die eine Dicke von ca. 1 nm aufweist und unter Durchführung eines ALD-Prozesses gebildet wurde. Wie nachstehend ausführlicher beschrieben wird, kann die Dicke der Lanthanid basierten Materialschicht 26 variiert werden, um die Größe des Bandlückenphasenversatzes in den betroffenen Transistorvorrichtungen zu ändern. Im Allgemeinen führt eine Verwendung einer relativ dickeren Lanthanid basierten Materialschicht 26 zu einem relativ größeren Bandlückenphasenversatz für die betroffenen Vorrichtungen. Zusätzlich ruft ein größeres thermisches Budget mehr Diffusion aus der Lanthanid basierten Materiaschicht 26 hervor, was zu einem größeren Versatz in der Vorrichtung führt.
  • Es wird auf 1F Bezug genommen. Zum Eintreiben oder Mischen von etwas der Lanthanid basierten Materialschicht 26 mit den Bereichen der High-k-Gateisolationsschicht 22, mit denen es in Kontakt steht, wurde ein Ausheizprozess durchgeführt. Dieser Prozess resultiert in einer Bildung einer Mehrzahl von Lanthanid aufweisenden High-k-Isolationsmaterialschichten 22A, d. h. Mischschichten 22A, die eine Mischung oder Legierung des High-k-Isolationsmaterials und Bereichen der Lanthanid basierten Materialschicht 26 darstellen. In dem Fall, in dem die High-k-Gateisolationsschicht 22 Hafniumoxid aufweist und die Lanthanid basierte Materialschicht 26 aus Lanthanoxid besteht, können die vermischten Schichten 22A z. B. Hafnium-Lanthanoxid (HfLaxOy) aufweisen. In dem dargestellten Beispiel wird der Ausheizprozess über eine entsprechende Dauer durchgeführt, so dass sich die ursprüngliche High-k-Gateisolationsschicht 22 entlang ihrer gesamten Dicke mit den Lanthan basierten Materialien der Lanthanid basierten Materialschicht 26 verbindet. In einem Beispiel kann der Eintreibungsausheizprozess bei einer Temperatur durchgeführt werden, die im Bereich von ca. 500 bis 1200°C bei einer Dauer von wenigen Nanosekunden bis zu ca. 1 bis 10 Sekunden durchgeführt werden. Die Art des durchgeführten Ausheizprozesses kann abhängig von der besonderen Anwendung variieren, wie z. B. ein Spikeanneal, ein Laseranneal, ein RTA-Prozess usw. In einigen Ausführungsformen kann der oben beschriebene Eintreibungsausheizprozess als Teil von oder zusätzlich zu einem sogenannten Zuverlässigkeitsausheizprozesses durchgeführt werden, der typischerweise ausgeführt wird, um die Zuverlässigkeit der High-k-Gateisolationsschicht 22 zu erhöhen. Darüberhinaus können die zusätzlichen Materialschichten, obgleich diese nicht in den beigefügten Figuren dargestellt sind, gemäß einiger Anwendungen über der Lanthanid basierten Materialschicht 26 vor einem Durchführen des vorangehend beschriebenen Eintreibungsausheizprozesses gebildet werden. Z. B. kann eine Schicht aus Titannitrid (nicht dargestellt) mit einer Dicke von ca. 1 bis 2 nm auf der Lanthan basierten Materialschicht 26 gebildet werden. Daraufhin kann eine Schicht aus Polysilizium oder amorphem Silizium (nicht dargestellt) großflächig auf der Schicht aus Titannitrid abgeschieden werden, um die Gateausnehmungen 20A und 20C zu überfüllen. An diesem Punkt kann der oben beschriebene Eintreibungsausheizprozess als Teil von oder zusätzlich zu dem herkömmlichen Zuverlässigkeitsausheizprozess durchgeführt werden, der auf der High-k-Gateisolationsschicht 22 durchgeführt wird.
  • 1G stellt das Produkt 100 dar, nachdem ein oder mehrere Ätzprozesse durchgeführt wurden, um alle Materialien mit Ausnahme der verbleibenden Bereiche der High-k-Gateisolationsschicht 22 (in den Gateausnehmungen 20B und 20D) und den Mischschichten 22A (in den Gateausnehmungen 20A und 20C) zu entfernen. In dem Fall, in dem die oben beschriebene Titannitridschicht und die Schichten aus Materialien aus Polysilizium/amorphem Silizium gebildet wurden, kann z. B. die Ätzreihenfolge wie folgt sein: ein Ätzprozess auf Basis von DHF gefolgt von einem Nassätzprozess auf Basis von NH4OH zum sequenziellen Entfernen der Oberflächenoxidschicht und des darunter liegenden Polysilizium/amorphen Silizium; ein Ätzprozess auf Basis von SC1 zum Entfernen der Schicht aus Titannitrid; ein Ätzprozess auf Basis von SC2 zum Entfernen des Lanthanoxids; und ein weiterer Ätzprozess auf Basis von SC-1 zum Entfernen der strukturierten Opferhartmaske 24 (wenn diese aus Titannitrid gefertigt ist).
  • Als Nächstes wird eine erste Metallschicht 28 auf der High-k-Gateisolationsschicht 22 und den Mischschichten 22A in den Gateausnehmungen 20A/D gebildet, wie in 1A dargestellt ist. Die erste Metallschicht 28 umfasst ein Metall, das als Austrittsarbeit einstellendes Metall für die PMOS-Transistoren 10P1 und 10P2 dient, d. h. die Schicht 28 ist ein P-Austrittsarbeitsmetall. Die Dicke der ersten Metallschicht 28 kann abhängig von der besonderen Anwendung variieren und unter Verwendung eines beliebigen Prozesses gebildet werden, beispielsweise ALD, PVD usw. In einem Beispiel kann die erste Metallschicht eine Schicht aus Titannitrid, TaN, WN, TiC, TaC usw. sein und eine Dicke von ca. 2 bis 7 nm aufweisen. Sie kann unter Durchführung eines ALD-Prozesses oder eines Plasma unterstützten physikalischen Gasphasenabscheidungs(PVD)-Prozesses gebildet werden.
  • 1I stellt das Produkt 100 dar, nachdem eine strukturierte Maskenschicht 30 über dem Produkt 100 gebildet wurde. Die strukturierte Maskenschicht 30 bedeckt die PMOS-Bereiche, d. h. die PMOS-Transistoren 10P1 und 10P2, während die NMOS-Bereiche, d. h. die NMOS-Transistoren 10N1 und 10N2, für die weitere Verarbeitung freiliegen. In einer Ausführungsform kann die strukturierte Maskenschicht eine strukturierte Schicht bzw. strukturierte Schichten aus Fotolackmaterial bzw. Fotolackmaterialien sein, die unter Verwendung bekannter Fotolithografiewerkzeuge und -techniken gebildet werden.
  • 1J stellt das Produkt 100 dar, nachdem ein Trocken- oder Nassätzprozess durchgeführt wurde, um die freiliegenden Bereiche der ersten Metallschicht 28 zu entfernen. Insbesondere wurde die erste Metallschicht 28 (das P-Austrittsarbeitsmetall) von den Gateausnehmungen 20A und 20B der NMOS-Transistoren 10N1 bzw. 10N2 entfernt. Aufgrund dieses Ätzprozesses sind die verbleibenden Bereiche der ersten Metallschicht 28A lediglich in den Gateausnehmungen 20C und 20D der PMOS-Transistoren 10P2 und 10P1 entsprechend angeordnet.
  • 1K stellt das Produkt 100 dar, nachdem die strukturierte Maskenschicht 30 entfernt wurde. Die Maskenschicht 30 kann unter Durchführung einer Vielzahl bekannter Prozesse entfernt werden, beispielsweise durch Veraschung.
  • Als Nächstes wird, wie in 1L gezeigt ist, eine optionale zweite Metallschicht 32 auf dem Produkt 100 gebildet. Die zweite Metallschicht 32 umfasst ein Metall, das als eine Barrierenschicht zur Unterbindung einer Diffusion des N-Austrittsarbeitsmetalls in die Barunterliegenden Gateisolationsschichten dient. In einigen Fällen kann das N-Austrittsarbeitsmetall direkt auf den Gateisolationsschichten abgeschieden werden. In einem Beispiel kann die zweite Metallschicht 32 eine Schicht aus Titannitrid, TaN, TiSiN, TaSiN, WN oder WSiN sein und eine Dicke von ca. 0,5 bis 2 nm aufweisen. Sie kann unter Durchführung eines ALD-Prozesses gebildet werden.
  • Als Nächstes wird eine dritte Metallschicht 34 auf der zweiten Metallschicht 32 gebildet, wie in 1M dargestellt ist. Die dritte Metallschicht 34 umfasst ein Metall, das als Austrittsarbeit einstellendes Metall für die NMOS-Vorrichtungen dient. In einem Beispiel kann die dritte Metallschicht 34 eine Schicht aus Titan-Aluminium-Kohlenstoff (TiAlC), TiAl, TiAlN, TaAl, TaAlC, HfAlC, HfAl, WSi, TiSi, HfSi oder ein anderes Austrittsarbeitsmetall vom N-Typ sein. Es kann eine Dicke von ca. 1 bis 8 nm aufweisen und unter Durchführung eines ALD-Prozesses gebildet werden. Die oben genannte Barrierenschicht 32 wird typischerweise benötigt, wenn das N-Austrittsarbeitsmetall Aluminium umfasst.
  • Als Nächstes wird eine vierte Metallschicht 36 auf der dritten Metallschicht 34 gebildet, wie in 1N dargestellt ist. Die vierte Metallschicht 36 umfasst ein Metall, das als eine Haftschicht für leitfähige Materialien wie W, Al, Ti, Co und deren Legierungen dient und auch als Schutzschicht zum Schutz vor Oxidation der N-Austrittsarbeitsschicht vorgesehen ist. Die vierte Metallschicht 36 ist jedoch nicht in allen Anwendungen erforderlich. Wenn das zu bildende leitfähige Material bezüglich des N-Austrittsarbeitsmetalls gute Hafteigenschaften aufweist, dann kann in diesen Anwendungen z. B. auf die vierte Metallschicht 36 verzichtet werden. In einem Beispiel kann die vierte Metallschicht 36 eine Schicht aus Titannitrid, TaN, TiSiN, TaSiN, WN oder WSiN sein. Sie kann eine Dicke von 1 bis 6 nm aufweisen und unter Durchführung eines ALD- oder eines CVD-Prozesses gebildet werden.
  • 1O stellt das Produkt 100 dar, nachdem eine Opferschicht 40 großflächig auf dem Produkt 100 abgeschieden wurde, um die Gateausnehmungen 20A–D zu überfüllen. Die Opferschicht 40 kann eine Vielzahl unterschiedlicher Materialien umfassen, z. B. OPL usw., und kann unter Durchführung von z. B. einem Schleuderbeschichtungsverfahren gebildet werden. Die Opferschicht 40 kann mit einer beliebigen Dicke gebildet werden. Auf der Opferschicht 40 kann, falls gewünscht, ein CMP-Prozess durchgeführt werden.
  • 1P stellt das Produkt 100 dar, nachdem ein oder mehrere Planarisierungsprozesse, beispielsweise CMP-Prozesse, durchgeführt wurden, um die Bereiche der vorangehend beschriebenen verschiedenen Materialschichten zu entfernen, die über der Oberfläche 18S der Schicht aus isolierendem Material 18 und außerhalb der Gateausnehmungen 20A–D angeordnet sind.
  • Als Nächstes wird ein Trocken- oder Nassätzprozess durchgeführt, um die Opferschicht 40 in den Gateausnehmungen 20A–D zu entfernen, wie in 1Q dargestellt ist. In einer Ausführungsform kann der Ausnehmungsprozess ein zeitgesteuerter Ätzprozess sein und die verbleibenden Bereiche der Opferschicht 40, die in den Gateausnehmungen 20A–D angeordnet sind, können eine Dicke (in der vertikalen Richtung) haben, die in den Bereich von ca. 50 bis 90 nm fällt, falls die gesamte Gatehöhe ca. 100 nm beträgt (beispielsweise von der Oberseite eines Fins).
  • 1R stellt das Produkt 100 dar, nachdem ein oder mehrere zeitgesteuerte Ätzprozesse, beispielsweise zeitgesteuerte Trocken- oder Nassätzprozesse, durchgeführt wurden, um Bereiche der Schichten 22A, 22, 28A, 32, 34 und 36 zu entfernen, die in den Gateausnehmungen 20A–D angeordnet sind.
  • 1S stellt das Produkt 100 dar, nachdem einige Prozessoperationen durchgeführt wurden. Als Erstes wurde ein Ätz- oder Lösungsmittel basierter Prozess durchgeführt, um die verbleibenden Bereiche der Opfermaterialschicht 40 von innerhalb der Gateausnehmungen 20A–D zu entfernen. Dann wurde eine leifähige Materialschicht 42 großflächig auf dem Produkt 100 abgeschieden, um die Gateausnehmungen 20A–D zu überfüllen. Die leitfähige Materialschicht 42 kann eine Mehrzahl unterschiedlicher leitfähiger Materialien umfassen, beispielsweise ein Metall wie etwa W, Al, Co, Ti, Ni, beliebige Legierungen solcher Metalle, ein Metallsilizid, stark dotiertes Polysilizium usw. Es kann unter Durchführung z. B. von einem CVD-, ALD- oder PVD-Prozess gebildet werden, während vielleicht ein Reflowschritt vorgesehen ist. In einigen Fällen kann es aufgrund von schlechter Keimbildung oder schlechter Anhaftung auf dem Abstandshalterdielektrikum erforderlich sein, dass eine Haft- oder Benetzungsschicht vor einer Bildung der leitfähigen Materialschicht gebildet wird. Z. B. erfordert CVD W ein ALD TiN als Benetzungs- und Haftschicht. Die leitfähige Materialschicht 42 kann mit einer beliebigen Dicke gebildet werden. Als Nächstes werden ein oder mehrere Planarisierungsprozesse, beispielsweise CMP-Prozesse, durchgeführt, um die Bereiche der leitfähigen Materialschicht 42 zu entfernen, die über der Oberfläche 18S der Schicht aus isolierendem Material 18 und außerhalb der Gateausnehmungen 20A–D angeordnet sind.
  • 1T stellt das Produkt 100 dar, nachdem einige Prozessoperationen durchgeführt wurden.
  • Als Erstes wird ein Trocken- oder Nassätzprozess durchgeführt, um die leitfähige Materialschicht 42 innerhalb der Gateausnehmungen 20A–D auszunehmen. In einer Ausführungsform kann der Ausnehmungsprozess ein zeitgesteuerter Ätzprozess sein und die verbleibenden Bereiche der Opfermaterialschicht 42, die in den Gateausnehmungen 20A–D angeordnet sind, können ausgenommen werden, so dass sie eine gewünschte Dicke aufweisen. Als Nächstes wird eine Gatekappenschicht 44 in jeder der Gateausnehmungen 20A–D gebildet. Die Gatekappenschichten 44 können z. B. Siliziumnitrid umfassen und durch ein großflächiges Abscheiden einer Schicht aus Gatekappenmaterial (nicht dargestellt) zum Überfüllen der Gateausnehmungen 20A–D und einem nachfolgenden Durchführen von wenigstens einem Planarisierungsprozess, beispielsweise CMP-Prozesse, zum Entfernen der Bereiche der Gatekappenmaterialschicht, die über der Oberfläche 18S der Schicht aus isolierendem Material 18 und außerhalb der Gateausnehmungen 20A–D angeordnet sind, gebildet werden. An diesem Punkt im Prozessfluss werden die finalen Gatestrukturen 50N1, 50N2, 50P1 und 50P2 für die entsprechenden Transistorvorrichtungen 10N1, 10N2, 10P1 und 10P2 gebildet. An dem in 1T dargestellten Herstellungspunkt kann das integrierte Schaltungsprodukt 100 unter Durchführung verschiedener herkömmlicher Herstellungsprozesse fertiggestellt werden, z. B. durch die Bildung von Kontakten zu den Source-/Drainbereichen der Vorrichtung, die Bildung verschiedener Metallisierungsschichten für das Produkt usw.
  • Unter Verwendung der hierin offenbarten Verfahren können die Transistorvorrichtungen 10N1, 10N2, 10P1 und 10P2 mit unterschiedlichen Gatestrukturen gebildet werden. Sie können derart gebildet werden, dass sie vier verschiedene Austrittsarbeitswerte aufweisen. Demzufolge weisen die Transistorvorrichtungen 10N1, 10N2, 10P1 und 10P2 des Produkts 100 unterschiedliche Schwellwertspannungsniveaus auf. Insbesondere für das dargestellte Beispiel ergeben die offenbarten Verfahren einen Phasenversatz in der Bandlückenspannung von ca. –0,16 eV für die Vorrichtungen 10N1 (4,33 eV) und 10P2 (4,76 eV), die die Lanthanid aufweisenden Gateisolationsschichten 22A umfassen, verglichen mit den entsprechenden Vorrichtungen 10N2 (4,49 eV) und 10P1 (4,92 eV), die das herkömmliche High-k-Gateisolationsmaterial 22 als die Gateisolationsschicht aufweisen. In diesem besonderen Beispiel war die Lanthanid basierte Materialschicht 26 eine Schicht aus Lanthanoxid, die mit einer Dicke von 0,1 bis 1 nm gebildet wurde. Bedeutendermaßen und überraschenderweise stellt die Verwendung der Lanthanid aufweisenden Gateisolationsschichten 22A ein effizientes Mittel zur Steuerung der Austrittsarbeit der PMOS-Vorrichtungen und der NMOS-Vorrichtungen bereit. Die Bereitstellung von Techniken zur Herstellung von Vorrichtungen mit mehreren Vt gibt den Designern eine größere Flexibilität an die Hand, da es das Entwerfen von immer komplizierteren und fortschrittlicheren integrierten Schaltunsprodukten betrifft. Die nachstehende Tabelle führt einige Aspekte der in 1T dargestellten neuen Struktur 100 aus.
    TRANSISTOR GATESTRUKTUR WF-WERT
    10N1 22A – gemischte High-k-Gateisolation – 1.7 nm; 32 – TiN oder TiSiN – Barriere – 1 nm; 34 – TiAlC – 5 nm (N-WFM); 36 – TiN – Anhaftung – 1 nm; und 42 – Wolfram 4.33
    10N2 22 – ursprüngliche High-k-Gateisolierung – 1.7 nm; 32 – TiN oder TiSiN – Barriere – 1 nm; 34 – TiAlC – 5 nm (N-WFM); 36 – TiN – Anhaftung – 1 nm; und 42 – Wolfram 4.49
    10P2 22A – gemischte High-k-Gateisolation – 1.7 nm; 28A – TiN – P-WFN – 4 nm; 32 – TiN oder TiSiN – Barriere – 1 nm; 34 – TiAlC – 5 nm (N-WFM); 36 – TiN – Anhaftung – 1 nm; und 42 – Wolfram 4.76
    10P1 22 – ursprüngliche High-k-Gateisolierung – 1.7 nm; 28A – TiN – P-WFN – 4 nm; 32 – TiN oder TiSiN – Barriere – 1 nm; 34 – TiAlC – 5 nm (N-WFM); 36 – TiN – Anhaftung – 1 nm; und 42 – Wolfram 4.92
  • Zusätzlich zu den in 1T dargestellten Beispielen mit vier Vorrichtungen können die hierin offenbarten Verfahren dazu verwendet werden, ein integriertes Schaltungsprodukt mit einer geringeren Anzahl von Transistorvorrichtungen zu bilden, die unterschiedliche Austrittsarbeitswerte zeigen. Insbesondere 1U stellt eine Ausführungsform eines anderen integrierten Schaltungsprodukts 101 dar, das drei anschauliche Transistorvorrichtungen 10N1, 10N2 und 10P1 aufweist, die mit unterschiedlichen Gatestrukturen gebildet sein können, so dass diese drei unterschiedliche Austrittsarbeitswerte und unterschiedliche Schwellspannungsniveaus aufweisen. In dem dargestellten Beispiel ergeben die hierin offenbarten Verfahren einen Phasenversatz in der Austrittsarbeit von ca. –0,3 eV für die Vorrichtung 10N1 (4,3 eV), die die Lanthanid aufweisende Gateisolationsschicht 22A aufweist, verglichen mit der entsprechenden Vorrichtung 10N2 (4,6 eV), die ein herkömmliches High-k-Gateisolationsmaterial 22 und ein Metall mit einer Austrittsarbeit in der Mitte der Bandlücke aufweist. In diesem Beispiel wird die Vorrichtung 10P1 (4,9 eV) mit einer herkömmlichen High-k-Gateisolationsschicht 22 gebildet. Folglich kann die Vorrichtung 10N2 als eine „Midgap”-Vorrichtung angesehen werden. Es wird angemerkt, dass die Midgap-Vorrichtung gleichsam als eine PMOS-Vorrichtung gebildet sein kann, die die hierin offenbarte Lanthanid aufweisende Gateisolationsschicht 22A verwendet, d. h. den zu der vorangehenden Ausführungsform entgegengestetzten Fall, in dem ein N-Austrittsarbeitsmetall für 10N1 verwendet wurde, ein P-Austrittsarbeitsmetall für 10N2 und 10P1 verwendet wurde, wobei die La2O3-Schicht in 10N2 eingebaut ist, um den Versatz von –0,3 eV von 4,9 eV hervorzurufen. In diesem besonderen Beispiel war die Lanthanid aufweisende Materialschicht 26 eine Schicht aus Lanthanoxid, die mit einer Dicke von ca. 0,1 bis 1 nm (1 bis 10 Angström) gebildet wurde, was dem relativ hohen Bandlückenspannungsversatz (–0,3 eV) für diese Ausführungsform im Vergleich zu den in 1T dargestellten Ausführungsformen Rechnung trägt. Die nachstehende Tabelle führt einige Aspekte der neuen Struktur 101 aus, die in 1U dargestellt ist.
    TRANSISTOR GATESTRUKTUR WF-WERT
    10N1 22A – Gemischte High-k-Gateisolation – 1.7 nm; 32 – TiN oder TiSiN – Barriere – 1 nm; 34 – WN oder WSi (Midgap) – 5 nm (N-WFM); 36 – TiN – Anhaftung – 1 nm; und 42 – Wolfram 4.3
    10N2 22 – ursprüngliche High-k-Gateisolation – 1.7 nm; 32 – TiN oder TiSiN – Barriere – 1 nm; 34 – WN oder WSi (Midgap) – 5 nm (N-WFM); 36 – TiN Anhaftung – 1 nm; und 42 – Wolfram 4.6
    10P1 22 – ursprüngliche High-k-Gateisolation – 1.7 nm; 28A – TiN – P-WFN – 4 nm; 32 – TiN oder TiSiN – Barriere – 1 nm; 34 – TiAlC – 5 nm (N-WFM); 36 – TiN – Anhaftung – 1 nm; und 42 – Wolfram 4.9
  • 1V stellt eine Ausführungsform eines anderen integrierten Schaltungsprodukts 102 dar, das drei anschauliche Transistorvorrichtungen 10N1, 10P1 und 10P2 umfasst. Die mit verschiedenen Gatestrukturen gebildet werden können, so dass diese drei verschiedene Austrittsarbeitswerte und verschiedene Schwellwertspannungsniveaus aufweisen. Insbesondere ergeben die hierin offenbarten Verfahren in dem dargestellten Beispiel einen Phasenversatz in der Austrittsarbeit von ca. –0,3 eV für die Vorrichtung 10P2 (4,6 eV), die die Lanthanid aufweisende Gateisolationsschicht 22A umfasst, verglichen mit der entsprechenden Vorrichtung 10P1 (4,9 eV), die mit einer herkömmlichen High-k-Gateisolationsschicht 22 gebildet ist. In dieser Ausführungsform wurde die Vorrichtung 10N1 (4,3 eV) mit der herkömmlichen High-k-Gateisolationsschicht 22 gebildet. Die nachstehende Tabelle führt einige Aspekte der neuen Struktur 101 aus, die in 1V dargestellt ist.
    TRANSISTOR GATESTRUKTUR WF-WERT
    10N1 22 – ursprüngliche High-k-Gateisolation – 1.7 nm; 32 – TiN oder TiSiN – Barriere – 1 nm; 34 – TiAlC – 5 nm (N-WFM); 36 – TiN – Anhaftung – 1 nm; und 42 – Wolfram 4.3
    10P2 22A – gemischte High-k-Gateisolation – 1.7 nm; 28A – TiN – P-WFN – 4 nm; 32 – TiN oder TiSiN – Barriere – 1 nm; 34 – TiAlC – 5 nm (N-WFM); 36 – TiN – Anhaftung – 1 nm; und 42 – Wolfram 4.6
    10P1 22 – ursprüngliche High-k-Gateisolierung – 1.7 nm; 28A – TiN – P-WFN – 4 nm; 32 – TiN oder TiSiN – Barriere – 1 nm; 34 – TiAlC – 5 nm (N-WFM); 36 – TiN – Anhaftung – 1 nm; und 42 – Wolfram 4.9
  • 1W stellt eine Ausführungsform eines anderen integrierten Schaltungsprodukts 103 dar, das zwei anschauliche Transistorvorrichtungen 10N1 und 10P1 aufweist, die mit unterschiedlichen Gatestrukturen gebildet sind, so dass diese zwei unterschiedliche Austrittsarbeitswerte und unterschiedliche Schwellwertspannungsniveaus aufweisen. Insbesondere in dem dargestellten Beispiel ergeben die hierin offenbarten Verfahren einen Phasenversatz in der Bandlückenspannung von ca. –0,6 eV für die Vorrichtung 10N1 (4,3 eV), die die Lanthanid aufweisende Gateisolationsschicht 22A umfasst, im Vergleich zu der Vorrichtung 10P1 (4,9 eV), die mit einer herkömmlichen High-k-Gateisolationsschicht 22 gebildet wurde. In diesem besonderen Beispiel war die Lanthanid basierte Materialschicht 26 eine Schicht aus Lanthanoxid, die mit einer Dicke von 0,5 bis 2 nm gebildet wurde, was dem relativ höheren Bandlückenspannungsversatz für diese Ausführungsform (–0,6 eV) im Vergleich zu den anderen Ausführungsformen Rechnung trägt, die in den 1S bis 1T dargestellt sind. Die nachstehende Tabelle führt einige Aspekte der neuen Struktur 103 aus, die in 1W dargestellt ist.
    TRANSISTOR GATE STRUKTUR WF-WERT
    10N1 22A – gemischte High-k-Gateisolation – 1.7 nm; 32 – TiN oder TiSiN – Barriere – 1 nm; 34 – TiAlC – 5 nm (N-WFM); 36 – TiN – Anhaftung – 1 nm; und 42 – Wolfram 4.3
    10P1 22 – ursprüngliche High-k-Gateisolierung – 1.7 nm; 28A – TiN – P-WFN – 4 nm; 32 – TiN oder TiSiN – Barriere – 1 nm; 34 – TiAlC – 5 nm (N-WFM); 36 – TiN – Anhaftung – 1 nm; und 42 – Wolfram 4.9
  • Im Wesentlichen sind die hierin offenbarten Methodologien gleichsam kompatibel mit einer Bildung von Austauschgatestrukturen für NMOS- und PMOS-Vorrichtungen wie oben gezeigt ist. Folglich weisen die hierin offenbarten Verfahren einen bedeutenden Wert bezüglich einer Bildung integrierter Schaltungsprodukte unter der Verwendung der CMOS-Technologie auf. Andere Vorteile sind für den Fachmann nach einer vollständigen Lektüre der vorliegenden Beschreibung ersichtlich. An dem in den 1T bis 1W dargestellten Herstellungspunkt können die integrierten Schaltungsprodukte 100 bis 103 unter Durchführung verschiedener herkömmlicher Herstellungsprozesse fertiggestellt werden, beispielsweise durch die Bildung von Kontakten zu den Source/Drainbereichen der Vorrichtung, die Bildung von verschiedenen Metallisierungsschichten für das Produkt usw.
  • Die vorangehend offenbarten besonderen Ausführungsformen sind lediglich anschaulich, da die Erfindung modifiziert und unterschiedlich, jedoch in äquivalenter Weise, ausgeführt werden kann, wie dem Fachmann in Kenntnis der vorliegenden Lehre ersichtlich ist. Die oben ausgeführten Prozessschritte können z. B. in einer abweichenden Anordnung ausgeführt werden. Ferner ist keine Begrenzung auf Konstruktions- oder Designdetails beabsichtigt, die hierin gezeigt sind, anders als in den nachfolgenden Ansprüchen beschrieben wird. Es wird angemerkt, dass die Verwendung von Begriffen wie „erst”, „zweit”, „dritt” oder „viert” zur Beschreibung verschiedener Prozesse oder Strukturen in dieser Beschreibung und in den beigefügten Ansprüchen lediglich als eine abkürzende Bezugnahme auf entsprechende Schritte/Strukturen verwendet wird und nicht notwendigerweise bedeutet, dass entsprechende Schritte/Strukturen in dieser angeordneten Sequenz durchgeführt/gebildet werden. Natürlich kann abhängig von der genauen Sprache der Ansprüche eine angeordnete Sequenz entsprechender Prozesse gegebenenfalls erforderlich sein. Der Schutz ist in den nachfolgenden Ansprüchen angegeben.

Claims (12)

  1. Verfahren zum Bilden von Austauschgatestrukturen für einen NMOS-Transistor und einen PMOS-Transistor, umfassend ein: Durchführen von wenigstens einem Ätzprozess zum Entfernen einer Opfergatestruktur für den NMOS-Transistor und einer Opfergatestruktur für den PMOS-Transistor, um dadurch eine NMOS-Gateausnehmung und eine PMOS-Gateausnehmung festzulegen; Bilden einer High-k-Gateisolationsschicht in der NMOS-Gateausnehmung und in der PMOS-Gateausnehmung; Bilden einer Lanthanid basierten Materialschicht auf der High-k-Gateisolationsschicht, die in den NMOS- und PMOS-Gateausnehmungen angeordnet ist; Durchführen von wenigstens einem Wärmeprozess zum Eintreiben von Material aus der Lanthanid basierten Materialschicht in die High-k-Gateisolationsschicht, so dass dadurch eine Lanthanid aufweisende High-k-Gateisolationsschicht in der NMOS-Gateausnehmung und in der PMOS-Gateausnehmung gebildet wird; und Durchführen von wenigstens einem Prozess zum Bilden einer ersten Gateelektrodenstruktur über der Lanthanid aufweisenden High-k-Gateisolationsschicht in der NMOS-Gateausnehmung und einer zweiten Gateelektrodenstruktur über der Lanthanid aufweisenden High-k-Gateisolationsschicht in der PMOS-Gateausnehmung.
  2. Verfahren nach Anspruch 1, wobei die Lanthanid basierte Materialschicht ein Metall oder ein Oxid oder ein Halogenid oder ein Karbid oder ein Nitrid umfasst.
  3. Verfahren nach Anspruch 1, wobei das Durchführen des wenigstens einen Wärmeprozesses ein Durchführen des wenigstens einen Wärmeprozesses bei einer Temperatur umfasst, die in den Bereich von 500 bis 1200°C für eine Dauer von 3 Sekunden oder weniger fällt.
  4. Verfahren nach Anspruch 1, wobei die Lanthanid basierte Materialschicht eine Schicht aus Lanthanoxid und die High-k-Gateisolationsschicht eine Schicht aus Hafniumoxid ist.
  5. Verfahren nach Anspruch 1, wobei die Lanthanid aufweisende High-k-Gateisolationsschicht eine Schicht aus Hafnium-Lanthanoxid (HfLaxOy) ist.
  6. Verfahren zum Bilden von Austauschgatestrukturen für einen NMOS-Transistor und einen PMOS-Transistor, umfassend ein: Durchführen von wenigstens einem Ätzprozess zum Entfernen einer Opfergatestruktur für den NMOS-Transistor und einer Opfergatestruktur für den PMOS-Transistor, um dadurch eine NMOS-Gateausnehmung und eine PMOS-Gateausnehmung festzulegen; Bilden einer High-k-Gateisolationsschicht mit Hafniumoxid in der NMOS-Gateausnehmung und in der PMOS-Gateausnehmung; Bilden einer Schicht aus Lanthanoxid auf der High-k-Gateisolationsschicht, die in der NMOS-Gateausnehmung und in der PMOS-Gateausnehmung angeordnet ist; Durchführen von wenigstens einem Wärmeprozess, um Lanthan von der Schicht aus Lanthanoxid in die High-k-Gateisolationsschicht einzutreiben, so dass dadurch eine Hafnium-Lanthanoxid-Gateisolationsschicht in der NMOS-Gateausnehmung und in der PMOS-Gateausnehmung gebildet wird; und Durchführen von wenigstens einem Prozess zum Bilden einer ersten Gateelektrodenstruktur auf der Hafnium-Lanthanoxid-Gateisolationsschicht in der NMOS-Gateausnehmung und einer zweiten Gateelektrodenstruktur auf der Hafnium-Lanthanoxid-Gateisolationsschicht in der PMOS-Gateausnehmung.
  7. Verfahren nach Anspruch 6, wobei das Durchführen des wenigstens einen Wärmeprozesses ein Durchführen des wenigstens einen Wärmeprozesses bei einer Temperatur umfasst, die in den Bereich von 500 bis 1200°C für eine Dauer von 3 Sekunden oder weniger fällt.
  8. Verfahren zum Bilden von Austauschgatestrukturen für eine NMOS-Transistorvorrichtung und eine erste und eine zweite PMOS-Transistorvorrichtung, umfassend ein: Durchführen von wenigstens einem Ätzprozess zum Entfernen einer Opfergatestruktur für den ersten NMOS-Transistor und einer Opfergatestruktur für den ersten PMOS-Transistor und für den zweiten PMOS-Transistor, um dadurch eine NMOS-Gateausnehmung und eine erste und eine zweite PMOS-Gateausnehmung festzulegen; Bilden einer High-k-Gateisolationsschicht in der NMOS-Gateausnehmung und in der ersten und zweiten PMOS-Gateausnehmung; Bilden einer strukturierten Hartmaskenschicht, die die High-k-Gateisolationsschicht in der ersten PMOS-Gateausnehmung bedeckt, während die High-k-Gateisolationsschicht in der NMOS-Gateausnehmung und in der zweiten PMOS-Gateausnehmung freiliegt; Bilden einer Lanthanid basierten Materialschicht auf der freiliegenden High-k-Gateisolationsschicht in der NMOS-Gateausnehmung, auf der freiliegenden High-k-Gateisolationsschicht in der zweiten PMOS-Gateausnehmung und über der strukturierten Hartmaskenschicht; Durchführen von wenigstens einem Wärmeprozess zum Eintreiben von Material aus der Lanthanid basierten Materialschicht in die High-k-Gateisolationsschicht in der NMOS-Gateausnehmung und in die High-k-Gateisolationsschicht in der zweiten PMOS-Gateausnehmung, um dadurch eine erste Lanthanid aufweisende High-k-Gateisolationsschicht in der NMOS-Gateausnehmung und eine zweite Lanthanid aufweisende High-k-Gateisolationsschicht in der zweiten PMOS-Gateausnehmung zu bilden; Durchführen von wenigstens einem Ätzprozess zum Entfernen der Lanthanid basierten Materialschicht und der strukturierten Hartmaskenschicht; und Durchführen von wenigstens einem Prozess zum Bilden von: einer ersten Gateelektrodenstruktur auf der ersten Lanthanid aufweisenden High-k-Gateisolationsschicht in der NMOS-Gateausnehmung; einer zweiten Gateelektrodenstruktur auf der zweiten Lanthanid aufweisenden High-k-Gateisolationsschicht in der zweiten PMOS-Gateausnehmung; und einer dritten Gateelektrodenstruktur auf der zweiten High-k-Gateisolationsschicht in der ersten PMOS-Gateausnehmung.
  9. Verfahren nach Anspruch 8, wobei die Lanthanid basierte Materialschicht ein Metall oder ein Oxid oder ein Halogenid oder ein Karbid oder ein Nitrid umfasst.
  10. Verfahren nach Anspruch 8, wobei ein Durchführen des wenigstens einen Wärmeprozesses ein Durchführen des wenigstens einen Wärmeprozesses bei einer Temperatur umfasst, die in den Bereich von 500 bis 1200°C für eine Dauer von 3 Sekunden oder weniger fällt.
  11. Verfahren nach Anspruch 8, wobei die Lanthanid basierte Materialschicht eine Schicht aus Lanthanoxid und die High-k-Isolationsschicht eine Schicht aus Hafniumoxid ist.
  12. Verfahren nach Anspruch 11, wobei die Lanthanid aufweisende High-k-Gateisolationsschicht eine Schicht aus Hafnium-Lanthanoxid (HfLaxOy) ist.
DE102014222289.3A 2013-11-01 2014-10-31 Verfahren zum Bilden von Gatestrukturen mit mehreren Austrittsarbeitsfunktionen Active DE102014222289B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/069,782 US9012319B1 (en) 2013-11-01 2013-11-01 Methods of forming gate structures with multiple work functions and the resulting products
US14/069,782 2013-11-01

Publications (2)

Publication Number Publication Date
DE102014222289A1 true DE102014222289A1 (de) 2015-05-07
DE102014222289B4 DE102014222289B4 (de) 2021-01-21

Family

ID=52822525

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102014222289.3A Active DE102014222289B4 (de) 2013-11-01 2014-10-31 Verfahren zum Bilden von Gatestrukturen mit mehreren Austrittsarbeitsfunktionen

Country Status (6)

Country Link
US (1) US9012319B1 (de)
KR (1) KR20150051147A (de)
CN (1) CN104616994A (de)
DE (1) DE102014222289B4 (de)
SG (1) SG10201404645QA (de)
TW (1) TWI536544B (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015109834A1 (de) * 2015-05-22 2016-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-Feldeffekttransistor (Finfet) - Bauelementstruktur mit unebenem Gate und Verfahren zur Ausbildung derselben
US9818841B2 (en) 2015-05-15 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with unleveled gate structure and method for forming the same

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150118836A1 (en) * 2013-10-28 2015-04-30 United Microelectronics Corp. Method of fabricating semiconductor device
US9337297B2 (en) * 2013-12-31 2016-05-10 Texas Instruments Incorporated Fringe capacitance reduction for replacement gate CMOS
US9583362B2 (en) * 2014-01-17 2017-02-28 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure and manufacturing method thereof
CN104821296B (zh) * 2014-01-30 2017-11-28 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR102190673B1 (ko) * 2014-03-12 2020-12-14 삼성전자주식회사 중간갭 일함수 금속 게이트 전극을 갖는 반도체 소자
US9735231B2 (en) * 2014-03-31 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Block layer in the metal gate of MOS devices
CN105097461B (zh) * 2014-04-21 2018-03-30 中芯国际集成电路制造(北京)有限公司 一种半导体器件的制造方法
US9190488B1 (en) * 2014-08-13 2015-11-17 Globalfoundries Inc. Methods of forming gate structure of semiconductor devices and the resulting devices
US10164049B2 (en) * 2014-10-06 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device with gate stack
US10134861B2 (en) 2014-10-08 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9466494B2 (en) * 2014-11-18 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Selective growth for high-aspect ration metal fill
KR102263765B1 (ko) * 2015-04-08 2021-06-09 에스케이하이닉스 주식회사 반도체 소자, 그의 제조 방법, 및 이를 구비하는 반도체 장치
KR102376503B1 (ko) * 2015-04-23 2022-03-18 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
KR102290685B1 (ko) * 2015-06-04 2021-08-17 삼성전자주식회사 반도체 장치
KR20160148795A (ko) * 2015-06-16 2016-12-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN106328501B (zh) * 2015-06-23 2019-01-01 中国科学院微电子研究所 半导体器件的制造方法
US10861701B2 (en) * 2015-06-29 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10090396B2 (en) 2015-07-20 2018-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating metal gate devices and resulting structures
CN106409830B (zh) * 2015-07-27 2020-05-05 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
CN106409764B (zh) * 2015-08-03 2021-01-12 联华电子股份有限公司 制作半导体元件的方法
CN106601606B (zh) * 2015-10-19 2019-09-20 中芯国际集成电路制造(上海)有限公司 Nmos器件、半导体装置及其制造方法
US9853123B2 (en) * 2015-10-28 2017-12-26 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
US9583486B1 (en) * 2015-11-19 2017-02-28 International Business Machines Corporation Stable work function for narrow-pitch devices
US9490255B1 (en) * 2015-12-01 2016-11-08 International Business Machines Corporation Complementary metal oxide semiconductor replacement gate high-k metal gate devices with work function adjustments
KR102474431B1 (ko) * 2015-12-08 2022-12-06 삼성전자주식회사 반도체 소자의 제조방법
US9865703B2 (en) * 2015-12-31 2018-01-09 International Business Machines Corporation High-K layer chamfering to prevent oxygen ingress in replacement metal gate (RMG) process
CN106952874B (zh) * 2016-01-06 2019-11-01 中芯国际集成电路制造(上海)有限公司 多阈值电压鳍式晶体管的形成方法
US9960161B2 (en) * 2016-01-12 2018-05-01 International Business Machines Corporation Low resistive electrode for an extendable high-k metal gate stack
US10079182B2 (en) * 2016-01-15 2018-09-18 International Business Machines Corporation Field effect transistor gate stack
US9559016B1 (en) * 2016-01-15 2017-01-31 International Business Machines Corporation Semiconductor device having a gate stack with tunable work function
US9583400B1 (en) * 2016-01-15 2017-02-28 International Business Machines Corporation Gate stack with tunable work function
US9859169B2 (en) * 2016-01-15 2018-01-02 International Business Machines Corporation Field effect transistor stack with tunable work function
US10431583B2 (en) 2016-02-11 2019-10-01 Samsung Electronics Co., Ltd. Semiconductor device including transistors with adjusted threshold voltages
US9899264B2 (en) 2016-06-30 2018-02-20 International Business Machines Corporation Integrated metal gate CMOS devices
CN107591437B (zh) * 2016-07-07 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9640540B1 (en) * 2016-07-19 2017-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for an SRAM circuit
KR102553260B1 (ko) * 2016-08-03 2023-07-07 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9947594B2 (en) * 2016-09-19 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9837507B1 (en) * 2016-09-30 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20180138123A1 (en) * 2016-11-15 2018-05-17 Globalfoundries Inc. Interconnect structure and method of forming the same
CN108074815B (zh) * 2016-11-17 2021-04-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108122844B (zh) * 2016-11-30 2020-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US10163899B2 (en) * 2016-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Temperature compensation circuits
KR102664033B1 (ko) 2017-02-06 2024-05-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20180102273A (ko) * 2017-03-07 2018-09-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10546785B2 (en) * 2017-03-09 2020-01-28 International Business Machines Corporation Method to recess cobalt for gate metal application
KR102363115B1 (ko) * 2017-03-17 2022-02-15 가부시키가이샤 리코 전계 효과형 트랜지스터, 그 제조 방법, 표시 소자, 표시 디바이스 및 시스템
CN108666271B (zh) * 2017-03-29 2020-10-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10002791B1 (en) 2017-04-06 2018-06-19 International Business Machines Corporation Multi-layer work function metal gates with similar gate thickness to achieve multi-Vt for vFETS
US11114347B2 (en) * 2017-06-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
US10720516B2 (en) * 2017-06-30 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Gate stack structure and method for forming the same
KR102341721B1 (ko) * 2017-09-08 2021-12-23 삼성전자주식회사 반도체 소자
KR102271008B1 (ko) 2017-10-27 2021-06-29 삼성전자주식회사 반도체 장치
US11282933B2 (en) * 2017-11-30 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having a work function material gradient
CN109994472B (zh) * 2018-01-03 2021-12-28 联华电子股份有限公司 半导体元件与其制作方法
US10388577B1 (en) 2018-03-28 2019-08-20 International Business Machines Corporation Nanosheet devices with different types of work function metals
CN110649091B (zh) * 2018-06-27 2024-02-27 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
KR102574322B1 (ko) * 2018-06-27 2023-09-05 삼성전자주식회사 반도체 장치
US10879392B2 (en) * 2018-07-05 2020-12-29 Samsung Electronics Co., Ltd. Semiconductor device
US11189662B2 (en) 2018-08-13 2021-11-30 Micron Technology Memory cell stack and via formation for a memory device
US10991425B2 (en) * 2018-08-13 2021-04-27 Micron Technology, Inc. Access line grain modulation in a memory device
US10879393B2 (en) * 2018-08-14 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having gate structure with bent sidewalls
US10573723B1 (en) * 2018-08-23 2020-02-25 International Business Machines Corporation Vertical transport FETs with asymmetric channel profiles using dipole layers
US10867864B2 (en) * 2018-09-27 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11094598B2 (en) 2019-07-11 2021-08-17 Globalfoundries U.S. Inc. Multiple threshold voltage devices
US11380793B2 (en) * 2019-07-31 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device having hybrid work function layer stack
US11056395B2 (en) * 2019-08-23 2021-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor metal gate and method of manufacture
US11362002B2 (en) * 2020-01-28 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Adjusting work function through adjusting deposition temperature
US11664279B2 (en) 2020-02-19 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple threshold voltage implementation through lanthanum incorporation
US11430950B2 (en) 2020-03-27 2022-08-30 Micron Technology, Inc. Low resistance via contacts in a memory device
US11475942B2 (en) * 2020-06-18 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structures
US20220093757A1 (en) * 2020-09-22 2022-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Middle-of-line interconnect structure and manufacturing method
US11594610B2 (en) * 2020-10-15 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20230377879A1 (en) * 2022-05-18 2023-11-23 Applied Materials, Inc. Barrier layer for preventing aluminum diffusion

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7332433B2 (en) 2005-09-22 2008-02-19 Sematech Inc. Methods of modulating the work functions of film layers
US7858459B2 (en) * 2007-04-20 2010-12-28 Texas Instruments Incorporated Work function adjustment with the implant of lanthanides
US7799669B2 (en) * 2007-04-27 2010-09-21 Texas Instruments Incorporated Method of forming a high-k gate dielectric layer
US20090039441A1 (en) 2007-08-10 2009-02-12 Hongfa Luna Mosfet with metal gate electrode
US20090108294A1 (en) 2007-10-30 2009-04-30 International Business Machines Corporation Scalable high-k dielectric gate stack
US8236686B2 (en) 2008-05-30 2012-08-07 International Business Machines Corporation Dual metal gates using one metal to alter work function of another metal
CN102110650A (zh) * 2009-12-29 2011-06-29 中国科学院微电子研究所 一种半导体器件及其制造方法
US8592296B2 (en) 2010-06-16 2013-11-26 International Business Machines Corporation Gate-last fabrication of quarter-gap MGHK FET
US8716118B2 (en) * 2012-01-06 2014-05-06 International Business Machines Corporation Replacement gate structure for transistor with a high-K gate stack
US9431509B2 (en) * 2012-12-31 2016-08-30 Texas Instruments Incorporated High-K metal gate

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583485B2 (en) 2015-05-15 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device structure with uneven gate structure and method for forming the same
US9818841B2 (en) 2015-05-15 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with unleveled gate structure and method for forming the same
US10468407B2 (en) 2015-05-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with uneven gate structure
US10483370B2 (en) 2015-05-15 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with unleveled gate structure
US11271089B2 (en) 2015-05-15 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor structure with unleveled gate structure
DE102015109834A1 (de) * 2015-05-22 2016-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-Feldeffekttransistor (Finfet) - Bauelementstruktur mit unebenem Gate und Verfahren zur Ausbildung derselben
US11139295B2 (en) 2015-05-22 2021-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method
DE102015109834B4 (de) 2015-05-22 2022-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Verfahren zur Ausbildung eines Fin-Feldeffekttransistor (Finfet) - Bauelementstruktur mit unebenem Gate

Also Published As

Publication number Publication date
US9012319B1 (en) 2015-04-21
TWI536544B (zh) 2016-06-01
CN104616994A (zh) 2015-05-13
SG10201404645QA (en) 2015-06-29
TW201519410A (zh) 2015-05-16
US20150126023A1 (en) 2015-05-07
KR20150051147A (ko) 2015-05-11
DE102014222289B4 (de) 2021-01-21

Similar Documents

Publication Publication Date Title
DE102014222289B4 (de) Verfahren zum Bilden von Gatestrukturen mit mehreren Austrittsarbeitsfunktionen
DE102014222562B4 (de) Verfahren zum bilden von austauschgatestrukturen und von fins auf finfet-vorrichtungen und die resultierenden vorrichtungen
DE102009055392B4 (de) Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements
DE102008045037B4 (de) Statischer RAM-Zellenaufbau und Mehrfachkontaktschema zum Anschluss von Doppelkanaltransistoren
DE102012209512B4 (de) Metall-Gate-Stapelbildung in Austausch-Gate-Technologie
DE102009031155B4 (de) Einstellen einer Schwellwertspannung für komplexe Transistoren durch Diffundieren einer Metallsorte in das Gatedielektrikum vor der Gatestrukturierung
DE102005009976B4 (de) Transistor mit Dotierstoff tragendem Metall im Source- und Drainbereich
DE102005024417B4 (de) Halbleiterbauelement sowie Verfahren zum Herstellen eines Halbleiterbauelements
DE102010038742B4 (de) Verfahren und Halbleiterbauelement basierend auf einer Verformungstechnologie in dreidimensionalen Transistoren auf der Grundlage eines verformten Kanalhalbleitermaterials
DE102011077661B4 (de) Metallgateelektrodenstrukturen und Verfahren zu deren Herstellung durch eine Reduzierung des Gatefüllaspektverhältnisses in einer Austauschgatetechnologie
DE102009006802B3 (de) Verfahren und Halbleiterbauelement mit Einstellung der Austrittsarbeit in einer Gateelektrodenstruktur mit großem ε nach der Transistorherstellung unter Anwendung von Lanthanum
DE102009015715B4 (de) Verfahren zur Herstellung eines Transistorbauelements mit Bewahren der Integrität eines Gatestapel mit großem ε durch einen Versatzabstandshalter, der zum Bestimmen eines Abstands einer verformungsinduzierenden Halbleiterlegierung verwendet wird, und Transistorbauelement
DE102010001403B4 (de) Austauschgateverfahren auf der Grundlage eines Umkehrabstandhalters, der vor der Abscheidung des Austrittsarbeitsmetalls aufgebracht wird
DE102014219912A1 (de) Verfahren zum Bilden von FinFET-Halbleitervorrichtungen unter Verwendung einer Austauschgatetechnik und die resultierenden Vorrichtungen
DE102012215988B4 (de) CET und GATE-Leckstromverringerung in Metall-GATE-Elektrodenstrukturen mit grossem ε
DE102009039521B4 (de) Verbesserte Füllbedingungen in einem Austauschgateverfahren unter Anwendung einer zugverspannten Deckschicht
DE102018217684B4 (de) Verfahren zur Anpassung einer negativen Kapazität in Gate-Elektrodenstrukturen und dazugehörige Halbleitervorrichtung
DE102017123039A1 (de) Halbleitervorrichtung
DE102010028465B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit Metallgate und Halbleiterwiderständen, die auf der Grundlage eines Austauschgateverfahrens hergestellt sind
DE102009046245A1 (de) Metallgateelektrodenstrukturen mit großem ε, die durch eine separate Abtragung von Platzhaltermaterialien in Transistoren unterschiedlicher Leitfähigkeitsart hergestellt sind
DE112005003007T5 (de) Transistorbauelement und Verfahren zu seiner Herstellung
DE112006000598T5 (de) Transistoranordnung und Verfahren zur Herstellung derselben
DE102010040058A1 (de) Polysiliziumwiderstände, die in einem Halbleiterbauelement mit Metallgateelektrodenstrukturen mit großem ε hergestellt sind
DE102009043328B4 (de) Herstellung von Halbleiterwiderständen in einem Halbleiterbauelement mit Metallgatestrukturen durch Erhöhen der Ätzwiderstandsfähigkeit der Widerstände
DE102009046250A1 (de) Kantenverrundung in einem Austauschgateverfahren auf der Grundlage eines Opferfüllmaterials, das vor der Abscheidung des Austrittsarbeitsmetalls aufgebracht wird

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNER: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE

R020 Patent grant now final