CN107251146A - 形成界面偶极子层的系统和方法 - Google Patents

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Abstract

一种形成电子设备的方法，该方法包括邻近场效应晶体管(FET)的栅极区中的介电层(204)形成除氧层(230)。在该介电层与该FET的基板之间有界面层(214)。该方法进一步包括通过对该除氧层、该介电层和该界面层进行退火来形成偶极子层。

Description

形成界面偶极子层的系统和方法
I.优先权要求
本申请要求共同拥有的于2015年2月19日提交的美国非临时专利申请No.14/625,974的优先权，该非临时专利申请的内容通过援引全部明确纳入于此。
II.领域
本公开一般涉及形成偶极子层。
III.相关技术描述
技术进步已产生越来越小且越来越强大的计算设备。例如，当前存在各种各样的便携式个人计算设备，包括较小、轻量且易于由用户携带的无线计算设备，诸如便携式无线电话、个人数字助理(PDA)以及寻呼设备。更具体地，便携式无线电话(诸如蜂窝电话和网际协议(IP)电话)可通过无线网络传达语音和数据分组。此外，许多此类无线电话包括被纳入于其中的其他类型的设备。例如，无线电话还可包括数码相机、数码摄像机、数字记录器以及音频文件播放器。同样，此类无线电话可处理可执行指令，包括可被用于访问因特网的软件应用，诸如web浏览器应用。如此，这些无线电话可包括显著的计算能力。
逻辑器件(例如，无线计算设备的逻辑电路中所使用的晶体管)的进步已导致此类器件的尺寸显著减小；然而，嵌入式存储器器件(例如，与逻辑电路集成在同一管芯或模块上的存储器电路中所使用的晶体管或电容器)在尺寸上经历了没有那么显著的减小。另外，用于制造逻辑器件的技术已不同于用于制造嵌入式存储器器件的技术。因此，通常使用分开的工艺流程来制造逻辑器件及其嵌入式存储器器件，从而导致增加的制造成本和时间。
IV.概述
一种单个集成电路(例如，该集成电路的基板或管芯)可包括存储器组件(例如，嵌入式存储器)和逻辑组件两者。诸存储器组件中的至少一个存储器组件可包括包含偶极子层(例如，界面偶极子层)的晶体管，并且诸逻辑组件中的至少一个逻辑组件可包括不包含偶极子层的晶体管。可邻近晶体管(例如，平面场效应晶体管(FET)或FinFET)的基板(例如，平面基板或鳍)形成偶极子层(例如，HfSiO4)。为了形成偶极子层，可在晶体管的栅极区中的高k层(例如，HfO2)上形成除氧层。高k层可形成在界面层(例如，SiO2)上。偶极子层可通过使用退火工艺将高k层和介电层变换成偶极子层来形成。可使用高k/金属栅极兼容工艺来制造偶极子层。除了偶极子层之外，存储器组件的该晶体管还可包括形成在偶极子层上的阻挡层。
至少一个逻辑组件的晶体管可包括包含界面层、介电层和盖层的栅极。另外，该至少一个存储器组件的晶体管和该至少一个逻辑组件的晶体管可使用单个工艺流程来形成，由此相对于与多流过程相关联的成本而言降低了制造成本。诸存储器组件的一个或多个晶体管可被用来形成存储器单元，该存储器单元包括用作传输或存取晶体管的晶体管以及用于存储数据的晶体管。该用于存储数据的晶体管可包括偶极子层，并且该偶极子层的偶极矩取向可对应于该存储器单元存储的信息。诸逻辑组件的晶体管可对该存储器单元所存储的信息执行逻辑操作，或者使用该存储器单元所存储的信息来执行逻辑操作。
在一特定实施例中，一种形成栅极堆叠的方法包括邻近FET(例如，平面FET或FinFET)的栅极区中的介电层形成除氧层。在该介电层与该FET的基板(例如，平面基板或鳍)之间有界面层。该方法进一步包括通过对该除氧层、该介电层和该界面层进行退火来形成偶极子层。
在一特定实施例中，一种集成电路器件包括形成在管芯的存储器区域(例如，嵌入式存储器区域)中的第一晶体管结构。第一晶体管结构包括基板(例如，平面FET的平面基板或FinFET的鳍)和第一栅极。第一栅极包括邻近该基板的偶极子层和邻近该偶极子层的阻挡层。该集成电路器件进一步包括形成在该管芯的逻辑器件区域中的第二晶体管结构。第二晶体管结构包括包含界面层、介电层和盖层的第二栅极。该介电层形成在该盖层与该界面层之间。
在一特定实施例中，一种集成电路器件包括形成在管芯的嵌入式存储器区域中的用于存储一个或多个比特的装置。该用于存储的装置包括第一栅极。第一栅极包括偶极子层。该集成电路器件包括形成在该管芯的逻辑器件区域中的用于实现逻辑功能的装置。该用于实现的装置包括第二栅极。第二栅极包括界面层、介电层和盖层。该介电层邻近该界面层并且位于该盖层与该界面层之间。
在另一特定实施例中，一种包括处理器可执行指令的非瞬态计算机可读介质，该指令在由处理器执行时使该处理器发起制造集成电路器件，该集成电路器件通过以下操作来制造：邻近FET(例如，平面FET或FinFET)的栅极区中的介电层形成除氧层。界面层位于该介电层与该FET的基板(例如，平面基板或鳍)之间。该集成电路器件进一步通过以下操作来制造：对该除氧层、该介电层和该界面层进行退火来形成偶极子层。
本公开的其他方面和特征将在阅读了整个申请后变得明了，整个申请包括以下章节：附图简述、详细描述、以及权利要求书。
V.附图简述
图1示出了解说包括存储器器件和逻辑器件的管芯的特定方面的俯视图；
图2A示出了存储器器件的特定方面的俯视图；
图2B示出了图2A的存储器器件的横截面视图；
图3A示出了逻辑器件的特定方面的俯视图；
图3B示出了图3A的逻辑器件的横截面视图；
图4A解说了制造图2A和2B的存储器器件的过程的第一阶段的俯视图；
图4B解说了制造图2A和2B的存储器器件的过程的第一阶段的横截面视图；
图5A解说了制造图3A和3B的逻辑器件的过程的第一阶段的俯视图；
图5B解说了制造图3A和3B的逻辑器件的过程的第一阶段的横截面视图；
图6A解说了制造图2A和2B的存储器器件的过程的第二阶段的俯视图；
图6B解说了制造图2A和2B的存储器器件的过程的第二阶段的横截面视图；
图7A解说了制造图3A和3B的逻辑器件的过程的第二阶段的俯视图；
图7B解说了制造图3A和3B的逻辑器件的过程的第二阶段的横截面视图；
图8A解说了制造图2A和2B的存储器器件的过程的第三阶段的俯视图；
图8B解说了制造图2A和2B的存储器器件的过程的第三阶段的横截面视图；
图9A解说了制造图3A和3B的逻辑器件的过程的第三阶段的俯视图；
图9B解说了制造图3A和3B的逻辑器件的过程的第三阶段的横截面视图；
图10A解说了制造图2A和2B的存储器器件的过程的第四阶段的俯视图；
图10B解说了制造图2A和2B的存储器器件的过程的第四阶段的横截面视图；
图11A解说了制造图3A和3B的逻辑器件的过程的第四阶段的俯视图；
图11B解说了制造图3A和3B的逻辑器件的过程的第四阶段的横截面视图；
图12A解说了制造图2A和2B的存储器器件的过程的第五阶段的俯视图；
图12B解说了制造图2A和2B的存储器器件的过程的第五阶段的横截面视图；
图13A解说了制造图3A和3B的逻辑器件的过程的第五阶段的俯视图；
图13B解说了制造图3A和3B的存储器器件的过程的第五阶段的横截面视图；
图14A解说了制造图2A和2B的存储器器件的过程的第六阶段的俯视图；
图14B解说了制造图2A和2B的存储器器件的过程的第六阶段的横截面视图；
图15A解说了制造图3A和3B的逻辑器件的过程的第六阶段的俯视图；
图15B解说了制造图3A和3B的存储器器件的过程的第六阶段的横截面视图；
图16A解说了制造图2A和2B的存储器器件的过程的第七阶段的俯视图；
图16B解说了制造图2A和2B的存储器器件的过程的第七阶段的横截面视图；
图17A解说了制造图3A和3B的逻辑器件的过程的第七阶段的俯视图；
图17B解说了制造图3A和3B的存储器器件的过程的第七阶段的横截面视图；
图18A解说了制造图2A和2B的存储器器件的过程的第八阶段的俯视图；
图18B解说了制造图2A和2B的存储器器件的过程的第八阶段的横截面视图；
图19A解说了制造图3A和3B的逻辑器件的过程的第八阶段的俯视图；
图19B解说了制造图3A和3B的存储器器件的过程的第八阶段的横截面视图；
图20是包括图2A和2B的存储器器件以及图3A和3B的逻辑器件的电子设备的方法的示例性实施例的流程图；
图21是包括图2A和2B的存储器器件、图3A和3B的逻辑器件、或这两者的无线设备的框图；以及
图22是用于制造包括图2A和2B的存储器器件、图3A和3B的逻辑器件、或这两者的电子设备的制造过程的特定解说性实施例的数据流图。
VI.详细描述
参照图1，一般地描绘了管芯100(例如，集成电路设备的半导体管芯)，其包括在管芯100的存储器区域(例如，嵌入式存储器区域)105中的存储器器件125，并且包括在管芯100的逻辑区域110中的逻辑器件145。存储器器件125可形成非易失性存储器(NVM)，或者可被包括在NVM中。存储器器件125(例如，“嵌入式存储器器件”)可被包括在嵌入式存储器(例如，与逻辑电路集成在同一管芯或模块上的存储器)中。例如，嵌入式存储器(其包括存储器器件125)可以是嵌入式非易失性存储器(eNVM)。eNVM可包括与逻辑电路(例如，其包括逻辑器件145)集成在同一管芯(例如，管芯100)或模块上的基于晶体管的NVM器件。管芯100的存储器区域105可包括管芯100的其中形成了存储器单元的任何一个或多个区域。管芯100的逻辑区域110可包括管芯100的其中形成了逻辑单元的任何一个或多个区域。存储器区域105可包括存储器器件125的栅极区的至少一部分以及邻近存储器器件125的栅极区的区域。例如，图2A描绘了包括栅极区290的至少一部分、存储器器件200的分隔件202、以及邻近栅极区290的层间电介质(ILD)222的存储器区域(例如，存储器区域105)的示例。逻辑器件区域可包括图1的逻辑器件145的栅极区的至少一部分以及邻近逻辑器件145的栅极区的区域。例如，图3A描绘了包括栅极区390的至少一部分、逻辑器件300的分隔件202、以及邻近栅极区390的ILD 222的逻辑区域(例如，图1的逻辑区域110)的示例。
图1的存储器器件125可包括存储器区域105中的包括基板120的场效应晶体管(FET)，诸如平面FET或FinFET。该存储器区域中的基板120可对应于平面FET的平面基板的至少一部分，或者对应于FinFET的鳍。例如，存储器区域105中的基板120可对应于图2A和2B的鳍220。栅极(例如，“第一栅极”)130可对应于图2A和2B的栅极堆叠，或者可如参照图2A和2B的栅极堆叠所描述形成。图1的存储器器件(例如，“第一晶体管结构”)125可对应于图2A和2B的存储器器件200。图1的存储器器件125可被ILD 124至少部分地围绕。ILD 124可至少部分地邻近浅沟槽隔离(STI)区域(例如，图4A的STI 401)(例如，在其上面、之上、或上方)形成。图4A的STI区域401可邻近基板[未解说](例如，在其上面、之上、或上方)形成。图1的存储器器件145可包括逻辑区域110中的包括基板120的FET，诸如平面FET或FinFET。逻辑区域110中的基板120可对应于平面FET的基板的至少一部分，或者对应于FinFET的鳍。例如，逻辑区域110中的基板120可对应于图3A和3B的鳍220。图1的栅极(例如，“第二栅极”)140可对应于图3A和3B的栅极堆叠，或者可如参照图3A和3B的栅极堆叠所描述形成。图1的逻辑器件(例如，“第二晶体管结构”)145可对应于图3A和3B的逻辑器件300。图1的逻辑器件145可被ILD 124至少部分地围绕。ILD 124可至少部分地邻近浅沟槽隔离(STI)[未解说]区域(例如，图5A的STI 401)(例如，在其上面、之上、或上方)形成。图5A的STI区域401可邻近基板[未解说]形成。在一些示例中，图1的存储器器件125以及逻辑器件145邻近同一基板[未解说](例如，在其上面、之上、或上方)形成。
在一些示例中，管芯100可包括不止一个存储器区域105和/或不止一个逻辑区域110。附加地或替换地，管芯100的存储器区域(诸如存储器区域105)可与管芯100的逻辑区域(诸如逻辑区域110)交叠。附加地或替换地，存储器区域105和/或逻辑区域110各自可包括其他组件(诸如电容器)、不止一个鳍、不止一个FET、和/或不止一个栅极。在一些实施例中，(存储器器件125和逻辑器件145的)栅极130、140和鳍120的几何形状、位置、和取向可不同于图1中所描绘的栅极130、140和鳍120的几何形状、位置、和取向。第一晶体管结构125和第二晶体管结构145的栅极堆叠参照图2A、2B、3A和3B来更详细地描述。
图2A和2B分别示出了存储器器件200(例如，“第一晶体管结构”)的一部分的俯视图和横截面视图(沿图2A的线2)。存储器器件200可嵌入在包括逻辑器件的集成电路中。图3A和3B分别示出了逻辑器件300(例如，“第二晶体管结构”)的一部分的俯视图和横截面视图(沿图3A的线3)。图2A和2B中所解说的存储器器件200以及图3A和3B中所解说的逻辑器件300可以是、或可包括铁电(FE)金属氧化物半导体场效应晶体管(MOSFET)(诸如FE FinFET)的栅极结构。图2A和2B的存储器器件200的栅极堆叠可形成在邻近存储器器件200的鳍220(例如，FinFET的鳍)的栅极区域290中。图3A和3B的逻辑器件300的栅极堆叠可形成在邻近逻辑器件300的鳍220(例如，第二FinFET的鳍)的栅极区域390中。图3A和3B的逻辑器件300以及图2A和2B的存储器器件200各自包括未解说的其他部分，诸如源极区和漏极区。图2A和2B的存储器器件200的源极区和漏极区以及图3A和3B的逻辑器件300的源极区和漏极区可根据FET制造工艺来制造。
图2A和2B的存储器器件200及图3A和3B的逻辑器件300在组成或结构上类似的部分可以用相同附图标记来标注。使用相同附图标记来表示图2A和2B的存储器器件200的层及图3A和3B的逻辑器件300的层可指示这些共同编号的层是同一层(例如，未在物理上分开和/或非单独形成)、或这些共同编号的层是在组成上类似但分开(例如，在物理上分开和/或单独形成)的层。作为示例，图2A和2B的存储器器件200被解说为具有鳍220，并且图3A和3B的逻辑器件300被解说为具有鳍220。在一些实施例中，图2A和2B的存储器器件200的鳍220与图3A和3B的逻辑器件300的鳍220是同一鳍。在其他实施例中，图2A和2B的存储器器件200的鳍220与图3A和3B的逻辑器件300的鳍220在结构上类似但分开(例如，不是同一组件)。例如，图2A和2B的存储器器件200的鳍220可以是与图3A和3B的逻辑器件300的鳍220不同的鳍。
参照图2A和2B，存储器器件200的栅极堆叠包括在存储器器件200的鳍220与阻挡层208之间的偶极子层224。存储器器件200的鳍220可由硅(Si)形成或者包括Si。偶极子层224可由氧化铪硅(HfSiO4)形成或者包括HfSiO4，并且存储器器件200的阻挡层208可由氮化钽(TaN)形成或者包括TaN。存储器器件200的栅极堆叠还可包括毗邻阻挡层208的功函数金属层210、以及毗邻功函数金属层210的第二阻挡层212。功函数金属层210可由铝化钛(TiAl)形成或者包括TiAl，并且第二阻挡层212可由氮化钛(TiN)形成或者包括TiN。存储器器件200的栅极堆叠还可包括毗邻第二阻挡层212的填充金属层216。填充金属层216可由钨(W)形成或者包括W。存储器器件200的栅极堆叠的侧壁可包括介电层204。介电层204可由氧化铪(HfO2)形成或者包括HfO2。存储器器件300的栅极堆叠通过分隔件202与ILD 222分隔开。
偶极子层224是相对较薄的层(例如，与用于其他嵌入式存储器器件的铁电偶极子层相比)。偶极子层224在存储器器件200的鳍220与存储器器件200的功函数金属层210之间形成偶极子228。偶极子层224可展现出适用于NVM器件的较大偶极子228。可基于施加给存储器器件200的栅极堆叠的电压来改变偶极子228的偶极矩取向。在一些示例中，切换偶极子228的偶极矩可生成约0.5～1伏特的平带移位(例如，对于NVM应用而言)。例如，可通过在填充金属层216和存储器器件200的鳍220之间施加电压差来改变偶极子228的偶极矩取向。偶极子228的偶极矩取向可对应于存储器器件200中所存储的数据。此外，存储器器件200的阈值电压可以取决于偶极子228的偶极矩取向而变化。另外，偶极子228的偶极矩取向是一种非易失性属性。由此，偶极子层224使得能将存储器器件200用作NVM以存储数据。
存储器器件200可以单独地或与一个或多个其他器件协同地被用于形成高k界面偶极子嵌入式存储器单元。例如，嵌入式存储器单元可每单元包括两个或更多个晶体管，并且这两个或更多个晶体管中的一个或多个晶体管可以是图2A和2B的存储器器件200或可包括与图2A和2B的存储器器件200的栅极堆叠相对应的栅极堆叠。当嵌入式存储器单元包括两个或更多个晶体管时，这两个或更多个晶体管中的一个晶体管可用作传输晶体管(例如，图3A或3B的逻辑晶体管)且这两个或更多个晶体管中的另一个晶体管可用于存储数据(例如，使用偶极子层224的偶极子228的取向)，如以上所述。由此，在操作期间，存储器器件200可用作嵌入式存储器单元的数据存储组件。
参照图3A和3B，逻辑器件300的栅极堆叠经由分隔件202与ILD 222分隔开。逻辑器件300的栅极堆叠包括在逻辑器件300的鳍220与介电层204之间的界面层214。在一特定实施例中，逻辑器件300的界面层214由二氧化硅(SiO2)形成或者包括SiO2，逻辑器件300的鳍220由硅(Si)形成或者包括Si，并且逻辑器件300的介电层204由氧化铪(HfO2)形成或者包括HfO2。逻辑器件300的栅极堆叠包括在介电层204与功函数金属层210之间的盖层206和阻挡层208。在一特定实施例中，功函数金属层210由铝化钛(TiAl)形成或者包括TiAl，盖层206由氮化钛(TiN)形成或者包括TiN，并且阻挡层208由氮化钽(TaN)形成或者包括TaN。逻辑器件300的栅极堆叠还可包括毗邻功函数金属层210的第二阻挡层212和毗邻第二阻挡层212的填充金属层216。在一特定实施例中，第二阻挡层212由氮化钛(TiN)形成或者包括TiN，并且填充金属层216由钨(W)形成或者包括W。
可使用类似的处理技术来并发地形成图2A和2B的存储器器件200及图3A和3B的逻辑器件300的栅极堆叠，由此使得能形成包括逻辑(例如，逻辑器件或逻辑电路)和嵌入式存储器的单个管芯，而无需针对嵌入式存储器部分和逻辑器件部分中的每一者的不同工艺流程。图4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A、17B、18A、18B、19A和19B解说了用于形成图2A和2B的存储器器件200的栅极堆叠及图3A和3B的逻辑器件300的栅极堆叠的制造过程。
图4A和4B分别解说了与形成图2A和2B的存储器器件200的栅极堆叠期间的第一阶段相关联的中间结构400的俯视图和横截面视图(沿图4A的线4)。图5A和5B分别解说了与形成图3A和3B的逻辑器件300的栅极堆叠期间的第一阶段相关联的中间结构500的俯视图和横截面视图(沿图5A的线5)。
第一阶段可包括在中间结构400的分隔件202之间以及在中间结构500的分隔件202之间形成虚设氧化层404(例如，SiO2)。可邻近中间结构400的虚设氧化层404(例如，在其上面、之上、或上方)形成虚设填充层402(例如，虚设多晶Si)，以填充中间结构400的分隔件202之间的区域。还可邻近中间结构500的虚设氧化层404(例如，在其上面、之上、或上方)形成虚设填充层402，以填充中间结构500的分隔件202之间的区域。使用图4A、4B、5A和5B解说并参照图4A、4B、5A和5B描述的(诸)工艺步骤可以针对逻辑器件和存储器器件两者并发地执行。例如，图4A、4B、5A和5B的虚设填充层402可被沉积在图1的整个管芯100上。由此，在形成存储器器件200的第一阶段期间邻近中间结构400的虚设氧化层404形成虚设填充层402可使用与在形成逻辑器件300的第一阶段期间邻近中间结构500的虚设氧化层404形成虚设填充层402相同的一个或多个沉积步骤来执行。
图6A和6B分别解说了形成图2A和2B的存储器器件200的栅极堆叠的第二阶段期间的中间结构600的俯视图和横截面视图(沿图6A的线6)。图7A和7B分别解说了形成图3A和3B的逻辑器件300的栅极堆叠的第二阶段期间的中间结构700的俯视图和横截面视图(沿图7A的线7)。图6A、6B、7A和7B中所解说的第二阶段可在图4A、4B、5A和5B中所解说的第一阶段之后。
在第二阶段期间，可在存储器区域(例如，图1的存储器区域105)中以及在逻辑区域(例如，图1的逻辑区域110)中沉积ILD 222。例如，可邻近图6A和6B的中间结构600的分隔件202、鳍220和STI(例如，图4A的401)沉积ILD 222。另外，可邻近图7A和7B的中间结构700的分隔件202、鳍220和STI(例如，图5A的401)沉积ILD 222。
形成在图1的存储器区域105中(例如，邻近图4A的中间结构400)的ILD 222和形成在图1的逻辑区域110中(例如，邻近图5A的中间结构500)的ILD 222可被平坦化(例如，使用化学机械抛光(CMP)工艺)。使用图6A、6B、7A和7B解说并参照图6A、6B、7A和7B描述的(诸)工艺步骤可以针对逻辑器件和存储器器件两者并发地执行。例如，ILD 222可被沉积在图1的整个管芯100上。由此，在形成图2A和2B的存储器器件200的第二阶段期间形成中间结构600的ILD 222(图6A和6B的ILD 222)可使用与在形成图3A和3B的逻辑器件300的第一阶段期间形成中间结构700的ILD 222(图7A和7B的ILD 222)相同的一个或多个沉积步骤来执行。
图8A和8B分别解说了形成图2A和2B的存储器器件200的栅极堆叠的第三阶段期间的中间结构800的俯视图和横截面视图(沿图8A的线8)。图9A和9B分别解说了形成图3A和3B的逻辑器件300的栅极堆叠的第三阶段期间的中间结构900的俯视图和横截面视图(沿图9A的线9)。使用图8A、8B、9A和9B解说的第三阶段可在使用图6A、6B、7A和7B解说的第二阶段之后。在第三阶段中，移除图6A、6B、7A和7B的中间结构600和700的虚设填充层402和虚设氧化层404(例如，使用蚀刻工艺)。
另外，在第三阶段期间，邻近中间结构800的鳍220(例如，在其上面、之上、或上方)形成图8A和8B的中间结构800的界面层214。邻近中间结构900的鳍220(例如，在其上面、之上、或上方)形成图9A和9B的中间结构900的界面层214。作为示例，可使用氧化工艺来形成图8A和8B的中间结构800的界面层214及图9A和9B的中间结构900的界面层214。参照图8A和8B，可邻近中间结构800的鳍220放置STI 601。参照图9A和9B，可邻近中间结构900的鳍220放置STI 601。图8A和8B的中间结构800的界面层214及图9A和9B的中间结构900的界面层214可由SiO2形成或者包括SiO2。
使用图8A、8B、9A和9B解说并参照图8A、8B、9A和9B描述的(诸)工艺步骤可以针对逻辑器件和存储器器件两者并发地执行。例如，可以蚀刻图1的管芯(例如，整个管芯)100，以移除图6A和6B的中间结构600的虚设填充层402和/或虚设氧化层404以及移除图7A和7B的中间结构700的虚设氧化层404。由此，可使用用于移除图7A和7B的中间结构700的虚设填充层402和/或虚设氧化层404的一个或多个相同蚀刻步骤来移除图6A和6B的中间结构600的虚设填充层402和虚设氧化层404。作为另一示例，可在图1的管芯100上选择性地沉积生长抑制(例如，旋涂电介质(SOD))掩模层，以使得不邻近图6A和6B的中间结构600的栅极区域290中的鳍220(例如，在其上面、之上、或上方)且不邻近图7A和7B的中间结构700的栅极区域390中的鳍220(例如，在其上面、之上、或上方)形成该生长抑制掩模层。随后可对图1的整个管芯100执行氧化工艺，以在图1的管芯100的不包括该生长抑制掩模层的区域中形成图8A和8B的中间结构800的界面层214及图9A和9B的中间结构900的界面层214。由此，可与用于形成图9A和9B的中间结构900的界面层214(例如，图3A和3B的逻辑器件300的界面层)的一个或多个制造步骤并发地(例如，在相同的ALD沉积工艺期间)形成邻近图8A和8B的中间结构800的鳍220形成的界面层214(例如用于形成图2A和2B的存储器器件200的偶极子层224的界面层)。
图10A和10B分别解说了形成图2A和3B的存储器器件200的栅极堆叠的第四阶段期间的中间结构1000的俯视图和横截面视图(沿图10A的线10)。图11A和11B分别解说了形成图3A和3B的逻辑器件300的栅极堆叠的第四阶段期间的中间结构1100的俯视图和横截面视图(沿图11A的线11)。使用图10A、10B、11A和11B解说的第四阶段可在使用图8A、8B、9A和9B解说的第三阶段之后执行。在第四阶段期间，形成图10A和10B的中间结构1000的介电层204及图11A和11B的中间结构1100的介电层204。邻近图10A和10B的中间结构1000的介电层204形成盖层206，并且邻近图11A和11B的中间结构1100的介电层204形成盖层206。可使用一种或多种沉积工艺(诸如顺序沉积工艺(例如，ALD工艺))来形成图10A和10B的中间结构1000的介电层204及图11A和11B的中间结构1100的介电层204。附加地或替换地，可使用顺序沉积工艺(诸如ALD工艺)来形成图11A和11B的中间结构1100的盖层206及邻近图10A和10B的中间结构1000的介电层204的盖层206。图10A和10B的中间结构1000的介电层204及图11A和11B的中间结构1100的介电层204可由氧化铪(HfO2)形成或者包括HfO2。邻近图10A和10B的中间结构1000的介电层204的盖层206及图11A和11B的中间结构1100的盖层206可由氮化钛(TiN)形成或者包括TiN。
使用图10A、10B、11A和11B解说并参照10A、10B、11A和11B描述的(诸)工艺步骤可以针对逻辑器件和存储器器件两者并发地执行。例如，可对图1的整个管芯100执行第一ALD工艺，以并发地形成图10A和10B的中间结构1000的介电层204以及形成图11A和11B的中间结构1100的介电层204。由此，可在用于形成图11A和11B的中间结构1100的介电层204(例如，图3A和3B的逻辑器件300的介电层204)的一个或多个制造步骤期间形成图10A和10B的中间结构1000的介电层204(例如，用于形成图2A和2B的存储器器件200的偶极子层224的介电层204)。附加地或替换地，可对整个管芯100执行第二ALD工艺，以并发地形成存储器器件200的中间结构1000的盖层206及逻辑器件300的中间结构1100的盖层206。由此，可在用于形成图11A和11B的中间结构1100的盖层206(例如，图3A和3B的逻辑器件300的盖层206)的一个或多个制造步骤期间形成存储器器件200的中间结构1000的盖层206(例如，敷设于图2A和2B的存储器器件200的中间结构的盖层206)。
图12A和12B分别解说了形成图2A和2B的存储器器件200的栅极堆叠的第五阶段期间的中间结构1200的俯视图和横截面视图(沿图12A的线12)。图13A和13B分别解说了形成图3A和3B的逻辑器件300的栅极堆叠的第五阶段期间的中间结构900的俯视图和横截面视图(沿图13A的线13)。使用图12A、12B、13A和13B解说的第五阶段可在使用图10A、10B、11A和11B解说的第四阶段之后。
在第五阶段期间，可形成介电层920(例如，“保护层”)。在一些示例中，介电层920可由低k材料或其他掩模材料形成或者包括低k材料或其他掩模材料。在一些示例中，介电层920可由旋涂电介质(SOD)材料(诸如氧化物电介质)形成或者包括SOD材料。可使用旋涂规程来沉积SOD材料。在一些示例中，介电层920被敷设于管芯100的逻辑区域(例如，图1的110)，而不被敷设于管芯100的存储器区域(例如，图1的105)。例如，介电层920可邻近逻辑器件(诸如逻辑器件145)被沉积，并通过蚀刻工艺邻近存储器器件(诸如存储器器件125)被移除。在这些示例中，可掩蔽存储器器件(例如，使用图案化光致抗蚀层[未解说])以防止在存储器区域105中形成介电层920。
替换地，可在整个管芯100上(例如，在逻辑区域110和存储器区域105中)形成介电层920，并且随后可使用蚀刻工艺来将其从存储器区域105的至少一部分(例如，邻近存储器器件125的一部分)中移除。例如，可邻近逻辑器件的中间结构(诸如图11A和11B的中间结构1100)以及邻近存储器器件的中间结构(诸如图10A和10B的中间结构1000)形成介电层920。随后可邻近介电层920形成图案化蚀刻掩模[未解说]。可通过该图案化蚀刻掩模来蚀刻图1的存储器区域105中的介电层920(例如，图10A和10B的中间结构1000的介电层920)的至少一部分，由此暴露图10A和10B的中间结构1000(例如，图2A和2B的存储器器件200的中间结构)的盖层206，而无需移除图13A和13B的中间结构1300的介电层920。
在第五阶段期间，可移除图10A和10B的中间结构1000(例如，图1的存储器区域105中)的盖层206。可使用蚀刻工艺(诸如标准清洗1(SC-1)或标准清洗2(SC-2))来移除图10A和10B的中间结构1000的盖层206。盖层206可相对于介电层920的材料展现出高蚀刻选择性。当蚀刻图10A和10B的中间结构1000(例如，图1的存储器区域105中)的盖层206时，图13A和13B的中间结构1300的介电层920可作为蚀刻停止层或掩模层来操作。由此，可以蚀刻或移除图10A和10B的中间结构1000(例如，图1的存储器区域105中)的盖层206以形成图12A和12B的中间结构1200，并且可以不蚀刻或移除图11A、11B、13A和13B的中间结构1100和1300(例如，图1的逻辑区域110中)的盖层206。
图14A和14B分别解说了形成图2A和2B的存储器器件200的栅极堆叠的第六阶段期间的中间结构1400的俯视图和横截面视图(沿图14A的线14)。图15A和15B分别解说了形成图3A和3B的逻辑器件300的栅极堆叠的第六阶段期间的俯视图和横截面视图(沿图15A的线15)。第六阶段可在图12A、12B、13A和13B中所解说的第五阶段之后。在第六阶段期间，可在图1的存储器区域105中(例如，邻近图12A和12B的中间结构1200的介电层204)以及在图1的逻辑区域110中(例如，邻近图13A和13B的中间结构1300的介电层204)形成图12A、12B、13A和13B的除氧层230。形成在图1的存储器区域105中的除氧层230可以直接接触形成在图1的存储器区域105中的介电层204。例如，图1的存储器区域105中的除氧层230可以直接接触形成在存储器器件200的中间结构1400的栅极区域290中的介电层204。形成在图1的逻辑区域110中的除氧层230可以不接触形成在图1的逻辑区域110中的介电层204。例如，可在中间结构1500的除氧层230与介电层204之间形成图15A和15B的中间结构1500的介电层920和盖层206。由此，图14A和14B的中间结构1400(例如，图2A和2B的存储器器件200的中间结构)的除氧层230可以直接接触图14A和14B的中间结构1400的介电层204，而图15A和15B的中间结构1500(例如，图3A和3B的逻辑器件300的中间结构)的除氧层230可与图15A和15B的中间结构1500的介电层204分隔开。
图14A和14B的中间结构1400的除氧层230及图15A和15B的中间结构1500的除氧层230可由富钛氮化钛材料(例如，TiN1-x)形成或者包括富钛氮化钛材料。可使用化学气相沉积(CVD)或等离子气相沉积(PVD)工艺以钛和氮的非化学计量比混合来沉积图14A和14B的中间结构1400的除氧层230及图15A和15B的中间结构1500的除氧层230，以使得不存在足够的氮来与钛按化学计量比相组合。可通过在图1的整个管芯100上方沉积除氧层230来形成图14A和14B的中间结构1400的除氧层230及图15A和15B的中间结构1500的除氧层230。可在用于形成图15A和15B的中间结构1500(例如，图3A和3B的逻辑器件300的中间结构)的除氧层230的一个或多个制造步骤期间形成图14A和14B的中间结构1400(例如，图2A和2B的存储器器件200的中间结构)的除氧层230。
图16A和16B分别解说了形成图2A和2B的存储器器件200的栅极堆叠的第七阶段期间的中间结构1600的俯视图和横截面视图(沿图16A的线16)。图17A和17B分别解说了形成图3A和3B的逻辑器件300的栅极堆叠的第七阶段期间的中间结构1700的俯视图和横截面视图(沿图17A的线17)。第七阶段可在图14A、14B、15A和15B中所解说的第六阶段之后。
在第七阶段期间，可以执行低温(例如，低于400摄氏度)退火过程。低温退火过程可导致图1的存储器区域105(例如，图14A和14B的中间结构1400的栅极区域290中)的除氧层230从存储器区域(例如，中间结构1400的栅极区域290中)的介电层204中夺取氧。在中间结构1400的介电层204与除氧层230和界面层214接触的区域中，除氧可能导致在邻近中间结构1600的鳍220的中间结构1600的栅极区域290中形成图16A和16B的偶极子层224。例如，除氧层230中的钛可比介电层204中的铪具有更强的亲氧性。相应地，在除氧层230和介电层204直接接触的区域(诸如图14A和14B的中间结构1400)中，除氧层230中的钛可以从介电层204中夺取氧。中间结构1400的介电层204中的铪(在氧被夺走之后)可比中间结构1400的介电层214中的硅具有更强的亲氧性。相应地，中间结构1400的介电层204中的铪可与中间结构1400的界面层214中的二氧化硅交互以形成图16A和16B的中间结构1600的偶极子层224中的HfSiO4。相反，由于图17A和17B的中间结构1700的介电层204不与中间结构1700的除氧层230接触，中间结构1700的介电层204可响应于退火过程而并不与中间结构1700的界面层214交互以形成偶极子层。由此，偶极子层224可形成在图2A和2B的存储器器件200中，而不形成在图3A和3B的逻辑器件300中。
图18A和18B分别解说了形成图2A和2B的存储器器件200的栅极堆叠的第八阶段期间的中间结构1800的俯视图和横截面视图(沿图18A的线18)。图19A和19B分别解说了形成图3A和3B的逻辑器件300的栅极堆叠的第八阶段期间的中间结构1900的俯视图和横截面视图(沿图19A的线19)。第八阶段可在图16A、16B、17A和17B中所解说的第七阶段之后。在第八阶段中，可移除图1的存储器区域105和图1的逻辑区域110两者中的除氧层230。例如，在第八阶段期间，可移除图16A和16B的中间结构1600的除氧层230及图17A和17B的中间结构1700的除氧层230。另外，在第八阶段期间，可移除图17A和17B的中间结构1700的介电层920。可使用SC-1或SC-2来移除图16A和16B的中间结构1600的除氧层230及图17A和17B的中间结构1700的除氧层230。可使用湿法蚀刻来移除图17A和17B的中间结构1700的介电层920。由此，对于存储器器件(诸如图2A和2B的存储器器件200)，偶极子层224侧壁和介电层204侧壁被暴露，而对于逻辑器件(诸如图3A和3B的逻辑器件300)，盖层206被暴露。
可通过蚀刻图1的整个管芯100上方的除氧层230来移除图16A和16B的中间结构1600的除氧层230及图17A和17B的中间结构1700的除氧层230。由此，可在用于移除图17A和17B的中间结构1700的除氧层230(例如，图3A和3B的逻辑器件300的中间结构的除氧层)的一个或多个制造步骤期间移除图16A和16B的中间结构1600的除氧层230(例如，图2A和2B的存储器器件200的中间结构的除氧层230)。
随后，可同时形成(例如，沉积)存储器器件和逻辑器件的阻挡层208、功函数金属层210、第二阻挡层212和填充金属层216，以形成图2A、2B、3A和3B中所解说的结构。例如，可使用一种或多种ALD工艺来在存储器器件200的栅极区290和逻辑器件300的栅极区390中沉积阻挡层208、功函数金属层210和第二阻挡层210。存储器器件200的阻挡层208、功函数金属层210、第二阻挡层212和金属填充层216可被沉积在图1的整个管芯100上方。由此，参照图2A和2B，可在用于形成图3A和3B的逻辑器件300的阻挡层208、功函数金属层210、第二阻挡层212和金属填充层216的一个或多个制造步骤期间沉积存储器器件200的阻挡层208、功函数金属层210、第二阻挡层212和金属填充层216。可在敷设阻挡层208之前、在第八阶段的一个或多个沉积步骤之间、和/或在沉积填充金属层216之后移除(例如，通过CMP工艺)邻近ILD 222(例如，在其上面、之上、或上方)和/或邻近存储器器件200和逻辑器件300的分隔件202末端沉积的层的诸部分。例如，参照图2A和2B，可执行CMP以移除邻近存储器器件200的ILD 222(例如，在其上面、之上、或上方)和/或超出存储器器件200的分隔件202(例如，在其上面、之上、或上方)形成的介电层204、阻挡层208、功函数金属层210、第二阻挡层212和/或填充金属层216的诸部分。附加地或替换地，参照图3A和3B，可执行CMP以移除邻近逻辑器件300的ILD 222(例如，在其上面、之上、或上方)和/或邻近逻辑器件300的分隔件202末端(例如，在其上面、之上、或上方)形成的介电层204、盖层206、阻挡层208、功函数金属层210、第二阻挡层212和/或填充金属层216的诸部分。
参照图20，描绘了制造电子设备的方法2000的解说性实施例的流程图。该电子设备可包括图2A和2B的存储器器件200及图3A和3B的逻辑器件300。该方法可包括参照图12A、12B、13A、13B、14A、14B、15A、15B、16A和16B描述的第五到第八阶段。
例如，方法2000可包括在2002，在与逻辑器件相对应的管芯区域上方形成保护层。该保护层可对应于图13A和13B的介电层920。例如，可使用一种或多种沉积工艺(例如，旋涂工艺)和/或一种或多种移除工艺(例如，蚀刻工艺)来在图1的逻辑区域110中形成该保护层，如以上参照图12A、12B、13A和13B所描述的。最初可在图1的逻辑区域110的至少一部分和图1的存储器区域105的至少一部分中形成该保护层(例如，图13A和13B的介电层920)。可移除图1的存储器区域105中(例如，图10A和10B的中间结构1000上)所形成的保护层(例如，图13A和13B的介电层920)的一部分以暴露图10A和10B的中间结构1000的盖层206。
方法2000可包括在2004，移除图10A和10B的中间结构1000的盖层206的一个或多个部分。例如，可使用蚀刻工艺来移除图10A和10B的盖层206在栅极区290中的一个或多个部分，如以上参照图12A和12B的第五阶段所描述的。在图2A和2B的存储器器件200的形成期间移除敷设于图1的存储器区域105的盖层206的一部分可以暴露在图2A和2B的存储器器件200的形成期间在图1的存储器区域105中所形成的图12A和12B的介电层204。
方法2000可包括在2006，邻近图2A和2B的存储器器件200的栅极区290中的介电层形成除氧层。该介电层可对应于图14A和14B的中间结构1400的介电层204，并且介电层204可如以上关于形成图2A和2B的存储器器件200的栅极堆叠的第四阶段解释的那样来形成。该除氧层可对应于图14A和14B的除氧层230，并且可如以上关于形成图2A和2B的存储器器件200的栅极堆叠的第六阶段解释的那样来形成。在一些示例中，可邻近FinFET的栅极区形成图14A和14B的除氧层230。例如，可在图2A和2B的存储器器件200(例如，FinFET)的鳍220之上、上方、或上面形成除氧层230。介电层与FinFET的鳍之间可以有界面层。例如，可在除氧层230与FinFET的鳍220之间形成图14A和14B的界面层214。
方法2000可包括在2008，通过对图14A和14B的除氧层230、图14A和14B的介电层204、以及图14A和14B的界面层214进行退火来形成偶极子层，如以上关于形成图2A和2B的存储器器件200的栅极堆叠的第七阶段所描述的。例如，可执行低温(例如，低于400摄氏度)退火过程。低温退火过程可导致图14A和14B的除氧层230从图2A和2B的存储器器件200的中间结构(例如，图14A和14B的中间结构1400)的介电层204中夺取氧。
相应地，在除氧层230和介电层204直接接触的区域(诸如图14A和14B的中间结构1400)中，除氧层230中的钛可以从介电层204中夺取氧。在介电层204与(诸如图14A和14B的中间结构1400中的)除氧层230和界面层214接触的区域中，该除氧可导致形成图2A、2B、16A和16B的偶极子层224。例如，图14A和14B的除氧层230中的钛可比介电层204中的铪具有更强的亲氧性。因此，除氧层230中的钛可以从介电层204中夺取氧。介电层204中的铪(在氧被夺走之后)可比界面层214中的硅具有更强的亲氧性。因此，介电层204中的铪可与界面层214中的二氧化硅交互以形成图2A、2B、16A和16B的偶极子层224中的HfSiO4。
相反，由于逻辑器件300(图3A和3B的逻辑器件300)的中间结构1700(图17A和17B的中间结构1700)的介电层204不与图17A和17B的除氧层230接触，中间结构1700的介电层204可响应于退火过程而并不与中间结构1700的界面层214交互以形成偶极子层。由此，可以不在图3A和3B的逻辑器件300中形成偶极子层。
方法2000可包括在2010，从图1的存储器区域105和图1的逻辑区域110中移除除氧层230。例如，可移除图16A、16B、17A和17B的中间结构1600和1700的除氧层230，如以上关于形成存储器器件200(图2A和2B的存储器器件200)和逻辑器件300(图3A和3B的逻辑器件300)的栅极堆叠的第八阶段所描述的。作为示例，可使用SC-1或SC-2来移除除氧层230。
方法2000可包括在2012，移除逻辑器件300(图3A和3B的逻辑器件300)的中间结构1700(图17A和17B的中间结构1700)的保护层。例如，可移除图17A和17B的介电层920，如以上关于形成图3A和3B的逻辑器件300的栅极堆叠的第八阶段所描述的。可使用湿法蚀刻来移除图17A和17B的中间结构1700的介电层920。由此，对于存储器器件(诸如图2A和2B的存储器器件200)，偶极子层224侧壁和介电层204侧壁被暴露，而对于逻辑器件(诸如图3A和3B的逻辑器件300)，盖层206被暴露。
方法2000可包括在2014，沉积阻挡层。例如，可在图18B的中间结构1800的偶极子层224上沉积阻挡层208，如以上关于形成图2A和2B的存储器器件200的栅极堆叠的第八阶段所描述的。在一些示例中，可邻近逻辑器件300(图3A和3B的逻辑器件300)的中间结构1900(图19A和19B的中间结构1900)的盖层206沉积阻挡层208，并且还(例如，并发地)邻近存储器器件200(图2A和2B的存储器器件200)的中间结构1800(图18B的中间结构1800)的偶极子层224沉积阻挡层208。可在图1的整个管芯100上方(包括在存储器区域105和逻辑区域110上方)沉积图2A、2B、3A和3B的阻挡层208。由此，可在用于形成图3A和3B的逻辑器件300的阻挡层208的一个或多个制造步骤期间沉积图2A和2B的存储器器件200的阻挡层208。
方法2000可包括在2016，邻近阻挡层208沉积金属层。可在图2A和2B的阻挡层208上沉积功函数金属层210，如以上关于形成存储器器件200的栅极堆叠的第八阶段所描述的。在一些示例中，可邻近图3A和3B的逻辑器件300的阻挡层208且邻近图2A和2B的存储器器件200的阻挡层208沉积功函数金属层210。可在图1的整个管芯100上方(包括在存储器区域105和逻辑区域110上方)沉积图2A、2B、3A和3B的功函数金属层210。由此，可在用于形成图3A和3B的逻辑器件300的功函数金属层210的一个或多个制造步骤期间沉积图2A和2B的存储器器件200的功函数金属层210。
方法2000可包括在2018，邻近功函数金属层210沉积第二阻挡层。例如，可在图2A和2B的存储器器件200的功函数金属层210上沉积第二阻挡层212。可在图2A和2B的阻挡层208上沉积第二阻挡层212，如以上关于形成存储器器件200的栅极堆叠的第八阶段所描述的。在一些示例中，可邻近图3A和3B的逻辑器件300的功函数金属层210且邻近存储器器件200的功函数金属层210沉积第二阻挡层212。可在图1的整个管芯100上方(包括在存储器区域105和逻辑区域110上方)沉积图2A、2B、3A和3B的第二阻挡层212。由此，可在用于形成图3A和3B的逻辑器件300的第二阻挡层212的一个或多个制造步骤期间沉积图2A和2B的存储器器件200的第二阻挡层212。
方法2000可包括在2020，邻近第二阻挡层212沉积填充金属层。例如，可在图2A和2B的存储器器件200的至少一部分的第二阻挡层212上沉积填充金属层216。可在第二阻挡层212上沉积填充金属层216，如以上关于形成存储器器件200的栅极堆叠的第八阶段所描述的。在一些示例中，可邻近图3A和3B的逻辑器件300的第二阻挡层212且邻近图2A和2B的存储器器件200的第二阻挡层212沉积填充金属层216。可在图1的整个管芯100上方(包括在存储器区域105和逻辑区域110上方)沉积图2A、2B、3A和3B的填充金属层216。由此，可在用于形成图3A和3B的逻辑器件300的填充金属层216的一个或多个制造步骤期间沉积图2A和2B的存储器器件200的填充金属层216。
由此，方法2000可被用于按与高k金属栅极工艺兼容的方式形成包括偶极子层224的存储器器件200。通过按此方式形成偶极子层224，能使用单个工艺流程来形成存储器器件200(包括偶极子层224)和逻辑器件300。相对于与多流过程相关联的成本，使用单个工艺流程可以降低制造成本。
参照图21，描绘了无线通信设备的特定解说性实施例的框图并将其一般地标示为2100。设备2100包括耦合至存储器2132的处理器，诸如数字信号处理器(DSP)2110。存储器2132可包括一个或多个电子器件2102(例如，集成电路)。在一解说性实施例中，这一个或多个电子器件2102可对应于或包括图2A和2B的存储器器件200和/或图3A和3B的逻辑器件300。在一些示例中，图2A和2B的存储器器件200及图3A和3B的逻辑器件300可形成在单个管芯(例如，该集成电路的单个管芯)上。在一些示例中，图2A和2B的存储器器件200及图3A和3B的逻辑器件300各自可包括或形成FinFET(例如，FE FinFET)。在一些示例中，图2A和2B的存储器器件200可被用作存储器单元中的晶体管。例如，存储器器件200可作为存储器单元中的传输晶体管来操作。
图21还示出了耦合至数字信号处理器2110和显示器2128的显示器控制器2126。编码器/解码器(CODEC)2134也可耦合至数字信号处理器2110。扬声器2136和话筒2138可耦合至CODEC 2134。
图21还指示无线控制器2140可被耦合至数字信号处理器2110和无线天线2142。在一特定实施例中，DSP 2110、显示器控制器2126、存储器2132、CODEC 2134、以及无线控制器2140可被包括在系统级封装或片上系统设备2122中。在一特定实施例中，输入设备2130和电源2144被耦合至片上系统设备2122。此外，在一特定实施例中，如图21中所解说的，显示器2128、输入设备2130、扬声器2136、话筒2138、无线天线2142和电源2144在片上系统设备2122的外部。然而，显示器2128、输入设备2130、扬声器2136、话筒2138、无线天线2142和电源2144中的每一者可耦合至片上系统设备2122的组件，诸如接口或控制器。
结合所描述的实施例，公开了一种系统，该系统可包括形成在管芯的存储器区域(例如，嵌入式存储器区域)中的用于存储(一个或多个比特)的装置。例如，该形成在存储器区域中的用于存储的装置可对应于图2A和2B的存储器器件200、配置成存储一个或多个比特的一个或多个其他器件或电路、或其任何组合。该用于存储的装置可包括包含偶极子层的第一栅极。例如，该用于存储的装置可包括图2A和2B的偶极子层224。
该系统还可包括形成在该管芯的逻辑器件区域中的用于执行逻辑功能的装置，诸如图3A和3B的逻辑器件300。该用于执行的装置可包括第二栅极。第二栅极可包括界面层，诸如逻辑器件300的界面层214。第二栅极可包括介电层，诸如逻辑器件300的介电层204。第二栅极可包括盖层，诸如逻辑器件的盖层206。可邻近界面层214且在逻辑器件300的盖层206与界面层214之间形成介电层204。
上文公开的器件和功能性可被设计和配置在存储于计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或全部此类文件可被提供给基于此类文件来制造器件的制造处理人员。结果得到的产品包括半导体晶片，其随后被切割为半导体管芯并被封装成半导体芯片。这些芯片随后被用在以上描述的设备中。图22描绘了电子设备制造过程2200的特定解说性实施例。
在制造过程2200处(诸如在研究计算机2206处)接收物理器件信息2202。该物理器件信息2202可包括表示半导体器件(诸如图1的管芯100、图2A和2B的存储器器件200、或图3A和3B的逻辑器件300)的至少一个物理性质的设计信息。例如，物理器件信息2202可包括经由耦合至研究计算机2206的用户接口2204输入的物理参数、材料特性、以及结构信息。研究计算机2206包括耦合至计算机可读介质(诸如存储器2210)的处理器2208，诸如一个或多个处理核。存储器2210可存储计算机可读指令，其可被执行以使处理器2208转换物理器件信息2202以遵循某一文件格式并生成库文件2212。
在一特定实施例中，库文件2212包括至少一个包括经转换的设计信息的数据文件。例如，库文件2212可包括被提供以供与电子设计自动化(EDA)工具2220一起使用的包含器件的半导体器件库，该器件包括图2A和2B的存储器器件200、图3A和3B的逻辑器件300、或其组合(诸如图1的管芯100)。
库文件2212可在设计计算机2214处与EDA工具2220协同使用，设计计算机2214包括耦合至存储器2218的处理器2216，诸如一个或多个处理核。EDA工具2220可被存储为存储器2218处的处理器可执行指令，以使得设计计算机2214的用户能设计库文件2212的包括图2A和2B的存储器器件200、图3A和3B的逻辑器件300、或其组合(诸如图1的管芯100)的电路。例如，设计计算机2214的用户可经由耦合至设计计算机2214的用户接口2224来输入电路设计信息2222。该电路设计信息2222可包括表示半导体器件(诸如图1的管芯100、图2A和2B的存储器器件200、和/或图3A和3B的逻辑器件300)的至少一个物理性质的设计信息。为了解说，电路设计属性可包括特定电路的标识以及与电路设计中其他元件的关系、定位信息、特征尺寸信息、互连信息、或表示半导体器件的物理属性的其他信息。
设计计算机2214可被配置成变换设计信息(包括电路设计信息2222)以遵循某一文件格式。为了解说，文件格式化可包括以分层格式表示关于电路布局的平面几何形状、文本标记、及其他信息的数据库二进制文件格式，诸如图形数据系统(GDSII)文件格式。除了其他电路或信息之外，设计计算机2214可被配置成生成还包括经转换的设计信息的数据文件，诸如包括描述图1的管芯100、图2A和2B的存储器器件200、和/或图3A和3B的逻辑器件300的信息的GDSII文件2226。为了解说，数据文件可包括与片上系统(SOC)相对应的信息，该SOC包括图1的管芯100、图2A和2B的存储器器件200、和/或图3A和3B的逻辑器件300，并且在该SOC内还包括附加电子电路和组件。
GDSII文件2226可在制造过程2228处被接收以根据GDSII文件2226中的经转换信息来制造图1的管芯100、图2A和2B的存储器器件200、和/或图3A和3B的逻辑器件300。例如，器件制造过程可包括将GDSII文件2226提供给掩模制造商2230以创建一个或多个掩模(诸如用于与光刻处理联用的掩模)，其被解说为代表性掩模2232。掩模2232可在制造过程期间被用于生成一个或多个晶片2234，晶片2234可被测试并被分成管芯，诸如代表性管芯2236。管芯2236包括包含图1的管芯100、图2A和2B的存储器器件200、和/或图3A和3B的逻辑器件300的电路。
例如，制造过程2228可包括处理器2227和存储器2229以发起和/或控制制造过程2228。存储器2229可包括可执行指令，诸如计算机可读指令或处理器可读指令。这些可执行指令可包括可由计算机(诸如处理器2227)执行的一个或多个指令。在一特定实施例中，这些可执行指令可使计算机执行图22的过程2200或其至少一部分。
制造过程2228可由全自动化或部分自动化的制造系统来实现。例如，制造过程2228可以根据调度来自动化。制造系统可包括用于执行一个或多个操作以形成半导体器件的制造装备(例如，处理工具)。例如，制造装备可被配置成使用化学气相沉积(CVD)、物理气相沉积(PVD)、或ALD来沉积一种或多种材料。作为进一步示例，制造装备可附加地或替换地被配置成敷设硬掩模、敷设蚀刻掩模、执行蚀刻、执行平坦化、形成栅极堆叠、和/或执行标准1型清洗或标准2型清洗。在一特定实施例中，制造过程2228对应于与小于14nm的技术节点(例如，10nm、7nm等)相关联的半导体制造过程。用于制造器件(诸如图1的管芯100，其包括图2A和2B的存储器器件200、和/或图3A和3B的逻辑器件300)的具体工艺或工艺组合可基于设计约束和可用材料/装备。由此，在特定实施例中，可使用与参照图1、2A、2B、3A、3B、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A、17B、18A、18B、19A、19B或20-21描述的那些工艺不同的工艺来制造该器件。
制造系统(例如，执行制造过程2228的自动化系统)可具有分布式架构(例如，分层结构)。例如，该制造系统可包括根据该分布式架构分布的一个或多个处理器(诸如处理器2227)、一个或多个存储器(诸如存储器2229)、和/或控制器。该分布式架构可包括控制或发起一个或多个低级系统的操作的高级处理器。例如，制造过程2228的高级部分可包括一个或多个处理器(诸如处理器2227)，并且低级系统可各自包括一个或多个相应控制器或可受其控制。特定低级系统的特定控制器可从特定高级系统接收一个或多个指令(例如，命令)，可向下级模块或处理工具发布子命令，以及可反过来向该特定高级系统传达状态数据。一个或多个低级系统中的每个低级系统可与一件或多件相应制造装备(例如，处理工具)相关联。在特定实施例中，该制造系统可包括分布在该制造系统中的多个处理器。例如，低级系统组件的控制器可包括处理器，诸如处理器2227。
替换地，处理器2227可以是该制造系统的高级系统、子系统、或组件的一部分。在另一实施例中，处理器2227包括制造系统的各种等级和组件处的分布式处理。
存储器2229中所包括的可执行指令可使得处理器2227能够形成(或发起形成)图1的管芯100、图2A和2B的存储器器件200、和/或图3A和3B的逻辑器件300。在一特定实施例中，存储器2229是存储计算机可执行指令的非瞬态计算机可读介质，该计算机可执行指令可由处理器2227执行以使处理器2227发起根据图20的方法2000的至少一部分来形成器件。例如，该计算机可执行指令可被执行以使处理器2227发起形成图2A和2B的偶极子层224或者图2A和2B的存储器器件200的另一层或组件、图3A和3B的逻辑器件300、或其组合。作为解说性示例，处理器2227可发起或控制图20的方法2000的一个或多个步骤。
管芯2236可被提供给封装过程2238，其中管芯2236被纳入到代表性封装2240中。例如，封装2240可包括单个管芯2236或多个管芯，诸如系统级封装(SiP)安排。封装2240可被配置成遵循一个或多个标准或者规范，诸如电子器件工程联合委员会(JEDEC)标准。
关于封装2240的信息可被分发给各产品设计者(诸如经由存储在计算机2246处的组件库)。计算机2246可包括耦合至存储器2250的处理器2248，诸如一个或多个处理核。印刷电路板(PCB)工具可作为处理器可执行指令被存储在存储器2250处，以处理经由用户接口2244从计算机2246的用户接收的PCB设计信息2242。PCB设计信息2242可包括经封装半导体器件在电路板上的物理定位信息，该经封装半导体器件对应于包括图1的管芯100、图2A和2B的存储器器件200、和/或图3A和3B的逻辑器件300的封装2240。
计算机2246可被配置成转换PCB设计信息2242以生成数据文件，诸如具有包括经封装半导体器件在电路板上的物理定位信息、以及电连接(诸如迹线和通孔)的布局的数据的GERBER文件2252，其中经封装半导体器件对应于包括图1的管芯100、图2A和2B的存储器器件200、和/或图3A和3B的逻辑器件300的封装2240。在其他实施例中，由经变换的PCB设计信息生成的数据文件可具有除GERBER格式以外的格式。
可在板组装过程2254处接收GERBER文件2252并且该GERBER文件2252被用于创建PCB，诸如根据GERBER文件2252内存储的设计信息来制造的代表性PCB 2256。例如，GERBER文件2252可被上传到一个或多个机器以执行PCB生产过程的各个步骤。PCB 2256可填充有电子组件(包括封装2240)以形成代表性印刷电路组装件(PCA)2258。
可在产品制造过程2260处接收PCA 2258并将PCA 2258集成到一个或多个电子设备中，诸如第一代表性电子设备2262和第二代表性电子设备2264。作为解说的非限定性示例，第一代表性电子设备2262、第二代表性电子设备2264、或者这两者可选自下组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置的数据单元、以及计算机，其中集成了图1的管芯100、图2A和2B的存储器器件200、和/或图3A和3B的逻辑器件300。作为另一解说性而非限定性示例，电子设备2262和2264中的一者或多者可以是远程单元(诸如移动电话)、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、启用全球定位系统(GPS)的设备、导航设备、位置固定的数据单元(诸如仪表读数装备)、或者存储或检索数据或计算机指令的任何其他设备、或其任何组合。尽管图22解说了根据本公开的教导的远程单元，但本公开并不限于这些所解说的单元。本公开的实施例可合适地用在包括具有存储器和片上电路系统的有源集成电路系统的任何设备中。
作为另一解说性而非限定性示例，电子设备2262和2264中的一者或多者可包括远程单元(诸如移动电话)、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、启用全球定位系统(GPS)的设备、导航设备、位置固定的数据单元(诸如仪表读数装备)、或者存储或检索数据或计算机指令的任何其他设备、或其任何组合。尽管图22解说了根据本公开的教导的远程单元，但本公开并不限于这些所解说的单元。本公开的实施例可合适地用在包括具有存储器和片上电路系统的有源集成电路系统的任何设备中。例如，电子设备2262和2264中的一者或多者可包括汽车、卡车、飞机、船、其他车辆、或器具，诸如冰箱、微波炉、洗衣机、安全性系统、或其组合。在一特定实施例中，电子设备2262和2264中的一者或多者可以利用存储器和/或无线通信。
器件(诸如图1的管芯100，其包括图2A和2B的存储器器件200、图3A和3B的逻辑器件300、或其任何组合)可被制造、处理并纳入到电子设备中，如图22的解说性过程2200中所描述的。关于图1、2A、2B、3A、3B、4A、4B、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A、17B、18A、18B、19A、19B或20-21所公开的实施例的一个或多个方面可被包括在各个处理阶段，诸如被包括在库文件2212、GDSII文件2226、以及GERBER文件2252内，以及被存储在研究计算机2206的存储器2210、设计计算机2214的存储器2218、计算机2246的存储器2250、在各个阶段(诸如在板组装过程2254处)使用的一个或多个其他计算机或处理器(未示出)的存储器处，并且还被纳入到一个或多个其他物理实施例中，诸如掩模2232、管芯2236、封装2240、PCA 2258、其他产品(诸如原型电路或设备(未示出))、或其任何组合。尽管描绘了从物理器件设计到最终产品的各个代表性生产阶段，然而在其他实施例中可使用较少的阶段或可包括附加阶段。类似地，过程2200可由单个实体或由执行过程2200的各个阶段的一个或多个实体来执行。
技术人员将进一步领会，结合本文所公开的实施例来描述的各种解说性逻辑框、配置、模块、电路、和算法步骤可被实现为电子硬件、由处理器执行的计算机软件、或这两者的组合。各种解说性组件、框、配置、模块、电路、和步骤已经在上文以其功能性的形式作了一般化描述。此类功能性是被实现为硬件还是处理器可执行指令取决于具体应用和加诸于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
结合本文所公开的实施例描述的方法或算法的各步骤可直接用硬件、由处理器执行的软件模块或这两者的组合来实现。软件模块可驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦式可编程只读存储器(EPROM)、电可擦式可编程只读存储器(EEPROM)、寄存器、硬盘、可移动盘、压缩盘只读存储器(CD-ROM)、或本领域中所知的任何其他形式的非瞬态存储介质中。示例性的存储介质耦合至处理器以使该处理器能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算设备或用户终端中。在替换方案中，处理器和存储介质可作为分立组件驻留在计算设备或用户终端中。
提供前面对所公开的实施例的描述是为了使本领域技术人员皆能制作或使用所公开的实施例。对这些实施例的各种修改对于本领域技术人员而言将是显而易见的，并且本文所定义的原理可被应用于其他实施例而不会脱离本公开的范围。因此，本公开并非旨在被限定于本文中示出的实施例，而是应被授予与如由所附权利要求定义的原理和新颖性特征一致的最广的可能范围。

Claims (25)

1.一种形成包括存储器器件的电子设备的方法，所述方法包括：
邻近场效应晶体管(FET)的栅极区中的介电层形成除氧层，其中在所述介电层与所述FET的基板之间有界面层；以及
通过对所述除氧层、所述介电层和所述界面层进行退火来形成偶极子层。
2.如权利要求1所述的方法，其特征在于，所述FET是鳍式FET(FinFET)。
3.如权利要求1所述的方法，其特征在于，所述FET是平面FET。
4.如权利要求1所述的方法，其特征在于，所述基板是平面FET的平面硅基板或鳍式FET(FinFET)的鳍。
5.如权利要求1所述的方法，其特征在于，进一步包括在形成所述偶极子层之后移除所述除氧层。
6.如权利要求5所述的方法，其特征在于，进一步包括：
在移除所述除氧层之后在所述偶极子层上沉积阻挡层；
在所述阻挡层上沉积金属层；
在所述金属层上沉积第二阻挡层；以及
在所述第二阻挡层上沉积填充金属层。
7.如权利要求1所述的方法，其特征在于，所述FET是包括一个或多个逻辑器件的集成电路中所包括的存储器器件。
8.如权利要求7所述的方法，其特征在于，进一步包括在形成所述除氧层之前在与所述一个或多个逻辑器件相对应的区域上方形成保护层。
9.如权利要求8所述的方法，其特征在于，进一步包括：
在形成所述偶极子层之后移除所述保护层以暴露所述一个或多个逻辑器件中的逻辑器件的盖层；
在所述逻辑器件的所述盖层以及所述存储器器件的所述偶极子层上沉积阻挡层；
在所述阻挡层上沉积金属层；
在所述金属层上沉积第二阻挡层；以及
在所述第二阻挡层上沉积填充金属层。
10.如权利要求1所述的方法，其特征在于，进一步包括基于所述偶极子层的电偶极矩取向来存储数据。
11.如权利要求1所述的方法，其特征在于，所述除氧层包括氮化钛，所述介电层包括氧化铪(HfO2)，并且所述偶极子层包括氧化硅铪(HfSiO4)。
12.一种集成电路器件，包括：
在管芯的存储器区域中的第一晶体管结构，所述第一晶体管结构具有基板和第一栅极，所述第一栅极包括邻近所述基板的偶极子层和邻近所述偶极子层的阻挡层；以及
在所述管芯的逻辑器件区域中的第二晶体管结构，所述第二晶体管结构具有第二栅极，所述第二栅极包括界面层、介电层和盖层，所述介电层在所述盖层和所述界面层之间。
13.如权利要求12所述的集成电路器件，其特征在于，所述阻挡层在所述偶极子层和所述盖层上。
14.如权利要求12所述的集成电路器件，其特征在于，所述介电层包括氧化铪(HfO2)，所述偶极子层包括氧化硅铪(HfSiO4)，或这两者。
15.如权利要求12所述的集成电路器件，其特征在于，所述第一晶体管结构包括第一场效应晶体管(FET)，所述基板包括所述第一FET的基板，并且所述第二晶体管结构包括第二FET。
16.如权利要求15所述的集成电路器件，其特征在于，所述界面层邻近所述第二FET的第二基板。
17.如权利要求12所述的集成电路器件，其特征在于，所述第一栅极的栅极堆叠包括：
邻近所述阻挡层的金属层；
邻近所述金属层的第二阻挡层；以及
邻近所述第二阻挡层的填充金属层。
18.如权利要求17所述的集成电路器件，其特征在于，所述第二栅极的栅极堆叠包括：
邻近第二基板的所述界面层；
邻近所述界面层的所述介电层；
邻近所述介电层的所述盖层；
邻近所述盖层的所述阻挡层；
邻近所述阻挡层的所述金属层；
邻近所述金属层的所述第二阻挡层；以及
邻近所述第二阻挡层的所述填充金属层。
19.一种集成电路器件，包括：
形成在管芯的存储器区域中的用于存储一个或多个比特的装置，所述用于存储的装置包括包含偶极子层的第一栅极；以及
形成在所述管芯的逻辑器件区域中的用于执行逻辑功能的装置，所述用于执行的装置包括第二栅极，所述第二栅极包括界面层、介电层和盖层，所述介电层邻近所述界面层并且在所述盖层与所述界面层之间。
20.如权利要求19所述的集成电路器件，其特征在于，所述阻挡层在所述偶极子层和所述盖层上。
21.如权利要求19所述的集成电路器件，其特征在于，所述介电层包括氧化铪(HfO2)，所述偶极子层包括氧化硅铪(HfSiO4)，或这两者。
22.如权利要求19所述的集成电路器件，其特征在于，所述第一栅极的栅极堆叠包括：
邻近所述阻挡层的金属层；
邻近所述金属层的第二阻挡层；以及
邻近所述第二阻挡层的填充金属层。
23.如权利要求22所述的集成电路器件，其特征在于，所述第二栅极的栅极堆叠包括：
邻近第二基板的所述界面层；
邻近所述界面层的所述介电层；
邻近所述介电层的所述盖层；
邻近所述盖层的所述阻挡层；
邻近所述阻挡层的所述金属层；
邻近所述金属层的所述第二阻挡层；以及
邻近所述第二阻挡层的所述填充金属层。
24.一种包括处理器可执行指令的非瞬态计算机可读介质，所述指令在由处理器执行时使所述处理器：
发起制造集成电路器件，所述集成电路器件通过以下操作来制造：
邻近场效应晶体管(FET)的栅极区中的介电层形成除氧层，其中在所述介电层与所述FET的基板之间有界面层；以及
通过对所述除氧层、所述介电层和所述界面层进行退火来形成偶极子层。
25.如权利要求24所述的非瞬态计算机可读介质，其特征在于，所述集成电路器件进一步通过以下操作来制造：
在形成所述偶极子层之后移除所述除氧层；
在移除所述除氧层之后在所述偶极子层上沉积阻挡层；
在所述阻挡层上沉积金属层；
在所述金属层上沉积第二阻挡层；以及
在所述第二阻挡层上沉积填充金属层。
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