CN105917461A - 具有回填端子的反熔丝 - Google Patents

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Abstract

反熔丝可以包括非平面导电端子，非平面端子具有高z部分，所述高z部分延伸到比低z部分更大的z高度。第二导电端子设置在低z部分之上并且通过至少一个介于中间的电介质材料与第一端子分隔开。反熔丝的制造可以包括在设置在衬底之上的第一电介质中形成第一开口，以及底切第一电介质材料的区域。第一电介质材料的底切区穿过第一开口用第二电介质材料(例如，栅极电介质材料)作内衬。导电第一端子材料穿过第一开口回填有内衬的底切区。穿过第一电介质材料的第二开口暴露了为底切区作内衬的第二电介质材料。在第二开口中回填导电第二端子材料。

Description

具有回填端子的反熔丝
技术领域
本文中所述的实施例总体上涉及集成电路(IC)和单片器件，并且更具体而言涉及单片反熔丝。
背景技术
单片IC通常包括多个晶体管，例如在平面衬底(例如，硅晶片)之上制造的金属氧化物半导体场效应晶体管(MOSFET)。
IC常常包括至少一个反熔丝。反熔丝是电气器件，其以高电阻开始并且被设计为当在器件两端的电压超过阈值电平时永久地创建导电路径。随着晶体管尺寸一代接一代地缩放，缩小反熔丝位单元大小以及反熔丝程序电压是有利的。
常规的反熔丝设计常常采用如图1中所描绘的基于MOS晶体管的结构。反熔丝101采用晶体管栅极端子130和源极/漏极接触部141、142。如此，反熔丝电路路径穿过栅极电介质120、掺杂的半导体阱108、以及重掺杂的半导体源极/漏极110。在编程操作期间导电路径的形成需要永久地击穿栅极电介质120，从而使介于栅极端子130与源极/漏极接触部141、142之间的电阻发生变化。在击穿后的反熔丝中的电流电平继而局限于导电状态电阻。对于反熔丝101，在导电状态下的电阻包括介于中间的半导体区108、110的电阻和相关联的金属半导体接触部的电阻，这产生了有限的接通/关断反熔丝比。此外，利用晶体管结构的击穿的常规反熔丝设计需要足以容纳基于MOS晶体管的反熔丝和用于对反熔丝进行编程的至少一个其它MOS晶体管两者的位单元面积。
具有低导电状态电阻和/或较小位单元面积的反熔丝架构和相关联的制造技术是有利的。
附图说明
在附图中通过示例的方式而非通过限制性的方式示出了本文中所述的材料。为了例示的简单和清楚，在附图中所示的元件不一定按比例绘制。例如，为了清楚，一些元件的尺寸可能相对于其它元件被放大。此外，在被认为是适当的地方，附图标记在附图当中重复，以指示相应的或类似的元件。在附图中：
图1是常规的单片反熔丝；
图2A是根据实施例的单片反熔丝的平面视图；
图2B和2C是根据实施例的图2A中所示的反熔丝的截面视图；
图3A是根据实施例的反熔丝位单元电路的示意图；
图3B和3C是根据实施例的反熔丝位单元布局的平面视图；
图3D和3E是根据实施例的图3B中所示的反熔丝位单元布局的截面视图；
图4A是示出根据实施例的形成反熔丝的方法的流程图；
图4B是示出根据实施例的形成反熔丝位单元的方法的流程图；
图5A、5B、5C、5D、5E、5F、和5G是根据实施例的在执行图4B中所描绘的方法中的所选择的操作时反熔丝位单元演进的截面视图；
图6示出了根据本发明的实施例的采用具有回填端子的单片反熔丝的移动计算平台和数据服务器机器；以及
图7是根据本发明的实施例的电子计算设备的功能方框图。
具体实施方式
参考附图描述了一个或多个实施例。尽管详细描绘并讨论了具体的构造和布置，但是应当理解的是这仅是出于说明性目的。相关领域的技术人员将认识到，在不脱离本说明书的精神和范围的情况下其它构造和布置也是可能的。对于相关领域的技术人员显而易见的是，可以在除了本文中详细描述的系统和应用以外的各种其它系统和应用中采用本文中所述的技术和/或布置。
在以下具体实施方式中，参考形成本说明的一部分并且示出示例性实施例的附图。此外，要理解的是，可以利用其它实施例，并且可以在不脱离所要求保护的主题的情况下做出结构和/或逻辑变化。还应当注意，方向和引用(例如，上、下、顶、底等)仅可以用于帮助对附图中的特征的描述。可以参考所示的X-Z坐标来理解“上部”和“下部”、“上方”和“下方”之类的术语，并且可以参考X，Y坐标或者参考非Z坐标来理解诸如“相邻”之类的术语。在本文中相对位置的术语仅用作标记，该标记采用可以比枚举式标记(例如，“第一”、“第二”、“第三”等)更清楚的方式使结构特征彼此区分开。
在以下描述中，阐述了很多细节，然而，对本领域技术人员而言显而易见的是，可以在没有这些具体细节的情况下实践本发明。在一些实例中，以方框图的形式而非以细节的形式示出公知的方法和器件，以避免使本发明难以理解。在整个说明书中对“实施例”或“一个实施例”的引用表示在本发明的至少一个实施例中包括结合实施例所描述的特定特征、结构、功能、或特性。因此，在整个本说明书中的各处的出现的短语“在实施例中”或“在一个实施例中”不一定指代本发明的同一实施例。此外，可以在一个或多个实施例中以任何适当的方式组合特定特征、结构、功能、或特性。例如，只要是在与第一和第二实施例相关联的特定特征、结构、功能、或特性互不排斥的地方，就可以使第一实施例与第二实施例相结合。
如本发明的说明书和所附权利要求中所使用的，单数形式“一”和“所述”旨在同样包括复数形式，除非上下文明确地另行指示。还要理解的是，本文中所使用的术语“和/或”指的是并且包含相关联的列举项中的一个或多个项的任何以及所有可能的组合。
在本文中，术语“耦合”和“连接”连同其派生词可以用于描述部件之间的功能或结构关系。应当理解的是，这些术语并不是要作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多元件彼此直接物理、光学或电接触。“耦合”可以用于指示两个或更多的元件彼此直接或间接(在它们之间具有其它中间元件)物理、光学或电接触和/或两个或更多的元件彼此合作或相互作用(例如，如因果关系中的情况)。
本文中所使用的术语“在……之上”、“在……之下”、“在……之间”和“在……上”指的是一个部件或材料层相对于其它部件或材料的相对位置，其中，这种物理关系是值得注意的。例如，在材料的背景下，设置在一种材料之上或之下的另一种材料可以直接接触或者可以具有一个或多个中间材料层。此外，设置在两种材料或材料层之间的一种材料可以与所述的两个层直接接触或者可以具有一个或多个中间层。相比之下，在第二材料或材料层“上”的第一材料或材料层与所述第二材料/材料层直接接触。在部件组件的背景下可以做出类似的区分。
如在整个本说明书和权利要求中所使用的，通过术语“……中的至少一个”或者“……中的一个或多个”加入的项目的列表可以指所列出的术语的任何组合。例如，短语“A、B或C中的至少一个”可以表示A、B、C、A和B、A和C、B和C或者A、B、和C。
描述了使用金属-绝缘体-金属(MIM)电容器叠置体的单片反熔丝的技术和结构。根据实施例的反熔丝结构在阳极和阴极端子两者处采用导电材料而没有介于中间的半导体。电介质击穿用于反熔丝编程，其中，施加在电介质材料两端的电压将引起这两个端子之间的短路的反熔丝端子分隔开。本文中所述的实施例的一些益处包括相对于基于MOS电容器和/或MOS晶体管的反熔丝架构的更低的程序电压、更高的接通/关断比以及更小的位单元大小。在有利的实施例中，反熔丝制造能够与高K栅极电介质、金属栅极MOS晶体管制造流兼容。
在实施例中，单片反熔丝包括设置在衬底之上的非平面导电端子。非平面端子具有从衬底延伸到比低z部分更大的z高度的高z部分。第一(“下部”)电介质材料环绕低z部分的至少一个侧壁。第二(“上部”)电介质材料设置在第一电介质材料和低z部分之上。第二导电端子设置在低z部分之上，穿过第二电介质材料的至少部分厚度延伸，并且与第一端子分隔开第一电介质材料的至少部分厚度。
图2A是根据一个这样的实施例的单片反熔丝201的平面视图。图2B是根据实施例的沿着图2A中所示的纵向B-B’线的反熔丝201的截面视图。图2C是根据实施例的沿着图2A中所示的横向C-C’线的反熔丝201的截面视图。附图标记在图2A-2C中是相同的，因为附图表示同一结构实施例的不同视图。
如图2A中所示，衬底205的区域被反熔丝端子230覆盖。衬底205可以是适合于形成IC的任何衬底，例如但不限于：半导体衬底、绝缘体上半导体(SOI)衬底、或绝缘体衬底(例如，蓝宝石)等和/或它们的组合。在一个示例性实施例中，衬底205包括大体上单晶的半导体，例如但不限于硅。示例性半导体成分还包括：IV族体系，例如硅、锗或它们的合金；III-V族体系，例如GaAs、InP、InGaAs等；III-N族体系，例如GaN。如图2B中进一步示出的，衬底205可以包括被反熔丝端子230占据的区域内的隔离电介质材料206。电介质材料206可以是具有足以使反熔丝与阱地面电隔离和/或防止穿过衬底205的电短路的厚度的任何材料，例如二氧化硅或氮化硅。
反熔丝端子230可以是任何导电材料，例如但不限于金属和低电阻半导体。低电阻半导体包括多晶硅、掺杂的多晶硅、多晶锗、掺杂的多晶锗、多晶硅锗、或掺杂的多晶硅锗。在有利的实施例中，端子230包括一种或多种金属，例如但不限于钨、镍、钴、铝、和钛。对于这样的金属实施例，端子230大体上可以是只有极少量杂质的一种金属，或者可以包括多种金属的层压叠置体结构或成分分级，或者可以是这样的金属的均质合金、合金化金属的层压或分级等等。在合金化金属的实施例中，可以在端子230中采用金属-氮化物、金属-碳化物、金属-硅化物、以及金属-锗化物中的一种或多种。
端子230具有纵向长度L1和横向宽度W1。长度L1可以按照需要变化以用于提供长度LC的接触着落部，并且进一步为具有长度L2的第二反熔丝端子240的重叠(例如，在x维度上)提供空间。如此，反熔丝端子长度L1是制作能力关于最小接触尺寸的函数。如下进一步所述，反熔丝端子长度L1也是期望的反熔丝端子电容器面积的函数。遵循以下功能指南，端子230可以具有介于最小设计规则(例如0.1μm或更小)到5-10μm(或更大)之间的任何地方的长度L1。类似地，端子230可以具有介于最小设计规则(例如，10μm或更小)直到对于电源线典型的150nm(或更大)之间的任何地方的宽度W1。
如图2B中所示，端子230是非平面的，而端子长度L1包括高z部分231和低z部分232两者。高z部分231从衬底205延伸到比低z部分232所延伸的z高度(HL)更大的z高度(HH)。高z和低z部分231、232的相对长度可以在高z部分231足以提供如图2A所示的接触着落部长度LC的情况下变化。低z部分232可以具有足以为反熔丝接触部240提供期望的重叠的长度。在示例性实施例中，端子230具有介于50nm与200nm之间、有利地介于50nm与150nm之间、并且更有利地不大于100nm的高z高度。低z高度HL比高z高度HH小介于HH的10-90％之间的任何地方的量。在一个这样的实施例中，HL至少是10nm，有利地介于20nm与90nm之间。
如图2A、2B、和2C中所示，电介质材料220完全环绕低z部分232。电介质材料220设置在衬底205与端子230的底表面230B之间。在衬底205是晶体半导体的示例性实施例中，端子230仅通过电介质材料220、嵌入到晶体半导体中的隔离电介质206与晶体半导体分隔开。电介质材料220除了被设置在低z部分232的顶表面230D上以外，还进一步被设置为与端子侧壁230A和230B相邻。电介质材料220可以包括采用均质成分的形式或者作为层压膜叠置体和/或分级成分的一种或多种电介质材料。在实施例中，电介质材料220包括二氧化硅、和/或氮化硅、和/或氮氧化硅、和/或具有高于氮化硅的体相对介电常数(例如，至少10)的较高K的材料。在有利的高K实施例中，电介质材料220包括金属氧化物，例如HfO2、TiQ2、ZnO2等。
在实施例中，第二反熔丝端子240与端子230的一部分重叠。如图2B中所示，端子240与端子230分隔开电介质材料220的至少一部分厚度。在有利的实施例中，分隔端子230和240的所有材料是电介质材料220(即，没有其它介于中间的材料)。因为反熔丝编程通过一个或多个电介质击穿机构(被示为端子230与240之间的可变电阻器)继续进行，所以编程电压除了取决于如下所述的反熔丝电容器面积以外还是位于端子之间的电介质材料220的厚度的函数。减小电介质材料220的厚度可以降低反熔丝编程电压。在示例性实施例中，电介质材料220具有位于端子230与240之间的T1层厚度，其低于10nm等效氧化物厚度(EOT)。在电介质材料220是具有至少10的体相对介电常数的高k电介质材料的有利的实施例中，T1具有小于10nm的物理厚度。在其它实施例中，位于端子230与240之间的电介质材料220的T1厚度小于在端子240的边界之外的区域中的电介质材料220的T2厚度。可以相对于T2选择性地减小T1厚度，作为设计(例如，降低)反熔丝编程电压的另一种方法。
第二反熔丝端子240设置在第一端子低z部分232之上。反熔丝端子240可以是针对端子230所描述的材料中的任何材料。在有利的实施例中，端子240是金属，例如但不限于钨、镍、钴、铝、和钛、以及它们的氮化物、硅化物、碳化物、和锗化物。在端子230和240两者都是金属的一个示例性实施例中，端子240是与端子230不同的金属。端子230、电介质材料220、和端子240形成MIM电容器叠置体。在实施例中，反熔丝编程电压是MIM电容器面积的函数，至少部分地因为电介质材料220内的缺陷参与由在端子230、240两端的编程电压的施加引起的(多个)电介质击穿机构。对于具有给定质量和厚度的电介质，增加反熔丝电容器的面积可以降低反熔丝程序电压，因为存在于反熔丝电容器内的缺陷的数量与电介质材料220的面积成比例，在电介质材料220两端施加了电场。如此，可以通过增加端子230与240之间的重叠面积来设计反熔丝程序电压。如图2A中所示，光刻图案化可以至少部分地通过反熔丝端子240的横向尺寸标注(第二端子长度L2和横向宽度W2)以及第一端子宽度W1(其中，W2大于W1)的尺寸标注来限定反熔丝电容器面积。这个能力使同一衬底之上的多个反熔丝具有不同的预定编程电压。如图2C中进一步所示，在端子240环绕端子230的至少一个侧壁(例如，端子侧壁230A)的实施例中，与端子230、240相关联的反熔丝电容器面积还可以是端子230的z高度(例如，HL)的函数。在示例性实施例中，端子240是具有比横向宽度W1更大的直径的填充通孔，以使得端子240至少环绕端子侧壁230A和230C两者，从而使反熔丝电容器面积增加了低z高度HL与第二端子宽度L2的乘积的大约两倍。
在实施例中，第二(“上部”)电介质材料250还设置在低z部分232之上。电介质材料250使端子230、240平面化并且还可使端子240与端子230电隔离。端子230与240之间的间距对反熔丝功能不是关键的。如同金属接触部可以正好紧邻仅由电介质间隔体分隔开的金属栅极的MOS器件，端子230、240可以仅由电介质间隔体分隔开。在端子230、240之间的间距最小的情况下，这两个端子之间的重叠区域更大并且可以具有较低程序电压的益处。端子240竖直地延伸穿过电介质材料250的至少一部分(例如，在z维度上)。在端子240不穿过电介质材料250的整个厚度延伸并且无法暴露电介质材料220的情况下，反熔丝程序电压可被预期为更高的作为较大的总电介质厚度的函数。端子230的非平面性使高z部分231内的端子230的顶表面(图2B中的顶表面230D)与端子240的顶表面(图2C中的顶表面240D)处于同一平面。反熔丝端子的顶表面中的这个平面性对于与集成到衬底205上的其它电路的随后的互连是有利的。电介质材料250还具有与顶端子表面230D和240D处于同一平面的顶表面250D。电介质材料250可以具有任何电介质材料成分，因为实施例并不局限于这个方面。例如二氧化硅、氮化硅、碳掺杂的二氧化硅、以及其它多孔低k材料都适合于电介质材料250。尽管对于有利的实施例电介质材料250具有低于电介质材料220的体相对介电常数的体相对介电常数，但是较高k的材料也可以用于电介质材料250。
在采用具有符合上述实施例中的一个或多个实施例的架构的反熔丝的反熔丝位单元的背景下提供对反熔丝架构的其它讨论。图3A是根据一个示例性实施例的利用大体上如上所述的反熔丝201的反熔丝位单元301的电路示意图。在位单元操作期间，程序电压被施加到反熔丝201的第一端子(例如，阳极)。反熔丝201的第二端子(例如，阴极)通过MOS下拉晶体管202耦合到地。更具体地，反熔丝201的第二端子耦合到晶体管202的第一源极/漏极，而晶体管202的第二源极/漏极耦合到地。因此，当将接入电压施加到晶体管202的栅极时，程序电压在反熔丝201的端子两端下降，从而响应于高电场而引起电介质击穿。
图3B是根据实施例的实施图3A中所示的电路的示例性反熔丝位单元布局302的平面视图。图3C是根据替代的实施例的实施图3A中所示的电路的第二示例性反熔丝位单元布局303的平面视图。对于这两个所示实施例常见的是，每个单片反熔丝位单元都包括设置在衬底205(例如，半导体)之上的反熔丝201和MOS晶体管202。MOS晶体管202包括被图案化成第一带状物的栅极端子330，第一带状物设置在衬底205的第一区之上，在第一带状物与衬底205之间设置有栅极电介质。反熔丝201包括被图案化成第二带状物的第一端子230，第二带状物设置在衬底205的与第一带状物相邻的第二区之上。在有利的实施例中，第一反熔丝端子230包括与栅极端子330相同的(多种)材料。第二反熔丝端子240设置在反熔丝端子230的一部分之上，在第二反熔丝端子240与反熔丝端子230之间大体上如上所述设置有介于中间的电介质。在有利的实施例中，介于中间的电介质至少包括用于MOS晶体管202中的栅极电介质的相同的(多种)材料的部分厚度。
如图3B和3C中进一步所示的，MOS晶体管202设置在掺杂的半导体阱308之上，而第一和第二源极/漏极接触部341、342设置在栅极端子330的相对侧上。MOS晶体管202耦合到反熔丝端子以控制在反熔丝端子之间的电压电平。在位单元302中，源极/漏极接触部342例如通过互连291耦合到第一反熔丝端子230。施加到栅极端子330的接入电压例如通过互连392使晶体管202“接通”，从而将反熔丝端子230拉到通过源极/漏极341耦合的第一参考电压(例如，地)。在晶体管202处于“接通”状态的情况下，施加到反熔丝端子240的编程电压在反熔丝201两端下降。在位单元303中，源极/漏极接触部342例如通过互连291耦合到反熔丝端子240。施加到栅极端子330的接入电压例如通过互连392使晶体管202“接通”，这将反熔丝端子240拉到耦合到源极/漏极341的第一参考电压(例如，地)。在晶体管202处于“接通”状态的情况下，施加到反熔丝端子393的编程电压在反熔丝201两端下降。
图3D是根据实施例的沿着图3B中所示的纵向D-D’线的反熔丝位单元302的截面视图。图3E是根据实施例的沿着图3B中所示的横向E-E’线的反熔丝位单元302的截面视图。类似的结构特征也存在于反熔丝位单元303中。
首先参考图3D，反熔丝端子230包括具有顶表面230D的高z部分231，顶表面230D与顶部栅极端子表面330D处于同一平面。因此，反熔丝端子230是具有厚端部和薄端部两者的带状物，厚端部具有与栅极端子330的z厚度相等的z厚度，并且薄端部具有比栅极端子330的z厚度小的z厚度。在实施例中，反熔丝端子230和栅极端子330具有相同的(多种)金属。反熔丝端子230和栅极端子330由周围的电介质209横向分隔开。
设置在衬底205的第一区与栅极端子330之间的是栅极电介质材料320。反熔丝端子230还包括低z部分232，其中，电介质材料220完全环绕至少低z部分并且使反熔丝端子230与衬底(例如，衬底隔离区206)分隔开。在电介质材料220和栅极电介质320是相同的(多种)材料的有利的实施例中，栅极端子330具有大体上与反熔丝端子的底表面230B处于同一平面的底表面330B。在示例性实施例中，电介质材料220另外起反熔丝201的MIM电介质的作用，从而使第一界面具有反熔丝端子230并且使第二界面具有反熔丝端子240。在反熔丝端子230与240之间，电介质材料220可以比栅极电介质材料320更薄。在一个实施例中，电介质材料220和320两者都包括具有大于9(并且有利地至少为10)的体相对介电常数的高k电介质材料。
在实施例中，电介质材料250设置在如先前所述的电介质材料220和低z部分232之上。在栅极端子330大体上是平面的情况下，没有可以存在于顶部栅极端子表面330D之上的这样的电介质区。在有利的实施例中，反熔丝端子240完全穿过电介质材料250延伸以接触位于反熔丝端子230的薄端部之上的电介质材料220。反熔丝端子240具有顶表面240D，顶表面240D与顶部栅极端子表面330D处于同一平面。
如图3E中进一步所示的，晶体管202包括设置在重掺杂的源极/漏极半导体区310之上的源极/漏极接触部341、342，重掺杂的源极/漏极半导体区310可以设置在一个或多个轻掺杂的阱308中。在示例性实施例中，反熔丝240和MOS晶体管源极/漏极接触部341和/或342是相同的(多种)材料。因此，反熔丝端子240可以是适合于MOS接触部金属化的任何(多种)材料，例如但不限于：钨、镍、钴、铝、和钛、它们的合金、它们的氮化物、它们的碳化物、以及它们的硅化物。
可以用各种各样的技术来制造上述反熔丝和反熔丝位单元。图4A是示出根据一个实施例的用于形成反熔丝的示例性方法401的流程图。方法401以操作410开始，在操作401中，第一开口形成在第一(“上部”)电介质层中。开口横向地底切或潜挖设置在衬底之上的第一电介质层的一部分。例如如上所述，可以在操作410利用在第一电介质层和另一材料之间具有高选择性的各向同性蚀刻过程。在操作420，第一电介质层的底切区用第二(“下部”)电介质材料(例如，晶体管栅极电介质材料)作内衬。这个第二电介质的沉积可以至少穿过第一开口。可以在操作420实践保形沉积过程，例如化学气相沉积(CVD)或原子层沉积(ALD)。在操作430，通过例如再次穿过第一开口用导电材料回填有内衬的底切区来形成反熔丝的第一端子。可以在操作430实践保形沉积过程(例如，CVD或ALD)以用以上针对端子230所描述的材料中的任何材料(例如，MOS晶体管栅极金属)来回填底切区。方法401然后继续进行到操作440，其中，穿过第一电介质形成第二开口。第二开口有利地暴露了为底切区作内衬的下层第二电介质材料。可以在操作440利用任何电介质蚀刻过程。蚀刻过程有利地停止在为底切区作内衬的第二电介质材料上。方法401然后完成了通过用另一种导电材料(例如，MOS晶体管接触部金属化)回填第二开口来形成第二反熔丝端子。常规制造可以遵循方法401以完成反熔丝端子的互连。
图4B是示出根据实施例的用于形成反熔丝位单元的方法402的流程图。方法402可被认为是更一般的方法401的具体实施例。图5A、5B、5C、5D、5E、5F、和5G是根据实施例的在执行方法402中所选择的操作时沿着图3B中所描绘的D-D’线演进的反熔丝位单元的截面视图。
首先参考图4B，操作403、404、405、406和407被执行为将阱与“后栅极”MOS晶体管制造整合的方法401(图4A)的操作410的一个具体实施例。在这个实施例中，位单元302中的MOS晶体管202可以与反熔丝201同时被制造。以操作403开始，在周围电介质材料内将牺牲材料的第一和第二特征图案化。参考图5A，牺牲材料特征508和509嵌入在电介质材料209内。本领域中已知的任何过程可用于形成利用电介质材料209来被平面化的牺牲材料特征508、509。在示例性实施例中，牺牲材料特征508、509包括多晶半导体，例如但不限于多晶硅。在一个特定的多晶硅实施例中，牺牲多晶硅材料特征408、409具有小于150nm并且有利地不大于100nm的厚度(z高度)。在其它实施例中，牺牲特征可以包括设置在体牺牲材料之上的顶部硬掩模。电介质材料209可以是任何常规的材料，例如但不限于二氧化硅和/或氮化硅。
回顾图4B，方法402继续进行到操作404，其中，牺牲材料的非平面长度形成在衬底之上。在示例性实施例中，掩蔽了第一牺牲特征并且掩蔽了第二牺牲特征的仅一部分。然后通过在操作405所执行的蚀刻过程在周围电介质的顶表面下方使第二牺牲特征的未掩蔽部分凹进。如图5B中所示，例如，沿着牺牲特征509的一部分示出了凹部519。在操作404可以利用任何掩蔽过程，例如但不限于硬掩模过程。操作405可以包括对周围电介质材料选择性的任何蚀刻过程，例如各向异性等离子体(RIE)蚀刻。
回顾图4B，方法402然后继续进行到操作406，其中，用另一种电介质材料来回填牺牲特征的所凹进的部分。在操作406可以利用任何沉积(例如，CVD、旋涂)和平面化过程(例如，CMP)。图5C示出一个实施例，其中，在牺牲特征509的一部分之上回填电介质材料250。再次用电介质材料209和牺牲特征508(并且用牺牲特征509的高z部分)将电介质材料250平面化。
方法402(图4B)继续执行操作407，在操作407中，相对于包括先前回填的电介质材料的周围电介质材料选择性地去除第一和第二牺牲特征。在图5D中所示的示例性实施例中，对牺牲特征508的去除留下了第一空位528，并且对牺牲特征509的去除留下了第二空位529，第二空位529横向底切电介质材料250。在牺牲材料是例如多晶硅的情况下，高度选择性的等离子体蚀刻和/或湿法化学蚀刻可以用于甚至从下方延伸的电介质悬垂部完全清除牺牲材料。可以在操作307利用在操作404的对牺牲材料精确图案化以严格控制空位528、529的尺寸。
随着现在穿过电介质材料250形成第一开口，方法402继续进行到操作421，在操作421中栅极电介质材料被沉积到第一和第二空位中。可以在操作421采用任何适当的栅极电介质沉积过程。在示例性实施例中，在操作421采用CVD和/或ALD过程来沉积高k栅极电介质材料(例如，具有至少10的体相对介电常数)。如在由图5E所示的示例性实施例中所示的，栅极电介质沉积过程用于用栅极电介质层320为第一空位528作内衬以及用电介质材料220为第二空位529作内衬。换言之，电介质材料220也是“栅极”电介质材料，但在反熔丝的背景下具有不同的功能。
回顾图4B，在操作431，用导电材料回填第一和第二空位以在第一空位中形成栅极端子并且在第二空位中形成隔离的反熔丝端子。在有利的实施例中，可以用高度保形的沉积过程来回填具有悬垂部的空位。在一个这样的实施例中利用了金属ALD过程。如例如图5F中所示的，与将反熔丝端子230回填到空位529中同时地，金属ALD过程将栅极端子330回填到空位528中，从而完全填充设置在电介质材料250下方的任何底切区。
方法402然后继续执行穿过上层电介质材料形成第二开口以暴露下层(栅极)电介质材料。任何光刻和/或蚀刻过程可以用于在操作441形成第二开口。在一些实施例中，在操作441的蚀刻操作对于下层电介质材料具有高度选择性，从而确保在击穿到导电端子之前蚀刻停止。在其它实施例中，操作441可以另外包括对第二开口内的第二电介质材料的精致薄化。可以控制这样的薄化以达到比栅极电介质材料的厚度更小的一些预定目标厚度。然后在操作450通过用导电材料填充第二开口来形成第二反熔丝端子而完成方法402。如例如图5F和5G中所示的，在反熔丝端子230的低z部分之上对开口539进行蚀刻并且用导电材料240回填开口539。在一个有利的实施例中，与源极/漏极接触部在栅极端子330的相对侧上的沉积同时地，沉积导电材料240。常规的制造可以遵循方法402以完成IC，例如形成互连291、392以将MOS晶体管源极/漏极接触部电连接到反熔丝端子。
图6示出了根据本发明的实施例的系统1000，其中，移动计算平台1005和/或数据服务器机器1006采用具有回填端子的单片反熔丝。服务器机器1006可以是任何商业服务器，例如包括设置在支架内并且联网在一起以用于电子数据处理的任何数量的高性能计算平台，在示例性实施例中，服务器机器1006包括封装的单片IC 1050。移动计算平台1005可以是被配置为用于电子数据显示、电子数据处理、无线电子数据传输等中的每一项的任何便携式设备。例如，移动计算平台1005可以是平板电脑、智能电话、膝上型计算机等中的任何一种，并且可以包括显示屏(例如电容式、电感式、电阻式、触摸屏)、芯片级或封装级集成系统1010、以及电池1015。
无论是设置在放大图1020中所示的集成系统1010内，还是被设置为服务器机器1006内的独立封装的芯片，封装的单片IC 1050都包括采用具有带回填端子的至少一个反熔丝的单片架构的存储器芯片(例如，RAM)或处理器芯片(例如，微处理器、多核微处理器、图形处理器等)。有利地，集成系统1010包括反熔丝位单元，其中，反熔丝端子包括由晶体管栅极电介质分隔开的晶体管栅极端子金属和晶体管接触部金属，例如，如本文中别处所描述的。单片IC 1050还可以连同功率管理集成电路(PMIC)1030、包括宽带RF(无线)发射器和/或接收器(TX/RX)(例如，包括数字基带和模拟前端模块，模拟前端模块还包括处于发射路径上的功率放大器和处于接收路径上的低噪声放大器)的RF(无线)集成电路(RFIC)1025、以及它们的控制器1035中的一个或多个一起耦合到板、衬底或内插器1060。
在功能上，PMIC 1030可以执行电池功率调节、DC到DC转换等，并且因此具有耦合到电池1015的输入和向其它功能模块提供电流源的输出。如进一步所示的，在示例性实施例中，RFIC 1025具有耦合到天线(未示出)的输出，以实施多个无线标准或协议中的任何标准或协议，这些标准或协议包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的派生物、以及被命名为3G、4G、5G和更高代的任何其它无线协议。在替代的实施方式中，这些板级模块中的每一个都可以集成到耦合到单片IC 1050的封装衬底的单独IC上或集成在耦合到单片IC 1050的封装衬底的单个IC内。
图7是根据本公开内容的至少一些实施方式而布置的计算设备1100的功能方框图。计算设备110可以建立在例如平台1005或服务器机器1006内部。设备1100还包括容纳多个部件(例如但不限于处理器1104(例如应用处理器))的母板1102，设备1100还可以并入如本文中所讨论的具有回填端子的反熔丝。处理器1104可以物理和/或电耦合到母板1102。在一些示例中，处理器1104包括封装在处理器1104内的集成电路管芯。一般而言，术语“处理器”或“微处理器”可以指的是对来自寄存器和/或存储器的电子数据进行处理以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
在各种示例中，一个或多个通信芯片1106也可以物理和/或电耦合到母板1102。在其它实施方式中，通信芯片1106可以是处理器1104的部分。根据其应用，计算设备1100可以包括可以或可以不物理和电耦合到母板1102的其它部件。这些其它部件包括但不限于：易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储设备(例如，硬盘驱动器、固态驱动器(SSD)、光盘(CD)、数字多功能盘(DVD)等)等。
通信芯片1106可以实现用于往返于计算设备1100的数据传输的无线通信。术语“无线”及其派生词可以用于描述：可以通过对经调制的电磁辐射的使用来经由非固体介质传送数据的电路、设备、系统、方法、技术、通信通道等。尽管在一些实施例中相关联的设备可以不包含任何导线，但是该术语并非要暗示相关联的设备不包含任何导线。通信芯片1106可以实现多种无线标准或协议中的任何无线标准或协议，所述无线标准或协议包括但不限于本文中别处所描述的那些标准或协议。如所讨论的，计算设备1100可以包括多个通信芯片706。例如，第一通信芯片可以专用于诸如Wi-Fi和蓝牙之类的较短范围的无线通信，并且第二通信芯片可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等较长范围的无线通信。
尽管已经参考各种实施方式对本文中所阐述的某些特征进行描述，但是该描述并不是要被解释为限制性的意义。因而，对于本公开内容所属的领域的技术人员而言显而易见的是，本文中所描述的实施方式的各种修改以及其它实施方式应当被认为是处于本公开内容的精神和范围内。
应当认识到，本发明不限于如此描述的实施例，但在不背离所附权利要求的范围的情况下，可以利用修改和变化来实践本发明。例如，上述实施例可以包括特征的特定组合。例如：
在一个或多个第一实施例中，单片反熔丝包括设置在衬底上的非平面导电端子。非平面端子具有高z部分，所述高z部分从衬底延伸到比低z部分所延伸的z高度更大的z高度。反熔丝包括环绕低z部分的至少一个侧壁的第一电介质材料。第二电介质材料设置在第一电介质材料和低z部分之上。第二导电端子设置在低z部分之上，穿过第二电介质材料的至少部分厚度延伸，并且与第一端子分隔开第一电介质材料的至少部分厚度。
在对一个或多个第一实施例的进一步描述中，高z部分的顶表面与第二端子的顶表面处于同一平面。第一电介质材料完全环绕高z部分的在低z部分上方延伸的侧壁。第二电介质材料设置在第一端子的高z部分与第二端子之间。
在对一个或多个第一实施例的进一步描述中，衬底包括晶体半导体。第一和第二端子包括金属。第一电介质材料是具有至少10的体相对介电常数和小于10nm的厚度的高k材料。第二电介质材料具有低于第一电介质材料的体相对介电常数的体相对介电常数。
在对一个或多个第一实施例的进一步描述中，第二端子仅通过第一电介质材料与非平面端子分隔开。第一端子具有沿着低z部分的横向宽度，并且第二端子包括具有大于第一端子的横向宽度的直径的填充通孔。
在对一个或多个第一实施例的进一步描述中，衬底包括晶体半导体。非平面端子仅通过第一电介质材料和凹进到晶体管半导体中的隔离电介质与晶体半导体分隔开。非平面端子具有大于低z部分内的第二厚度的高z部分内的第一厚度。
在一个或多个第二实施例中，单片反熔丝位单元包括具有栅极端子的MOS晶体管，所述栅极端子包括第一金属，所述第一金属设置在衬底的第一区之上，而在第一金属与半导体衬底的第一区之间设置有栅极电介质材料。反熔丝位单元包括具有第一端子的反熔丝，所述第一端子包括第一金属，所述第一金属设置在衬底的第二区之上。第二反熔丝端子设置在第一反熔丝端子之上，而在第一反熔丝端子与第二反熔丝端子之间具有介于中间的电介质材料。介于中间的电介质材料包括栅极电介质材料的至少部分厚度。
在对一个或多个第二实施例的进一步描述中，栅极电介质材料具有带第一反熔丝端子的第一界面和带第二反熔丝端子的第二界面。
在对一个或多个第二实施例的进一步描述中，MOS晶体管耦合到第一反熔丝端子以控制在第一和第二反熔丝端子之间的电压电平。第一反熔丝端子具有高z部分，所述高z部分具有与栅极端子的顶表面处于同一平面的顶表面。第一反熔丝端子具有低z部分，而栅极电介质材料至少完全环绕低z部分并且将第一反熔丝端子与衬底的第二区分隔开。第二电介质材料设置在低z部分之上。第二反熔丝端子穿过设置在栅极电介质材料之上的第二电介质和第一端子的低z部分延伸以接触栅极电介质材料。
在对一个或多个第二实施例的进一步描述中，栅极端子包括第一金属的设置在第一衬底区之上的第一带状物。第一反熔丝端子包括第一金属的设置在第二衬底区之上并且与第一带状物相邻的第二带状物。第二带状物具有与第一带状物的z厚度相同的z厚度的厚端部，以及比第一带状物的z厚度小的z厚度的薄端部。第二反熔丝端子设置在薄端部之上并具有与第一带状物的顶表面处于同一平面的顶表面。
在对一个或多个第二实施例的进一步描述中，栅极电介质包括具有至少10的体相对介电常数的高k栅极电介质材料，并且介于中间的电介质材料包括高k栅极电介质材料的至少部分厚度。
在一个或多个第三实施例中，制造单片反熔丝的方法包括在设置在衬底之上的第一电介质材料中形成第一开口，第一开口底切第一电介质材料的区域。该方法包括通过穿过第一开口沉积第二电介质材料来用第二电介质材料为第一电介质材料的底切区作内衬。该方法包括通过至少穿过第一开口用导电第一端子材料回填有内衬的底切区来形成反熔丝的第一端子。该方法包括穿过第一电介质材料形成第二开口，所述第二开口暴露了为底切区作内衬的第二电介质材料。该方法包括通过用导电第二端子材料回填第二开口来形成反熔丝的第二端子。
在对一个或多个第三实施例的进一步描述中，形成第一开口还包括在衬底之上形成牺牲材料的非平面长度，非平面长度具有高z部分，所述高z部分从衬底延伸到比低z部分所延伸的z高度更大的z高度。形成第一开口还包括在非平面长度之上沉积第一电介质材料。形成第一开口还包括用高z部分将第一电介质材料平面化。形成第一开口还包括选择性地从第一电介质材料对牺牲材料进行蚀刻。
在对一个或多个第三实施例的进一步描述中，形成第一开口还包括在衬底之上形成牺牲材料的非平面长度，非平面长度具有高z部分，所述高z部分从衬底延伸到比低z部分所延伸的z高度更大的z高度。形成牺牲材料的非平面长度还包括将牺牲材料沉积为等于较大的z高度的均匀厚度。形成牺牲材料的非平面长度还包括掩蔽牺牲材料的高z部分。形成牺牲材料的非平面长度还包括将牺牲材料的低z部分凹进到较小的厚度。形成牺牲材料的非平面长度还包括用第一电介质材料回填低z部分。形成牺牲材料的非平面长度还包括选择性地从第一电介质材料对牺牲材料进行蚀刻。
在对一个或多个第三实施例的进一步描述中，形成第一开口还包括在衬底之上形成牺牲材料的非平面长度，非平面长度具有高z部分，所述高z部分从衬底延伸到比低z部分所延伸的z高度更大的z高度。形成牺牲材料的非平面长度还包括采用隔离电介质将开口图案化。形成牺牲材料的非平面长度还包括采用牺牲材料层或周围的电介质材料中的任一种将开口图案化，从而用牺牲材料回填周围的电介质材料中的开口或用周围的电介质材料回填牺牲材料中的开口。形成牺牲材料的非平面长度还包括掩蔽牺牲材料的高z部分。形成牺牲材料的非平面长度还包括将未掩蔽牺牲材料凹进到隔离电介质的顶表面下方以形成低z部分。形成牺牲材料的非平面长度还包括用第一电介质材料回填低z部分。形成牺牲材料的非平面长度还包括选择性地从第一电介质材料对牺牲材料进行蚀刻。
在对一个或多个第三实施例的进一步描述中，还在衬底之上形成牺牲材料的第二特征，而第一电介质材料位于第一和第二特征之间。在掩蔽第一特征的所述高z部分的同时掩蔽(完全)第二特征。连同第一特征一起去除第二牺牲材料特征。还将第二电介质材料沉积到第二空位中，所述第二空位是由去除第二牺牲材料而产生的。连同嵌入的熔丝端子一起，通过用导电材料回填第二空位来形成栅极端子。
在对一个或多个第三实施例的进一步描述中，用第二电介质材料为第一电介质材料的底切区作内衬还包括用化学气相沉积(CVD)或原子层沉积(ALD)过程来沉积具有至少10的体相对介电常数的高k电介质材料，并且穿过第一开口用导电第一端子材料回填有内衬的底切区还包括用ALD过程沉积金属。
在一个或多个第四实施例中，形成单片反熔丝位单元的方法包括在衬底的第一区之上形成牺牲材料的第一特征并且在衬底的第二区之上形成牺牲材料的第二特征，而在第一特征与第二特征之间具有隔离电介质材料。该方法包括掩蔽第一特征和第二特征的第一部分。该方法包括将第二特征的未掩蔽部分凹进到隔离电介质的顶表面下方。该方法包括用第一电介质材料回填第二特征的所凹进的部分。该方法包括选择性地从隔离电介质材料和第一电介质材料中去除第一和第二牺牲材料特征。该方法包括将栅极电介质材料沉积到第一空位和第二空位中，所述第一空位和所述第二空位是由去除第一和第二特征而留下的。该方法包括用导电材料回填第一和第二空位以在第一衬底区之上形成一个栅极端子并且在第二衬底区之上形成第一反熔丝端子。该方法包括穿过第一电介质材料形成开口以暴露栅极电介质材料。该方法包括通过用导电材料填充开口来形成第二反熔丝端子。
在对一个或多个第四实施例的进一步描述中，该方法包括：去除第二牺牲材料特征是对第一电介质材料进行底切。该方法包括：沉积栅极电介质材料是为底切作内衬。该方法包括：用导电材料回填空位是填充底切。
在对一个或多个第四实施例的进一步描述中，该方法包括：沉积栅极电介质材料还包括用化学气相沉积(CVD)或原子层沉积(ALD)过程来沉积具有至少10的体相对介电常数的高k电介质材料，并且回填空位还包括用ALD过程沉积金属。
在对一个或多个第四实施例的进一步描述中，该方法包括：在栅极端子的相对侧上形成第一、第二源极/漏极接触部；以及将源极/漏极接触部的其中之一电连接到反熔丝端子。
在对一个或多个第四实施例的进一步描述中，将第二特征的未掩蔽部分凹进到隔离电介质的顶表面下方还包括对牺牲材料的部分厚度进行蚀刻。
然而，上述实施例在这方面不受限制，并且在各个实施方式中，上述实施例可以包括：仅采取这些特征的子集；采取这些特征的不同顺序；采取这些特征的不同的组合；和/或采取除明确列出的那些特征以外的附加特征。因此，应当参考所附权利要求以及为这种权利要求赋予权利的等同物的全部范围来确定本发明的范围。

Claims (21)

1.一种单片反熔丝，包括：
非平面导电端子，其设置在衬底之上，所述非平面端子具有高z部分和低z部分，其中，所述高z部分比所述低z部分从所述衬底延伸到更大的z高度；
第一电介质材料，其环绕所述低z部分的至少一个侧壁；以及
第二导电端子，其设置在所述低z部分之上，所述第二导电端子延伸穿过第二电介质材料的至少部分厚度，并且通过所述第一电介质材料的至少部分厚度与所述第一端子分隔开。
2.根据权利要求1所述的反熔丝，其中：
所述高z部分的顶表面与所述第二端子的顶表面处于同一平面；
所述第一电介质材料完全环绕所述高z部分的在所述低z部分上方延伸的侧壁；并且
所述第二电介质材料设置在所述第一端子的所述高z部分与所述第二端子之间。
3.根据权利要求1所述的反熔丝，其中：
所述衬底包括晶体半导体；
所述第一端子和所述第二端子包括金属；
所述第一电介质材料是高k材料，所述高k材料具有至少10的体相对介电常数和小于10nm的厚度；并且
所述第二电介质材料具有低于所述第一电介质材料的体相对介电常数的体相对介电常数。
4.根据权利要求1-3中的任一项所述的反熔丝，其中：
所述第二端子仅通过所述第一电介质材料与所述非平面端子分隔开；
所述第一端子具有沿着所述低z部分的横向宽度；并且
所述第二端子包括填充通孔，所述填充通孔具有的直径大于所述第一端子的所述横向宽度。
5.根据权利要求1-3中的任一项所述的反熔丝，其中：
所述衬底包括晶体半导体；
所述非平面端子仅通过所述第一电介质材料和凹进到所述晶体半导体中的隔离电介质与所述晶体半导体分隔开；
所述非平面端子具有的在所述高z部分内的第一厚度大于所述低z部分内的第二厚度。
6.一种单片反熔丝位单元，包括：
MOS晶体管，所述MOS晶体管具有栅极端子，所述栅极端子包括第一金属，所述第一金属设置在半导体衬底的第一区之上，在所述第一金属与所述半导体衬底的所述第一区之间设置有栅极电介质材料；以及
反熔丝，所述反熔丝具有：第一端子，所述第一端子包括所述第一金属，所述第一金属设置在所述衬底的第二区之上；以及第二反熔丝端子，所述第二反熔丝端子设置在所述第一反熔丝端子之上，在所述第一反熔丝端子与所述第二反熔丝端子之间具有居间电介质材料，其中，所述居间电介质材料包括所述栅极电介质材料的至少部分厚度。
7.根据权利要求6所述的反熔丝位单元，其中，所述栅极电介质材料具有带所述第一反熔丝端子的第一界面和带所述第二反熔丝端子的第二界面。
8.根据权利要求6所述的反熔丝位单元，其中：
所述MOS晶体管耦合到所述第一反熔丝端子以控制所述第一反熔丝端子与所述第二反熔丝端子之间的电压电平；
所述第一反熔丝端子具有高z部分，所述高z部分具有与所述栅极端子的顶表面处于同一平面的顶表面；
所述第一反熔丝端子具有低z部分，所述栅极电介质材料完全环绕至少所述低z部分并且将所述第一反熔丝端子与所述衬底的所述第二区分隔开；并且
所述第二反熔丝端子延伸穿过设置在所述栅极电介质材料之上的第二电介质材料和所述第一端子的所述低z部分以接触所述栅极电介质材料。
9.根据权利要求6-8中的任一项所述的反熔丝位单元，其中：
所述栅极端子包括设置在所述第一衬底区之上的所述第一金属的第一带状物；
所述第一反熔丝端子包括设置在所述第二衬底区之上并且与所述第一带状物相邻的所述第一金属的第二带状物；
所述第二带状物的厚端部与所述第一带状物厚端部具有相同的z厚度，以及所述第二带状物的薄端部的z厚度比所述第一带状物的薄端部的z厚度小；
所述第二反熔丝端子设置在所述薄端部之上并且具有与所述第一带状物的顶表面处于同一平面的顶表面。
10.根据权利要求6-8中的任一项所述的反熔丝位单元，其中，所述栅极电介质包括具有至少10的体相对介电常数的高k栅极电介质材料，并且所述居间电介质材料包括所述高k材料的至少部分厚度。
11.一种制造单片反熔丝的方法，所述方法包括：
在设置在衬底之上的第一电介质材料中形成第一开口，所述第一开口底切所述第一电介质材料的区域；
通过穿过所述第一开口沉积第二电介质材料来用所述第二电介质材料对所述第一电介质材料的所底切的区域进行内衬；
通过至少穿过所述第一开口用导电第一端子材料回填所经内衬的底切区来形成所述反熔丝的第一端子；
穿过所述第一电介质材料形成第二开口，所述第二开口暴露对所经底切的区域进行内衬的所述第二电介质材料；以及
通过用导电第二端子材料回填所述第二开口来形成所述反熔丝的第二端子。
12.根据权利要求11所述的方法，其中，形成所述第一开口还包括：
在所述衬底之上形成牺牲材料的非平面长度，所述非平面长度具有高z部分，所述高z部分比低z部分从所述衬底延伸到更大的z高度；
在所述非平面长度之上沉积所述第一电介质材料；
用所述高z部分将所述第一电介质材料平面化；以及
选择性地从所述第一电介质材料蚀刻所述牺牲材料。
13.根据权利要求11所述的方法，其中，形成所述第一开口还包括：
在所述衬底之上形成牺牲材料的非平面长度，所述非平面长度具有高z部分，所述高z部分比低z部分从所述衬底延伸到更大的z高度，其中，形成牺牲材料的所述非平面长度还包括：
将所述牺牲材料沉积为等于所述更大的z高度的均匀厚度；
掩蔽所述牺牲材料的所述高z部分；以及
使所述牺牲材料的所述低z部分凹进到较小的厚度；
用所述第一电介质材料回填所述低z部分；以及
选择性地从所述第一电介质材料蚀刻所述牺牲材料。
14.根据权利要求11所述的方法，其中，形成所述第一开口还包括：
在所述衬底之上形成牺牲材料的非平面长度，所述非平面长度具有高z部分，所述高z部分比低z部分从所述衬底延伸到更大的z高度，其中，形成牺牲材料的所述非平面长度还包括：
在所述牺牲材料和环绕电介质材料中的一种材料中图案化开口；
用所述环绕电介质材料或所述牺牲材料中的另一种材料回填所述开口；
掩蔽所述牺牲材料的所述高z部分；以及
使未掩蔽的牺牲材料凹进到所述隔离电介质的顶表面下方以形成所述低z部分；
用所述第一电介质材料回填所述低z部分；以及
选择性地从所述第一电介质材料蚀刻所述牺牲材料。
15.根据权利要求14所述的方法，还包括：
在所述衬底之上形成所述牺牲材料的第二特征，第一电介质材料位于所述第一特征与所述第二特征之间；
在掩蔽所述第一特征的所述高z部分的同时掩蔽所述第二特征；
连同所述第一特征一起去除所述第二牺牲材料特征；
将所述第二电介质材料沉积到第二空位中，所述第二空位是由去除所述第二牺牲材料而产生的；
通过用所述导电材料回填所述第二空位来形成栅极端子。
16.根据权利要求11-14中的任一项所述的方法，其中：
用所述第二电介质材料对所述第一电介质材料的所经底切的区域进行内衬还包括用化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来沉积具有至少10的体相对介电常数的高k电介质材料；并且
穿过所述第一开口用导电第一端子材料回填所经内衬的底切的区域还包括用ALD工艺沉积金属。
17.一种形成单片反熔丝位单元的方法，所述方法包括：
在衬底的第一区之上形成牺牲材料的第一特征并且在所述衬底的第二区之上形成牺牲材料的第二特征，在所述第一特征与所述第二特征之间具有隔离电介质材料；
掩蔽所述第二特征的第一部分和所述第一特征；
使所述第二特征的未掩蔽部分凹进到所述隔离电介质的顶表面下方；
用第一电介质材料回填所述第二特征的所经凹进的部分；
选择性地从所述隔离电介质材料和所述第一电介质材料去除所述第一牺牲材料特征和所述第二牺牲材料特征；
将栅极电介质材料沉积到第一空位和第二空位中，所述第一空位和所述第二空位是由去除所述第一特征和所述第二特征而留下的；
用导电材料回填所述第一空位和所述第二空位以在所述第一衬底区之上形成一个栅极端子并且在所述第二衬底区之上形成第一反熔丝端子；
穿过所述第一电介质材料形成开口以暴露所述栅极电介质材料；以及
通过用导电材料填充所述开口来形成第二反熔丝端子。
18.根据权利要求17所述的方法，其中：
去除所述第二牺牲材料特征是对所述第一电介质材料进行底切；
沉积所述栅极电介质材料是对所述底切进行内衬；以及
用所述导电材料回填所述空位是填充所述底切。
19.根据权利要求17-18中的任一项所述的方法，其中：
沉积所述栅极电介质材料还包括用化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来沉积具有至少10的体相对介电常数的高k电介质材料；并且
回填所述空位还包括用ALD工艺沉积金属。
20.根据权利要求17-18中的任一项所述的方法，还包括：
在所述栅极端子的相对侧上形成第一、第二源极/漏极接触部；以及
将所述源极/漏极接触部的其中之一电连接到反熔丝端子。
21.根据权利要求17-18中的任一项所述的方法，其中，使所述第二特征的未掩蔽部分凹进到所述隔离电介质的顶表面下方还包括对所述牺牲材料的部分厚度进行蚀刻。
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