KR102212151B1 - 안티퓨즈 구조, 안티퓨즈 비트 셀 구조, 안티퓨즈 구조를 제조하는 방법 및 모놀리식 안티퓨즈 비트 셀을 형성하는 방법 - Google Patents
안티퓨즈 구조, 안티퓨즈 비트 셀 구조, 안티퓨즈 구조를 제조하는 방법 및 모놀리식 안티퓨즈 비트 셀을 형성하는 방법 Download PDFInfo
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Abstract
안티퓨즈는 로우-z 부분보다 더 큰 z-높이로 연장하는 하이-z 부분을 갖는 비평면 도전성 단자를 포함할 수 있다. 제2 도전성 단자가 로우-z 부분 위에 배치되며, 적어도 하나의 개재 유전체 재료에 의해 제1 단자로부터 분리된다. 안티퓨즈의 제조는 기판 위에 배치된 제1 유전체 재료 내에 제1 개구를 형성하는 단계, 및 제1 유전체 재료의 영역을 언더컷하는 단계를 포함할 수 있다. 제1 유전체 재료의 언더컷 영역은 제1 개구를 통해 게이트 유전체 재료와 같은 제2 유전체 재료로 라이닝된다. 도전성 제1 단자 재료가 라이닝된 언더컷 영역을 제1 개구를 통해 백필링한다. 제1 유전체 재료를 통하는 제2 개구가 언더컷 영역을 라이닝하는 제2 유전체 재료를 노출한다. 도전성 제2 단자 재료가 제2 개구 내에 메워진다.
Description
본 명세서에서 설명되는 실시예들은 일반적으로 집적 회로(IC) 및 모놀리식 장치에 관한 것으로서, 구체적으로는 모놀리식 안티퓨즈에 관한 것이다.
모놀리식 IC들은 일반적으로 실리콘 웨이퍼와 같은 평면 기판 위에 제조된 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)와 같은 다수의 트랜지스터를 포함한다.
IC들은 종종 적어도 하나의 안티퓨즈를 포함한다. 안티퓨즈는 고저항으로부터 시작하는 전기 장치로서, 장치 양단의 전압이 임계 레벨을 초과할 때 도전성 경로를 영구적으로 생성하도록 설계된다. 한 세대로부터 다른 세대로의 트랜지스터 치수 스케일링에 따라, 안티퓨즈 비트 셀 크기는 물론, 안티퓨즈 프로그램 전압을 스케일링 다운하는 것이 유리하다.
통상적인 안티퓨즈 설계들은 종종 도 1에 도시된 바와 같은 MOS 트랜지스터 기반 구조를 이용한다. 안티퓨즈(101)는 트랜지스터 게이트 단자(130) 및 소스/드레인 콘택들(141, 142)을 이용한다. 따라서, 안티퓨즈 회로 경로는 게이트 유전체(120), 도핑된 반도체 우물(108) 및 고농도로 도핑된 반도체 소스/드레인(110)을 통과한다. 프로그래밍 동작 동안의 도전성 경로의 형성은 게이트 유전체(120)의 영구적 파괴를 유발하여, 게이트 단자(130)와 소스/드레인 콘택들(141, 142) 간의 저항을 변경한다. 게다가, 파괴 후의 안티퓨즈의 전류 레벨들은 도전성 상태 저항으로 제한된다. 안티퓨즈(101)에 대해, 도전성 상태에서의 저항은 개재 반도체 영역들(108, 110) 및 관련 금속-반도체 콘택의 저항을 포함하며, 이는 온/오프 안티퓨즈 비율을 제한한다. 더구나, 트랜지스터 구조의 파괴를 이용하는 통상적인 안티퓨즈 설계들은 MOS 트랜지스터 기반 안티퓨즈 및 안티퓨즈를 프로그래밍하는 데 사용되는 적어도 하나의 다른 MOS 트랜지스터 양자를 호스팅하기에 충분한 비트 셀 영역을 요구한다.
더 낮은 도전성 상태 저항 및/또는 더 작은 비트 셀 영역들을 갖는 안티퓨즈 아키텍처들 및 관련 제조 기술들이 유리하다.
본 명세서에서 설명되는 내용은 첨부 도면들에 한정이 아니라 예시적으로 도시된다. 설명의 간명화를 위해, 도면들에 도시된 요소들은 반드시 축척으로 도시되지는 않는다. 예로서, 일부 요소들의 치수들은 명료화를 위해 다른 요소들에 비해 과장될 수 있다. 또한, 적절한 것으로 간주되는 경우, 도면들 사이에서 대응하거나 유사한 요소들을 지시하기 위해 참조 라벨들이 반복되었다. 도면들에서:
도 1은 통상적인 모놀리식 안티퓨즈이다.
도 2a는 일 실시예에 따른 모놀리식 안티퓨즈의 평면도이다.
도 2b 및 2c는 실시예들에 따른, 도 2a에 도시된 안티퓨즈의 단면도들이다.
도 3a는 일 실시예에 따른 안티퓨즈 비트 셀 회로의 개략도이다.
도 3b 및 3c는 실시예들에 따른 안티퓨즈 비트 셀 레이아웃의 평면도들이다.
도 3d 및 3e는 실시예들에 따른, 도 3b에 도시된 안티퓨즈 비트 셀 레이아웃의 단면도들이다.
도 4a는 일 실시예에 따른, 안티퓨즈를 형성하는 방법을 나타내는 흐름도이다.
도 4b는 일 실시예에 따른, 안티퓨즈 비트 셀을 형성하는 방법을 나타내는 흐름도이다.
도 5a, 5b, 5c, 5d, 5e, 5f 및 5g는 일 실시예에 따른, 도 4b에 도시된 방법 중에서 선택된 동작들이 수행됨에 따라 점진적으로 변하는 안티퓨즈 비트 셀의 단면도들이다.
도 6은 본 발명의 실시예들에 따른, 백필링된 단자를 갖는 모놀리식 안티퓨즈를 이용하는 이동 컴퓨팅 플랫폼 및 데이터 서버 기계를 나타낸다.
도 7은 본 발명의 일 실시예에 따른 전자 컴퓨팅 장치의 기능 블록도이다.
도 1은 통상적인 모놀리식 안티퓨즈이다.
도 2a는 일 실시예에 따른 모놀리식 안티퓨즈의 평면도이다.
도 2b 및 2c는 실시예들에 따른, 도 2a에 도시된 안티퓨즈의 단면도들이다.
도 3a는 일 실시예에 따른 안티퓨즈 비트 셀 회로의 개략도이다.
도 3b 및 3c는 실시예들에 따른 안티퓨즈 비트 셀 레이아웃의 평면도들이다.
도 3d 및 3e는 실시예들에 따른, 도 3b에 도시된 안티퓨즈 비트 셀 레이아웃의 단면도들이다.
도 4a는 일 실시예에 따른, 안티퓨즈를 형성하는 방법을 나타내는 흐름도이다.
도 4b는 일 실시예에 따른, 안티퓨즈 비트 셀을 형성하는 방법을 나타내는 흐름도이다.
도 5a, 5b, 5c, 5d, 5e, 5f 및 5g는 일 실시예에 따른, 도 4b에 도시된 방법 중에서 선택된 동작들이 수행됨에 따라 점진적으로 변하는 안티퓨즈 비트 셀의 단면도들이다.
도 6은 본 발명의 실시예들에 따른, 백필링된 단자를 갖는 모놀리식 안티퓨즈를 이용하는 이동 컴퓨팅 플랫폼 및 데이터 서버 기계를 나타낸다.
도 7은 본 발명의 일 실시예에 따른 전자 컴퓨팅 장치의 기능 블록도이다.
첨부 도면들을 참조하여 하나 이상의 실시예가 설명된다. 특정 구성들 및 배열들이 도시되고 상세히 설명되지만, 이는 예시의 목적을 위해 행해질 뿐이라는 것을 이해해야 하다. 관련 분야의 기술자들은 설명의 사상 및 범위로부터 벗어나지 않고서 다른 구성들 및 배열들이 가능하다는 것을 인식할 것이다. 본 명세서에서 설명되는 기술들 및/또는 배열들은 본 명세서에서 상세히 설명되는 것과 다른 다양한 다른 시스템들 및 응용들에서 이용될 수 있다는 것이 관련 분야의 기술자들에게 명백할 것이다.
아래의 상세한 설명에서는 그의 일부를 형성하고 예시적인 실시예들을 도시하는 첨부 도면들이 참조된다. 또한, 청구 발명의 범위로부터 벗어나지 않고서, 다른 실시예들이 이용될 수 있고, 구조 및/또는 논리적 변경들이 행해질 수 있다는 것을 이해해야 한다. 방향들 및 참조들, 예로서 위로, 아래로, 상, 하 등은 단지 도면들 내의 특징들의 설명을 촉진하는 데 사용될 수 있다는 점에도 유의해야 한다. "상부" 및 "하부", "위" 및 "아래"와 같은 용어들은 도시된 X-Z 좌표들을 참조하여 이해될 수 있으며, "인접"과 같은 용어들은 X,Y 좌표들 또는 Z외의 좌표들을 참조하여 이해될 수 있다. 상대 위치 용어들은 본 명세서에서 "제1", "제2", "제3" 등과 같은 열거 라벨들보다 명료할 수 있는 방식으로 하나의 구조적 특징을 다른 구조적 특징과 구별하는 라벨들로서 사용될 뿐이다.
아래의 설명에서는 다수의 상세가 설명되지만, 본 발명은 이러한 특정 상세 없이도 실시될 수 있다는 것이 이 분야의 기술자에게 명백할 것이다. 일부 예들에서는, 본 발명을 불명확하게 하지 않기 위해 공지 방법들 및 장치들은 상세히 도시되는 것이 아니라 블록도 형태로 도시된다. 본 명세서 전반에서 "일 실시예" 또는 "하나의 실시예"에 대한 언급은 그 실시예와 관련하여 설명되는 특정 특징, 구조, 기능 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반의 다양한 곳에서의 "일 실시예에서" 또는 "하나의 실시예에서"라는 표현의 출현들은 본 발명의 동일 실시예를 반드시 지칭하지는 않는다. 더구나, 특정 특징들, 구조들, 기능들 또는 특성들은 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수 있다. 예로서, 제1 실시예 및 제2 실시예와 관련된 특정 특징들, 구조들, 기능들 또는 특성들이 서로 배타적이지 않을 경우에 이들 2개의 실시예는 결합될 수 있다.
본 발명의 설명 및 첨부된 청구항들에서 사용될 때, 단수 형태들("a", "an", "the")은 상황이 명확히 달리 지시하지 않는 한은 복수 형태들도 포함하는 것을 의도한다. 본 명세서에서 사용되는 바와 같은 용어 "및/또는"은 관련된 열거된 아이템들 중 하나 이상의 아이템의 임의의 그리고 모든 가능한 조합들을 지칭하고 포함한다는 것도 이해할 것이다.
용어 "결합" 및 "접속"은 이들의 파생어들과 함께 본 명세서에서 컴포넌트들 간의 기능적 또는 구조적 관계들을 설명하는 데 사용될 수 있다. 이러한 용어들은 서로에 대한 동의어인 것을 의도하지 않는다는 것을 이해해야 한다. 오히려, 특정 실시예들에서, "접속"은 2개 이상의 요소가 서로 직접 물리, 광학 또는 전기적으로 접촉한다는 것을 지시하는 데 사용될 수 있다. "결합"은 2개 이상의 요소가 서로 직접 또는 간접적으로(그들 사이의 다른 개재 요소들을 이용하여) 물리, 광학 또는 전기적으로 접촉하거나 2개 이상의 요소가 (예로서, 인과 관계에서와 같이) 서로 협력하거나 상호작용한다는 것을 지시하는 데 사용될 수 있다.
본 명세서에서 사용되는 바와 같은 용어 "위에", "아래에", "사이에" 및 "상에"는 그러한 물리적 관계들이 주목할 만한 경우에 하나의 컴포넌트 또는 재료의 다른 컴포넌트들 또는 재료들에 대한 상대 위치를 지칭한다. 예로서, 재료들과 관련하여, 다른 재료 또는 재료층 위에 또는 아래에 배치된 하나의 재료 또는 재료층은 직접 접촉할 수 있거나 하나 이상의 개재 재료층을 가질 수 있다. 더욱이, 2개의 재료 또는 재료층 사이에 배치된 하나의 재료는 2개의 측과 직접 접촉할 수 있거나, 하나 이상의 개재 층을 가질 수 있다. 이와 달리, 제2 재료 또는 재료층 "상에" 배치된 제1 재료 또는 재료층은 제2 재료/재료층과 직접 접촉한다. 컴포넌트 조립체들과 관련하여 유사한 대비가 이루어져야 한다.
본 설명 전반에서 그리고 청구항들에서 사용될 때, 용어 "적어도 하나" 또는 "하나 이상"에 의해 연결되는 아이템들의 리스트는 열거된 아이템들의 임의 조합을 의미할 수 있다. 예로서, "A, B 또는 C 중 적어도 하나"라는 표현은 A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B 및 C를 의미할 수 있다.
금속-절연체-금속(MIM) 커패시터 스택을 이용하는 모놀리식 안티퓨즈를 위한 기술들 및 구조들이 설명된다. 실시예들에 따른 안티퓨즈 구조들은 반도체를 개재하지 않고서 애노드 및 캐소드 단자들 양자에서 도전성 재료를 사용한다. 안티퓨즈 프로그래밍을 위해 유전체 파괴가 이용되며, 안티퓨즈 단자들을 분리하는 유전체 재료 양단에 인가되는 전압이 2개의 단자 간의 단락을 유발한다. 본 명세서에서 설명되는 실시예들의 일부 이익들은 MOS 커패시터들 및/또는 MOS 트랜지스터들에 기초하는 안티퓨즈 아키텍처들에 비해 더 낮은 프로그램 전압, 더 높은 온/오프 비율 및 더 작은 비트 셀 크기를 포함한다. 유리한 실시예들에서, 안티퓨즈 제조는 고유전율(하이-K) 게이트 유전체, 금속 게이트 MOS 트랜지스터 제조 흐름과 양립한다.
일 실시예에서, 모놀리식 안티퓨즈는 기판 위에 배치된 비평면 도전성 단자를 포함한다. 비평면 단자는 로우-z 부분보다 기판으로부터 더 큰 z-높이로 연장하는 하이-z 부분을 갖는다. 제1("상부") 유전체 재료가 로우-z 부분의 적어도 하나의 측벽을 둘러싼다. 제2("하부") 유전체 재료가 제1 유전체 재료 및 로우-z 부분 위에 배치된다. 제2 도전성 단자가 로우-z 부분 위에 배치되고, 제2 유전체 재료의 적어도 부분적 두께를 통해 연장하며, 제1 유전체 재료의 적어도 부분적 두께만큼 제1 단자로부터 분리된다.
도 2a는 하나의 그러한 실시예에 따른 모놀리식 안티퓨즈(201)의 평면도이다. 도 2b는 일 실시예에 따른, 도 2a에 도시된 세로 B-B' 라인을 따른 안티퓨즈(201)의 단면도이다. 도 2c는 일 실시예에 따른, 도 2a에 도시된 가로 C-C' 라인을 따른 안티퓨즈(201)의 단면도이다. 참조 번호들은 도 2a-2c에서 동일한데, 이는 도면들이 동일한 구조 실시예의 상이한 도면들을 나타내기 때문이다.
도 2a에 도시된 바와 같이, 기판(205)의 영역이 안티퓨즈 단자(230)에 의해 커버된다. 기판(205)은 반도체 기판, 반도체-온-절연체(SOI) 기판 또는 절연체 기판(예로서, 사파이어) 등 및/또는 이들의 조합들과 같은, 그러나 이에 한정되지 않는, IC 형성에 적합한 임의의 기판일 수 있다. 하나의 예시적인 실시예에서, 기판(205)은 실리콘과 같은, 그러나 이에 한정되지 않는 실질적 단결정질 반도체를 포함한다. 예시적인 반도체 조성들은 또한 실리콘, 게르마늄 또는 이들의 합금과 같은 그룹 IV 시스템들; GaAs, InP, InGaAs 등과 같은 그룹 III-V 시스템들; 또는 GaN과 같은 그룹 III-N 시스템들을 포함한다. 도 2b에 더 도시된 바와 같이, 기판(205)은 안티퓨즈 단자(230)에 의해 점유되는 영역 내에 분리 유전체 재료(206)를 포함할 수 있다. 유전체 재료(206)는 우물 접지로부터 안티퓨즈를 전기적으로 분리하고/하거나 기판(205)을 통한 전기적 단락들을 방지하기에 충분한 두께의 실리콘 이산화물 또는 실리콘 질화물과 같은 임의의 재료일 수 있다.
안티퓨즈 단자(230)는 금속들 또는 저저항 반도체들과 같은, 그러나 이에 한정되지 않는 임의의 도전성 재료일 수 있다. 저저항 반도체들은 다결정 실리콘, 도핑된 다결정 실리콘, 다결정 게르마늄, 도핑된 다결정 게르마늄, 다결정 실리콘-게르마늄 또는 도핑된 다결정 실리콘-게르마늄을 포함한다. 유리한 실시예들에서, 단자(230)는 텅스텐, 니켈, 코발트, 알루미늄 및 티타늄과 같은, 그러나 이에 한정되지 않는 하나 이상의 금속을 포함한다. 그러한 금속 실시예들에 대해, 단자(230)는 트레이스 불순물들만을 갖는 실질적으로 하나의 금속일 수 있거나, 복수의 금속의 라미네이트 스택 구조 또는 조성 그레이딩(compositional grading)을 포함할 수 있거나, 그러한 금속들의 동종 합금 또는 합금 금속들의 라미네이트 또는 그레이딩 등일 수 있다. 합금 금속 실시예들에서, 금속-질화물들, 금속-탄화물들, 금속-규화물들 및 금속 게르마늄화물들 중 하나 이상이 단자(230)에서 사용될 수 있다.
단자(230)는 세로 길이(L1) 및 가로 폭(W1)을 갖는다. 길이(L1)는 길이(LC)의 콘택 랜드를 제공하기 위해 그리고 길이(L2)를 갖는 제2 안티퓨즈 단자(240)의 (예로서, x 차원에서의) 오버랩핑을 더 수용하기 위해 필요에 따라 변할 수 있다. 따라서, 안티퓨즈 단자 길이(L1)는 최소 콘택 치수들에 관한 제조 능력의 함수이다. 안티퓨즈 단자 길이(L1)는 아래에서 더 설명되는 바와 같이 원하는 안티퓨즈 단자 커패시터 면적의 함수이기도 하다. 아래의 기능 안내에 따르면, 단자(230)는 최소 설계 규칙(예로서, 0.1㎛ 이하) 내지 5-10㎛ 중 어딘가 또는 그 이상의 길이(L1)를 가질 수 있다. 유사하게, 단자(230)는 전원 라인들에 통상적인, 최소 설계 규칙(예로서, 10nm 이하) 내지 150nm 중 어딘가 또는 그 이상의 폭(W1)을 가질 수 있다.
도 2b에 도시된 바와 같이, 단자(230)는 하이-z 부분(231) 및 로우-z 부분(232) 양자를 포함하는 단자 길이(L1)에 대해 평면이 아니다. 하이-z 부분(231)은 로우-z 부분(232)(HL)보다 기판(205)으로부터 더 큰 z-높이(HH)로 연장한다. 하이-z 및 로우-z 부분들(231, 232)의 상대 길이들은 하이-z 부분(231)이 도 2a에 도시된 바와 같은 콘택 랜드 길이(LC)를 제공하기에 충분하도록 변할 수 있다. 로우-z 부분(232)은 안티퓨즈 콘택(240)과의 원하는 오버랩을 제공하기에 충분한 길이를 가질 수 있다. 예시적인 실시예들에서, 단자(230)는 50nm 내지 200nm, 유리하게는 50nm 내지 150nm, 더 유리하게는 100nm 이하의 하이-z 높이를 갖는다. 로우-z 높이(HL)는 HH의 10-90% 사이의 어딘가만큼 하이-z 높이보다 작다. 하나의 그러한 실시예에서, HL은 적어도 10nm, 유리하게는 20nm 내지 90nm이다.
도 2a, 2b 및 2c에 도시된 바와 같이, 유전체 재료(220)는 로우-z 부분(232)을 완전히 둘러싼다. 유전체 재료(220)는 기판(205)과 단자(230)의 하부 표면(230B) 사이에 배치된다. 기판(205)이 결정질 반도체인 예시적인 실시예에서, 단자(230)는 단지 유전체 재료(220) 및 결정질 반도체 내에 매립된 분리 유전체(206)에 의해 결정질 반도체로부터 분리된다. 유전체 재료(220)는 로우-z 부분(232)의 상면(230D)에 배치되는 것에 더하여 단자 측벽들(230A, 230B)에 인접하게 배치된다. 유전체 재료(220)는 동종 조성물의 형태로 또는 라미네이트 필름 스택 또는 그레이딩 조성물로서 하나 이상의 유전체 재료를 포함할 수 있다. 실시예들에서, 유전체 재료(220)는 실리콘 이산화물 및/또는 실리콘 질화물 및/또는 실리콘 산질화물, 및/또는 실리콘 질화물(예로서, 적어도 10)보다 높은 벌크 상대 유전율을 갖는 더 높은 K의 재료를 포함한다. 유리한 하이-K 실시예들에서, 유전체 재료(220)는 HfO2, TiO2, ZnO2 등과 같은 금속 산화물을 포함한다.
실시예들에서, 제2 안티퓨즈 단자(240)는 단자(230)의 일부와 오버랩된다. 도 2b에 도시된 바와 같이, 단자(240)는 유전체 재료(220)의 적어도 부분적 두께만큼 단자(230)로부터 분리된다. 유리한 실시예들에서, 단자들(230, 240)을 분리하는 모든 것은 유전체 재료(220)이다(즉, 어떠한 다른 개재 재료도 존재하지 않는다). 안티퓨즈 프로그래밍이 (단자들(230, 240) 사이의 가변 저항기로서 도시된) 하나 이상의 유전체 파괴 메커니즘에 의해 진행되므로, 프로그래밍 전압은 후술하는 바와 같이 안티퓨즈 커패시터 면적에 의존하는 것에 더하여 단자들 간의 유전체 재료(220)의 두께의 함수이다. 유전체 재료(220)의 두께를 줄이는 것은 안티퓨즈 프로그래밍 전압들을 낮출 수 있다. 예시적인 실시예들에서, 유전체 재료(220)는 10nm 등가 산화물 두께(EOT) 아래인 단자들(230, 240) 사이의 T1 층 두께를 갖는다. 유전체 재료(220)가 적어도 10의 벌크 상대 유전율을 갖는 하이-k 유전체 재료인 유리한 실시예에서, T1은 10nm보다 작은 물리적 두께를 갖는다. 추가 실시예들에서, 단자들(230, 240) 사이의 유전체 재료(220)의 T1 두께는 단자(240)의 경계들을 넘은 영역들에서의 유전체 재료(220)의 T2 두께보다 작다. T1 두께는 안티퓨즈 프로그래밍 전압을 엔지니어링(예로서, 저감)하는 다른 수단으로서 T2에 비해 선택적으로 감소될 수 있다.
제2 안티퓨즈 단자(240)는 제1 단자 로우-z 부분(232) 위에 배치된다. 안티퓨즈 단자(240)는 단자(230)에 대해 설명된 재료들 중 임의 재료일 수 있다. 유리한 실시예에서, 단자(240)는 텅스텐, 니켈, 코발트, 알루미늄 및 티타늄과 같은, 그러나 이에 한정되지 않는 금속, 및 이들의 질화물들, 규화물들, 탄화물들 및 게르마늄화물들이다. 단자들(230, 240)이 둘 다 금속인 하나의 예시적인 실시예에서, 단자(240)는 단자(230)와 다른 금속이다. 단자(230), 유전체 재료(220) 및 단자(240)는 MIM 커패시터 스택을 형성한다. 실시예들에서, 안티퓨즈 프로그래밍 전압은 MIM 커패시터 면적의 함수인데, 이는 적어도 부분적으로는 유전체 재료(220) 내의 결함들이 단자들(230, 240) 양단의 프로그래밍 전압의 인가에 의해 유발되는 유전체 파괴 메커니즘(들)에 관여하기 때문이다. 안티퓨즈 커패시터의 면적을 증가시키는 것은 주어진 품질 및 두께의 유전체에 대해 안티퓨즈 프로그램 전압을 낮출 수 있는데, 이는 안티퓨즈 커패시터 내에 존재하는 결합들의 수가 전기장이 인가되는 유전체 재료(220)의 면적에 따라 스케일링되기 때문이다. 따라서, 안티퓨즈 프로그램 전압은 단자들(230, 240) 사이의 오버랩 영역을 증가시킴으로써 엔지니어링될 수 있다. 도 2a에 도시된 바와 같이, 리소그래피 패터닝은 안티퓨즈 단자(240)의 측방 치수(제2 단자 길이(L2) 및 가로 폭(W2))는 물론, 제1 단자 폭(W1)의 치수를 통해 적어도 부분적으로 안티퓨즈 커패시터 면적을 정의할 수 있으며, 여기서 W2는 W1보다 크다. 이러한 능력은 동일 기판 위의 복수의 안티퓨즈가 상이한 사전 결정된 프로그래밍 전압들을 갖는 것을 가능하게 한다. 도 2c에 더 도시된 바와 같이, 단자들(230, 240)과 관련된 안티퓨즈 커패시터 면적은 또한 단자(240)가 단자(230)의 적어도 하나의 측벽(예로서, 단자 측벽(230A))을 둘러싸는 실시예들에서 단자(230)의 z-높이(예로서, HL)의 함수일 수 있다. 예시적인 실시예들에서, 단자(240)는 가로 폭(W1)보다 큰 직경을 갖는 메워진 비아이며, 따라서 단자(240)는 적어도 양 단자 측벽(230A, 230C)을 둘러싸서, 로우-z 높이(HL)과 제2 단자 폭(L2)의 곱의 약 2배만큼 안티퓨즈 커패시터 면적을 증가시킨다.
실시예들에서, 제2("상부") 유전체 재료(250)가 또한 로우-z 부분(232) 위에 배치된다. 유전체 재료(250)는 단자들(230, 240)을 평탄화하며, 또한 단자(240)를 단자(230)로부터 전기적으로 분리할 수 있다. 단자(230, 240) 사이의 간격은 안티퓨즈 기능에 중요하지 않다. 금속 콘택이 유전체 스페이서에 의해서만 분리된 금속 게이트에 바로 인접할 수 있는 MOS 장치와 같이, 단자들(230, 240)은 유전체 스페이서에 의해서만 분리될 수 있다. 단자들(230, 240) 간의 최소 간격에 따라, 2개의 단자 간의 오버랩 영역이 더 크며, 더 낮은 프로그램 전압의 이익을 가질 수 있다. 단자(240)는 유전체 재료(250)의 적어도 일부를 통해 (예로서, z 차원에서) 수직으로 연장한다. 단자(240)가 유전체 재료(250)의 전체 두께를 통해 연장하지 않고, 유전체 재료(220)를 노출하지 않는 경우, 안티퓨즈 프로그램 전압은 더 큰 전체 유전체 두께의 함수로서 더 높을 것으로 예상될 수 있다. 단자(230)의 비평면성은 하이-z 부분(231) 내의 단자(230)의 상면(도 2b에서 상면(230D))이 단자(240)의 상면(도 2c에서 상면(240D))과 평면이 되는 것을 가능하게 한다. 안티퓨즈 단자들의 상면들에서의 이러한 평면성은 기판(205) 상에 집적된 다른 회로에 대한 후속 상호접속에 유리하다. 유전체 재료(250)는 또한 단자 상면들(230D, 240D)과 평면을 이루는 상면(250D)을 갖는다. 유전체 재료(250)는 임의의 유전체 재료 조성을 가질 수 있는데, 이는 실시예들이 이와 관련하여 한정되지 않기 때문이다. 예로서, 실리콘 이산화물, 실리콘 질화물, 탄소 도핑된 실리콘 이산화물 및 다른 다공성 로우-k 재료들 모두가 유전체 재료(250)에 적합하다. 유리한 실시예들에서 유전체 재료(250)는 유전체 재료(220)보다 낮은 벌크 상대 유전율을 갖지만, 유전체 재료(250)에 대해 더 높은 k의 재료들도 사용될 수 있다.
안티퓨즈 아키텍처에 대한 추가 설명이 전술한 실시예들 중 하나 이상에 따른 아키텍처를 갖는 안티퓨즈를 이용하는 안티퓨즈 비트 셀과 관련하여 제공된다. 도 3a는 실질적으로 전술한 바와 같은 안티퓨즈(201)를 이용하는 하나의 예시적인 실시예에 따른 안티퓨즈 비트 셀(301)의 회로 개략도이다. 비트 셀 동작 동안, 프로그램 전압이 안티퓨즈(201)의 제1 단자(예로서, 애노드)에 인가된다. 안티퓨즈(201)의 제2 단자(예로서, 캐소드)가 MOS 풀다운 트랜지스터(202)를 통해 접지에 결합된다. 더 구체적으로, 안티퓨즈(201)의 제2 단자는 트랜지스터(202)의 제1 소스/드레인에 결합되는 반면, 트랜지스터(202)의 제2 소스/드레인은 접지에 결합된다. 따라서, 트랜지스터(202)의 게이트에 대한 액세스 전압의 인가시에, 프로그램 전압은 안티퓨즈(201)의 단자들 양단에서 강하되어, 높은 전기장에 응답하는 유전체 파괴가 발생한다.
도 3b는 일 실시예에 따른, 도 3a에 도시된 회로를 구현하는 예시적인 안티퓨즈 비트 셀 레이아웃(302)의 평면도이다. 도 3c는 대안 실시예에 따른, 도 3a에 도시된 회로를 구현하는 제2의 예시적인 안티퓨즈 비트 셀(303) 레이아웃의 평면도이다. 도시된 양 실시예에 공통으로, 각각의 모놀리식 안티퓨즈 비트 셀은 기판(205)(예로서, 반도체) 위에 배치된 안티퓨즈(201) 및 MOS 트랜지스터(202) 양자를 포함한다. MOS 트랜지스터(202)는 사이에 배치된 게이트 유전체와 함께 기판(205)의 제1 영역 위에 배치된 제1 스트라이프로 패터닝된 게이트 단자(330)를 포함한다. 안티퓨즈(201)는 제1 스트라이프에 인접하게 기판(205)의 제2 영역 위에 배치된 제2 스트라이프로 패터닝된 제1 단자(230)를 포함한다. 유리한 실시예들에서, 제1 안티퓨즈 단자(230)는 게이트 단자(330)와 동일한 재료(들)를 포함한다. 제2 안티퓨즈 단자(240)는 실질적으로 전술한 바와 같이 사이에 배치된 개재 유전체와 함께 안티퓨즈 단자(230)의 일부 위에 배치된다. 유리한 실시예들에서, 개재 유전체는 MOS 트랜지스터(202)에서 게이트 유전체를 위해 사용된 동일 재료(들)의 적어도 부분적 두께를 포함한다.
도 3b 및 3c에 더 도시된 바와 같이, MOS 트랜지스터(202)는 게이트 단자(330)의 대향 측들에 배치된 제1 및 제2 소스/드레인 콘택들(341, 342)과 함께 도핑된 반도체 우물(308) 위에 배치된다. MOS 트랜지스터(202)는 안티퓨즈 단자들에 결합되어, 안티퓨즈 단자들 사이의 전압 레벨을 제어한다. 비트 셀(302)에서, 소스/드레인 콘택(342)은 예로서 상호접속(291)을 통해 제1 안티퓨즈 단자(230)에 결합된다. 예로서 상호접속(392)을 통해 게이트 단자(330)에 인가되는 액세스 전압은 트랜지스터(202)를 턴 "온"하여, 안티퓨즈 단자(230)를 소스/드레인(341)을 통해 결합된 제1 기준 전압(예로서, 접지)으로 풀링한다. "온" 상태의 트랜지스터(202)에 따라, 안티퓨즈 단자(240)에 인가되는 프로그래밍 전압은 안티퓨즈(201) 양단에서 강하된다. 비트 셀(303)에서, 소스/드레인 콘택(342)은 예로서 상호접속(291)을 통해 안티퓨즈 단자(240)에 결합된다. 예로서 상호접속(392)을 통해 게이트 단자(330)에 인가되는 액세스 전압은 트랜지스터(202)를 턴 "온"하여, 안티퓨즈 단자(240)를 소스/드레인(341)을 통해 결합된 제1 기준 전압(예로서, 접지)으로 풀링한다. 트랜지스터(202)가 "온" 상태에 있는 동안, 안티퓨즈 단자(393)에 인가되는 프로그래밍 전압은 안티퓨즈(201) 양단에서 강하된다.
도 3d는 일 실시예에 따른, 도 3b에 도시된 세로 D-D' 라인을 따른 안티퓨즈 비트 셀(302)의 단면도이다. 도 3e는 일 실시예에 따른, 도 3b에 도시된 가로 E-E' 라인을 따른 안티퓨즈 비트 셀(302)의 단면도이다. 유사한 구조적 특징들이 안티퓨즈 비트 셀(303)에도 존재한다.
먼저, 도 3d를 참조하면, 안티퓨즈 단자(230)는 게이트 단자 상면(330D)과 평면을 이루는 상면(230D)을 갖는 하이-z 부분(231)을 포함한다. 따라서, 안티퓨즈 단자(230)는 게이트 단자(330)와 동일한 z 두께를 갖는 두꺼운 단부 및 게이트 단자(330)보다 작은 z 두께를 갖는 얇은 단부 양자를 갖는 스트라이프이다. 실시예들에서, 안티퓨즈 단자(230) 및 게이트 단자(330)는 동일 금속(들)이다. 안티퓨즈 단자(230) 및 게이트 단자(330)는 주변 유전체(209)에 의해 측방으로 분리된다.
기판(205)의 제1 영역과 게이트 단자(330) 사이에는 게이트 유전체 재료(320)가 배치된다. 안티퓨즈 단자(230)는 적어도 로우-z 부분을 완전히 둘러싸고 기판(예로서, 기판 분리 영역(206))으로부터 안티퓨즈 단자(230)를 분리하는 유전체 재료(220)와 함께 로우-z 부분(232)을 더 포함한다. 유전체 재료(220) 및 게이트 유전체(320)가 동일한 재료(들)인 유리한 실시예들에서, 게이트 단자(330)는 안티퓨즈 단자(230B)의 하면과 실질적으로 평면을 이루는 하면(330B)을 갖는다. 예시적인 실시예에서, 유전체 재료(220)는 안티퓨즈 단자(230)와의 제1 계면 및 안티퓨즈 단자(240)와의 제2 계면을 갖는, 안티퓨즈(201)를 위한 MIM 유전체로서 더 기능한다. 안티퓨즈 단자들(230, 240) 사이에서, 유전체 재료(220)는 게이트 유전체 재료(320)보다 얇을 수 있다. 일 실시예에서, 유전체 재료들(220, 320) 양자는 9, 유리하게는 적어도 10보다 큰 벌크 상대 유전율을 갖는 하이-k 유전체 재료를 포함한다.
실시예들에서, 전술한 바와 같이, 유전체 재료(250)가 유전체 재료(220) 및 로우-z 부분(232) 위에 배치된다. 게이트 단자(330)가 실질적으로 평면일 경우, 그러한 유전체 영역은 게이트 단자 상면(330D) 위에 존재하지 않을 수 있다. 유리한 실시예들에서, 안티퓨즈 단자(240)는 완전히 유전체 재료(250)를 통해 연장하여, 안티퓨즈 단자(230)의 얇은 단부 위의 유전체 재료(220)와 접촉한다. 안티퓨즈 단자(240)는 게이트 단자 상면(330D)과 평면을 이루는 상면(240D)을 갖는다.
도 3e에 더 도시된 바와 같이, 트랜지스터(202)는 하나 이상의 저농도로 도핑된 우물(308) 내에 배치될 수 있는 고농도로 도핑된 소스/드레인 반도체 영역들(310) 위에 배치된 소스/드레인 콘택들(341, 342)을 포함한다. 예시적인 실시예에서, 안티퓨즈 단자(240) 및 MOS 트랜지스터 소스/드레인 콘택(341 및/또는 342)은 동일한 재료(들)이다. 따라서, 안티퓨즈 단자(240)는 텅스텐, 니켈, 코발트, 알루미늄 및 티타늄, 이들의 합금들, 이들의 질화물들, 이들의 탄화물들 및 이들의 규화물들과 같은, 그러나 이에 한정되지 않는, MOS 콘택 배선에 적합한 임의의 재료(들)일 수 있다.
전술한 안티퓨즈 및 안티퓨즈 비트 셀들은 다양한 기술들을 이용하여 제조될 수 있다. 도 4a는 일 실시예에 따른, 안티퓨즈를 형성하기 위한 예시적인 방법(401)을 나타내는 흐름도이다. 방법(401)은 동작 410에서 시작하여, 제1("상부") 유전층 내에 제1 개구를 형성한다. 개구는 기판 위에 배치된 제1 유전층의 일부를 측방으로 언더컷(undercut) 또는 언더마인(undermine)한다. 예로서 아래에서 더 설명되는 바와 같이, 제1 유전층과 다른 재료 간에 높은 선택도를 갖는 등방성 에치 프로세스가 동작 410에서 이용될 수 있다. 동작 420에서, 제1 유전층의 언더컷 영역이 제2("하부") 유전체 재료(예로서, 트랜지스터 게이트 유전체 재료)로 라이닝된다. 이러한 제2 유전체의 퇴적은 적어도 제1 개구를 통해 이루어질 수 있다. 화학 기상 퇴적(CVD) 또는 원자층 퇴적(ALD)과 같은 컨포멀 퇴적 프로세스가 동작 420에서 실시될 수 있다. 동작 430에서, 예로서 다시 제1 개구를 통해 도전성 재료로 라이닝된 언더컷 영역을 백필링함으로써 안티퓨즈의 제1 단자가 형성된다. 동작 430에서는 CVD 또는 ALD와 같은 컨포멀 퇴적 프로세스를 실시하여, 단자(230)에 대해 전술한 임의의 재료(예로서, MOS 트랜지스터 게이트 금속)로 언더컷 영역을 백필링할 수 있다. 이어서, 방법(401)은 동작 440으로 진행하여, 제1 유전체를 통해 제2 개구가 형성된다. 제2 개구는 언더컷 영역을 라이닝하는 하부의 제2 유전체 재료를 유리하게 노출한다. 동작 440에서는 임의의 유전체 에치 프로세스가 이용될 수 있다. 에치 프로세스는 언더컷 영역을 라이닝하는 제2 유전체 재료 상에서 유리하게 종료된다. 이어서, 방법(401)은 임의의 도전성 재료(예로서, MOS 트랜지스터 콘택 배선)로 제2 개구를 백필링함으로써 제2 안티퓨즈 단자의 형성을 완료한다. 통상적인 제조가 방법(401)에 이어져서, 안티퓨즈 단자들의 상호접속을 완료할 수 있다.
도 4b는 일 실시예에 따른, 안티퓨즈 비트 셀을 형성하기 위한 방법(402)을 나타내는 흐름도이다. 방법(402)은 더 일반적인 방법(401)의 구체적인 실시예로서 간주될 수 있다. 도 5a, 5b, 5c, 5d, 5e, 5f 및 5g는 일 실시예에 따른, 방법(402)에서 선택된 동작들이 수행됨에 따라 도 3b에 도시된 D-D' 라인을 따른 점진적으로 변하는 안티퓨즈 비트 셀의 단면도들이다.
먼저, 도 4b를 참조하면, 동작 403, 404, 405, 406 및 407이 "게이트-라스트" MOS 트랜지스터 제조와 양호하게 통합되는 방법(401)(도 4a)의 동작 410의 하나의 구체적인 실시예로서 수행된다. 이 실시예에서, 비트 셀(302) 내의 MOS 트랜지스터(202)는 안티퓨즈(201)와 동시에 제조될 수 있다. 동작 403에서 시작하여, 희생 재료의 제1 및 제2 피처들이 주변 유전체 재료 내에 패터닝된다. 도 5a를 참조하면, 희생 재료 피처들(508, 509)이 유전체 재료(209) 내에 매립된다. 유전체 재료(209)로 평탄화된 희생 재료 피처들(508, 509)을 형성하기 위해 이 분야에 알려진 임의의 프로세스가 이용될 수 있다. 예시적인 실시예에서, 희생 재료 피처들(508, 509)은 폴리실리콘과 같은, 그러한 이에 한정되지 않는 다결정질 반도체를 포함한다. 하나의 특정 폴리실리콘 실시예에서, 희생 폴리실리콘 재료 피처들(408, 409)은 150nm보다 작은, 유리하게는 100nm 이하의 두께(z-높이)를 갖는다. 추가 실시예들에서, 희생 피처들은 벌크 희생 재료 위에 배치된 상부 하드마스크를 포함할 수 있다. 유전체 재료(209)는 실리콘 이산화물 및/또는 실리콘 질화물과 같은, 그러나 이에 한정되지 않는 임의의 통상적인 재료일 수 있다.
도 4b를 다시 참조하면, 방법(402)은 동작 404로 진행하여, 기판 위에 희생 재료의 비평면 길이(non-planar length)를 형성한다. 예시적인 실시예에서, 제1 희생 피처가 마스킹되고, 제2 희생 피처의 일부만이 마스킹된다. 이어서, 제2 희생 피처의 마스킹되지 않은 부분이 동작 405에서 수행되는 에치 프로세스에 의해 주변 유전체의 상면 아래로 리세싱된다. 예로서, 도 5b에 도시된 바와 같이, 희생 피처(509)의 일부를 따라 리세스(519)가 도시된다. 동작 404에서는 하드마스크 프로세스와 같은, 그러나 이에 한정되지 않는 임의의 마스킹 프로세스가 이용될 수 있다. 동작 405는 이방성 플라즈마(RIE) 에치와 같이 주변 유전체 재료에 대해 선택적인 임의의 에치 프로세스를 포함할 수 있다.
도 4b를 다시 참조하면, 방법(402)은 이어서 동작 406으로 진행하여, 희생 피처의 리세싱된 부분을 다른 유전체 재료로 백필링한다. 동작 406에서는 임의의 퇴적(예로서, CVD, 스핀-온) 및 평탄화 프로세스(예로서, CMP)가 이용될 수 있다. 도 5c는 희생 피처(509)의 일부 위에 유전체 재료(250)를 백필링하는 일 실시예를 나타낸다. 유전체 재료(250)는 유전체 재료(209) 및 희생 피처(508)로 (그리고 희생 피처(509)의 하이 z-부분으로) 다시 평탄화된다.
방법(402)(도 4b)은 동작 407에서 계속되어, 이전에 백필링 유전체 재료를 포함하는 주변 유전체 재료에 대해 선택적으로 제1 및 제2 희생 피처들이 제거된다. 도 5d에 도시된 예시적인 실시예에서, 희생 피처(508)의 제거는 제1 보이드(528)를 남기고, 희생 피처(509)의 제거는 제2 보이드(529)를 남기며, 이는 유전체 재료(250)를 측방으로 언더컷한다. 희생 재료가 예로서 폴리실리콘일 경우, 고도로 선택적인 플라즈마 에치 및/또는 습식 화학 에치를 이용하여, 광범위한 유전체 오버행들 아래로부터도 희생 재료를 완전히 제거할 수 있다. 동작 404에서의 희생 재료의 정밀 패터닝은 동작 307에서 보이드들(528, 529)의 치수들을 면밀하게 제어하는 데 이용될 수 있다.
이제, 유전체 재료(250)를 통해 제1 개구가 형성됨에 따라, 방법(402)은 동작 421로 진행하여, 제1 및 제2 보이드들 내에 게이트 유전체 재료가 퇴적된다. 동작 421에서는 임의의 적절한 게이트 유전체 퇴적 프로세스가 이용될 수 있다. 예시적인 실시예에서, 동작 421에서 CVD 및/또는 ALD 프로세스를 이용하여, (예로서, 적어도 10의 벌크 상대 유전율을 갖는) 하이-k 게이트 유전체 재료를 퇴적한다. 도 5e에 도시된 예시적인 실시예에 나타난 바와 같이, 게이트 유전체 퇴적 프로세스를 이용하여, 게이트 유전층(320)으로 제1 보이드(528)를 라이닝할 뿐만 아니라, 유전체 재료(220)로 제2 보이드(529)도 라이닝한다. 즉, 유전체 재료(220)도 "게이트" 유전체 재료이지만, 안티퓨즈와 관련하여 상이한 기능을 갖는다.
도 4b를 다시 참조하면, 동작 431에서, 제1 및 제2 보이드들을 도전성 재료로 백필링하여, 제1 보이드 내에 게이트 단자를 그리고 제2 보이드 내에 분리된 안티퓨즈 단자를 형성한다. 유리한 실시예들에서, 오버행들을 갖는 보이드들은 고도의 컨포멀 퇴적 프로세스를 이용하여 백필링할 수 있다. 하나의 그러한 실시예에서는 금속 ALD 프로세스가 이용된다. 예로서, 도 5f에 도시된 바와 같이, 금속 ALD 프로세스는 보이드(528) 내에 게이트 단자(330)를 백필링하는 동시에 보이드(529) 내에 안티퓨즈 단자(230)를 백필링하여, 유전체 재료(250) 아래에 배치된 임의의 언더컷 영역을 완전히 메운다.
이어서, 방법(402)은 계속되어, 상부 유전체 재료를 통해 제2 개구를 형성하여 하부(게이트) 유전체 재료를 노출한다. 동작 441에서, 임의의 리소그래피 및/또는 에치 프로세스를 이용하여 제2 개구를 형성할 수 있다. 일부 실시예들에서, 동작 441에서의 에치 프로세스는 하부 유전체 재료에 대해 고도로 선택적이어서, 도전성 단자로 뚫고 나가기 전에 에치 종료를 보증한다. 추가 실시예들에서, 동작 441은 제2 개구를 갖는 제2 유전체 재료의 의도적인 박화를 더 포함할 수 있다. 그러한 박화는 게이트 유전체 재료의 두께보다 작은 소정의 사전 결정된 타겟 두께로 제어될 수 있다. 이어서, 방법(402)은 동작 450에서 도전성 재료로 제2 개구를 메움으로써 제2 안티퓨즈 단자의 형성을 완료한다. 예로서, 도 5f 및 5g에 도시된 바와 같이, 개구(539)가 안티퓨즈 단자(230)의 로우-z 부분 위에 에칭되고, 도전성 재료(240)로 백필링된다. 하나의 유리한 실시예에서, 도전성 재료(240)는 게이트 단자(330)의 대향 측들에서의 소스/드레인 콘택들의 퇴적과 동시에 퇴적된다. 통상적인 제조가 방법(402)에 이어져서 IC를 완성할 수 있는데, 예로서 상호접속들(291, 392)을 형성하여 MOS 트랜지스터 소스/드레인 콘택을 안티퓨즈 단자에 전기적으로 접속할 수 있다.
도 6은 본 발명의 실시예들에 따른 시스템(1000)을 나타내며, 여기서는 이동 컴퓨팅 플랫폼(1005) 및/또는 데이터 서버 기계(1006)가 백필링된 단자를 갖는 모놀리식 안티퓨즈를 사용한다. 서버 기계(1006)는 예로서 랙(rack) 안에 배치되고 전자 데이터 처리를 위해 함께 네트워킹된 임의 수의 고성능 컴퓨팅 플랫폼들을 포함하는 임의의 상용 서버일 수 있으며, 이는 예시적인 실시예에서 패키징된 모놀리식 IC(1050)를 포함한다. 이동 컴퓨팅 플랫폼(1005)은 전자 데이터 표시, 전자 데이터 처리, 무선 전자 데이터 전송 등 각각을 위해 구성되는 임의의 휴대용 장치일 수 있다. 예로서, 이동 컴퓨팅 플랫폼(1005)은 태블릿, 스마트폰, 랩탑 컴퓨터 등 중 어느 하나일 수 있으며, 디스플레이 스크린(예로서, 용량, 유도, 저항, 터치스크린), 칩 레벨 또는 패키지 레벨 집적 시스템(1010) 및 배터리(1015)를 포함할 수 있다.
확대도(1020)에 도시된 집적 시스템(1010) 내에 배치되는지 또는 서버 기계(1006) 내의 독립적인 패키징된 칩으로서 배치되는지에 관계없이, 패키징된 모놀리식 IC(1050)는 백필링된 단자를 갖는 적어도 하나의 안티퓨즈를 구비하는 모놀리식 아키텍처를 이용하는 메모리 칩(예로서, RAM) 또는 프로세서 칩(예로서, 마이크로프로세서, 멀티코어 마이크로프로세서, 그래픽 프로세서 등)을 포함한다. 유리하게, 집적 시스템(1010)은 안티퓨즈 비트 셀을 포함하며, 여기서 안티퓨즈 단자들은 예로서 본 명세서의 다른 곳에서 설명되는 바와 같이 트랜지스터 게이트 유전체의 의해 분리되는 트랜지스터 게이트 단자 금속 및 트랜지스터 콘택 금속을 포함한다. 모놀리식 IC(1050)는 전력 관리 집적 회로(PMIC)(1030); 광대역 RF (무선) 송신기 및/또는 수신기(TX/RX)(예로서, 디지털 기저 대역을 포함하고, 아날로그 프론트엔드 모듈은 송신 경로 상에 전력 증폭기를 그리고 수신 경로 상에 저잡음 증폭기를 더 포함함)를 포함하는 RF (무선) 집적 회로(RFIC)(1025); 및 그의 제어기(1035) 중 하나 이상과 함께 보드, 기판 또는 인터포저(1060)에 더 결합될 수 있다.
기능적으로, PMIC(1030)는 배터리 전력 조절, DC-DC 변환 등을 수행할 수 있으며, 따라서 배터리(1015)에 결합되는 입력을 갖고, 출력이 다른 기능 모듈들에 대한 전류 공급을 제공한다. 더 도시된 바와 같이, 예시적인 실시예에서, RFIC(1025)는 와이파이(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들은 물론, 3G, 4G, 5G 이상으로서 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 이에 한정되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현하도록 안테나(도시되지 않음)에 결합되는 출력을 갖는다. 대안 구현들에서, 이러한 보드 레벨 모듈들 각각은 모놀리식 IC(1050)의 패키지 기판에 결합되는 개별 IC들 상에 또는 모놀리식 IC(1050)의 패키지 기판에 결합되는 단일 IC 내에 집적될 수 있다.
도 7은 본 개시 내용의 적어도 일부 구현들에 따라 배열된 컴퓨팅 장치(1100)의 기능 블록도이다. 컴퓨팅 장치(1100)는 예로서 플랫폼(1005) 또는 서버 기계(1006) 내에서 발견될 수 있다. 장치(1100)는 본 명세서에서 설명되는 바와 같이 백필링된 단자를 갖는 안티퓨즈를 더 포함할 수 있는 프로세서(1104)(예로서, 애플리케이션 프로세서)와 같은, 그러나 이에 한정되지 않는 다수의 컴포넌트를 호스팅하는 마더보드(1102)를 더 포함한다. 프로세서(1104)는 마더보드(1102)에 물리적으로 그리고/또는 전기적으로 결합될 수 있다. 일부 예들에서, 프로세서(1104)는 프로세서(1104) 내에 패키징된 집적 회로 다이를 포함한다. 일반적으로, 용어 "프로세서" 또는 "마이크로프로세서"는 레지스터들 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 또한 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 장치 또는 장치의 일부를 지칭할 수 있다.
다양한 예들에서, 하나 이상의 통신 칩(1106)도 마더보드(1102)에 물리적으로 그리고/또는 전기적으로 결합될 수 있다. 추가 구현들에서, 통신 칩들(1106)은 프로세서(1104)의 일부일 수 있다. 그의 응용들에 따라, 컴퓨팅 장치(1100)는 마더보드(1102)에 물리적으로 그리고/또는 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예로서, DRAM), 비휘발성 메모리(예로서, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 장치, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 (하드 디스크 드라이브, 반도체 드라이브(SSD), 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등과 같은) 대용량 저장 장치 등을 포함하지만 이에 한정되지 않는다.
통신 칩들(1106)은 컴퓨팅 장치(1100)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 할 수 있다. 용어 "무선" 및 그의 파생어들은 무형의 매체를 통해 피변조 전자기 복사선의 사용을 통해 데이터를 통신할 수 있는 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 설명하는 데 사용될 수 있다. 이 용어는 관련 장치들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서는 그들이 포함하지 않을 수 있다. 통신 칩들(1106)은 본 명세서의 다른 곳에서 설명되는 것들을 포함하지만 이에 한정되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 설명된 바와 같이, 컴퓨팅 장치(1100)는 복수의 통신 칩(706)을 포함할 수 있다. 예로서, 제1 통신 칩은 와이파이 및 블루투스와 같은 단거리 무선 통신에 전용화될 수 있고, 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용화될 수 있다.
본 명세서에서 설명된 소정 특징들은 다양한 구현들과 관련하여 설명되었지만, 이러한 설명은 한정의 의미로 해석되는 것을 의도하지 않는다. 따라서, 본 명세서에서 설명되는 구현들의 다양한 변경들은 물론, 본 개시 내용이 속하는 기술 분야의 기술자들에게 명백한 다른 구현들도 본 개시 내용의 사상 및 범위 내에 속하는 것으로 간주된다.
본 발명은 그렇게 설명된 실시예들로 한정되는 것이 아니라, 첨부된 청구항들의 범위로부터 벗어나지 않고서 변경 및 변형과 더불어 실시될 수 있다는 것을 인식할 것이다. 위의 실시예들은 특징들의 특정 조합을 포함할 수 있다. 예로서:
하나 이상의 제1 실시예에서, 모놀리식 안티퓨즈는 기판 상에 배치된 비평면 도전성 단자를 포함한다. 비평면 단자는 로우-z 부분보다 기판으로부터 더 큰 z-높이로 연장하는 하이-z 부분을 갖는다. 안티퓨즈는 로우-z 부분의 적어도 하나의 측벽을 둘러싸는 제1 유전체 재료를 포함한다. 제2 유전체 재료가 제1 유전체 재료 및 로우-z 부분 위에 배치된다. 제2 도전성 단자가 로우-z 부분 위에 배치되고, 제2 유전체 재료의 적어도 부분적 두께를 통해 연장하며, 제1 유전체 재료의 적어도 부분적 두께만큼 제1 단자로부터 분리된다.
하나 이상의 제1 실시예의 개량으로서, 하이-z 부분의 상면은 제2 단자의 상면과 평면을 이룬다. 제1 유전체 재료는 로우-z 부분 위로 연장하는 하이 z-부분의 측벽들을 완전히 둘러싼다. 제2 유전체 재료는 제1 단자의 하이-z 부분과 제2 단자 사이에 배치된다.
하나 이상의 제1 실시예의 개량으로서, 기판은 결정질 반도체를 포함한다. 제1 및 제2 단자들은 금속을 포함한다. 제1 유전체 재료는 적어도 10의 벌크 상대 유전율 및 10nm 미만의 두께를 갖는 하이-k 재료이다. 제2 유전체 재료는 제1 유전체 재료보다 낮은 벌크 상대 유전율을 갖는다.
하나 이상의 제1 실시예의 개량으로서, 제2 단자는 제1 유전체 재료에 의해서만 비평면 단자로부터 분리된다. 제1 단자는 로우-z 부분을 따르는 가로 폭을 가지며, 제2 단자는 제1 단자의 가로 폭보다 큰 직경을 갖는 메워진 비아를 포함한다.
하나 이상의 제1 실시예의 개량으로서, 기판은 결정질 반도체를 포함한다. 비평면 단자는 제1 유전체 재료 및 결정질 반도체 내로 리세싱된 분리 유전체에 의해서만 결정질 반도체로부터 분리된다. 비평면 단자는 로우-z 부분 내의 제2 두께보다 큰 하이-z 부분 내의 제1 두께를 갖는다.
하나 이상의 제2 실시예에서, 모놀리식 안티퓨즈 비트 셀은 사이에 배치된 게이트 유전체 재료를 갖는, 기판의 제1 영역 위에 배치된, 제1 금속을 포함하는 게이트 단자를 갖는 MOS 트랜지스터를 포함한다. 안티퓨즈 비트 셀은 기판의 제2 영역 위에 배치된, 제1 금속을 포함하는 제1 단자를 갖는 안티퓨즈를 포함한다. 제2 안티퓨즈 단자가 사이에 개재 유전체 재료를 갖고서 제1 안티퓨즈 단자 위에 배치된다. 개재 유전체 재료는 게이트 유전체 재료의 적어도 부분적 두께를 포함한다.
하나 이상의 제2 실시예의 개량으로서, 게이트 유전체 재료는 제1 안티퓨즈 단자와의 제1 계면 및 제2 안티퓨즈 단자와의 제2 계면을 갖는다.
하나 이상의 제2 실시예의 개량으로서, MOS 트랜지스터는 제1 안티퓨즈 단자에 결합되어, 제1 및 제2 안티퓨즈 단자들 간의 전압 레벨을 제어한다. 제1 안티퓨즈 단자는 게이트 단자의 상면과 평면을 이루는 상면을 갖는 하이-z 부분을 갖는다. 제1 안티퓨즈 단자는 게이트 유전체 재료를 갖는 로우-z 부분을 갖고, 게이트 유전체 재료는 적어도 로우-z 부분을 완전히 둘러싸고, 기판의 제2 영역으로부터 제1 안티퓨즈 단자를 분리한다. 제2 유전체 재료가 로우-z 부분 위에 배치된다. 제2 안티퓨즈 단자는 게이트 유전체 재료 및 제1 단자의 로우-z 부분 위에 배치된 제2 유전체를 통해 연장하여 게이트 유전체 재료와 접촉한다.
하나 이상의 제2 실시예의 개량으로서, 게이트 단자는 제1 기판 영역 위에 배치된 제1 금속의 제1 스트라이프를 포함한다. 제1 안티퓨즈 단자는 제2 기판 영역 위에 그리고 제1 스트라이프에 인접하게 배치된 제1 금속의 제2 스트라이프를 포함한다. 제2 스트라이프는 제1 스트라이프와 동일한 z-두께를 갖는 두꺼운 단부 및 제1 스트라이프보다 작은 z-두께를 갖는 얇은 단부를 갖는다. 제2 안티퓨즈 단자는 얇은 단부 위에 배치되며, 제1 스트라이프의 상면과 평면을 이루는 상면을 갖는다.
하나 이상의 제2 실시예의 개량으로서, 게이트 유전체는 적어도 10의 벌크 상대 유전율을 갖는 하이-k 게이트 유전체 재료를 포함하고, 개재 유전체 재료는 하이-k 게이트 유전체 재료의 적어도 부분적 두께를 포함한다.
하나 이상의 제3 실시예에서, 모놀리식 안티퓨즈를 제조하는 방법은 기판 위에 배치된 제1 유전체 재료 내에 제1 개구를 형성하는 단계를 포함하고, 제1 개구는 제1 유전체 재료의 영역을 언더컷한다. 방법은 제1 개구를 통해 제2 유전체 재료를 퇴적함으로써 제2 유전체 재료로 제1 유전체 재료의 언더컷 영역을 라이닝하는 단계를 포함한다. 방법은 라이닝된 언더컷 영역을 제1 개구를 통해 도전성 제1 단자 재료로 백필링함으로써 안티퓨즈의 제1 단자를 형성하는 단계를 포함한다. 방법은 언더컷 영역을 라이닝하는 제1 유전체 재료를 노출하는 제2 개구를 제1 유전체 재료를 통해 형성하는 단계를 포함한다. 방법은 도전성 제2 단자 재료로 제2 개구를 백필링함으로써 안티퓨즈의 제2 단자를 형성하는 단계를 포함한다.
하나 이상의 제3 실시예의 개량으로서, 제1 개구를 형성하는 단계는 기판 위에 희생 재료의 비평면 길이를 형성하는 단계를 더 포함하고, 비평면 길이는 로우-z 부분보다 기판으로부터 더 큰 z-높이로 연장하는 하이-z 부분을 갖는다. 제1 개구를 형성하는 단계는 비평면 길이 위에 제1 유전체 재료를 퇴적하는 단계를 더 포함한다. 제1 개구를 형성하는 단계는 하이-z 부분으로 제1 유전체 재료를 평탄화하는 단계를 더 포함한다. 제1 개구를 형성하는 단계는 제1 유전체 재료로부터 선택적으로 희생 재료를 에칭하는 단계를 더 포함한다.
하나 이상의 제3 실시예의 개량으로서, 제1 개구를 형성하는 단계는 기판 위에 희생 재료의 비평면 길이를 형성하는 단계를 더 포함하고, 비평면 길이는 로우-z 부분보다 기판으로부터 더 큰 z-높이로 연장하는 하이-z 부분을 갖는다. 희생 재료의 비평면 길이를 형성하는 단계는 희생 재료를 더 큰 z-높이와 동일한 균일 두께로 퇴적하는 단계를 더 포함한다. 희생 재료의 비평면 길이를 형성하는 단계는 희생 재료의 하이-z 부분을 마스킹하는 단계를 더 포함한다. 희생 재료의 비평면 길이를 형성하는 단계는 희생 재료의 로우-z 부분을 더 작은 두께로 리세싱하는 단계를 더 포함한다. 희생 재료의 비평면 길이를 형성하는 단계는 제1 유전체 재료로 로우-z 부분을 백필링하는 단계를 더 포함한다. 희생 재료의 비평면 길이를 형성하는 단계는 제1 유전체 재료로부터 선택적으로 희생 재료를 에칭하는 단계를 더 포함한다.
하나 이상의 제3 실시예의 개량으로서, 제1 개구를 형성하는 단계는 기판 위에 희생 재료의 비평면 길이를 형성하는 단계를 더 포함하고, 비평면 길이는 로우-z 부분보다 기판으로부터 더 큰 z-높이로 연장하는 하이-z 부분을 갖는다. 희생 재료의 비평면 길이를 형성하는 단계는 분리 유전체 내에 개구를 패터닝하는 단계를 더 포함한다. 희생 재료의 비평면 길이를 형성하는 단계는 희생 재료층 또는 주변 유전체 재료 내에 개구를 패터닝하는 단계, 주변 유전체 재료 내의 개구를 희생 재료로 백필링하는 단계 또는 희생 재료 내의 개구를 주변 유전체 재료로 백필링하는 단계를 더 포함한다. 희생 재료의 비평면 길이를 형성하는 단계는 희생 재료의 하이-z 부분을 마스킹하는 단계를 더 포함한다. 희생 재료의 비평면 길이를 형성하는 단계는 마스킹되지 않은 희생 재료를 분리 유전체의 상면 아래로 리세싱하여 로우-z 부분을 형성하는 단계를 더 포함한다. 희생 재료의 비평면 길이를 형성하는 단계는 로우-z 부분을 제1 유전체 재료로 백필링하는 단계를 더 포함한다. 희생 재료의 비평면 길이를 형성하는 단계는 제1 유전체 재료로부터 선택적으로 희생 재료를 에칭하는 단계를 더 포함한다.
하나 이상의 제3 실시예의 개량으로서, 희생 재료의 제2 피처가 또한 기판 위에 형성되며, 제1 및 제2 피처들 사이에 제1 유전체 재료가 배치된다. 제2 피처는 제1 피처의 하이-z 부분들을 마스킹하는 동안 (완전히) 마스킹된다. 제2 희생 재료 피처는 제1 피처와 함께 제거된다. 제2 유전체 재료는 제2 희생 재료를 제거함으로써 생성된 제2 보이드 내에도 침적된다. 매립된 퓨즈 단자들과 함께, 제2 보이드를 도전성 재료로 백필링함으로써 게이트 단자가 형성된다.
하나 이상의 제3 실시예의 개량으로서, 제2 유전체 재료로 제1 유전체 재료의 언더컷 영역을 라이닝하는 단계는 화학 기상 퇴적(CVD) 또는 원자층 퇴적(ALD) 프로세스를 이용하여 적어도 10의 벌크 상대 유전율을 갖는 하이-k 유전체 재료를 퇴적하는 단계를 더 포함하고, 라이닝된 언더컷 영역을 제1 개구를 통해 도전성 제1 단자 재료로 백필링하는 단계는 ALD 프로세스를 이용하여 금속을 퇴적하는 단계를 더 포함한다.
하나 이상의 제4 실시예에서, 모놀리식 안티퓨즈 비트 셀을 형성하는 방법은 기판의 제1 영역 위에 희생 재료의 제1 피처를 그리고 사이에 분리 유전체 재료를 갖고서 기판의 제2 영역 위에 희생 재료의 제2 피처를 형성하는 단계를 포함한다. 방법은 제1 피처, 및 제2 피처의 제1 부분을 마스킹하는 단계를 포함한다. 방법은 제2 피처의 마스킹되지 않은 부분을 분리 유전체의 상면 아래로 리세싱하는 단계를 포함한다. 방법은 제2 피처의 리세싱된 부분을 제1 유전체 재료로 백필링하는 단계를 포함한다. 방법은 분리 유전체 재료 및 제1 유전체 재료로부터 선택적으로 제1 및 제2 희생 재료 피처들을 제거하는 단계를 포함한다. 방법은 제1 및 제2 피처들의 제거로부터 남겨진 제1 및 제2 보이드들 내에 게이트 유전체 재료를 퇴적하는 단계를 포함한다. 방법은 제1 및 제2 보이드들을 도전성 재료로 백필링하여 제1 기판 영역 위에 하나의 게이트 단자를 그리고 제2 기판 영역 위에 제1 안티퓨즈 단자를 형성하는 단계를 포함한다. 방법은 제1 유전체 재료를 통해 개구를 형성하여 게이트 유전체 재료를 노출하는 단계를 포함한다. 방법은 개구를 도전성 재료로 메움으로써 제2 안티퓨즈 단자를 형성하는 단계를 포함한다.
하나 이상의 제4 실시예의 개량으로서, 방법에서 제2 희생 재료 피처를 제거하는 단계는 제1 유전체 재료를 언더컷한다. 방법에서 게이트 유전체 재료를 퇴적하는 단계는 언더컷을 라이닝한다. 방법에서 보이드들을 도전성 재료로 백필링하는 단계는 언더컷을 메운다.
하나 이상의 제4 실시예의 개량으로서, 방법에서 게이트 유전체 재료를 퇴적하는 단계는 화학 기상 퇴적(CVD) 또는 원자층 퇴적(ALD) 프로세스를 이용하여 적어도 10의 벌크 상대 유전율을 갖는 하이-k 유전체 재료를 퇴적하는 단계를 더 포함하고, 보이드들을 백필링하는 단계는 ALD 프로세스를 이용하여 금속을 퇴적하는 단계를 더 포함한다.
하나 이상의 제4 실시예의 개량으로서, 방법은 게이트 단자의 대향 측들에 제1 및 제2 소스/드레인 콘택들을 형성하는 단계; 및 소스/드레인 콘택들 중 하나를 안티퓨즈 단자에 전기적으로 접속하는 단계를 포함한다.
하나 이상의 제4 실시예의 개량으로서, 제2 피처의 마스킹되지 않은 부분을 분리 유전체의 상면 아래로 리세싱하는 단계는 희생 재료의 부분적 두께를 에칭하는 단계를 더 포함한다.
그러나, 위의 실시예들은 이와 관련하여 한정되지 않으며, 다양한 구현들에서 위의 실시예들은 그러한 특징들의 서브세트만을 처리하고, 그러한 특징들의 상이한 순서를 처리하고, 그러한 특징들의 상이한 조합을 처리하고/하거나, 명시적으로 열거되지 않은 특징들과 다른 추가적인 특징들을 처리하는 것을 포함할 수 있다. 따라서, 본 발명의 범위는 첨부된 청구항들 및 그러한 청구항들이 권리를 갖는 균등물들의 전체 범위를 함께 참조하여 결정되어야 한다.
Claims (21)
- 안티퓨즈 구조로서,
기판 위의 비평면 도전성 단자 - 상기 비평면 도전성 단자는 하이-z 부분 및 로우-z 부분을 가지며, 상기 하이-z 부분은 상기 로우-z 부분보다 상기 기판으로부터 더 큰 z-높이로 연장함 -;
상기 로우-z 부분의 적어도 하나의 측벽을 둘러싸고 상기 하이-z 부분의 측벽들을 완전히 둘러싸는 제1 유전체 재료; 및
상기 로우-z 부분 위에 있고, 제2 유전체 재료의 적어도 부분적 두께를 통해 연장하는 제2 도전성 단자 - 상기 제2 유전체 재료는 상기 비평면 도전성 단자의 상기 하이-z 부분과 상기 제2 도전성 단자 사이에 있으며, 상기 제2 도전성 단자는 상기 제1 유전체 재료의 적어도 부분적 두께만큼 상기 비평면 도전성 단자의 상기 로우-z 부분으로부터 분리되며, 상기 제1 유전체 재료는 하이-k 재료이며, 상기 제2 유전체 재료는 상기 제1 유전체 재료의 유전율보다 낮은 유전율을 가짐 -;
를 포함하는 안티퓨즈 구조. - 제1항에 있어서,
상기 하이-z 부분의 상면은 상기 제2 도전성 단자의 상면과 평면을 이루는
안티퓨즈 구조. - 제1항에 있어서,
상기 기판은 결정질 반도체를 포함하고;
상기 비평면 도전성 단자 및 상기 제2 도전성 단자는 금속을 포함하고;
상기 제1 유전체 재료는 적어도 10의 벌크 상대 유전율 및 10nm 미만의 두께를 갖는 하이-k 재료이며;
상기 제2 유전체 재료는 상기 제1 유전체 재료보다 낮은 벌크 상대 유전율을 갖는 안티퓨즈 구조. - 제1항에 있어서,
상기 제2 도전성 단자는 상기 제1 유전체 재료에 의해서만 상기 비평면 도전성 단자로부터 분리되고;
상기 비평면 도전성 단자는 상기 로우-z 부분을 따르는 가로 폭을 가지며;
상기 제2 도전성 단자는 상기 비평면 도전성 단자의 상기 가로 폭보다 큰 직경을 갖는 메워진 비아를 포함하는 안티퓨즈 구조. - 제1항에 있어서,
상기 기판은 결정질 반도체를 포함하고;
상기 비평면 도전성 단자는 상기 제1 유전체 재료 및 상기 결정질 반도체 내로 리세싱된 분리 유전체에 의해서만 상기 결정질 반도체로부터 분리되고;
상기 비평면 도전성 단자는 상기 로우-z 부분 내의 제2 두께보다 큰 상기 하이-z 부분 내의 제1 두께를 갖는 안티퓨즈 구조. - 안티퓨즈 비트 셀 구조로서,
반도체 기판의 제1 영역 위에 배치되고, 게이트 유전체 재료가 그 사이에 배치되어 있는, 제1 금속을 포함하는 게이트 단자를 갖는 MOS 트랜지스터; 및
상기 기판의 제2 영역 위에 배치된, 상기 제1 금속을 포함하는 제1 단자, 및 제1 안티퓨즈 단자 위에 배치되고 그 사이에 개재 유전체 재료를 갖는 제2 안티퓨즈 단자를 구비한 안티퓨즈
를 포함하고,
상기 개재 유전체 재료는 상기 게이트 유전체 재료의 적어도 부분적 두께를 포함하는 안티퓨즈 비트 셀 구조. - 제6항에 있어서,
상기 게이트 유전체 재료는 상기 제1 안티퓨즈 단자와의 제1 계면 및 상기 제2 안티퓨즈 단자와의 제2 계면을 갖는 안티퓨즈 비트 셀 구조. - 제6항에 있어서,
상기 MOS 트랜지스터는 상기 제1 안티퓨즈 단자에 결합되어, 상기 제1 및 제2 안티퓨즈 단자들 간의 전압 레벨을 제어하고;
상기 제1 안티퓨즈 단자는 상기 게이트 단자의 상면과 평면을 이루는 상면을 갖는 하이-z 부분을 갖고;
상기 제1 안티퓨즈 단자는 게이트 유전체 재료를 갖는 로우-z 부분을 갖고, 상기 게이트 유전체 재료는 적어도 상기 로우-z 부분을 완전히 둘러싸고, 상기 기판의 상기 제2 영역으로부터 상기 제1 안티퓨즈 단자를 분리하며;
상기 제2 안티퓨즈 단자는 상기 게이트 유전체 재료 및 상기 제1 단자의 상기 로우-z 부분 위에 배치된 제2 유전체 재료를 통해 연장하여 상기 게이트 유전체 재료와 접촉하는 안티퓨즈 비트 셀 구조. - 제6항에 있어서,
상기 게이트 단자는 상기 제1 기판 영역 위에 배치된 상기 제1 금속의 제1 스트라이프(stripe)를 포함하고;
상기 제1 안티퓨즈 단자는 상기 제2 기판 영역 위에 그리고 상기 제1 스트라이프에 인접하게 배치된 상기 제1 금속의 제2 스트라이프를 포함하고;
상기 제2 스트라이프는 상기 제1 스트라이프와 동일한 z-두께를 갖는 두꺼운 단부 및 상기 제1 스트라이프보다 작은 z-두께를 갖는 얇은 단부를 가지며;
상기 제2 안티퓨즈 단자는 상기 얇은 단부 위에 배치되고, 상기 제1 스트라이프의 상면과 평면을 이루는 상면을 갖는 안티퓨즈 비트 셀 구조. - 제6항에 있어서,
상기 게이트 유전체는 적어도 10의 벌크 상대 유전율을 갖는 하이-k 게이트 유전체 재료를 포함하고, 상기 개재 유전체 재료는 상기 하이-k 게이트 유전체 재료의 적어도 부분적 두께를 포함하는 안티퓨즈 비트 셀 구조. - 안티퓨즈 구조를 제조하는 방법으로서,
기판 위에 배치된 제1 유전체 재료 내에 제1 개구를 형성하는 단계 - 상기 제1 개구는 상기 제1 유전체 재료의 영역을 언더컷(undercut)함 -;
상기 제1 개구를 통해 제2 유전체 재료를 퇴적함으로써 상기 제2 유전체 재료로 상기 제1 유전체 재료의 상기 언더컷된 영역을 라이닝하는 단계;
상기 라이닝된 언더된컷 영역을 적어도 상기 제1 개구를 통해 도전성 제1 단자 재료로 백필링(backfilling)함으로써 상기 안티퓨즈의 제1 단자를 형성하는 단계;
상기 언더컷된 영역을 라이닝하는 상기 제2 유전체 재료를 노출하는 제2 개구를 상기 제1 유전체 재료를 통해 형성하는 단계; 및
도전성 제2 단자 재료로 상기 제2 개구를 백필링함으로써 상기 안티퓨즈의 제2 단자를 형성하는 단계
를 포함하는 방법. - 제11항에 있어서,
상기 제1 개구를 형성하는 단계는
상기 기판 위에 희생 재료의 비평면 길이를 형성하는 단계 - 상기 비평면 길이는 로우-z 부분보다 상기 기판으로부터 더 큰 z-높이로 연장하는 하이-z 부분을 가짐 -;
상기 비평면 길이 위에 상기 제1 유전체 재료를 퇴적하는 단계;
상기 하이-z 부분으로 상기 제1 유전체 재료를 평탄화하는 단계;
상기 제1 유전체 재료로부터 선택적으로 상기 희생 재료를 에칭하는 단계
를 더 포함하는 방법. - 제11항에 있어서,
상기 제1 개구를 형성하는 단계는
상기 기판 위에 희생 재료의 비평면 길이를 형성하는 단계 - 상기 비평면 길이는 로우-z 부분보다 상기 기판으로부터 더 큰 z-높이로 연장하는 하이-z 부분을 갖고, 희생 재료의 상기 비평면 길이를 형성하는 단계는
상기 희생 재료를 상기 더 큰 z-높이와 동일한 균일 두께로 퇴적하는 단계;
상기 희생 재료의 상기 하이-z 부분을 마스킹하는 단계; 및
상기 희생 재료의 상기 로우-z 부분을 더 작은 두께로 리세싱하는 단계
를 더 포함함 -
상기 제1 유전체 재료로 상기 로우-z 부분을 백필링하는 단계; 및
상기 제1 유전체 재료로부터 선택적으로 상기 희생 재료를 에칭하는 단계
를 더 포함하는 방법. - 제11항에 있어서,
상기 제1 개구를 형성하는 단계는
상기 기판 위에 희생 재료의 비평면 길이를 형성하는 단계 - 상기 비평면 길이는 로우-z 부분보다 상기 기판으로부터 더 큰 z-높이로 연장하는 하이-z 부분을 가지며, 희생 재료의 상기 비평면 길이를 형성하는 단계는
상기 희생 재료 및 주변 유전체 재료 중 하나 내에 개구를 패터닝하는 단계;
상기 주변 유전체 재료 또는 상기 희생 재료 중 다른 하나로 상기 개구를 백필링하는 단계;
상기 희생 재료의 상기 하이-z 부분을 마스킹하는 단계; 및
마스킹되지 않은 상기 희생 재료를 분리 유전체의 상면 아래로 리세싱하여 상기 로우-z 부분을 형성하는 단계
를 더 포함함 -;
상기 로우-z 부분을 상기 제1 유전체 재료로 백필링하는 단계; 및
상기 제1 유전체 재료로부터 선택적으로 상기 희생 재료를 에칭하는 단계
를 더 포함하는 방법. - 제14항에 있어서,
상기 기판 위에 상기 희생 재료의 제2 피처를 형성하는 단계 - 제1 및 제2 피처들 사이에 제1 유전체 재료를 가짐 -;
상기 제1 피처의 상기 하이-z 부분을 마스킹하면서 상기 제2 피처를 마스킹하는 단계;
상기 희생 재료의 상기 제2 피처를 상기 제1 피처와 함께 제거하는 단계;
상기 희생 재료의 상기 제2 피처의 제거로부터 생성된 제2 보이드 내에 상기 제2 유전체 재료를 퇴적하는 단계;
상기 제2 보이드를 상기 도전성 제2 단자 재료로 백필링함으로써 게이트 단자를 형성하는 단계
를 더 포함하는 방법. - 제11항에 있어서,
상기 제2 유전체 재료로 상기 제1 유전체 재료의 상기 언더컷된 영역을 라이닝하는 단계는 화학 기상 퇴적(CVD) 또는 원자층 퇴적(ALD) 프로세스를 이용하여 적어도 10의 벌크 상대 유전율을 갖는 하이-k 유전체 재료를 퇴적하는 단계를 더 포함하고;
상기 라이닝된 언더컷된 영역을 상기 제1 개구를 통해 도전성 제1 단자 재료로 백필링하는 것은 ALD 프로세스를 이용하여 금속을 퇴적하는 것을 더 포함하는 방법. - 모놀리식 안티퓨즈 비트 셀을 형성하는 방법으로서,
기판의 제1 영역 위에 희생 재료의 제1 피처를 그리고 상기 기판의 제2 영역 위에 희생 재료의 제2 피처를 형성하는 단계 - 분리 유전체 재료가 그 사이에 배치됨 -;
상기 제1 피처, 및 상기 제2 피처의 제1 부분을 마스킹하는 단계;
상기 제2 피처의 마스킹되지 않은 부분을 상기 분리 유전체의 상면 아래로 리세싱하는 단계;
상기 제2 피처의 상기 리세싱된 부분을 제1 유전체 재료로 백필링하는 단계;
상기 분리 유전체 재료 및 상기 제1 유전체 재료로부터 선택적으로 상기 제1 및 제2 희생 재료 피처들을 제거하는 단계;
상기 제1 및 제2 피처들의 제거로부터 남겨진 제1 및 제2 보이드들 내에 게이트 유전체 재료를 퇴적하는 단계;
상기 제1 기판 영역 위에 하나의 게이트 단자를 그리고 상기 제2 기판 영역 위에 제1 안티퓨즈 단자를 형성하기 위하여 상기 제1 및 제2 보이드들을 도전성 재료로 백필링하는 단계;
상기 게이트 유전체 재료를 노출시키기 위해 상기 제1 유전체 재료를 통해 개구를 형성하는 단계; 및
상기 개구를 도전성 재료로 메움으로써 제2 안티퓨즈 단자를 형성하는 단계
를 포함하는 방법. - 제17항에 있어서,
상기 제2 희생 재료 피처를 제거하는 단계는 상기 제1 유전체 재료를 언더컷하고;
상기 게이트 유전체 재료를 퇴적하는 단계는 상기 언더컷을 라이닝하며;
상기 보이드들을 상기 도전성 재료로 백필링하는 단계는 상기 언더컷을 메우는, 방법. - 제17항에 있어서,
상기 게이트 유전체 재료를 퇴적하는 단계는 화학 기상 퇴적(CVD) 또는 원자층 퇴적(ALD) 프로세스를 이용하여 적어도 10의 벌크 상대 유전율을 갖는 하이-k 유전체 재료를 퇴적하는 단계를 더 포함하고;
상기 보이드들을 백필링하는 단계는 ALD 프로세스를 이용하여 금속을 퇴적하는 단계를 더 포함하는 방법. - 제17항에 있어서,
상기 게이트 단자의 대향 측들에 제1 및 제2 소스/드레인 콘택들을 형성하는 단계; 및
상기 소스/드레인 콘택들 중 하나를 안티퓨즈 단자에 전기적으로 접속하는 단계
를 더 포함하는 방법. - 삭제
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