CN106537600B - 具有空隙加速击穿的mos反熔丝 - Google Patents

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Abstract

一种MOS反熔丝，具有由形成在电极中的空隙或缝隙引起的加速电介质击穿。在一些实施例中，在其下MOS反熔丝经受电介质击穿的编程电压通过对MOS反熔丝电介质的至少部分的故意损坏来减小。在一些实施例中，在电极材料的回蚀期间可以引入损坏，该电极材料具有在将电极材料回填到具有阈值纵横比的开口中期间所形成的缝隙。在另外的实施例中，MOS反熔丝位单元包括MOS晶体管和MOS反熔丝。MOS晶体管具有保持预定的电压阈值摆幅的栅极电极，而MOS反熔丝包括具有空隙加速电介质击穿的栅极电极。

Description

具有空隙加速击穿的MOS反熔丝
技术领域
本文中描述的实施例总体上涉及集成电路(IC)和单片式半导体器件，并且更具体而言，涉及单片式反熔丝。
背景技术
单片式IC通常包括多个晶体管，例如制造在平面衬底(例如，硅晶圆) 上方的金属-氧化物-半导体场效应晶体管(MOSFET)。
IC通常包括至少一个反熔丝。反熔丝是以高电阻启动的电气器件，并且被设计为当器件两端的电压超过阈值水平时永久地创建导电路径。随着晶体管尺寸从一代缩放到另一代，缩小反熔丝程序电压是有利的。
MOS反熔丝设计通常采用基于MOS晶体管的结构，如图1A中描绘的。设置在衬底5上的MOS反熔丝10采用被隔离电介质15包围的源极/ 漏极接触部14、居间间隔体电介质12和栅极电极13。在栅极电极13被偏置高达编程电压并且源极/漏极接触部14保持在参考电势(例如，地电势) 的情况下，反熔丝程序电路路径穿过栅极电介质11、标称地掺杂的半导体阱或鳍状物8、以及重掺杂的半导体源极/漏极9。在编程操作期间导电路径的形成导致永久地击穿栅极电介质11，这改变了栅极电极13与源极/漏极接触部14之间的电阻。如果栅极电介质11未受损，则反熔丝10显示正常MOSFET特性。如果栅极电介质11经历了电介质击穿，则反熔丝10将不具有正常MOSFET特性并反而具有相关联的编程反熔丝电阻。
提供较低反熔丝程序电压的MOS反熔丝架构和相关联的制造技术是有利的。
附图说明
在附图中通过示例的方式而不是通过限制的方式来例示本文中所描述的材料。为了例示的简单和清楚起见，附图中例示的元件并非必须按比例绘制。例如，为了清楚起见，一些元件的尺寸可以相对于其它元件有所扩大。此外，在认为适当的情况下，已经在附图中重复附图标记以指示相对应的或类似的元件。在附图中：
图1A是传统的单片式MOS反熔丝的横截面视图；
图1B是根据实施例的具有空隙加速击穿(void-accelerated breakdown) 的单片式MOS反熔丝的横截面视图；
图2、图3、和图4是根据实施例的集成有具有空隙加速击穿的MOS 反熔丝的MOSFET的横截面视图；
图5A是根据实施例的例示了用于形成具有空隙加速击穿的MOS反熔丝的方法的流程图；
图5B是根据实施例的例示了用于形成具有空隙加速击穿的MOSFET 和MOS反熔丝的方法的流程图；
图5C是根据实施例的例示了用于形成具有空隙加速击穿的MOSFET 和MOS反熔丝的方法的流程图；
图6A、图6B、图6C、图6D、图6E、图6F、和图6G是根据实施例的随着图5C中所述方法中的所选择的操作被执行而逐步形成的集成有具有空隙加速击穿的MOS反熔丝的MOSFET的横截面视图；
图7例示了根据本发明的实施例的采用具有空隙加速击穿的MOS反熔丝的移动计算平台和数据服务器机器；以及
图8是根据本发明的实施例的电子计算设备的功能框图。
具体实施方式
参照所公开的附图描述了一个或多个实施例。尽管详细地描绘和讨论了具体配置和布置，但是应当理解的是，其仅用于例示性的目的。本领域技术人员将认识到，在不脱离说明书的精神和范围的情况下，其它配置和布置是可能的。对于本领域技术人员而言将显而易见的是，本文中所描述的技术和/或布置可以用在除了本文中详细描述的系统和应用以外的各种其它系统和应用中。
在以下具体实施方式中，参照了附图，附图形成本文的一部分并例示了示例性实施例。此外，将理解的是，在不脱离所请求保护的主题的范围的情况下，可以利用其它实施例和/或可以作出逻辑改变。还应当指出的是，方向和引用(例如，上、下、顶部、底部、等等)可仅用于便于附图中的特征的描述。通过参考例示的X-Z坐标，可以理解诸如“上部”和“下部”“上方”和“下方”之类的术语，并且通过参考X、Y坐标或非Z坐标，可以理解诸如“邻近”之类的术语。相对位置术语在本文中仅用作为以可能比技术标签(例如，“第一”、“第二”、“第三”等等)更清楚的方式将一个结构特征与另一个结构特征区分开的标签。
在以下描述中，阐述了许多细节，然而，对于本领域技术人员将显而易见的是，在没有这些具体细节的情况下也可以实施本发明。在一些实例中，公知的方法和设备以框图形式示出，而不是详细示出，以避免混淆本发明。贯穿本说明书对“实施例”或“一个实施例”的引用表示结合实施例描述的具体特征、结构、功能、或特性被包括在本发明的至少一个实施例中。因此贯穿本说明书在不同地方中出现的短语“在实施例中”或“在一个实施例中”并非必须指代本发明的相同实施例。此外，在一个或多个实施例中，可以以任何适当的方式对具体特征、结构、功能、或特性进行组合。例如，第一实施例可以与第二实施例组合，只要与这两个实施例相关联的具体特征、结构、功能、或特性并非彼此排斥。
如在本发明的说明书和所附权利要求书中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文以其它方式清楚指示。还将理解的是，如本文中使用的术语“和/或”指代并且包括相关联的列出项中的一项或多项的任何和所有可能的组合。
术语“耦合”和“连接”连同它们的派生词可以在本文中用于描述部件之间的功能或结构关系。应当理解的是，这些术语并非旨在为彼此的同义词。相反，在具体实施例中，“连接”可用于指示两个或更多个元件彼此直接物理接触、光接触、或电接触。“耦合”可用于指示两个或更多个元件彼此直接或间接(它们之间存在其它居间元件)物理接触、光接触、或电接触、和/或该两个或更多个元件彼此协作或交互(例如，如在因果关系中)。
如本文中使用的术语“上方”、“下方”、“在……之间”、和“在……上”指代一个部件或材料相对于其它部件或材料的相对位置，其中这些物理关系是值得注意的。例如在材料的情况下，设置在另一种材料或材料层上方或下方的一种材料或材料层可以直接接触或者可以具有一个或多个居间材料层。此外，设置在两种材料或材料层之间的一种材料可以与该两个层直接接触或者可具有一个或多个居间层。相反，在第二材料或材料层“上”的第一材料或材料层与该第二材料/材料层直接接触。在部件组件的情况下将作出类似的区分。
如贯穿本说明书以及在权利要求书中所使用的，由短语“至少一个”或“一个或多个”连接的一系列项目可以表示所列项目的任意组合。例如，短语“A、B或C中的至少一个”可以表示A；B；C；A和B；A和C；B 和C；或A、B和C。
本文中描述了单片式MOS反熔丝和MOS反熔丝位单元、以及用于制造这些结构的示例性技术。在用作为MOS反熔丝的端子的栅极电极的沉积期间形成的空隙或缝隙用于加速MOS反熔丝中的电介质击穿。在一些实施例中，在其下MOS反熔丝经受电介质击穿的编程电压通过对MOS反熔丝栅极电介质的至少部分的故意损害而减小。在一些实施例中，在栅极电极材料的回蚀暴露出在栅极电极回填工艺期间形成的缝隙时，反熔丝栅极电介质损害可以被引入。在回蚀期间，缝隙可以被打开以使下层栅极电介质层暴露于回蚀工艺、或随后的另一工艺，这可以以将膜的电阻降低至一个或多个电击穿机制的方式而损害栅极电介质。在另外的实施例中，MOS反熔丝位单元包括MOS晶体管和MOS反熔丝。MOS晶体管包括不具有暴露出的缝隙的栅极电极并保持预定的电压阈值摆幅。MOS反熔丝包括具有暴露出的缝隙的栅极电极并显示加速的电介质击穿。
在加速击穿的情况下，MOS电容器的电介质击穿电压低于特定MOS 叠置体的参考击穿电压。在有利的实施例中，电介质击穿可以被加速到低于参考MOS叠置体通常的参考击穿阈值(例如，<4.0V栅极-漏极击穿电压)。参考MOS叠置体还可以用在被集成有具有空隙加速击穿的MOS反熔丝的MOSFET中，例如，在MOS反熔丝位单元中。
图1B是根据实施例的具有空隙加速击穿的单片式MOS反熔丝的横截面视图。该横截面视图适用于平面和非平面(例如，鳍状物)MOS反熔丝结构两者。沿着图1B中所例示的平面外的轴，平面实施例与非平面实施例之间的结构差异将更显而易见，但是未例示，因为本文中的实施例独立于这些特征并且因此同样适用于平面技术和非平面技术。
MOS反熔丝100包括设置在衬底105上方的半导体沟道区108。衬底 105可以是适于形成IC的任何衬底，例如但不限于半导体衬底、绝缘体上半导体(SOI)衬底、或绝缘体衬底(例如，蓝宝石)、等等、和/或它们的组合。在一个示例性实施例中，衬底105包括基本上单晶的半导体，例如但不限于硅。示例性半导体组分还包括IV族系统，例如硅、锗、或它们的合金；III-V族系统，例如GaAs、InP、InGaAs、等等；或III-N族系统，例如GaN。
半导体源极区110A、以及半导体漏极区110B设置在沟道区108的相对侧上，并具有与沟道区108的导电类型相反的导电类型。沟道区108可以是基本上未掺杂的(即，相对于衬底105未故意掺杂的)。然而，在示例性实施例中，沟道区108具有标称掺杂水平的某种导电类型(例如，p型)，而源极区、漏极区110、111具有标称掺杂水平的互补导电类型(例如，n型)。源极接触部114A与源极区110A接合，而漏极接触部114B与漏极区 110B接合。可以利用公知的与半导体源极区、漏极区110A、110B的组分兼容的(例如，提供良好的欧姆行为)的任何接触金属。
接触金属被电介质材料115、125围绕。隔离电介质115和居间间隔体电介质125可以是任何公知的电介质材料，例如但不限于氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、或低k材料(例如，碳掺杂的二氧化硅(SiOC)、多孔电介质、等等)。间隔体电介质125具有标称厚度，例如20nm或者在高级CMOS技术中更小。隔离电介质115可以具有适于与源极、漏极接触部114A、114B平面化的任何厚度。
设置在沟道区108上方的是栅极电介质120。尽管栅极电介质120可以是任何电介质材料并具有对于在MOS叠置体内提供适当功能已知的任何厚度，但是根据本文中的实施例，栅极电介质120的组分和物理厚度两者影响MOS晶体管的标称电介质击穿电压(例如，栅极至漏极)，并且还可以影响电介质击穿的加速。具有在3.9到大约8的范围内的体介电常数的材料(例如，二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SON))可以用于栅极电介质120。然而在有利的实施例中，栅极电介质120是具有至少 10的体介电常数的高k电介质材料。示例性高k材料包括但不限于金属氧化物(例如，HfO2)、和金属硅酸盐。栅极电介质120还可以是多于一种电介质的层叠叠置体(例如，以上材料的两个或更多个薄膜)。栅极电介质120可具有一定范围内的物理厚度，其可以是如受典型MOS叠置体参数(例如，泄漏电流、等等)限制的电介质组分的函数。在示例性实施例中，取决于其体相对电容率，栅极电介质120具有标称厚度，以获得期望的等效氧化物厚度(EOT)，例如，10nm或更小。
栅极电介质120将沟道区108与栅极电极130分隔开。栅极电极130 还通过间隔体电介质125与源极、漏极接触部114A、114B分隔开。尽管栅极电极130的材料组分和尺寸可以广泛地变化，但是根据本文中的实施例，组分和尺寸两者可以影响反熔丝栅极电介质击穿的加速。栅极电极130 可以包括提供期望的功函数的任何材料(例如，n型、p型、或中间带隙材料)。功函数材料可以通过包括适当的金属、或通过掺杂半导体栅极电极材料(例如，但不限于，多晶硅)来改变以适应各种功函数目标。除了接合栅极电介质120的功函数材料以外，栅极电极130还可以包括设置在功函数材料上方的体或“填充”材料。在示例性实施例中，填充材料引起了大部分栅极电极z高度Hg。根据本文中的实施例，填充金属的组分和尺寸可以影响反熔丝栅极电介质击穿的加速。如下面进一步描述的，在有利的实施例中，栅极电极130的至少填充材料可经受通过具有足够的共形性的技术来沉积。示例性填充材料包括金属和半导体(例如，多晶硅)。在有利的实施例中，栅极电极130包括钨(W)填充。其它示例性电极填充金属实施例包括以下各项中的任何一项：铜(Cu)、钛(Ti)、铝(Al)、镍(Ni)、钴(Co)、以及它们的合金。
在实施例中，栅极电极130具有从与栅极电介质120的界面开始的z 高度Hg，以及跨沟道区108的栅极长度L1(例如，在y轴上)。z高度Hg可以根据各种因素广泛地变化，例如在10nm与100nm之间变化。如在图 1B中进一步例示的，z高度Hg小于间隔体电介质125、和/或源极、漏极 114A、114B的相对应的z高度(例如，从与Hg相同的参考平面测量的z 高度H2)。覆盖材料140设置在栅极电极130上方。栅极覆盖材料140可以在栅极电极130的顶部表面上方提供电隔离，并且在示例性实施例中，使栅极叠置体与间隔体电介质125基本上平面化。栅极覆盖材料140可具有与栅极电介质120、隔离电介质115、和间隔体电介质125中的一个或多个相同的组分，或者可具有与允许在材料之间选择性地蚀刻的任何和/或所有其它电介质不同的组分。在示例性实施例中，栅极覆盖材料140包括以下各项中的一个或多个：SiO、SiON SiN、SiCN、SiC、低k电介质(例如，碳掺杂的氧化物)、等等。栅极覆盖材料140还可以是金属或半导体(例如，多晶硅)。
在实施例中，MOS反熔丝栅极电极包括从栅极电极的顶部表面延伸、向下通过栅极电极的z高度的缝隙。发明人已经发现电极中的缝隙提供了有利地加速反熔丝电介质击穿的基础。尽管未受理论约束，但是当前理解的是，栅极电极缝隙实现了在缝隙的打开之后执行的处理以改变栅极电介质120的一个或多个性质(例如，损坏栅极电介质120)。在图1B中例示的示例性实施例中，栅极电极130包括从顶部表面130T延伸、穿过z高度 Hg、并接近栅极电介质120的缝隙150。在所例示的实施例中，缝隙150 连接到栅极电介质120。然而，在其它实施例中，栅极电极缝隙150并不与栅极电介质120相交，而是在栅极电极130内终止。例如，在其中栅极电极130包括设置在功函数金属上方的填充金属的一个实施例中，缝隙150并不延伸穿过功函数金属。在这样的实施例中，缝隙150可以与功函数金属接合或者通过某个标称底部厚度的填充金属来与功函数金属分隔开。
缝隙150可以基本上未填充(即，空隙)，或者可以部分或完全被材料回填，该材料可以具有与栅极电极130相同或不同的组分。在所描绘的示例性实施例中，栅极电极缝隙150包括一个或多个未填充的空隙。对于其中缝隙150被至少部分地回填(例如，被栅极覆盖材料140回填)的实施例，缝隙150可以是装饰材料界面，其中，微结构和/或组分在栅极电极130 内是不连续的。甚至在栅极电极缝隙150包括未填充空隙的情况下，这种空隙被栅极覆盖材料140封闭。在另外的实施例中，栅极电极缝隙150被设置在栅极电极130的大约中心处。由于形成栅极电极130所采用的沉积工艺，缝隙150横向地对齐到栅极长度L1的大约1/2。因此，缝隙150是“自对齐的”，并且不需要另外的掩模工艺来例如对于10-20nm L1使缝隙150与隔离电介质125间隔开5-10nm。
在实施例中，反熔丝栅极电极的顶部表面是非平面的。凹陷部、或凹坑(divot)被设置在延伸穿过栅极电极的z高度的缝隙周围。如在图1B中所例示的，栅极电极130包括非平面的顶部电极表面130T。顶部电极表面 130T在栅极电极侧壁130S附近具有最大z高度Hg，在栅极电极缝隙150 附近具有小于Hg的最小z高度。栅极电极130的这些地形特征指示栅极电极凹陷蚀刻，其将栅极电极从某个较大的z高度(例如，H2)减小到最大z 高度Hg。如下面进一步描述的，由于缝隙150的存在，栅极电极凹陷蚀刻在缝隙150附近更迅速地进行，在缝隙150的任一侧上的顶部电极表面130T 中形成低于Hg的凹陷部。这种非平面的顶部栅极电极表面因此指示缝隙加速的栅极电极凹陷蚀刻。由于发明人已经发现将栅极电极缝隙暴露于栅极电极蚀刻剂种类有利地加速电介质击穿，因此非平面的凹陷的顶部栅极电极表面130T指示反熔丝100具有空隙加速的电介质击穿(例如，如由缝隙 150促进的，栅极电介质120可以通过暴露于栅极凹陷工艺而被损坏) 。
在实施例中，MOS反熔丝位单元包括具有带有缝隙的栅极电极的MOS 反熔丝，以及具有“无缝隙”、或“无缝”的栅极电极的MOS晶体管(例如，MOSFET)。在某些实施例中，栅极电极缝隙是取决于栅极电极的尺寸的特征。在一个这样的实施例中，具有低于阈值的标称栅极长度的反熔丝栅极电极包括缝隙，而具有高于阈值的栅极长度的MOSFET栅极电极是无缝隙的。图2是根据依赖于特征尺寸的实施例的将具有空隙加速击穿的 MOS反熔丝100与MOSFET 200集成的反熔丝位单元201的横截面视图。 MOS反熔丝100可具有上面参照图1B所描述的结构特征中的任何特征和所有特征。对于功能性的反熔丝位单元，MOSFET 200的端子可以例如通过互连金属化层(未描绘)耦合到反熔丝栅极电极130或反熔丝漏极电极114B。
MOSFET 200还包括设置在衬底105的第二部分上方的半导体沟道区 208。半导体沟道区208可以具有与半导体沟道108的导电类型相同的导电类型，或者可具有互补的类型。MOSFET 200还包括半导体源极区210A、和漏极区210B，每个的导电类型都与沟道区208互补。源极区210A、漏极区210B被设置在衬底105上方在沟道区208的相对侧上，例如，如再生长的半导体区域。在其中沟道区208具有与沟道区108相同导电类型的示例性实施例中，源极区210A和漏极区210B具有与源极区110A、漏极区110B相同的导电类型(例如，n型)。在另外的实施例中，位单元201的源极区和漏极区全都具有基本上相同的组分(例如，被掺杂至相同的杂质能级、等等)。MOSFET 200还包括与半导体源极区210A接合的源极接触部214A、以及与半导体漏极区210B接合的漏极接触部214B。在示例性实施例中，源极接触部214A、漏极接触部214B具有与源极接触部114A、漏极接触部114B相同的组分。MOSFET 200还包括栅极电介质220。在示例性实施例中，栅极电介质220具有与栅极电介质120基本上相同的EOT(例如，在10％内)。在另外的实施例中，栅极电介质120和220为基本上相同的组分和物理厚度。在一个有利的实施例中，栅极电介质120和220两者包括相同的高k电介质材料。
MOSFET 200还包括被栅极电介质220与沟道区208分隔开的栅极电极230。栅极电极230还通过居间间隔体电介质225与源极接触部214A和漏极接触部214B分隔开。如在图2中例示的，栅极电极230是无缝隙的，少了缝隙150的等同物。在有利的实施例中，栅极电极230具有与栅极电极130相同的材料组分。在另外的实施例中，存在栅极电极纵横比(AR) 阈值，高于该纵横比阈值则在栅极电极中存在缝隙，并且低于该纵横比阈值则电极是无缝隙的。栅极电极230可以被设计为具有比栅极电极130低的AR。有利地，栅极电极230具有低于缝隙阈值的AR，因此是无缝隙的。栅极电极纵横比是栅极电极z高度和栅极电极临界尺寸(CD)的函数。在示例性实施例中，栅极电极z高度是以下各项的函数：栅极电极材料被回填至其中的周围电介质材料的z高度(例如，H2)，以及栅极电极随后相对于周围的电介质材料被凹陷的量。在所描绘的示例性实施例中，栅极电极 230具有与栅极电极130的z高度基本上相同的“如所沉积的”z高度，这是因为两个电极都被具有z高度H2的电介质包围。类似地，两个栅极电极 130、230都被凹陷与在相应的栅极电极侧壁处测量到的量大约相同的量(例如，Hg,1＝Hg,2)。栅极电极130与栅极电极230之间的AR的差异因此主要是将MOSFET栅极长度L2限定为大于反熔丝栅极长度L1的栅极电极CD 的函数。取决于周围材料的z高度，限定L2的CD可以被预定，以避免在栅极电极230的沉积期间形成缝隙，而相同的沉积工艺将在限定L1的CD 的栅极电极130中形成缝隙。在示例性实施例中，L2比L1大至少3-5nm。
栅极电极覆盖材料240设置在无缝隙栅极电极230上方。在示例性实施例中，覆盖材料240以如针对反熔丝100所描述的相同方式来回填电介质间隔体225之间的凹陷的顶部表面。在有利的实施例中，覆盖材料140 和240具有相同的组分。在另外的实施例中，MOSFET栅极电极230具有比反熔丝栅极电极130的顶部表面更平面的顶部表面。更具体而言，相对于栅极电极230的侧壁z高度，在栅极电极230的中心线附近存在很小(如果有的话)的凹陷部。如在图2中例示的，栅极电极230包括基本上为平面的顶部电极表面230T，即使顶部电极表面230T凹陷低于电介质间隔体 225、接触部214A、214B、和隔离电介质115。该较为平面的顶部栅极电极表面230T指示在栅极电极230上执行的凹陷蚀刻，该凹陷蚀刻将栅极电极z高度从某个较大的z高度(例如，H2)减小到Hg,2。在不存在缝隙的情况下，栅极电极凹陷蚀刻较均匀地跨电极顶部表面230T而进行。这种平面凹陷的顶部栅极电极表面因此指示有利地保持高电介质击穿电压的MOS 叠置体(即，栅极电介质220不经历加速的电介质击穿)。
在实施例中，栅极电极缝隙是取决于形成栅极电极的工艺的特征。如下面进一步描述的，可以利用两种不同的沉积技术：一种技术用于形成不具有缝隙的MOSFET栅极电极，第二技术用于形成具有可用于加速反熔丝电介质击穿的缝隙的反熔丝栅极电极。取决于所利用的技术，反熔丝栅极电极可具有与被集成到相同衬底上的MOSFET栅极电极不同的组分和/或微结构。在一个这样的实施例中，具有特定组分和/或微结构的反熔丝栅极电极包括缝隙，而具有不同组分或微结构的MOSFET栅极电极是无缝隙的。图3是根据采用影响栅极电极材料组分和/或微结构的不同沉积工艺的实施例的反熔丝位单元301的横截面视图，该反熔丝位单元301将具有空隙加速的击穿的MOS反熔丝100与MOSFET 300集成。MOS反熔丝100可具有上面参照图1B所描述的结构特征中的任何和所有结构特征。MOSFET 300可具有例如通过互连金属化层(未描绘)耦合到反熔丝栅极电极130 或反熔丝漏极电极114B以形成反熔丝位单元的端子。
MOSFET 300包括设置在衬底105的第二部分上方的半导体沟道区 208。半导体沟道区208可具有与半导体沟道108的导电类型相同的导电类型，或者可具有互补的类型。MOSFET 300还包括半导体源极区210A、和漏极区210B，每个都具有与沟道区208互补的导电类型。源极区210A、漏极区210B例如作为再生长的半导体区域被设置在衬底105上方沟道区208的相对侧上。在其中沟道区208具有与沟道区108相同的导电类型的示例性实施例中，源极区210A和漏极区210B具有与源极区110A、漏极区 110B相同的导电类型(例如，n型)。在另外的实施例中，位单元301的源极区和漏极区都具有基本上相同的组分(例如，被掺杂至相同的杂质水平等)。
MOSFET 300还包括与半导体源极区210A接合的源极接触部214A，以及与半导体漏极区210B接合的漏极接触部214B。在示例性实施例中，源极接触部214A、漏极接触部214B具有与源极接触部114A、漏极接触部 114B相同的组分。MOSFET 300还包括栅极电介质220。在示例性实施例中，栅极电介质220具有与栅极电介质120基本上相同的EOT(例如，在 10％内)。在另外的实施例中，栅极电介质120和220具有基本上相同的组分和物理厚度。在一个有利的实施例中，栅极电介质120和220两者都包括相同的高k电介质材料。
MOSFET 300还包括通过栅极电介质220与沟道区208分隔开、并且通过间隔体电介质225与源极接触部214A和漏极接触部214B分隔开的栅极电极330。如在图3中所例示的，栅极电极330是无缝隙的，少了缝隙 150的等同物。在有利的实施例中，栅极电极330具有与栅极电极130不同的材料组分。在一个这种实施例中，反熔丝栅极电极130具有通过高度共形的技术(例如，原子层沉积(ALD)、或化学气相沉积(CVD))适当地沉积的材料组分。MOSFET栅极电极330具有通过高度非共形的技术，并且更具体而言通过从底部到顶部填充开口的超填充(superfill)技术，来适当地沉积的材料组分。例如，栅极电极130可以包括具有公知的和商业上可获得的CVD或ALD前驱体(例如，但不限于，半导体(例如，多晶硅) 和金属/金属合金(例如，钨、铝))的适当导电性的任何填充材料。类似地，栅极电极330可以包括具有公知的和商业上可获得的超填充前驱体(例如，但不限于，可以是旋涂的或从底部到顶部电镀的不同金属)的适当导电性的任何填充材料。在另外的实施例中，一种或多种杂质可以存在于栅极电极330中，该杂质在栅极电极130中不存在(或反之亦然)。例如，形成栅极电极330所采用的超填充工艺可以在栅极电极330中留下杂质(例如，磷、等等)，而在栅极电极130中不存在杂质。在另外的实施例中，栅极电极330具有与栅极电极130不同的材料微结构。根据形成每个电极所采用的不同沉积技术，栅极电极130内的微结构可以与栅极电极330内的微结构不同，即使在栅极电极130和330具有基本上相同的组分(例如，均具有相同的金属合金)的情况下。不同微结构包括但不限于不同的晶粒尺寸、不同的晶粒形状、不同的晶粒取向、或不同的合金相。
栅极电极覆盖材料240设置在无缝隙的栅极电极330上方。在示例性示例中，覆盖材料240以如针对反熔丝100所描述的相同方式回填电介质间隔体225之间的凹陷的顶部表面。在有利的实施例中，覆盖材料140和 240具有相同的组分。在另外的实施例中，MOSFET栅极电极330具有比反熔丝栅极电极130的顶部表面更平面的顶部表面。更具体而言，相对于栅极电极330的侧壁z高度，在栅极电极330的中心线附近存在很小(如果有的话)的凹陷部。如在图3中例示的，栅极电极330包括基本上为平面的顶部电极表面330T，即使顶部电极表面330T凹陷低于间隔体电介质 225、和/或接触部214A、214B。该较为平面的顶部栅极电极表面330T指示在栅极电极330上执行的凹陷蚀刻，该凹陷蚀刻将栅极电极z高度从某个较大的z高度(例如，H2)减小到Hg,2。在不存在缝隙的情况下，栅极电极凹陷蚀刻较均匀地跨电极顶部表面330T而进行。平面凹陷的顶部栅极电极表面因此指示有利地保持高电介质击穿电压的MOS叠置体(即，栅极电介质220不经历加速的电介质击穿)。
在实施例中，MOS反熔丝位单元包括MOS反熔丝和MOSFET，每个还包括具有缝隙的栅极电极。对于这些实施例，反熔丝与MOSFET之间的栅极电介质击穿的差异可以通过避免对可能以其它方式加速MOSFET栅极电介质击穿的MOSFET栅极电极缝隙的破坏来保持。在实施例中，MOSFET 栅极电极未充分地凹陷以暴露出MOSFET栅极电极中存在的缝隙，而反熔丝栅极电极被凹陷足以暴露出缝隙的较大量。图4是根据采用选择性栅极凹陷的实施例的反熔丝位单元401的横截面视图，该反熔丝位单元401将具有空隙加速击穿的MOS反熔丝100与MOSFET 400集成。MOS反熔丝 100可具有上面参照图1B所描述的结构特征中的任何和所有结构特征。MOSFET 400可具有例如通过互连金属化层(未描绘)耦合到反熔丝栅极电极130或反熔丝漏极电极114B以形成反熔丝位单元的端子。
MOSFET 400还包括设置在衬底105的第二部分上方的半导体沟道区 208。半导体沟道区208可具有与半导体沟道108的导电类型相同的导电类型，或者可具有互补的类型。MOSFET 400还包括半导体源极区210A、和漏极区210B，每个都具有与沟道区208互补的导电类型。源极区210A、漏极区210B例如作为再生长的半导体区域被设置在衬底105上方沟道区208的相对侧上。在其中沟道区208具有与沟道区108相同的导电类型的示例性实施例中，源极区210A和漏极区210B具有与源极区110A、漏极区 110B相同的导电类型(例如，n型)。在另外的实施例中，位单元401的源极和漏极区都具有基本上相同的组分(例如，被掺杂至相同的杂质水平、等等)。MOSFET 400还包括与半导体源极区210A接合的源极接触部214A，以及与半导体漏极区210B接合的漏极接触部214B。在示例性实施例中，源极接触部214A、漏极接触部214B具有与源极接触部114A、漏极接触部 114B相同的组分。MOSFET 400还包括栅极电介质220。在示例性实施例中，栅极电介质220具有与栅极电介质120基本上相同的EOT(例如，在 10％内)。在另外的实施例中，栅极电介质120和220具有基本上相同的组分和物理厚度。在一个有利的实施例中，栅极电介质120和220两者都包括相同的高k电介质材料。
MOSFET 400还包括通过栅极电介质220与沟道区208分隔开的栅极电极430。栅极电极430还通过间隔体电介质225与源极接触部214A和漏极接触部214B分隔开。如在图4中所例示的，栅极电极430包括缝隙450，与栅极电极130中存在的缝隙150类似。在有利的实施例中，栅极电极430 具有与栅极电极130相同的材料组分和相同的CD(例如，L1的栅极长度)。栅极电极130被凹陷至Hg,1，这足以打开缝隙150。然而，栅极电极430被凹陷至z高度Hg,2，其大于栅极电极高度Hg,1。缝隙450保持由栅极电极材料封闭(occlude)，以使得缝隙450保持为栅极电极430包含的关键孔或空隙。该栅极电极指示具有高电介质击穿阈值的MOS叠置体(即，不是以反熔丝100的方式被空隙加速)。
栅极电极覆盖材料240设置在栅极电极430上方。在示例性实施例中，覆盖材料240以如针对反熔丝100所描述的相同方式来回填电介质间隔体 225之间的凹陷的顶部表面。在有利的实施例中，覆盖材料140和240具有相同的组分。覆盖材料240因栅极电极430的较大z高度而具有减小的厚度，并保持与周围的电介质和/或接触金属的平面性。在另外的实施例中， MOSFET栅极电极430具有比反熔丝栅极电极130的顶部表面更平面的顶部表面。更具体而言，相对于栅极电极430的侧壁z高度，在栅极电极430 的中心线附近存在很小(如果有的话)的凹陷部。如在图4中例示的，栅极电极430包括基本上为平面的顶部电极表面430T，即使顶部电极表面 430T凹陷低于间隔体电介质225、和接触部214A、214B。该较为平面的顶部栅极电极表面430T指示在栅极电极430上执行的凹陷蚀刻，该凹陷蚀刻将栅极电极z高度从某个较大的z高度(例如，H2)减小到Hg,2。然而，由于缝隙450并未打开至顶部电极表面430T，因此栅极电极凹陷蚀刻较均匀地跨电极顶部表面430T而进行。这种平面凹陷的顶部栅极电极表面因此指示有利地保持高电介质击穿电压的MOS叠置体(即，栅极电介质220不经历加速的电介质击穿)。
可以用各种各样的技术来制造具有空隙加速的栅极电介质击穿的 MOS反熔丝结构以及将这种反熔丝与MOSFETS集成的IC结构(例如，反熔丝位单元)。图5A是根据实施例的例示了用于形成具有空隙加速击穿的MOS反熔丝的方法501的流程图。可以实施方法501以例如制造图1B 中例示的反熔丝100。
方法501从在操作510处在电介质材料层中形成开口开始。开口暴露出衬底的半导体沟道区。可以在操作510处实施任何公知的技术来形成开口，栅极电极将随后被沉积到该开口中。一种技术包括从周围的结构中去除牺牲栅极电极，如下面在图5B和图6A的上下文中进一步描述的。也可以实施其它技术，例如但不限于均厚电介质膜的图案化蚀刻。可以选择周围的电介质的厚度或z高度以及开口的CD，以在随后将栅极电极材料回填到开口中期间引起缝隙的形成。在一个示例性实施例中，在操作510处形成的开口的AR大于1:1，并且有利地大于2:1。
在操作520处，栅极电介质层形成在暴露在操作510处所形成的开口内的半导体沟道区上方。在操作520处可以采用任何公知的栅极电介质形成工艺(例如，热氧化、CVD、和ALD)，以形成公知适用为MOS电介质的任何材料。在有利的实施例中，操作520必须包括通过ALD来沉积高k 材料。
方法501继续进行操作530，其中在操作510处所形成的开口内形成栅极电极。在有利的实施例中，栅极电极通过从周围电介质的侧壁填充开口而形成。在示例性实施例中，操作530必须包括利用高度共形的工艺(例如，但不限于，CVD和ALD)来沉积栅极电极材料。共形工艺在栅极电极中形成缝隙。
方法501继续进行操作540，其中使得在操作530处沉积的栅极电极材料凹陷以打开栅极电极中的缝隙。打开的缝隙还可以使得在操作520处所形成的栅极电介质暴露于在操作540处所采用的凹陷蚀刻工艺(并且暴露于任何随后的工艺环境，直到栅极电极缝隙被封闭)。操作540可以根据栅极电极组分而需要一种或多种公知的凹陷蚀刻工艺。在有利的实施例中，操作540包括基于等离子体的凹陷蚀刻。在另外的实施例中，在基于等离子体的凹陷蚀刻或基于湿法化学品的凹陷蚀刻之后，操作540包含对栅极电极材料的平坦化以去除栅极电极材料过载物(overburden)。下面在图5B 的背景下进一步描述了这些实施例。方法501在操作550处结束，其中通过利用任何公知的技术形成源极/漏极区、以及形成至源极/漏极区的源极/ 漏极接触部来完成MOS反熔丝。
图5B是根据实施例的例示了用于形成与具有空隙加速击穿的MOS反熔丝集成的MOSFET的方法502的流程图。可以实施方法502以便例如制造图2中例示的反熔丝100和MOSFET 201。在方法502的背景下描述的某些操作将在图6A-图6G中进一步例示。图6A-图6G是根据有利的实施例的随着方法502中的所选操作而逐步形成的不具有空隙加速电介质击穿的MOSFET以及具有空隙加速的电介质击穿的反熔丝的横截面视图。为图 6A-图6G中例示的相对应的结构保留在图2中介绍的附图标记。通过图6A- 图6G更详细地例示的各个操作可以类似地用在上述方法501中的相对应的操作中，以及用在下面进一步描述的方法503中。
参考图5B，方法502从在操作511处在电介质材料层中形成第一和第二开口开始。开口暴露出衬底的两个单独的半导体沟道区。在操作511处可以实施任何公知的技术以形成开口，栅极电极将随后沉积在该开口中。一种技术包括从周围的结构中同时去除两个牺牲栅极电极。在图6A中例示的示例性实施例中，从在沟道半导体区108、208上方形成牺牲栅极结构630 开始，执行栅极替代工艺。牺牲栅极结构630可以利用任何公知的技术来制造。在一个实施例中，牺牲材料(例如，但不限于，多晶硅)被沉积在衬底上方并被图案化以形成多个牺牲栅极结构。可以利用任何适当的沉积技术，例如但不限于化学气相沉积(CVD)、或原子层沉积(ALD)。在一个示例性实施例中，通过CVD来沉积多晶硅。可以利用任何适当的各向异性蚀刻来图案化牺牲材料。形成电介质间隔体125、225。任何适当的电介质材料(例如，但不限于，SiO、SiON、SiN、SiOC、等等)可以使用任何公知的技术来沉积，例如但不限于化学气相沉积(CVD)、或原子层沉积 (ALD)。电介质材料沉积是有利地共形的。各项异性蚀刻然后可以清除电介质材料，仅留下与地形台阶自对齐的间隔体电介质125、225。在图6A 中例示的示例性实施例中，间隔体电介质125、225与牺牲栅极结构630的边缘自对齐。隔离电介质115形成在牺牲栅极结构630周围。可以采用任何沉积工艺来形成电介质材料115，该沉积工艺例如是但不限于CVD、和旋涂工艺。对于非平坦化的沉积工艺，可以例如通过化学机械抛光(CMP) 使所沉积的电介质平坦化，以暴露出牺牲栅极特征的顶部表面。牺牲栅极特征然后被去除，如在图6B中进一步例示的。任何传统的蚀刻工艺(例如，但不限于，湿法化学蚀刻、或干法等离子体蚀刻)可用于相对于周围电介质选择性地去除一个或多个牺牲栅极结构。在替代的实施例中，隔离电介质115的形成和牺牲栅极结构630的去除可以在形成间隔体电介质125、225 之前。
回到图5B，可以选择周围电介质的厚度或z高度以及栅极电极开口中第一开口的CD，以在随后将栅极电极材料沉积到第一开口中期间引起缝隙的形成。在一个示例性实施例中，在操作511处形成的第一开口的AR大于1:1，并且有利地大于2:1，而在操作511处形成的第二开口小于2:1，并且有利地不大于1:1。在一个示例性实施例中，较小CD的第一开口和较大 CD的第二开口被形成到基本上均匀厚度或z高度的周围电介质中。
方法502继续进行操作531，其中栅极电介质形成在操作511处所形成的第一开口和第二开口中的每个开口中。在操作531处可以采用任何公知的栅极电介质形成工艺(例如，热氧化、CVD、和ALD)，以形成公知为适当的MOS电介质的任何材料。在由图6C进一步例示的有利的实施例中，高k栅极电介质材料120和220通过ALD沉积。尽管未描绘，栅极电介质材料120和220也可以在间隔体电介质125、225的侧壁上形成。栅极电极材料631然后同时回填第一开口和第二开口。在第一开口和第二开口的适当AR的情况下，超填充仅针对较低AR的开口而发生。在栅极电极沉积期间，在栅极电极材料631被回填到第一开口中时，形成缝隙150，该第一开口由于较高的AR(例如，与栅极长度L1相关联的较窄CD)而促使与第二开口相比较为共形。换言之，相比于对于较宽的第二开口(与栅极长度 L2相关联)，对于较窄的第一开口，栅极电极材料631以相对于开口底部处的沉积速率更大的速率从周围的电介质的侧壁填入。
回到图5B，方法502继续进行操作535，其中通过任何公知的技术(例如，CMP)来平坦化栅极电极材料，如在图6D中进一步例示的。平坦化可以去除栅极电极材料过载物，并暴露出隔离电介质115和/或任何居间电介质材料(例如，间隔体电介质125、225)。方法502(图5B)继续进行操作541，其中使用任何公知的技术使第一电极和第二电极130、330凹陷低于周围的电介质。在图6E中进一步例示的有利的实施例中，执行基于等离子体的栅极电极凹陷蚀刻650。凹陷蚀刻被执行以使栅极电极130的z 高度减小到足以暴露出缝隙150。在去除封闭缝隙150的任何上层栅极电极材料之后，缝隙150暴露于基于等离子体的凹陷蚀刻650。缝隙150然后提供沿缝隙z高度延伸的另外的蚀刻前端。加速凹陷蚀刻被局域为沿着由缝隙150呈现的蚀刻前端，造成顶部表面栅极电极130中的非平面性。此外，通过缝隙150，下层栅极电介质120可以经受已经被发现用于加速栅极电介质120的电击穿的损坏。这种损坏可以在电极凹陷蚀刻期间、或者在随后的处理期间引发，直到缝隙150再次用上层材料封闭。
回到图5B，方法502继续进行操作545，其中覆盖材料沉积在第一栅极电极和第二栅极电极的凹陷表面上方。可以在操作545处利用任何公知的技术，例如自平坦化旋涂沉积、或者非平坦化气相沉积。非平坦化沉积的实施例还可以包括随后的平坦化(例如，CMP)操作。方法502在操作551处结束，其中MOS晶体管基于较宽的栅极电极而完成，并且MOS反熔丝基于较窄的栅极电极而完成。图6E中例示的反熔丝位单元随后准备用于MOSFET 300和反熔丝100的上层互连。
图5C是根据另一个实施例的例示了将MOSFET与具有空隙加速击穿的MOS反熔丝集成的方法503的流程图。可以实施方法503以制造例如在图4中例示的反熔丝100和MOSFET400。方法503从在操作512处在电介质材料层中形成第一开口和第二开口开始。开口暴露出衬底的两个单独的半导体沟道区。在操作512处可以实施任何公知的技术来形成开口，栅极电极随后被沉积到该开口中。一种技术包括从周围的结构中同时去除两个牺牲栅极电极，如上面在图5B的背景下所描述的。也可以实施其它技术，例如但不限于均厚电介质膜的图案化蚀刻。可以选择周围电介质的厚度或z 高度、以及第一开口和第二开口两者的CD，以在随后将栅极电极材料沉积到开口中期间引发缝隙的形成。在一个示例性实施例中，在操作512处形成的第一开口和第二开口两者的AR都大于1:1，并且有利地大于2:1。在一个示例性实施例中，第一开口和第二开口两者的CD是基本上相同的(例如，在相同目标CD的正常变化范围内)。
方法503继续进行操作532，其中栅极电介质形成在操作512处所形成的开口中的每个开口中。在操作532处可以采用任何公知的栅极电介质形成工艺(例如，热氧化、CVD、和ALD)，以形成公知为适当的MOS电介质的任何材料。在有利的实施例中，操作532包含通过ALD来沉积高k 材料。操作532还包括分别将栅极电极材料(或多种材料)同时回填到第一开口和第二开口中。在栅极电极沉积期间，在栅极电极材料被回填到第一开口和第二开口两者中时，形成缝隙，其共形地进行并从周围电介质的侧壁填入。
方法503继续进行操作535，其中通过任何公知的技术(例如，CMP) 来平坦化栅极电极材料。在操作542处，然后使用任何公知的技术来使第一电极和第二电极凹陷低于周围电介质不同的量。在有利的实施例中，执行基于等离子体的栅极电极凹陷蚀刻达第一持续时间，在该持续时间期间，设置在第二开口中的栅极电极材料例如利用掩模被保护。在另外的实施例中，在去除掩模之后，执行第二基于等离子体的栅极电极凹陷蚀刻达第二持续时间。总的栅极电极凹陷蚀刻时间足以暴露出第一开口中存在的缝隙，使得下层栅极电介质经受已经被发现用于加速膜的电击穿的损坏。第二栅极电极凹陷蚀刻持续时间不足以暴露出第二开口中存在的缝隙，保持高的 MOS电介质击穿阈值。
在操作545处，覆盖材料沉积在第一栅极电极和第二栅极电极的凹陷表面上方。可以在操作545处利用任何公知的技术，例如自平坦化旋涂沉积、或非平坦化气相沉积。非平坦化沉积的实施例还可以包括随后的平坦化(例如，CMP)操作。方法503在操作552处结束，其中MOS晶体管基于具有较高的电介质击穿强度的第二MOS叠置体而完成，并且MOS反熔丝基于具有空隙加速电介质击穿的MOS叠置体而完成。
图7例示了其中移动计算平台1005和/或数据服务器机器1006采用根据本发明的实施例的具有空隙加速栅极电介质击穿的MOS反熔丝的系统 1000。服务器机器1006可以是任何商业服务器，例如包括设置在机架内并联网在一起用于电子数据处理的任何数量的高性能计算平台，在示例性实施例中，包括封装的单片式IC 1050。移动计算平台1005可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输、等等中的每个的便携式设备。例如，移动计算平台1005可以是平板设备、智能电话、膝上计算机、等等中的任一个，并可以包括显示屏幕(例如，电容性的、电感性的、电阻性的、触摸屏)、芯片级或封装级集成系统1010、以及电池1015。
无论是设置在放大视图1020中例示的集成系统1010内，还是作为服务器机器1006内的独立式封装芯片，封装的单片式IC 1050都包括存储器芯片(例如，RAM)、或处理器芯片(例如，微处理器、多核微处理器、图形处理器、等等)，其采用包括具有空隙加速栅极电介质击穿的至少一个反熔丝的单片式架构。有利地，集成系统1010包括其中MOS反熔丝具有空隙加速栅极电介质击穿并且MOSFET保持较高的标称栅极电介质击穿的 MOS反熔丝位单元，例如如本文中其它地方所描述的。单片式IC 1050可以连同以下各项中的一项或多项进一步耦合到板、衬底、或者内插件1060：功率管理集成电路(PMIC)1030；包括宽带RF(无线)发射机和/或接收机(TX/RX)的RF(无线)集成电路(RFIC)1025(例如，包括数字基带，并且模拟前端模块还包括发射路径上的功率放大器以及接收路径上的低噪声放大器)；以及它们的控制器1035。
功能上，PMIC 1030可以执行电池功率调节、DC-DC转换、等等，并因此具有耦合到电池1015的输入并具有向其它功能模块提供电流供应的输出。如进一步例示的，在示例性实施例中，RFIC 1025具有耦合到天线的输出(未示出)以实施多种无线标准或协议中的任何一种，这些无线标准或协议包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、 IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、 EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生物、以及被命名为3G、4G、5G、及更高的任何其它无线协议。在替代的实施方式中，这些板级模块中的每个模块都可以集成到被耦合至单片式IC1050 的封装基板的单个IC上，或者集成在被耦合至单片式IC 1050的封装基板的单个IC内。
图8是根据本公开内容的至少一些实施方式布置的计算设备1100的功能框图。计算设备1100可以例如在平台1005或服务器机器1006内找到。设备1100还包括承载多个部件的母板1102，该多个部件例如但不限于处理器1104(例如，应用处理器)，其还可以包含例如如本文中其它地方所讨论的具有空隙加速栅极电介质击穿的MOS反熔丝。处理器1104可以物理地和/或电气地耦合到母板1102。在一些示例中，处理器1104包括封装在处理器1104内的集成电路管芯。总体上，术语“处理器”或“微处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以便将该电子数据转换成可以进一步储存在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。
在各个示例中，一个或多个通信芯片1106也可以物理地和/或电气地耦合到母板1102。在另外的实施方式中，通信芯片1106可以是处理器1104 的部分。取决于其应用，计算设备1100可以包括其它部件，这些部件可以物理地和电气地耦合到母板1102，也可以不存在这样的耦合。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如， ROM)、闪存、图形处理器、数字信号处理器、密码协处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量储存设备(例如，硬盘驱动、固态驱动(SSD)、压缩盘(CD)、数字多功能盘(DVD)等)、等等。
通信芯片1106可以实现无线通信，以便将数据传送到计算设备1100 以及从计算设备1100传送数据。术语“无线”及其派生词可用于描述可通过使用经调制的电磁辐射经由非固态介质来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何引线，尽管在一些实施例中它们可能不含有。通信芯片1106可以实施多种无线标准或协议中的任何无线标准或协议，这些无线标准或协议包括但不限于本文中在其它地方所描述的那些。如所讨论的，计算设备1100可以包括多个通信芯片1106。例如，第一通信芯片可以专用于较短距离无线通信(例如， Wi-Fi和蓝牙)，并且第二通信芯片可以专用于较长距离无线通信(例如， GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其它)。
尽管已经参照各个实施方式描述了本文中所阐述的某些特征，但该描述并非旨在以限制性的意义解释。因此，对于本公开内容涉及的本领域技术人员而言显而易见的对本文中所描述的实施例以及其它实施方式的各种修改被认为落在本公开内容的精神和范围内。
将认识到，本发明并不限于如此描述的实施例，但是可以在不脱离所附权利要求的范围的情况下以修改和变更来实施本发明。以上实施例可以包括特征的特定组合。例如：
在一个或多个第一实施例中，一种金属-氧化物-半导体(MOS)反熔丝位单元，包括反熔丝，该反熔丝还包括设置在衬底上方的第一半导体沟道区。反熔丝还包括第一半导体源极区和第一漏极区，它们具有与第一沟道区互补的导电类型，并且设置在衬底上方并设置在第一沟道区的相对侧上。反熔丝还包括与第一源极区接合的第一源极接触部，以及与第一漏极区接合的第一漏极接触部。反熔丝还包括第一栅极电介质，该第一栅极电介质设置在第一沟道区上方。反熔丝还包括第一栅极电极，该第一栅极电极通过第一栅极电介质与第一沟道区分隔开，并通过居间电介质材料与第一漏极接触部和第一源极接触部分隔开，该第一栅极电极具有缝隙，该缝隙从第一栅极电极的顶部表面延伸通过z高度接近第一栅极电介质。
进一步根据第一实施例，第一栅极电极具有第一栅极长度。第一栅极电极材料中的缝隙被设置在第一栅极长度的大致中心处。
进一步根据第一实施例，权利要求1的反熔丝位单元还包括MOS晶体管，该MOS晶体管耦合至第一栅极电极或第一漏极接触部。晶体管还包括第二半导体沟道区，该第二半导体沟道区设置在衬底上方。晶体管还包括第二半导体源极区和第二漏极区，它们具有与第二沟道区互补的导电类型，并且设置在衬底上方并设置在第二沟道区的相对侧上。晶体管还包括与第二源极区接合的第二源极接触部，以及与第二漏极区接合的第二漏极接触部。晶体管还包括第二栅极电介质，该第二栅极电介质设置在第二沟道区上方。晶体管还包括第二栅极电极，该第二栅极电极通过第二栅极电介质与第二沟道区分隔开，并通过居间电介质材料与第二源极接触部和第二漏极接触部分隔开，其中，第二栅极电极是无缝隙的。
进一步根据上一实施例，第一栅极电极具有第一栅极长度。第一栅极电极材料中的缝隙被设置在第一栅极长度的大致中心处。第一栅极电极的z 高度小于居间电介质材料的z高度。第二栅极电极具有第二栅极长度，其大于第一栅极长度。第一栅极电极和第二栅极电极具有基本上相同的材料组分。
进一步根据以上实施例，第一栅极电极具有第一栅极长度。第一栅极电极材料中的缝隙设置在第一栅极长度的大致中心处。第二栅极电极具有第二栅极长度，其等于或小于第一栅极长度。第一栅极电极和第二栅极电极的z高度小于居间电介质材料的z高度。第一栅极电极和第二栅极电极均包括填充金属，第一栅极电极的填充金属具有以下各项中的至少一项：与第二栅极电极的填充金属不同的组分；或与第二栅极电极的填充金属不同的微结构。
进一步根据以上实施例，第一栅极电极和第二栅极电极具有基本上相等的z高度。覆盖材料被设置在第一栅极电极的顶部表面上方并且设置在第二栅极电极的表面上方，覆盖材料封闭第一栅极电极中的缝隙。
进一步根据以上实施例，MOS晶体管耦合到第一栅极电极以控制第一栅极电极与第一漏极区之间的电压电平。
进一步根据第一实施例，反熔丝位单元还包括MOS晶体管，其耦合到第一栅极电极或第一漏极接触部。晶体管还包括第二半导体沟道区，该第二半导体沟道区设置在衬底上方。晶体管还包括第二半导体源极区和第二漏极区，它们具有与第二沟道区互补的导电类型，并且设置在衬底上方并设置在第二沟道区的相对侧上。晶体管还包括与第二源极区接合的第二源极接触部，以及与第二漏极区接合的第二漏极接触部。晶体管还包括第二栅极电介质，该第二栅极电介质设置在第二沟道区上方。晶体管还包括第二栅极电极，该第二栅极电极通过第二栅极电介质与第二沟道区分隔开，并通过居间电介质材料与第二源极接触部和第二漏极接触部分隔开，其中，第二栅极电极具有从与第二栅极电介质的界面开始的第二z高度，该第二z 高度大于第一栅极电极的z高度，并且其中，第二栅极电极具有第二缝隙，该第二缝隙被第二电极的顶部表面封闭。
在一个或多个第二实施例中，一种制造MOS反熔丝位单元的方法，包括在周围的电介质材料中形成第一开口，该第一开口暴露出第一半导体沟道区。该方法还包括在第一半导体沟道区上方形成第一栅极电介质。方法还包括通过从周围的电介质材料的侧壁填充第一开口来形成第一栅极电极。该方法还包括使第一栅极电极相对于周围的电介质材料凹陷，以打开第一栅极电极中的缝隙并将缝隙暴露于栅极电极凹陷蚀刻工艺。方法还包括形成至第一源极区和第一漏极区的第一源极接触部和第一漏极接触部，该第一源极区和第一漏极区设置在第一沟道区的相对侧上。
进一步根据第二实施例，形成反熔丝位单元还包括：在使第一栅极电极凹陷低于电介质材料的z高度之前，使得第一栅极电极材料与周围的电介质材料平坦化，并且打开缝隙暴露出第一栅极电介质。
进一步根据第二实施例，沉积第一栅极电极还包括：利用对于第一开口的纵横比共形的沉积工艺来沉积第一填充金属。
进一步根据第二实施例，形成反熔丝位单元还包括在周围的电介质材料中形成第二开口，该第二开口暴露出第二半导体沟道区。形成反熔丝位单元还包括在第二半导体沟道区上方形成第二栅极电介质。形成反熔丝位单元还包括通过利用非共形沉积回填第二开口来形成第二栅极电极。形成反熔丝位单元还包括使第二栅极电极凹陷。形成至第二源极区和第二漏极区的第二源极接触部和第二漏极接触部，该第二源极区和第二漏极区设置在第二沟道区的相对侧上。
进一步根据上一实施例，第二开口的纵横比低于第一开口的纵横比，并且沉积第一栅极电极和第二栅极电极还包括：利用对于第一开口的纵横比共形并且对于第二开口的纵横比超填充的工艺来沉积第一填充金属。
进一步根据上一实施例，沉积第一填充金属还包括利用化学气相沉积 (CVD)或原子层沉积(ALD)工艺来沉积栅极电极。
进一步根据以上实施例，第二开口具有第二纵横比，该第二纵横比等于或大于第一开口的纵横比。沉积第一栅极电极还包括利用对于第一开口的纵横比共形的沉积工艺来沉积第一填充金属。沉积第二栅极电极还包括利用对于第二开口的纵横比超填充的工艺来沉积第二填充金属。
进一步根据第二实施例，形成第一栅极电介质还包括在牺牲栅极特征周围形成隔离电介质。形成第一开口还包括去除牺牲栅极特征以形成第一开口和第二开口，该第一开口和第二开口暴露出第一半导体沟道区和第二半导体沟道区。形成第一栅极电极还包括：在第一半导体沟道区和第二半导体沟道区上方沉积栅极电介质，以及利用沉积工艺将栅极电极材料回填到第一开口和第二开口中，该沉积工艺在被回填在至少第一开口中的电极材料中形成缝隙，使得栅极电极材料与隔离电介质平坦化，以及使得第二栅极电极材料与隔离电介质平坦化。使第一栅极电极凹陷还包括使栅极电极材料凹陷低于隔离电介质，凹陷打开缝隙。方法还包括利用电介质覆盖第一栅极电极材料和第二栅极电极材料以封闭缝隙。方法还包括形成至源极区/漏极区的源极接触部/漏极接触部，该源极区/漏极区在第一沟道区和第二沟道区的相对侧上。
进一步根据上一实施例，第一开口和第二开口具有基本上相同的纵横比，并且使栅极电极材料凹陷还包括使回填第一开口的栅极电极材料凹陷至第一栅极电极的z高度，该第一栅极电极的z高度小于第二栅极电极的z 高度。
进一步根据上一实施例，在回填第二开口的电极材料中存在的缝隙在使栅极电极材料凹陷之后，保持被电极材料的顶部表面封闭。
在一个或多个第三实施例中，一种制造MOS反熔丝位单元的方法，包括在牺牲栅极特征周围形成隔离电介质。方法还包括去除牺牲栅极特征以形成第一开口和第二开口，该第一开口和第二开口暴露出第一半导体沟道区和第二半导体沟道区。该方法还包括在第一半导体沟道区和第二半导体沟道区上方沉积栅极电介质。方法还包括利用沉积工艺来将栅极电极材料回填到第一开口和第二开口中，该沉积工艺在至少第一开口中回填的电极材料中形成缝隙。方法还包括使得栅极电极材料与隔离电介质平坦化。方法还包括使得第二栅极电极材料与隔离电介质平坦化。方法还包括使栅极电极材料凹陷低于隔离电介质，凹陷打开缝隙。方法还包括利用电介质覆盖第一栅极电极材料和第二栅极电极材料以封闭缝隙。方法还包括形成至源极/漏极区的源极/漏极接触部，该源极/漏极区在第一沟道区和第二沟道区的相对侧上。
进一步根据第三实施例，第一开口和第二开口具有基本上相同的纵横比，并且使栅极电极材料凹陷还包括使回填第一开口的栅极电极材料凹陷至第一栅极电极的z高度，该第一栅极电极的z高度小于第二栅极电极的z 高度。
进一步根据上一实施例，在第二开口中回填的电极材料中存在的缝隙在使栅极电极材料凹陷之后，保持被电极材料的顶部表面封闭。
在一个或多个第四实施例中，一种片上系统(SoC)，包括处理器逻辑电路，存储器电路，该存储器电路耦合到处理器逻辑电路，RF电路，该 RF电路耦合到处理器逻辑电路并包括无线电发射电路和无线电接收机电路，以及功率管理电路，该功率管理电路包括用于接收DC电源的输入以及输出，该输出耦合到处理器逻辑电路、存储器电路、或RF电路中的至少之一。RF电路或功率管理电路中的至少之一包括如第一实施例中的任何实施例所述的MOS反熔丝位单元。
进一步根据第四实施例，MOS反熔丝位单元还包括第一半导体沟道区，该第一半导体沟道区设置在衬底上方。MOS反熔丝位单元还包括第一半导体源极区和第一漏极区，它们具有与第一沟道区互补的导电类型，并且设置在衬底上方并设置在第一沟道区的相对侧上。MOS反熔丝位单元还包括与第一漏极区接合的第一漏极接触部，以及与第一源极区接合的第一源极接触部。MOS反熔丝位单元还包括第一栅极电介质，该第一栅极电介质设置在第一沟道区上方。MOS反熔丝位单元还包括第一栅极电极，该第一栅极电极通过第一栅极电介质与第一沟道区分隔开，并通过居间电介质与第一漏极接触部和第一源极接触部分隔开，该第一栅极电极具有缝隙，该缝隙从第一栅极电极的顶部表面延伸通过z高度接近第一栅极电介质。
进一步根据第四实施例，第一栅极电极具有第一栅极长度，该第一栅极电极材料中的缝隙被设置在第一栅极长度的大致中心处，并且第一栅极电极的z高度小于居间电介质的z高度。
在一个或多个第五实施例中，一种片上系统(SoC)，包括处理器逻辑电路，存储器电路，该存储器电路耦合到处理器逻辑电路，RF电路，该 RF电路耦合到处理器逻辑电路并包括无线电发射电路和无线电接收机电路，功率管理电路，该功率管理电路包括用于接收DC电源的输入以及输出，该输出耦合到处理器逻辑电路、存储器电路、或RF电路中的至少之一。 RF电路或功率管理电路中的至少之一包括MOS反熔丝位单元。MOS反熔丝位单元还包括第一半导体沟道区，该第一半导体沟道区设置在衬底上方。 MOS反熔丝位单元还包括第一半导体源极区和第一漏极区，它们具有与第一沟道区互补的导电类型，并且设置在衬底上方并设置在第一沟道区的相对侧上。MOS反熔丝位单元还包括与第一漏极区接合的第一漏极接触部，以及与第一源极区接合的第一源极接触部。MOS反熔丝位单元还包括第一栅极电介质，该第一栅极电介质设置在第一沟道区上方。MOS反熔丝位单元还包括第一栅极电极，该第一栅极电极通过第一栅极电介质与第一沟道区分隔开，并通过居间电介质与第一漏极接触部和第一源极接触部分隔开，该第一栅极电极具有缝隙，该缝隙从第一栅极电极的顶部表面延伸通过z 高度接近第一栅极电介质。
进一步根据第五实施例，第一栅极电极具有第一栅极长度。该第一栅极电极材料中的缝隙被设置在第一栅极长度的大致中心处。第一栅极电极的z高度小于居间电介质的z高度。
然而，以上实施例并不限于这点，并且在各实施方式中，以上实施例可以包括采用这些特征的仅一个子集，采用这些特征的不同顺序、采用这些特征的不同组合、和/或采用除那些明确列出的特征之外的另外的特征。因此，本发明的范围应当参照所附权利要求连同这些权利要求的等同形式的整个范围来确定。

Claims (21)

1.一种金属-氧化物-半导体(MOS)反熔丝位单元，所述金属-氧化物-半导体(MOS)反熔丝位单元包括反熔丝，未经编程的所述反熔丝还包括：
第一半导体沟道区，所述第一半导体沟道区设置在衬底上方；
第一半导体源极区和第一半导体漏极区，所述第一半导体源极区和所述第一半导体漏极区具有与所述第一半导体沟道区互补的导电类型，并且设置在所述衬底上方并设置在所述第一半导体沟道区的相对侧上；
与所述第一半导体源极区接合的第一源极接触部，以及与所述第一半导体漏极区接合的第一漏极接触部；
第一栅极电介质，所述第一栅极电介质设置在所述第一半导体沟道区上方；以及
第一栅极电极，所述第一栅极电极通过所述第一栅极电介质与所述第一半导体沟道区分隔开，并且通过居间电介质材料与所述第一漏极接触部和所述第一源极接触部分隔开，所述第一栅极电极具有缝隙，所述缝隙从所述第一栅极电极的顶部表面朝向所述第一栅极电介质延伸通过z高度，使得所述第一栅极电介质通过暴露于栅极凹陷工艺而被损坏。
2.根据权利要求1所述的反熔丝位单元，其中：
所述第一栅极电极具有第一栅极长度；并且
所述第一栅极电极中的所述缝隙被设置在所述第一栅极长度的中心处。
3.根据权利要求1所述的反熔丝位单元，还包括：
MOS晶体管，所述MOS晶体管耦合到所述第一栅极电极或者耦合到所述第一漏极接触部，所述MOS晶体管还包括：
第二半导体沟道区，所述第二半导体沟道区设置在所述衬底上方；
第二半导体源极区和第二半导体漏极区，所述第二半导体源极区和所述第二半导体漏极区具有与所述第二半导体沟道区互补的导电类型，并且设置在所述衬底上方并设置在所述第二半导体沟道区的相对侧上；
与所述第二半导体源极区接合的第二源极接触部，以及与所述第二半导体漏极区接合的第二漏极接触部；
第二栅极电介质，所述第二栅极电介质设置在所述第二半导体沟道区上方；以及
第二栅极电极，所述第二栅极电极通过所述第二栅极电介质与所述第二半导体沟道区分隔开，并且通过所述居间电介质材料与所述第二源极接触部和所述第二漏极接触部分隔开，其中，所述第二栅极电极是无缝隙的。
4.根据权利要求3所述的反熔丝位单元，其中：
所述第一栅极电极具有第一栅极长度；
所述第一栅极电极中的所述缝隙被设置在所述第一栅极长度的中心处；
所述第一栅极电极的所述z高度小于所述居间电介质材料的z高度；
所述第二栅极电极具有第二栅极长度，所述第二栅极长度大于所述第一栅极长度；并且
所述第一栅极电极和所述第二栅极电极具有相同的材料组分。
5.根据权利要求3所述的反熔丝位单元，其中：
所述第一栅极电极具有第一栅极长度；
所述第一栅极电极中的所述缝隙被设置在所述第一栅极长度的中心处；
所述第二栅极电极具有第二栅极长度，所述第二栅极长度等于或小于所述第一栅极长度；
所述第一栅极电极和所述第二栅极电极的z高度小于所述居间电介质材料的z高度；并且
所述第一栅极电极和所述第二栅极电极均包括填充金属，所述第一栅极电极的所述填充金属具有以下各项中的至少一项：与所述第二栅极电极的所述填充金属不同的组分；或与所述第二栅极电极的所述填充金属不同的微结构。
6.根据权利要求3所述的反熔丝位单元，其中：
所述第一栅极电极和所述第二栅极电极具有相等的z高度；
覆盖电介质被设置在所述第一栅极电极的顶部表面上方并且被设置在所述第二栅极电极的顶部表面上方，所述覆盖电介质封闭所述第一栅极电极中的所述缝隙。
7.根据权利要求3所述的反熔丝位单元，其中：
所述MOS晶体管耦合到所述第一栅极电极，以控制所述第一栅极电极与所述第一半导体漏极区之间的电压电平。
8.根据权利要求1所述的反熔丝位单元，还包括：
MOS晶体管，所述MOS晶体管耦合到所述第一栅极电极或者耦合到所述第一漏极接触部，所述MOS晶体管还包括：
第二半导体沟道区，所述第二半导体沟道区设置在所述衬底上方；
第二半导体源极区和第二半导体漏极区，所述第二半导体源极区和所述第二半导体漏极区具有与所述第二半导体沟道区互补的导电类型，并且设置在所述衬底上方并设置在所述第二半导体沟道区的相对侧上；
与所述第二半导体源极区接合的第二源极接触部，以及与所述第二半导体漏极区接合的第二漏极接触部；
第二栅极电介质，所述第二栅极电介质设置在所述第二半导体沟道区上方；以及
第二栅极电极，所述第二栅极电极通过所述第二栅极电介质与所述第二半导体沟道区分隔开，并且通过所述居间电介质材料与所述第二源极接触部和所述第二漏极接触部分隔开，其中，所述第二栅极电极具有从与所述第二栅极电介质的界面开始的第二z高度，所述第二z高度大于所述第一栅极电极的所述z高度，并且其中，所述第二栅极电极具有第二缝隙，所述第二缝隙被所述第二栅极电极的顶部表面封闭。
9.一种制造MOS反熔丝位单元的方法，所述方法包括：
在周围的电介质材料中形成第一开口，所述第一开口暴露出第一半导体沟道区；
在所述第一半导体沟道区上方形成第一栅极电介质；
通过从所述周围的电介质材料的侧壁填充所述第一开口来形成第一栅极电极；
使所述第一栅极电极相对于所述周围的电介质材料凹陷，以打开所述第一栅极电极中的缝隙并且将所述缝隙暴露于所述第一栅极电极的凹陷蚀刻工艺，其中，打开所述缝隙暴露出所述第一栅极电介质，使得所述第一栅极电介质通过暴露于所述凹陷蚀刻工艺而被损坏；以及
形成至第一源极区和第一漏极区的第一源极接触部和第一漏极接触部，所述第一源极区和所述第一漏极区设置在所述第一半导体沟道区的相对侧上。
10.根据权利要求9所述的方法，其中，形成所述反熔丝位单元还包括：
在使所述第一栅极电极凹陷低于所述电介质材料的z高度之前，使得第一栅极电极与所述周围的电介质材料平坦化。
11.根据权利要求9所述的方法，其中，沉积所述第一栅极电极还包括：
利用对于所述第一开口的纵横比共形的沉积工艺来沉积第一填充金属。
12.根据权利要求9所述的方法，其中，形成所述反熔丝位单元还包括：
在周围的电介质材料中形成第二开口，所述第二开口暴露出第二半导体沟道区；
在所述第二半导体沟道区上方形成第二栅极电介质；
通过利用非共形沉积回填所述第二开口来形成第二栅极电极；
使所述第二栅极电极凹陷；以及
形成至第二源极区和第二漏极区的第二源极接触部和第二漏极接触部，所述第二源极区和所述第二漏极区设置在所述第二半导体沟道区的相对侧上。
13.根据权利要求12所述的方法，其中：
所述第二开口的纵横比低于所述第一开口的纵横比；
沉积所述第一栅极电极和所述第二栅极电极还包括：利用对于所述第一开口的纵横比共形并且对于所述第二开口的纵横比超填充的工艺来沉积第一填充金属。
14.根据权利要求13所述的方法，其中：
沉积所述第一填充金属还包括：利用化学气相沉积(CVD)或原子层沉积(ALD)工艺来沉积所述第一栅极电极和所述第二栅极电极。
15.根据权利要求12所述的方法，其中：
所述第二开口具有第二纵横比，所述第二纵横比等于或大于所述第一开口的纵横比；
沉积所述第一栅极电极还包括利用对于所述第一开口的纵横比共形的沉积工艺来沉积第一填充金属；
沉积所述第二栅极电极还包括利用对于所述第二开口的纵横比超填充的工艺来沉积第二填充金属。
16.根据权利要求9所述的方法，其中：
形成所述第一栅极电介质还包括在牺牲栅极特征周围形成隔离电介质；
形成所述第一开口还包括去除所述牺牲栅极特征以形成第一开口和第二开口，所述第一开口和所述第二开口暴露出第一半导体沟道区和第二半导体沟道区；
形成所述第一栅极电极还包括：在所述第一半导体沟道区和所述第二半导体沟道区上方沉积栅极电介质，以及利用沉积工艺将栅极电极材料回填到所述第一开口和所述第二开口中，所述沉积工艺在被回填在至少所述第一开口中的第一栅极电极材料中形成缝隙，使得所述第一栅极电极材料与所述隔离电介质平坦化，以及使得被回填在所述第二开口中的第二栅极电极材料与所述隔离电介质平坦化；
使所述第一栅极电极凹陷还包括使所述第一栅极电极材料凹陷低于所述隔离电介质，所述凹陷打开所述缝隙；并且
其中，所述方法还包括：
利用电介质覆盖所述第一栅极电极材料和所述第二栅极电极材料以封闭所述缝隙；以及
形成至源极区/漏极区的源极接触部/漏极接触部，所述源极区/漏极区在所述第一半导体沟道区和所述第二半导体沟道区的相对侧上。
17.根据权利要求16所述的方法，其中：
所述第一开口和所述第二开口具有相同的纵横比；并且
使所述第一栅极电极材料凹陷还包括使回填所述第一开口的所述第一栅极电极材料凹陷至第一栅极电极的z高度，所述第一栅极电极的z高度小于所述第二栅极电极的z高度。
18.根据权利要求17所述的方法，其中，在使所述第二栅极电极材料凹陷之后，在回填所述第二开口的第二栅极电极材料中存在的缝隙保持被所述第二栅极电极材料的顶部表面封闭。
19.一种片上系统(SoC)，包括：
处理器逻辑电路；
存储器电路，所述存储器电路耦合到所述处理器逻辑电路；
RF电路，所述RF电路耦合到所述处理器逻辑电路并且包括无线电发射电路和无线电接收机电路；以及
功率管理电路，所述功率管理电路包括用于接收DC电源的输入以及输出，所述输出耦合到所述处理器逻辑电路、所述存储器电路、或所述RF电路中的至少之一，其中，所述RF电路或所述功率管理电路中的至少之一包括如权利要求1-8中任一项所述的金属-氧化物-半导体反熔丝位单元。
20.根据权利要求19所述的片上系统，其中，所述金属-氧化物-半导体反熔丝位单元还包括第一半导体沟道区，所述第一半导体沟道区设置在衬底上方；所述金属-氧化物-半导体反熔丝位单元还包括第一半导体源极区和第一半导体漏极区，所述第一半导体源极区和所述第一半导体漏极区具有与所述第一半导体沟道区互补的导电类型，并且设置在所述衬底上方并设置在所述第一半导体沟道区的相对侧上；所述金属-氧化物-半导体反熔丝位单元还包括与所述第一半导体漏极区接合的第一漏极接触部，以及与所述第一半导体源极区接合的第一源极接触部；所述金属-氧化物-半导体反熔丝位单元还包括第一栅极电介质，所述第一栅极电介质设置在所述第一半导体沟道区上方；所述金属-氧化物-半导体反熔丝位单元还包括第一栅极电极，所述第一栅极电极通过所述第一栅极电介质与所述第一半导体沟道区分隔开，并且通过居间电介质材料与所述第一漏极接触部和所述第一源极接触部分隔开，所述第一栅极电极具有缝隙，所述缝隙从所述第一栅极电极的顶部表面朝向所述第一栅极电介质延伸通过z高度。
21.根据权利要求20所述的片上系统，其中：
所述第一栅极电极具有第一栅极长度；
所述第一栅极电极材料中的所述缝隙被设置在所述第一栅极长度的中心处；并且
所述第一栅极电极的所述z高度小于所述居间电介质材料的z高度。
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