JP2007158330A - ＣＭＯＳ対応の浅いトレンチのｅフューズ構造体及びその製造方法 - Google Patents

ＣＭＯＳ対応の浅いトレンチのｅフューズ構造体及びその製造方法 Download PDF

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Abstract

【課題】 少なくとも１つのｅヒューズを含む半導体構造体と標準的な半導体技術との統合が容易であり、よって実施コストが最小になる製造方法を提供する。
【解決手段】 半導体基板（バルク又は半導体オン・インシュレータ）内に配置されたトレンチ内に埋め込まれた少なくとも１つのｅヒューズを含む半導体構造体が提供される。本発明によると、ｅヒューズは、半導体基板内に配置されたドーパント領域と電気接触した状態にある。本発明はまた、埋め込まれたｅヒューズが、トレンチ分離領域とほぼ同時に形成される半導体構造体を製造する方法も提供する。
【選択図】 図１１

Description

本発明は、半導体構造体及びその製造方法に関する。より具体的には、本発明は、半導体基板内に配置されたヒューズ開口部（例えば、トレンチ）内に埋め込まれた少なくとも１つのｅヒューズを含む半導体構造体を提供するものである。本発明によると、ｅヒューズは、同じく半導体基板内に存在するドーパント領域と電気接触した状態にある。本発明はまた、こうした半導体構造体を製造する方法も提供する。
現在の半導体及び他の類似したデバイスは、障害のあるセル又は部品の交換を遂行し、かつ、交直流（ＤＡＣ）トリミングを行うために用いられる多数のヒューズ・エレメントを備えるものとして製造されることが多い。デバイスの試験中に、ヒューズ／デバイスの設計によって、選択されたヒューズが、通常、レーザ・ビーム又は電流によって飛ばされる。電気ヒューズの設計においては、ヒューズ・リンクを介して電流を通すことによって、電子的にプログラム可能なヒューズが飛ばされる。次に、電流により、ヒューズの抵抗が恒久的に変えられる。飛ばされるヒューズは、一般に当業者に周知の１つ又は複数のプログラミング方法によって選択される。
提供される回路及びシステム設計の柔軟性のために、近年、ｅヒューズとも呼ばれる１回限りの電気的にプログラム可能なヒューズが非常に普及した。ｅヒューズは、チップがパッケージ内に搭載され、システム内にインストールされたときでさえ、プログラムすることが可能である。例えば、顧客は、製品が現場でインストールされた後に、アプリケーションの特定の必要性に対して設計を調整することができる。ｅヒューズにより、設計を変更する又は製品の耐用年数の間に起こり得るいずれかの問題を解決する自由が可能になる。
１回限りの電気的にプログラム可能なヒューズは、溶断型ヒューズより遥かに小さく、結果として回路密度に関し利点がもたらされる。ｅヒューズは上述の利点をもたらすが、標準的な相補型金属酸化膜半導体（ＣＭＯＳ）処理との統合に、問題を有していた。さらに、通常の動作電圧から派生するブロー電圧を密に分布させることは、引き続き困難である。
上述した従来技術のｅヒューズの状態に鑑みて、少なくとも１つのｅヒューズを含む半導体構造体と、標準的な半導体技術との統合が容易であり、よって実施コストが最小になる製造方法とを提供する必要性がある。したがって、本発明は、例えばトレンチのようなヒューズ開口部内に埋め込まれ、トレンチ分離領域のものとほぼ同時に形成される、少なくとも１つのｅヒューズを含む半導体構造体を提供するものである。より具体的には、本発明のｅヒューズは、その端子が半導体構造体内に存在するドープ領域に接続されたヒューズ開口部（例えば、トレンチ）の内部に配置されている。
本発明によると、ｅヒューズは、ＣＭＯＳのラインのフロント・エンド処理、バイポーラ処理、又はＢｉＣＭＯＳ（バイポーラ及びＣＭＯＳ）処理のような標準的な半導体技術と統合される。さらに、本発明のｅヒューズは、これらの半導体デバイスを形成しながら、１つだけの余分なヒューズ・マスクを用いて自己整合式に形成される。「自己整合式」という用語は、ｅヒューズ材料が、隣接するトレンチ分離領域の形成中に、元の半導体基板内に形成される半導体アイランドによって定められるヒューズ開口部の側壁部分に整合されることを意味する。
概して言えば、本発明の構造体では、
埋め込まれたｅヒューズを含む少なくとも１つのヒューズ開口部を有する半導体基板が備わり、埋め込まれたｅヒューズは、少なくとも１つのヒューズ開口部の側壁部分及び底壁部分上に配置され、かつ、側壁部分において半導体基板内に配置された隣接するドープ領域と電気接触した状態にある。
上述の半導体構造体に加えて、本発明は、こうした半導体構造体を製造する方法も提供する。概して言えば、本発明の方法は、
少なくとも１つのヒューズ開口部の側壁部分及び底壁部分の内側を少なくともヒューズ材料が覆うように、少なくとも１つのヒューズ開口部を半導体基板内に提供することと、
隣接する浅いトレンチ分離領域を半導体基板内に形成することであって、隣接する浅いトレンチ分離領域の形成中に、少なくとも１つの開口部内のヒューズ材料の外縁部分がトリミングされて、残りの半導体アイランドによって定められる少なくとも１つのヒューズ開口部の側壁部分に位置合わせされた埋め込まれたｅヒューズが形成されるようにすることと、
埋め込まれたｅヒューズと電気接触した状態のドープ領域を残りの半導体アイランド内に形成することと
を含む。
ここで、例えばトレンチなどのヒューズ開口部内に埋め込まれた少なくとも１つのｅヒューズを含む半導体構造体と、その製造方法とを提供する本発明が、以下の説明及び本出願に伴った図面を参照することによって、より詳細に説明される。本出願の図面は、例示目的のために提供されるものであり、よって縮尺に合わせて描かれてはいないことが留意される。同様に、種々の示される実施形態において、同じ要素及び対応する要素は、同じ参照番号で呼ばれる。
最初に、本発明の一実施形態に用いられる基本的な処理ステップを示す図形的な図である図１〜図１１について説明する。特定的には、図１〜図１１に示される実施形態において、半導体オン・インシュレータ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ、ＳＯＩ）基板が用いられる。
本発明のＳＯＩ実施形態は、最初に、下部半導体層１０Ａ、埋込み絶縁層１０Ｂ、及び上部半導体層１０Ｃを含む半導体オン・インシュレータ（ＳＯＩ）基板１０を提供することで始まる。埋込み絶縁層１０Ｂは、上部半導体層１０Ｃを下部半導体層１０Ａから電気的に絶縁する。当業者には周知のように、ＳＯＩ基板１０の上部半導体層１０Ｃは、ＦＥＴ及び／又はバイポーラ・デバイスのような半導体が製造される領域である。
上部半導体層１０Ｃ及び下部半導体層１０Ａは、同じ半導体材料を含むことも、又は異なる半導体材料を含むこともできる。上部半導体層１０Ｃ及び下部半導体層１０Ａは、同じ半導体材料からなることが好ましい。「半導体材料」という用語は、半導体特性を有する任意の材料を示す。本発明に用い得る半導体材料の説明に役立つ実例は、これらに限られるものではないが、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及び他のＩＩ／Ｖ族又はＩＩＩ／ＶＩ族化合物半導体を含む。本明細書では、例えば、Ｓｉ／ＳｉＧｅのような層状半導体材料も考えられる。一般的に、ＳＯＩ基板の半導体層は、Ｓｉ、ＳｉＧｅ、ＳｉＣ、又はＳｉＧｅＣのようなＳｉ含有半導体からなるが、Ｓｉがさらに一般的である。
上部半導体層１０Ｃ及び下部半導体層１０Ａは、同じ結晶配向を持つことができ、或いは異なる結晶配向を持つこともできる。幾つかの実施形態において、上部半導体層１０Ｃ及び下部半導体層１０Ａは、ドープすることができ、ドープしないこともでき、或いは、内部にドープされていない領域とドープされた領域を含むことができる。上部半導体層１０Ｃ及び下部半導体層１０Ａは、歪ませることがき、歪ませないこともでき、或いは、各々が内部に歪み領域と非歪み領域を含むこともできる。
埋込み絶縁層１０Ｂは、結晶構造の又は結晶構造でない酸化物、窒化物、或いは酸窒化物からなる。好ましい実施形態においては、埋込み絶縁層１０Ｂは、酸化物である。
ＳＯＩ基板１０は、例えば、層転写プロセス、積層などの当該技術分野に公知の技術を用いて、或いは、イオン注入及びアニール処理によって製造される。一般的に、埋込み絶縁層１０Ｂを形成する際にイオン注入及びアニール処理を用いるとき、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ ｏｆ Ｏｘｙｇｅｎ）として知られるプロセスが用いられる。
ＳＯＩ基板１０の種々の層の厚さは、該ＳＯＩ基板１０を形成する際に用いられる技術によって変り得る。一般的には、上部半導体層１０Ｃは、約５ｎｍから約２００ｎｍまでの厚さを有し、約２０ｎｍから約１００ｎｍまでの厚さがさらに一般的である。埋込み絶縁層は、一般に、約５ｎｍから約５００ｎｍまでの厚さを有し、約５０ｎｍから約２００ｎｍまでの厚さがさらに一般的である。下部半導体層１０Ａの厚さは、一般に、バルク半導体基板の範囲内である。
次に、図２に示されるように、誘電体キャップ１２が、上部半導体層１０Ｃの表面上に形成される。この誘電体キャップ１２は、例えば、酸化物、窒化物、酸窒化物、有機ポリマー、フォトレジスト、又はこれらの多層を含む、任意の誘電体材料を含むことができる。一般的には、誘電体キャップ１２は酸化物を含み、Ｓｉの酸化物が非常に好ましい。本発明のこの時点で形成される誘電体キャップの厚さは、用いられる誘電体キャップの材料のタイプ、誘電体キャップ１２内の層の数、及びその製造の際に用いられる技術によって変り得る。一般的には、誘電体キャップ１２が酸化物からなるとき、該誘電体キャップ１２は、約５０ｎｍから約５００ｎｍまでの厚さを有する。
誘電体キャップ１２は、これらに限られるものではないが、化学気相成長法（ＣＶＤ）、プラズマ強化化学気相付着法（ＰＥＣＶＤ）、スピン・コーティング、蒸着、化学溶液付着法、原子層付着法、及び他の同様の付着プロセスを含む従来の付着プロセスを用いて形成することができる。代替的に、誘電体キャップ１２は、例えば、酸化、窒化、又は酸窒化を含む熱技術によって形成することができる。本発明の幾つかの実施形態においては、本発明において上述の技術の組み合わせを用いることができる。
次に、少なくとも１つのヒューズ開口部（すなわち、トレンチ）１４が、構造体内に形成される。少なくとも１つのヒューズ開口部１４は、リソグラフィ及びエッチングによって形成される。具体的には、少なくとも１つのヒューズ開口部１４は、最初にフォトレジスト層１６を誘電体キャップ１２の表面に提供することによって形成される。誘電体キャップ１２の最上層がフォトレジトを含む場合、このステップを省略することができる。フォトレジト層は、例えば、ＣＶＤ、ＰＥＣＶＤ、又はスピン・コーティングなどの従来の付着プロセスによって形成される。フォトレジト層を適用した後、フォトレジト層を放射線パターン（すなわち、トレンチ・パターン）に露光させ、次に、従来のレジスト現像液を用いて露光されたレジストを現像することによって、フォトレジト層がパターン形成される。次に、トレンチ・パターンは、下にある誘電体キャップ１２を通して（誘電体キャップ１２がフォトレジト以外の材料を含む場合）、ＳＯＩ基板１０の少なくとも上部半導体層１０Ｃに転写される。転写は、エッチング・プロセスを用いて達成される。エッチング・プロセスは、乾式エッチング・プロセス（反応性イオン・エッチング、プラズマ・エッチング、イオン・ビーム・エッチング、又はレーザ・アブレーション）、化学エッチング液を用いる湿式化学エッチング・プロセス、或いはこれらのエッチング・プロセスの組み合わせを用いることができる。一般的には、反応性イオン・エッチングが用いられる。図３は、少なくとも１つのヒューズ開口部１４を含む結果物としての構造体を示す。図３及び残りの図面は、誘電体キャップ１２の少なくとも下部が、フォトレジト以外の絶縁材料からなると仮定することが留意される。
図３において、参照番号１６は、構造体内に存在するパターン形成されたフォトレジストを示す。上述のように、パターン形成されたフォトレジト１６は、誘電体キャップ１２の最上層又は該誘電体キャップ１２とは別個の層を表すことができる。
少なくとも１つのヒューズ開口部１４の深さは、変り得る。例えば、少なくとも１つのヒューズ開口部１４は、上部半導体層１０Ｃを部分的に通ってのみ延びることができ、埋込み絶縁層１０Ｂの表面に又は該埋込み絶縁層１０Ｂ内に延びることができ、或いは下部半導体層１０Ａ内まで延びることもできる。図３においては、少なくとも１つのヒューズ開口部１４は、埋込み絶縁層１０Ｂの表面まで延びている。少なくとも１つのヒューズ開口部１４の底壁部分に沿った次に形成されるヒューズ材料が、埋込み絶縁層１０Ｂによって絶縁されるので、このエッチング深さは好ましいものである。少なくとも１つの開口部が絶縁材料と接触状態にない実施形態においては、少なくとも１つのヒューズ開口部内に絶縁材料を提供するために、更に別の処理ステップが必要とされる（図１２〜図１６を参照されたい）。
次に、当業者に公知の従来の剥離プロセスを用いて、パターン形成されたフォトレジト１６が、構造体から剥離される。パターン形成されたフォトレジト１６を剥離した後、次に、従来の付着プロセスを用いて、ヒューズ材料１８が、少なくとも１つのヒューズ開口部１４内などの構造体の露出された表面上に形成される。ヒューズ材料１８を含む結果物としての構造体が、図４に示される。一般的に、ヒューズ材料１８は、必ずしもとは限らないが、誘電体キャップ１２の露出された水平面上に形成される。誘電体キャップ１２が完全に除去された場合には、上部半導体層１０Ｃの露出された表面の上にヒューズ材料１８を形成することができる。
上述のように、従来の付着プロセスを用いて、ヒューズ材料１８が形成される。例証として、ＣＶＤ、ＰＥＣＶＤ、スパッタリング、めっき、化学溶液付着法、原子層付着法、又は有機金属付着法を用いることができる。ヒューズ材料１８は、金属、金属合金、又はこれらの多層スタックを含む。本発明に用い得るヒューズ材料の説明に役立つ実例は、これらに限られるものではないが、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、ＴｉＳｉ、及びこれらの混合物又は多層を含む。ヒューズ材料１８の厚さは、用いられるヒューズ材料のタイプ、ヒューズ材料１８を形成する層の数、及びこれを形成する際に用いられる付着プロセスによって変り得る。一般的には、ヒューズ材料１８は、約２０ｎｍから約３００ｎｍまでの付着された厚さを有し、約５０ｎｍから約２５０ｎｍまでの厚さがさらに一般的である。
次に、当該技術分野に公知のトレンチ分離技術を用いて、浅いトレンチ分離（ＳＴＩ）領域２０が、ＳＯＩ基板１０内に形成される。ＳＴＩ領域２０を形成する際に用いられるマスキング、エッチング、及び分離トレンチ充填ステップが、図５（Ａ）〜図５（Ｃ）に示される。具体的には、ＳＴＩマスク２２を用いてＳＴＩ領域２０を形成する。ＳＴＩマスク２２によって保護されない、少なくとも１つのヒューズ開口部１４内のヒューズ材料を選択的に除去するために、このＳＴＩマスク２２は、少なくとも１つの領域において、ヒューズ材料１８を含む少なくとも１つのヒューズ開口部１４の２つの縁部と意図的に重複する。このことが、図５（Ａ）及び図５（Ｂ）に示される図に例示されている。続いてＳＴＩトレンチ領域のエッチング中に、少なくとも１つのヒューズ開口部１４内にあるＳＴＩマスク２２によって保護されていないヒューズ材料が、これらの領域における更なるエッチングを防ぐエッチング停止層として働く。次に、ＳＴＩマスク２２を剥離する前に、露出されたヒューズ材料１８が選択的にエッチングされる。このステップにより、少なくとも１つの開口部の外縁部分内にあるヒューズ材料１８が、自動的にトリミングされる。図５（Ｃ）において、このことが明瞭に示されている。さらに、少なくとも１つのヒューズ開口部１４内にある残りのヒューズ材料１８が、その両側にある半導体アイランドに自己整合される。自己整合プロセスは、幾つかの点で、ゲートがソース／ドレイン領域に自己整合されるＭＯＳデバイスの形成に類似している。
より詳細には、最初にＳＴＩマスク２２を、上述の構成において図４に示される構造体上に形成することによって、ＳＴＩ領域２０が形成される。ＳＴＩマスク２２は、従来のフォトレジト材料からなる。特に示されないが、フォトレジト材料を形成する前に、窒化物のようなハードマスクを形成することができる。次に形成されるＳＴＩ酸化物の充填物の平坦化を容易にするために、任意のハードマスクが用いられる。次に、フォトレジト材料が、ＳＴＩマスク内にパターン形成される（図５（Ａ）を参照されたい）。ＳＴＩマスク２２は、露出された少なくとも１つの開口部１４の外側縁にヒューズ材料を残しながら、該少なくとも１つの開口部１４内のヒューズ材料１８の少なくとも一部を保護する（図５（Ｂ）を参照されたい）。外側縁は、図５（Ａ）に示される断面の内外に通っている。次に、露出されたヒューズ材料１８を選択的に除去するエッチング・プロセスを用いて、ＳＴＩマスク２２によって保護されていない露出されたヒューズ材料１８が除去される（図５（Ｃ）を参照されたい）。一般的には、露出されたヒューズ材料１８を構造体から選択的に除去するために、化学エッチング・プロセスが用いられる。この目的のために用い得る化学エッチング剤の例は、ＣＦ４プラズマにおける乾式エッチング又は反応性イオン・エッチングを含む。このエッチング・ステップは、下にある誘電体キャップ１２を露出させるものである。次に、ＳＴＩのためのトレンチを形成する、反応性イオン・エッチングのような同じエッチング・プロセス又は異なるエッチング・プロセスを介して、下にある露出された誘電体キャップ１２及び下にある上部半導体層１０Ｃの部分が除去される。ここで、当該技術分野に公知の従来のレジスト剥離プロセスを用いて、ＳＴＩマスク２２を除去することができる。ＳＴＩトレンチが形成され、次に、これらのＳＴＩトレンチは、例えば、ＴＥＯＳ（テトラエチルオルトシリケート）又は高密度のプラズマ酸化物のようなＣＶＤ酸化物などのトレンチ誘電体で充填され、例えば、化学機械研磨（ＣＭＰ）及び／又は研削のようなプロセスを用いて平坦化される。ＳＴＩトレンチの充填中、トレンチ誘電体２３も、少なくとも１つのヒューズ開口部１４内でヒューズ材料１８の上に形成されることに留意されたい。ＳＴＩトレンチのエッチング中、エッチングされていない残りの上部半導体層１０Ｃが、ＳＴＩトレンチで囲まれたアイランド領域を形成する。
次に、構造体から前にエッチングされなかった露出されたヒューズ材料１８を除去する第２の平坦化プロセスが用いられる。第２の平坦化プロセスは、一般に、残りの誘電体キャップ１２を露出させるものである。次に、上部半導体層１０Ｃの表面を露出させる従来の剥離プロセスを用いて、残りの誘電体キャップ１２が除去される。
本発明のこの時点において、当該技術分野に公知の技術を用いて、例えば、ＦＥＴ、バイポーラ・トランジスタ又はこれらの組み合わせを含む少なくとも１つの半導体デバイスを、露出された上部半導体層１０Ｃ上に形成することができる。したがって、残りの説明は、ｅヒューズを含む構造体上へのＦＥＴの形成について具体的に説明するが、本発明は、そのように限定されるものではない。
ＦＥＴが形成されるとき、従来の付着プロセス（例えば、ＣＶＤ、ＰＥＣＶＤ、又は蒸着）、熱プロセス（例えば、酸化又は窒化）、或いはこれらのプロセスの組み合わせを用いて、ゲート誘電体２４が、上部半導体層１０Ｃの露出された表面上に形成される。ゲート誘電体２４は、酸化物、窒化物、酸窒化物、又はこれらの多層を含むことができる。一般的に、ゲート誘電体２４は、例えば、ＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｌａ２Ｏ３、Ｙ２Ｏ３、及びこれらの混合物又は多層のような酸化物からなる。ゲート誘電体２４の厚さは、ゲート誘電体の材料、層２４内のゲート誘電体の数、及びこれを形成する際に用いられる技術によって変り得る。一般的には、ゲート誘電体２４は、約０．５ｎｍから約２０ｎｍまでの厚さを有し、約１ｎｍから約１０ｎｍまでの厚さがさらに一般的である。
ゲート誘電体２４を形成した後、ゲート導体２６が、ゲート誘電体２４上に形成される。ゲート導体２６は、ドープされたポリＳｉ、ドープされたＳｉＧｅ、金属、金属合金、金属シリサイド、金属窒化物、又はこれらの組み合わせ及び多層を含む導電性材料からなる。ＣＶＤ、ＰＥＣＶＤ、スパッタリング、めっき、化学溶液付着法、及び有機金属付着法を含む当該技術分野に公知の従来の付着プロセスを用いて、ゲート導体２６を形成することができる。ポリＳｉ又はＳｉＧｅが導電性材料として用いられるとき、その場ドーピング付着プロセス、又はイオン注入後の付着を用いて、これらの材料をドープすることができる。ゲート導体２６の厚さは、変り得る。一般的に、ゲート導体２６は、約２０ｎｍから約１８０ｎｍまでの厚さを有し、約４０ｎｍから約１５０ｎｍまでの厚さがさらに一般的である。
次に、付着及びリソグラフィによって、ゲート導体２６の上にゲート導体マスク２８が形成される。ゲート誘電体２４、ゲート導体２６、及びゲート導体マスク２８を含む結果物としての構造体が、図６に示される。
図７は、ゲート導体マスク２８によって保護されていないゲート導体２６の少なくとも露出された部分をエッチングした後に形成される構造体を示す。このエッチング・ステップは、下にあるゲート誘電体２４と比べてゲート導体２６を除去する際に選択できる乾式エッチング・プロセス又は湿式化学エッチング・プロセスのいずれかを用いて行われる。ゲート導体２６をエッチングした後、ゲート導体マスク２８が剥離される。
図８は、図７に示される構造体上に第１の注入マスク３０を形成した後に、上部半導体層１０Ｃの露出された部分に第１の導電性のイオン３２を注入している構造体を示す。第１の導電性のイオン３２は、ｎ型イオン又はｐ型イオンとすることができる。ｎ型イオンは、元素周期表のＶＡ族からの少なくとも１つの元素を含む。ｎ型イオンの例は、Ｐ又はＡｓである。ｐ型イオンは、元素周期表のＩＩＩＡ族からの少なくとも１つの元素を含む。ｐ型イオンの例は、Ｂ又はＢＦ２である。幾つかの実施形態においては、示されるように、第１の導電性のイオン３２は、ヒューズ材料１８に当接するＳＯＩ基板１０の上部半導体層１０Ｃ内に形成される。第１の導電性のイオン３２を含む上部半導体層１０Ｃのドープ領域が、参照番号３３で表記される。
次に、第１の注入マスク３０が剥離され、第２の注入マスク３４が、前に第１の導電性のイオンが注入された構造体の領域の上に形成される。次に、第１の導電型のイオン３２とは異なる導電型の第２の導電性のイオン３６が、第２の注入マスクを含んでいない構造体の保護されていない部分に注入される。このステップは、上部半導体層１０Ｃ内に第２の導電型のドープ領域３７を形成する。この構造体は、例えば、図９に示される。
上述の注入についての条件は、従来のものであり、よって、当業者の知識内のものである。一般的には、注入領域の各々は、約５×１０１８原子／ｃｍ３又はそれより大きいイオン濃度を有する。パターン形成されたゲート導体２８の各々に隣接する注入された領域は、ＦＥＴデバイスのソース／ドレイン領域に対応することに留意されたい。
図１０は、パターン形成されたゲート導体２６の側壁上に少なくとも１つのスペーサ３８を形成し、保護されてないゲート誘電体２４を剥離し、かつ、シリサイド領域４０を注入領域の各々の中に形成した後の構造体を示す。少なくとも１つのスペーサ３８は、酸化物、窒化物、酸窒化物、又はこれらの組み合わせからなることができる。少なくとも１つのスペーサ３８は、付着及びエッチングによって形成される。底面に沿って測定された少なくとも１つのスペーサの幅は、約２０ｎｍから約１００ｎｍまでである。一般に、スペーサの幅は、ゲート導体の下にあるシリサイドの侵食を防ぐのに十分な幅である。
シリサイド領域４０は、従来の自己整合シリサイド化プロセスを用いて形成される。上部半導体層１０ＣがＳｉ含有半導体材料からなるものでない場合、シリサイドを形成するために、そのＳｉを含有しない表面上にＳｉ含有層を形成することができる。ゲート導体２６がポリＳｉ又はＳｉＧｅからなるとき、シリサイド化の前に保護されない限り、該ゲート導体２６の上にもシリサイドが形成され得ることに留意されたい。
自己整合されたシリサイド化プロセスは、Ｓｉ含有材料と反応することができる金属又は金属合金を、構造体の露出された表面上に形成することを含む。金属又は金属合金は、Ｔｉ、Ｐｔ、Ｗ、Ｎｉ、Ｔａ、Ｃｏ、ＰｔＮｉ、又はＳｉ含有材料と反応したときシリサイドを形成する別の同様の材料を含むことができる。金属又は金属合金を形成する際に、任意の従来の付着プロセスを用いることができる。任意の酸素拡散キャップを金属又は金属合金の上に形成することもできる。任意の酸素拡散キャップは、ＴｉＮ、ＴａＮ、ＷＮ、又は酸素が構造体内に拡散するのを防止する別の同様の材料を含む。任意の酸素拡散キャップを形成する際に、いずれかの従来の付着プロセスを用いることができる。
次に、最小の抵抗値の段階においてシリサイドを形成することも、しないこともある第１のアニールが、約３００℃の温度で行われ、約３５０℃から約６５０℃までの温度がより一般的である。連続的な加熱レジーム又は種々のランプを用いて、第１のアニールを行うことができ、浸漬サイクルを用いることができる。一般に、第１のアニールは、例えば、Ｈｅ、Ａｒ、Ｎ２、又はフォーミングガス・アニールのようなガス雰囲気において行われる。アニール時間は、シリサイドを形成する際に用いられる金属又は金属合金によって変り得る。一般的に、アニール処理は、約５秒から約２時間までの時間だけ行われる。アニール・プロセスは、炉アニール、高速熱アニール、レーザ・アニール、スパイク・アニール、又はマイクロ波アニールとすることができる。
選択的湿式エッチング・プロセスを用いて、いずれかの反応していない金属又は金属合金、及び任意の酸素拡散障壁を構造体から除去することができる。
第２のアニール・ステップは、行われる場合には、一般に、約５５０℃又はそれより高い温度で行われ、約６００℃から約８００℃までの温度がより一般的である。第２のアニールは、第１のアニールと同じガス雰囲気又は異なるガス雰囲において行うことができる。
図１１は、第１の相互接続レベル４２を図１０に示される構造体に形成した後の構造体を示す。第１の相互接続レベル４２は、導電性材料４６で充填された接触開口部を含む層間誘電体４４を含む。第１の相互接続レベル４２は、当該技術分野に公知の従来の相互接続技術を用いて形成される。例えば、層間誘電体４４を付着させ、リソグラフィ及びエッチングによって層間誘電体４４内に接触開口部を設け、該接触開口部を導電性材料４６で充填する。接触開口部を充填した後に、平坦化プロセスが続く。層間誘電体４４は、一般に相互接続構造体に用いられる有機誘電体及び／又は無機誘電体を含む。例えば、層間誘電体４４は、ＳｉＯ２、炭素がドープされた酸化物、熱硬化性ポリアリーレン・エーテル、シルセスキオキサン、シロキサン、又はこれらの任意の組み合わせ及び多層を含むことができる。本発明において、多孔の誘電体及び／又は無孔の誘電体が考えられる。導電性材料４６は、ドープされたポリＳｉ、金属、金属合金、金属シリケート、又はこれらの組み合わせ及び多層を含むことができる。一般的に、導電性材料４６は、Ｃｕ、Ａｌ、Ｗ、又はＣｕＡｌ合金からなる。
図１１において、参照番号１００が本発明のｅヒューズの位置を示し、参照番号１０２が第１の導電型のＦＥＴの位置を示し、参照番号１０４が第２の導電型のＦＥＴの位置を示す。本発明のｅヒューズは、少なくとも１つのヒューズ開口部１４内に残っているトリミングされた自己整合ヒューズ材料１８を含む。ｅヒューズは、少なくとも１つのヒューズ開口部１４の側壁及び底壁部分上に配置され、隣接するドープ領域と側壁部分において電気接触した状態にあることに留意されたい。ｅヒューズは、ＳＴＩ領域２０によって横方向に絶縁され、かつ、絶縁材料によって垂直方向にも絶縁される。
ここで、本発明の第２の実施形態に用いられる基本的な処理ステップを示す図形的に示す図１２〜図１６について説明する。特定的には、図１２〜図１６に示される実施形態において、バルク半導体基板５０が用いられる。バルク半導体基板５０は、ＳＯＩ基板１０に関して上に述べられた半導体材料の少なくとも１つを含む。バルク半導体基板５０は、単結晶配向を含むことができ、又は異なる結晶配向を有する表面領域を含むことができる。後者の基板は、当該技術分野に公知の技術を用いて形成することができるハイブリッド基板である。バルク半導体基板５０は、ドープすることができ、ドープしないことができ、又はドープされた領域とドープされていない領域を含むことができる。同様に、バルク半導体基板５０は、歪ませることができ、歪みませないこともでき、又は内部に歪み領域と非歪み領域の両方を含むこともできる。
図１２は、バルク半導体基板５０の上面に窒化物又は酸窒化物の誘電体キャップ１２を含むバルク半導体基板５０を示す。バルク半導体基板５０はまた、酸化物５２で内側が覆われた少なくとも１つのヒューズ開口部（トレンチ）１４も含む。酸化物５２は、例えばＣＶＤ又はＰＥＣＶＤのような任意の従来の共形の付着プロセスを用いて形成される。酸化物５２は、約５ｎｍから約１００ｎｍまでの厚さを有し、約１０ｎｍから約３０ｎｍまでの厚さがさらに一般的である。本発明はまた、酸化物５２の代わりに他の電気絶縁材料及び熱絶縁材料も考える。
少なくとも１つの開口部１４を少なくとも充填するように、ポリマー又はフォトレジト５４が、図１２に示される構造体に適用される。ポリマー又はフォトレジト５４は、例えば、スピン、ＣＶＤ、又はＰＥＣＶＤのような従来の付着プロセスによって形成され、ポリマー又はフォトレジト５４を少なくとも１つの開口部１４内に凹ませるために、エッチバック・プロセスが用いられる。エッチバック・プロセスは、ポリマー又はフォトレジト５４を選択的に除去する、反応性イオン・エッチングのような時限式エッチング・プロセスを含む。ポリマーが用いられるとき、ポリマーは、ポリイミド、ポリブチルノルボルネン（ＰＮＢ）、又は同様の別の有機ポリマーを含むことができる。任意の従来のフォトレジト材料を、層５４のための材料として用いることもできる。凹ませられたポリマー又はフォトレジト５４を含む結果物としての構造体が、例えば、図１３に示される。
次に、等方性エッチング・プロセスを用いて、凹ませられたポリマー又はフォトレジト５４で覆われていない露出された酸化物５２を除去する。例えば、ＢＨＦ溶液を用いて、構造体から、露出された酸化物５２を除去することができる。等方性エッチング・プロセスが行われた後に形成される結果物としての構造体が、例えば、図１４に示される。少なくとも１つの開口部１４内のバルク半導体基板５０の側壁部分が露出していることに留意されたい。次に、従来の剥離プロセスを用いて、残りのポリマー又はフォトレジト５４が構造体から除去され、次いでヒューズ材料１８が形成され、例えば、図１５に示される構造体を提供する。
ここで、上記の第１の実施形態に述べられるような、ヒューズ材料１８を少なくとも１つの開口部１４内に形成する際に用いられる残りのプロセス・ステップを用いることができる。図１６は、ｅヒューズを含むバルク半導体基板５０の部分を示す。ｅヒューズの位置だけが図１６に示され、この図も、ドープ領域の各々の上に形成されたシリサイド領域の存在を示すものではないことに留意されたい。後者の省略は、明確にするために行われた。
特に上述の第１の実施形態に関する本発明の処理は、少なくとも１つの開口部１４内にｅヒューズ材料１８を提供し、少なくとも１つの開口部１４の底部コーナー部にネック部１１０を与えるものであることが留意される。例えば、図１７を参照されたい。プログラミングの際、これらのネック部により電流集中がもたらされる。電流パルスが十分なエネルギーを伝えるとき、電流パルスは、ネック領域の近くに非常に高い温度を瞬時に生成し、よってヒューズ材料１８を溶かし、これを開けることができる。したがって、ヒューズを飛ばす物理的位置は、何度も繰り返すことが可能である。埋込み絶縁層１０Ｂ（又は酸化物層５２）及びＳＴＩ領域２０は、ヒューズ材料１８と隣接する半導体材料との間に弱い熱経路をもたらすように、少なくとも１つの開口部１４内のヒューズ材料１８を包み込む。絶縁材料の結果として、ヒューズ材料１８は、通常必要とされるものより低い電流密度でプログラムすることができる。手短に言えば、高い再生可能特性を有するｅヒューズを少なくとも１つの開口部１４内に形成するために、相対的に簡単で、高度に生産可能なプロセスが提供される。
本発明は、特にその好ましい実施形態に関して示され、説明されたが、当業者であれば、本発明の趣旨及び範囲から逸脱することなく、形態及び細部における上記の変更をなし得ることを理解するであろう。したがって、本発明は、本明細書に説明され、示された正確な形態及び細部に限定されるものではなく、添付の特許請求の範囲に含まれることが意図される。
半導体オン・インシュレータ（ＳＯＩ）基板を用いる、本発明の一実施形態に用いられる基本的な処理ステップを示す図形的な図である。 半導体オン・インシュレータ（ＳＯＩ）基板を用いる、本発明の一実施形態に用いられる基本的な処理ステップを示す図形的な図である。 半導体オン・インシュレータ（ＳＯＩ）基板を用いる、本発明の一実施形態に用いられる基本的な処理ステップを示す図形的な図である。 半導体オン・インシュレータ（ＳＯＩ）基板を用いる、本発明の一実施形態に用いられる基本的な処理ステップを示す図形的な図である。 半導体オン・インシュレータ（ＳＯＩ）基板を用いる、本発明の一実施形態に用いられる基本的な処理ステップを示す図形的な図である。 半導体オン・インシュレータ（ＳＯＩ）基板を用いる、本発明の一実施形態に用いられる基本的な処理ステップを示す図形的な図である。 半導体オン・インシュレータ（ＳＯＩ）基板を用いる、本発明の一実施形態に用いられる基本的な処理ステップを示す図形的な図である。 半導体オン・インシュレータ（ＳＯＩ）基板を用いる、本発明の一実施形態に用いられる基本的な処理ステップを示す図形的な図である。 半導体オン・インシュレータ（ＳＯＩ）基板を用いる、本発明の一実施形態に用いられる基本的な処理ステップを示す図形的な図である。 半導体オン・インシュレータ（ＳＯＩ）基板を用いる、本発明の一実施形態に用いられる基本的な処理ステップを示す図形的な図である。 半導体オン・インシュレータ（ＳＯＩ）基板を用いる、本発明の一実施形態に用いられる基本的な処理ステップを示す図形的な図である。 バルク半導体基板を用いる、本発明の別の実施形態に用いられる基本的な処理ステップを示す図形的な図である。 バルク半導体基板を用いる、本発明の別の実施形態に用いられる基本的な処理ステップを示す図形的な図である。 バルク半導体基板を用いる、本発明の別の実施形態に用いられる基本的な処理ステップを示す図形的な図である。 バルク半導体基板を用いる、本発明の別の実施形態に用いられる基本的な処理ステップを示す図形的な図である。 バルク半導体基板を用いる、本発明の別の実施形態に用いられる基本的な処理ステップを示す図形的な図である。 ｅヒューズが、少なくとも１つのヒューズ開口部の底部コーナー部にネック領域を含むことを示す拡大断面図である。
符号の説明
１０：ＳＯＩ基板
１０Ａ：下部半導体層
１０Ｂ：埋込み絶縁層
１０Ｃ：上部半導体層
１２：誘電体キャップ
１４：ヒューズ開口部
１６：フォトレジト層
１８：ヒューズ材料
２０：浅いトレンチ分離（ＳＴＩ）領域
２４：ゲート誘電体
２６：ゲート導体
３２：第１の導電性のイオン
３６：第２の導電性のイオン
３８：スペーサ
４０：シリサイド領域
４２：第１の相互接続レベル
４４：層間誘電体
５０：バルク半導体基板

Claims (18)

  1. 埋め込まれたｅヒューズを含む少なくとも１つのヒューズ開口部を有する半導体基板を備え、
    前記埋め込まれたｅヒューズは、前記少なくとも１つのヒューズ開口部の側壁部分及び底壁部分上に配置され、かつ、前記側壁部分において前記半導体基板内に配置された隣接するドープ領域と電気接触した状態にある、半導体構造体。
  2. 前記半導体基板が半導体オン・インシュレータである、請求項１に記載の半導体構造体。
  3. 前記半導体基板がバルク半導体である、請求項１に記載の半導体構造体。
  4. 少なくとも前記底壁部分上に存在する酸化物又は別の電気絶縁及び熱絶縁の材料をさらに備える、請求項３に記載の半導体構造体。
  5. 前記少なくとも１つのヒューズ開口部がトレンチ誘電体材料で充填されている、請求項１に記載の半導体構造体。
  6. 前記ｅヒューズは、金属、金属合金、及びこれらの多層スタックからなる群から選択されるヒューズ材料からなる、請求項１に記載の半導体構造体。
  7. 前記ヒューズ材料は、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、ＴｉＳｉ、又はこれらの混合物及び組み合わせの１つからなる、請求項６に記載の半導体構造体。
  8. 前記埋め込まれたｅヒューズを含む前記少なくとも１つの開口部と前記半導体基板の前記隣接するドープ領域とを囲む浅いトレンチ分離領域をさらに備える、請求項１に記載の半導体構造体。
  9. 前記ｅヒューズは、前記少なくとも１つのヒューズ開口部の底部コーナー部に配置されたネック部を有するヒューズ材料からなる、請求項１に記載の半導体構造体。
  10. 前記ドーピング領域が、前記少なくとも１つのヒューズ開口部に隣接する前記半導体基板内に配置されたｎ型イオン又はｐ型イオンからなる、請求項１に記載の半導体構造体。
  11. 半導体構造体を製造する方法であって、
    少なくとも１つのヒューズ開口部の側壁部分及び底壁部分の内側を少なくともヒューズ材料が覆うように、少なくとも１つのヒューズ開口部を半導体基板内に提供することと、
    隣接する浅いトレンチ分離領域を前記半導体基板内に形成することであって、前記隣接する浅いトレン分離領域の形成中に、前記少なくとも１つの開口部内の前記ヒューズ材料の外縁部分がトリミングされて、残りの半導体アイランドによって定められる該少なくとも１つのヒューズ開口部の前記側壁部分に位置合わせされた埋め込まれたｅヒューズが形成されるようにすることと、
    前記埋め込まれたｅヒューズと電気接触した状態のドープ領域を前記残りの半導体アイランド内に形成することと
    を含む前記の方法。
  12. 前記少なくとも１つのヒューズ開口部を形成することは、リソグラフィ及びエッチングを含み、前記エッチングを、半導体オン・インシュレータ基板の埋込み絶縁層の上で停止させる、請求項１１に記載の方法。
  13. 前記少なくとも１つのヒューズ開口部を形成することは、前記ヒューズ材料を形成する前に、少なくとも前記底壁上に電気絶縁材料又は熱絶縁材料を形成することを含む、請求項１１に記載の方法。
  14. 前記隣接する浅いトレンチ分離領域を形成する間に、トレンチ誘電体材料が、前記少なくとも１つのヒューズ開口部内に充填される、請求項１１に記載の方法。
  15. 前記ｅヒューズは、金属、金属合金、及び付着によって形成されたこれらの多層スタックからなる群から選択されるヒューズ材料からなる、請求項１１に記載の方法。
  16. 前記ドープ領域を前記残りの半導体アイランド内に形成することは、イオン注入プロセスを用いる少なくとも１つの半導体デバイスの形成中に行われる、請求項１１に記載の方法。
  17. 前記少なくとも１つの半導体デバイスは電界効果トランジスタを含む、請求項１６に記載の方法。
  18. 前記半導体基板の上に、導電性に充填された接触開口部を有する層間誘電体を含む相互接続レベルを提供することをさらに含む、請求項１１に記載の方法。
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