CN1976035A - 与CMOS兼容的浅沟槽e－熔丝结构及其制造方法 - Google Patents

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Abstract

提供一种包括位于半导体衬底(大块或绝缘体上半导体)中的沟槽内嵌入的至少一个e－熔丝的半导体结构。根据本发明，该e－熔丝与位于该半导体衬底内的掺杂剂区域电接触。本发明还提供了一种制造这种半导体结构的方法，其中该嵌入的e－熔丝基本上与沟槽隔离区域同时形成。

Description

与CMOS兼容的浅沟槽e-熔丝结构及其制造方法
技术领域
本申请涉及一种半导体结构及其制造方法。更特别地，本申请提供一种包括嵌入位于半导体衬底中的熔丝开口(例如，沟槽)内的至少一个e-熔丝的半导体结构。根据本发明，e-熔丝与半导体衬底内还存在的掺杂剂区域电接触。本发明还提供一种制造这种半导体结构的方法。
背景技术
电流半导体和其它类似的器件通常由大量的熔丝元件制造，该熔丝元件用来激发失效元件或组件的移位并且提供直接可选电流(DAC)修整等。在器件的测试阶段，选择的熔丝一般被激光束或电子电流熔断，这取决于该熔丝或器件的设计。在电子熔丝设计中，电可编程熔丝被流过该熔丝链的电流熔断。然后电子电流使得熔丝电阻永久改变。被熔断的熔丝可以通过一种或多种可编程方法来选择，这对于本领域的技术人员是公知的。
一次电可编程熔丝也叫e-熔丝，由于其提供了灵活的电路和系统设计，最近已经变得很流行。甚至在芯片安装在封装件中并且安装在系统内的时候，e-熔丝也可以被编程。例如，在将产品安装在该区域中后，用户可以调整设计以符合应用的特定需要。e-熔丝还可以自由的改变设计或调整任何在该产品的寿命阶段发生的问题。
该一次电可编程熔丝比烧蚀类型的熔丝要小得多，由此得到电路密集的优点。尽管e-熔丝提供了上述的优点，但是对于标准的互补金属氧化物半导体(CMOS)工艺的集成有问题。而且，从正常的工作电压获得的熔断电压的紧密分配一直面临挑战。
发明内容
鉴于上述e-熔丝的背景技术的状况，需要提供一种包括至少一个e-熔丝的半导体结构及其制造方法，其容易与标准的半导体技术集成，由此降低实现成本。因此，本发明提供了一种包括至少一个嵌入到熔丝开口(例如，沟槽)中的e-熔丝的半导体结构，其中，该e-熔丝基本上与沟槽隔离区域同时形成。更具体地，本发明的e-熔丝被设置在熔丝开口(例如，沟槽)内，它的端部与存在于半导体结构中的掺杂区域相连。
根据本发明，e-熔丝与标准半导体技术集成在一起，诸如CMOS前端的布线工艺、双极型工艺或BiCMOS(双极型和CMOS)工艺。此外，当制作这些半导体器件时，以自对准的方式制作只有一个外部熔丝掩膜的本发明的e-熔丝。通过自对准的方式意味着e-熔丝材料与该熔丝开口的侧壁部分对准，该侧壁部分由在制作相邻的沟槽隔离区域时在原始的半导体衬底中制作的半导体岛所限定。
概括地，本发明的半导体结构包括：具有包含嵌入式的e-熔丝的至少一个熔丝开口的半导体衬底，该嵌入式e-熔丝位于该至少一个熔丝开口的侧壁和底壁部分上并且在所述侧壁部分与位于所述半导体衬底内的邻近的掺杂区域电接触。
除了上面限定的半导体结构外，本发明还提供一种制造这种半导体结构的方法。概括地，本发明的方法包括：
在半导体衬底中提供至少一个熔丝开口，所述至少一个熔丝开口至少包括衬垫于该至少一个熔丝开口的侧壁和底壁部分的熔丝材料；
在所述半导体衬底中形成邻近的浅沟槽隔离区域，其中，在所述的形成所述邻近的浅沟槽隔离区域的过程中，修整该至少一个开口内的该熔丝材料的外部边缘部分以提供一种嵌入的e-熔丝，该e-熔丝与所述的至少一个熔丝开口的所述的侧壁部分对齐，该至少一个熔丝开口由剩余的半导体岛所限定；并且
在所述剩余的半导体岛内形成掺杂区域，其中所述的掺杂的区域与所述的嵌入的e-熔丝电接触。
附图说明
图1-11是图示说明了本发明的一个实施例中使用的基本处理步骤，其中使用绝缘体上半导体(SOI)衬底。
图12-16是图示说明了本发明的另一个实施例中使用的基本处理步骤，其中使用大块半导体衬底。
图17是放大截面图，说明了该e-熔丝在该至少一个熔丝开口的底部拐角处包含一个颈区域。
具体实施方式
本发明提供了一种包括至少一个嵌入到熔丝开口，例如沟槽中的e-熔丝的半导体结构及其制造方法。现在将通过参考伴随本申请的下面的讨论和附图进行具体的说明。应当注意到，被提供的本申请的附图用于说明目的，因此它们没有按比例绘制。而且，在各种说明的实施例中，相同的参考标号适用于相同的和相应的元件。
首先参考图1-11，其是图示说明了本发明的一个实施例中使用的基本处理步骤。特别地，在图1-11中所示的实施例中，使用绝缘体上半导体(SOI)衬底。
本发明的SOI实施例通过首先提供绝缘体上半导体(SOI)衬底10开始，该衬底10包括底部半导体层10A、埋置绝缘层10B和顶部半导体层10C。该埋置绝缘层10B把顶部半导体层10C和底部半导体层10A电隔离。正如本领域技术人员所公知的，该SOI衬底10的顶部半导体层10C是半导体器件制造于其中的区域，这些半导体器件诸如为FET和/或双极型器件。
该顶部和底部半导体层(10C和10A，分别地)可以包括相同的或不同的半导体材料。优选的，该顶部和底部半导体层(10C和10A，分别地)包括相同的半导体材料。该术语“半导体材料”定义了任何具有半导体特性的材料。在本发明中可以使用的半导体材料的说明性例子包括但不限于：Si、SiGe、SiC、SiGeC、Ge、GaAs、InAs、InP和其他的II/V或III/VI化合物半导体。在此还可以考虑叠层的半导体材料，诸如，Si/SiGe。典型地，该SOI衬底的半导体层包括包含Si的半导体，诸如，Si、SiGe、SiC或SiGeC，Si甚至更典型。
该顶部和底部半导体层(10C和10A，分别地)可以包括相同的晶向，或者它们可以具有不同的晶向。在一些实施例中，该顶部和底部半导体层(10C和10A，分别地)可以被掺杂、不掺杂或其中包含未掺杂的和掺杂的区域。该顶部和底部半导体层(10C和10A，分别地)可以被应变、未应变或它们其中可以各包括应变和未应变区域。
该埋置绝缘层10B包括结晶或非结晶氧化物、氮化物或氮氧化合物。在优选实施例中，该埋置绝缘层10B是氧化物。
该SOI衬底10使用本领域公知的技术制造，其包括，例如，层转移工艺、叠层或通过离子注入和退火。典型地，在制作该埋置绝缘层10B使用离子注入和退火时，使用公知的SIMOX(由氧的离子注入分隔)工艺。
该SOI衬底10的各层的厚度可以随制作该SOI衬底10中使用的技术而改变。典型地，该顶部半导体层10C具有约5到约200nm的厚度，约20到约100nm的厚度甚至更典型。该埋置绝缘层通常具有约5到约500nm的厚度，约50到约200nm的厚度甚至更典型。典型地，该底部半导体层10A的厚度通常在大块半导体衬底的范围内。
接下来，如图2所示，在该顶部半导体层10C的表面上形成介电盖12。该介电盖12可以包括任何介电材料，例如包括：氧化物、氮化物、氮氧化物、有机聚合物、光致抗蚀剂或其多层。典型地，介电盖12由氧化物构成，优选含Si的氧化物。本发明的在这点上形成的介电盖12的厚度可以随着使用的介电盖材料的类型、该介电盖12内的层的数量和制造其所使用的技术而改变。典型地，当该介电盖12由氧化物构成时，该介电盖12具有约50到500nm的厚度。
该介电盖12可以利用常规的淀积工艺形成，其包括但不限于：化学气相淀积(CVD)、等离子增强化学气相淀积(PECVD)、旋涂、蒸发、化学溶液淀积、原子层淀积和其他类似淀积工艺。可选地，该介电盖12可以通过热技术形成，例如包括：氧化、氮化或氮氧化。在本发明的一些实施例中，在本发明中可以使用前面提到的技术的组合。
接下来，在该结构中至少形成一个熔丝开口14(即，沟槽)。通过光刻和蚀刻形成该至少一个熔丝开口14。具体地，通过首先向介电盖12的表面提供一光致抗蚀剂层16以形成该至少一个熔丝开口14。在介电盖12的最上面的层包括光致抗蚀剂的情况下，这个步骤可以省略。该光致抗蚀剂层通过常规淀积工艺形成，例如包括：CVD、PECVD或旋涂。在应用光致抗蚀剂层后，通过将光致抗蚀剂层暴露于辐射的图案(即，沟槽图案)而图案化该光致抗蚀剂层，然后使用常规的抗蚀剂显影剂显影该露出的抗蚀剂。然后，通过下面的介电盖12(如果它包括不同于光致抗蚀剂的材料)将沟槽图形转移到该SOI衬底10的最小的顶部半导体层10C。使用蚀刻工艺获得该转移。该蚀刻工艺可以包括干法蚀刻工艺(反应离子蚀刻、等离子蚀刻、离子束蚀刻或激光烧蚀)、使用化学蚀刻剂的化学湿法蚀刻工艺，或可以使用所述蚀刻工艺的组合。典型地，使用反应离子蚀刻。图3示出了包括至少一个熔丝开口14的生成结构。应当注意到，图3和剩余附图假设该介电盖12的至少下部由不同于光致抗蚀剂的绝缘材料构成。
在图3中，参考标号16表示在该结构中出现的图案化光致抗蚀剂。如上所述，图案化的光致抗蚀剂16可以代表该介电盖12最上面的层或与该介电盖12分开的层。
该至少一个熔丝开口14的深度可以改变。例如，该至少一个熔丝开口14可以只部分地延伸到该顶部半导体层10C，它可以延伸到该埋置绝缘层10B的表面或内部，或者它可以向下延伸到该底部半导体层10A。在图3中，该至少一个沟槽开口14延伸到埋置绝缘层10B的表面。这种蚀刻深度是优选的，因为后续形成的沿着该至少一个熔丝开口14的底壁部分的熔丝材料将由该埋置绝缘层10B绝缘。在实施例中，其中该至少一个开口不与绝缘材料接触，下一个处理步骤(参看图12-16)需要在该至少一个熔丝开口内提供绝缘材料。
然后，使用本领域技术人员公知的常规的剥离工艺从该结构上剥离掉该图案化光致抗蚀剂16。在剥离该图案化光致抗蚀剂16后，然后利用常规的淀积工艺在该结构的露出的表面包括该至少一个熔丝开口14的内部形成熔丝材料18。该生成结构包括该熔丝材料18，如图4所示。该熔丝材料18典型但不一定地形成在该介电盖12的露出的水平的表面上。如果该介电盖12完全被去除，可以在该顶部半导体层10C的露出的表面的上部形成该熔丝材料18。
如上述，利用常规的淀积工艺形成该熔丝材料18。说明性的，可以使用CVD、PECVD、溅射、镀覆、化学溶液淀积、原子层淀积或金属有机淀积。该熔丝材料18包括金属、金属合金或其多层的叠层。在本发明中可以使用的熔丝材料的说明性的示例，包括但不限于：Ti、Ta、TiN、TaN、W、WN、WSi、TiSi和其混合物或多层。该熔丝材料18的厚度可以随着使用的熔丝材料的类型、形成该熔丝材料18的层的数量和制造其所使用的淀积工艺而改变。典型地，该熔丝材料18具有约20到约300nm的淀积厚度，约50到约250nm的厚度甚至更典型。
然后，利用本领域公知的沟槽隔离技术在SOI衬底10内形成浅沟槽隔离(STI)区域20。在形成该STI区域20中使用掩膜、蚀刻和隔离沟槽填充步骤，如图5A-5C所示。具体地，为了选择性的去除位于该至少一个熔丝开口14内而不被该STI掩膜22保护的熔丝材料，利用位于至少一个区域的STI掩膜22有意地覆盖包含该熔丝材料18的至少一个开口14的两个边缘而形成该STI区域20。这在图5A-5B所示的附图所说明。在后续的STI沟槽区域的蚀刻阶段，该至少一个熔丝开口14内的不被STI掩膜22保护的熔丝材料作为蚀刻停止层以防止在那些区域的进一步蚀刻。然后，在剥离STI掩膜22之前，选择性的蚀刻该露出的熔丝材料18。该步骤提供了该至少一个开口的外部边缘部分内的该熔丝材料18的自修整。这在图5C中清晰的描写了。而且，该至少一个开口14内的剩余熔丝材料18与它的两个侧面的半导体岛自对准。该自对准工艺在某些方面与MOS器件的形成相同，其中栅极与源极/漏极区域自对准。
更详细地，通过首先在上述的配置中的图4所示的该结构上形成STI掩膜22而形成该STI区域20。该STI掩膜22包括常规的光致抗蚀剂材料。尽管没有具体示出，可以在形成光致抗蚀剂材料之前形成诸如氮化物的硬掩膜。使用可选的硬掩膜易于平坦化后续形成的STI氧化物填充物。然后，图案化该光致抗蚀剂材料成为该STI掩膜22，参看图5A。该STI掩膜22保护该至少一个开口14内的至少一些熔丝材料18，同时让该至少一个开口14的侧面边缘的熔丝材料露出，参看图5B。该侧面边缘包括图5A所示的截面透视图的内侧和外侧。然后，利用选择地去除该露出的熔丝材料18的蚀刻工艺去除没有被该STI掩膜22保护的该露出的熔丝材料18，参看图5C。典型地，使用化学蚀刻工艺从该结构上选择地去除该露出的熔丝材料18。为此，可以使用化学蚀刻剂的例子，包括：在CF4等离子中的干法蚀刻或反应离子刻蚀。该蚀刻步骤露出下面的盖介质12。然后通过相同的或不同的蚀刻工艺，诸如反应离子刻蚀，去除露出的下面的盖介质12和下面的顶部半导体层10C的部分以形成用于STI的沟槽。现在，可以使用本领域公知的常规的抗蚀剂剥离工艺去除该STI掩膜22。形成STI沟槽，然后利用沟槽电介质包括例如：诸如TEOS(四乙基正硅酸盐)的CVD氧化物或高密度等离子氧化物来填充沟槽，接着使用诸如化学机械抛光(CMP)和/或研磨工艺来平坦化。应当注意到，在STI沟槽填充阶段，还在该至少一个开口14内在熔丝材料18的上面形成沟槽电介质23。应当强调的是，在该STI沟槽的蚀刻阶段，没有被蚀刻的剩余的顶部半导体层10C形成了被该STI沟槽围绕的岛区域。
接下来，进行第二平坦化工艺，以去除之前没有从该结构上蚀刻的露出的熔丝材料18。典型地，该第二平坦化工艺露出剩余的介质盖12。然后，利用常规的剥离工艺去除该剩余的介质盖12，以露出该顶部半导体层10C的表面。
本发明的这一点上，至少一个半导体器件包括：例如FET、双极型晶体管或其组合，可以利用本领域公知的技术形成在露出的顶部半导体层10C的上面。因此，尽管以下的描述具体地描述在包含该e-熔丝的结构的表面上形成FET，但是本发明并不局限于此。
当形成FET时，利用常规的淀积工艺(例如，CVD、PECVD或蒸发)、热工艺(例如，氧化或氮化)或所述工艺的组合在该顶部半导体层10C的露出的表面上形成栅极电介质24。该栅极电介质24可以包括：氧化物、氮化物、氮氧化物或其多层。典型地，该栅极电介质24由氧化物构成，诸如，SiO2、Al2O3、HfO2、ZrO2、TiO2、La2O3、Y2O3及其混合物或多层。栅极电介质24的厚度可以随着栅极电介质的材料、层24内的栅极电介质的数量和形成其所使用的技术而改变。典型地，该栅极电介质24具有约0.5到约20nm的厚度，约1到约10nm的厚度甚至更典型。
在形成该栅极电介质24之后，在该栅极电介质24上形成栅极导体26。该栅极导体26由包括掺杂多晶硅、掺杂SiGe、金属、金属合金、金属硅化物、金属氮化物或其组合和多层的导电材料构成。该栅极导体26可以利用本领域公知的常规的淀积工艺形成，其包括：CVD、PECVD、溅射、镀覆、化学溶液淀积和金属有机淀积。当使用多晶硅或SiGe作为导体材料时，可以利用原位掺杂淀积工艺或伴随离子注入的淀积来掺杂这些材料。该栅极导体26的厚度可以改变。典型地，该栅极导体26具有约20到约180nm的厚度，约40到约150nm的厚度甚至更典型。
然后，利用淀积和光刻在该栅极导体26的上面形成栅极导体掩膜28。该生成结构包括：栅极电介质24、栅极导体26和栅极导体掩膜28，如图6所示。
图7示出了至少蚀刻不被该栅极导体掩膜28保护的栅极导体26的露出部分之后形成的结构。使用干法蚀刻工艺或化学湿法工艺执行该蚀刻步骤，相对于下面的栅极电介质24选择性地去除该栅极导体26。在蚀刻该栅极导体26之后，剥离该栅极导体掩膜28。
图8示出了在图7所示的结构上形成第一注入掩膜30后的结构和第一导电离子32向该顶部半导体层10C的露出部分注入阶段。第一导电离子32可以是n型离子或p型离子。N型离子包括选自元素周期表的VA族的至少一个元素。n型离子的举例为P或As。P型离子包括选自元素周期表的IIIA族的至少一个元素。p型离子的举例为B或BF2。在某些实施例中，如所示，向与该熔丝材料18邻近的该SOI衬底10的顶部半导体层10C内形成第一导电离子32。该顶部半导体层10C的掺杂区域包括用参考标号33作为标号的第一导电离子32。
然后剥离该第一注入掩膜30，在之前用第一导电离子32注入的结构的区域之上形成第二注入掩膜34。接下来，与第一导电离子32不同导电类型的第二导电离子36被注入到结构的不包含第二注入掩膜的不被保护的部分。该步骤在该顶部半导体层10C内形成第二导电类型的掺杂区域37。该结构例如图9所示。
上述用于注入的条件是常规的，由此对于本领域技术人员是公知的。典型地，每个注入区域具有约5×1018原子/cm3或更大的离子浓度。应当注意，邻近每个图案化的栅极导体28的注入区域是FET器件相应的源极/漏极区域。
图10示出了在图案化的栅极导体26的侧壁上形成至少一个间隙壁38之后、剥离未被保护的栅极电介质24和在每个注入区域内形成硅化物区域40之后的结构。该至少一个间隙壁38可以包括：氧化物、氮化物、氮氧化物或其组合。该至少一个间隙壁38通过淀积和蚀刻形成。该至少一个间隙壁的宽度，沿着其底表面测量约20到100nm。一般地，间隙壁的宽度要足够宽以防止硅化物侵占栅极导体的下面。
利用常规的自对准硅化工艺形成该硅化物区域40。例如，当顶部半导体层10C不包括含有Si的半导体材料的时候，可以在不包含硅的表面上形成Si包含层以形成该硅化物。应当注意，当该栅极导体26包括多晶硅或SiGe时，可以在其上形成硅化物，除非在硅化之前其被保护。
该自对准硅化工艺包括形成金属或金属合金，该金属或金属合金能够与该结构的露出的表面的含Si材料相互反应。金属或金属合金可以包括：Ti、Pt、W、Ni、Ta、Co、PtNi或其它的与含Si材料反应时形成硅化物的类似材料。在形成金属或金属合金时可以使用任何常规的淀积工艺。可选氧扩散盖可以形成在金属或金属合金上。该可选的氧扩散盖包括：TiN、TaN、WN或其它阻止氧扩散到该结构的类似材料。在形成该可选氧扩散盖时可以使用任何常规的淀积工艺。
接下来，第一次退火，其可能或可能不在它的最低电阻阶段形成硅化物，进行退火的温度约300℃，温度约350℃到约650℃更典型。可以使用连续的加热状态或各种斜面和浸泡循环来进行第一次退火。典型地，该第一次退火在气体环境中进行，例如，He、Ar、N2或形成气体退火。退火时间可以随着形成硅化物时使用的金属或金属合金而改变。典型地，进行退火的时间周期约5秒到约2小时。该退火工艺可以是炉退火、快速热退火、激光退火、尖峰退火或微波退火。
可以使用选择性地湿法刻蚀工艺从结构上去除任何未反应的金属或金属合金和可选的氧扩散阻挡层。
如果进行第二次退火步骤，典型地，在温度约550℃或更高下进行，温度约600℃到800℃更典型。该第二次退火可以在与第一次退火相同的或不同的气体气氛中进行。
图11示出了在图10所示的结构上形成第一互连层42后的结构。该第一互连层42包括层间介质44，该层间电介质包括用导电材料46填充的接触开口。利用本领域技术公知的常规的互连技术形成该第一互连层42。例如，淀积层间介质44，通过光刻和蚀刻在层间介质44内提供接触开口，并且用导电材料46填充接触开口。在填充该接触开口后可以进行平坦化工艺。该层间介质44由在互连结构中典型的使用的有机的和/或无机的介质构成。例如，该层间介质44可以包括：SiO2、掺杂碳的氧化物或热固聚芳撑、硅倍半烷、硅烷或其任何组合或多层。在本发明中考虑用多孔的和/或非多孔的介质。导电材料46可以包括：掺杂的多晶硅、金属、金属合金、金属硅酸盐或其组合和多层。典型地，该导电材料46包括：Cu、Al、W或CuAl合金。
在图11中，参考标号100表示该发明的e-熔丝的位置，参考标号102表示第一导电类型的FET的位置，参考标号104表示第二导电类型的FET的位置。该发明的e-熔丝包括留在该至少一个熔丝开口14中的该修整的自对准的熔丝材料18。应当注意，该e-熔丝位于该至少一个熔丝开口14的侧壁和底壁部分，并且在所述的侧壁部分与邻近的掺杂区域电接触。该e-熔丝由STI区域22横向隔离并且也由绝缘材料垂直隔离。
现在参考图12-16，其是图示说明了本发明的第二实施例中使用的基本的工艺步骤。特别地，在图12-16所示的实施例中使用大块半导体衬底50。该大块半导体衬底50包括与SOI衬底10相关的上述的至少一个半导体材料。该大块半导体衬底50可以包括单晶向或着，它可以包含具有不同晶向的表面区域。后者衬底是利用本领域公知的技术形成的混合衬底。该大块半导体衬底50可以被掺杂、不掺杂或包含掺杂的和未掺杂的区域。同样，大块半导体衬底50可以被应变的，未被应变的或其中即包含应变又包含没有应变的区域。
图12示出了该大块半导体衬底50，包括位于大块半导体衬底50的上表面的上面的氮化物或氮氧化物介电盖12。大块半导体衬底50还包括衬垫了氧化物52的至少一个熔丝开口(沟槽)14。氧化物52可以利用任何常规的保形淀积工艺形成，诸如，CVD或PECVD。氧化物52可以具有约5到约100nm的厚度，约10到约30nm的厚度甚至更典型。本发明还考虑使用其他的电和热绝缘材料代替氧化物52。
如图12所示，将聚合物或光致抗蚀剂54应用到该结构以便于至少填充该至少一个开口14。通过常规的淀积工艺形成该聚合物或光致抗蚀剂54，诸如，旋涂、CVD或PECVD，并且使用回蚀刻工艺以使该至少一个开口14内的该聚合物或光致抗蚀剂54凹陷。该回蚀刻工艺包括定时蚀刻工艺，诸如，选择地去除该聚合物或光致抗蚀剂54的反应性离子蚀刻。当使用聚合物时，聚合物可以包括：聚酰亚胺、聚丁基降冰片烯(polybutylnorbornene)(PNB)或类似有机聚合物。任何常规的光致抗蚀剂材料也可以作为用于层54的材料。例如，在图13中，示出了包括凹陷的聚合物或光致抗蚀剂54的生成结构。
随后，利用各向同性刻蚀工艺去除没有被凹陷的聚合物或光致抗蚀剂54覆盖的露出的氧化物52。例如，可以使用BHF溶液从该结构上去除该露出的氧化物52。例如，在图14中，示出了已经进行了各向同性刻蚀工艺之后形成的生成结构。应当注意，该至少一个熔丝开口14内的大块半导体结构50的侧壁部分是暴露的。然后，利用常规的剥离工艺从该结构上去除剩余的聚合物或光致抗蚀剂材料54，接着，形成熔丝材料18，提供如图15中所示的结构。
现在，可以使用上面第一个实施例中所描述的在至少一个开口14内形成熔丝材料18所使用的剩余的工艺步骤。图16描绘了包括该e-熔丝的大块半导体结构50的一部分。应当注意，图16中仅示出了该e-熔丝的位置，而且该图也没有示出在每个掺杂区域上形成的硅化物区域。忽略后者是为了清楚。
应当注意，本发明的工艺，具体地关于上述的第一实施例，提出了一种位于该至少一个开口14内的的e-熔丝材料18，该e-熔丝材料18在该至少一个开口14的底角处出现一个颈部110。例如，参看图17。这些颈部导致编程的过程中的电流聚集。当电流脉冲带有很大的能量时，其可以瞬间在该颈部区域附近产生很高的温度，由此熔化该熔丝材料18并导致其断开。因此，这个物理位置的熔丝烧断具有极度的重复性。埋置的绝缘层10B(或氧化物层52)和STI区域20环绕该至少一个开口14内的熔丝材料18，如此一来，在该熔丝材料18和邻近的半导体材料之间产生了不良的热路径。由于该绝缘材料的原因，该熔丝材料18可以在比一般需要的电流密度低的情况下编程。总而言之，提出了用于形成e-熔丝的位于该至少一个开口14内的相对简单的和非常可操作的，具有高度可重复的特性的工艺。
尽管本发明已经相对于其优选的实施例进行具体图示和说明，但是本领域技术人员应当清楚，在不脱离本申请的精神和范围的情况下，可以在形式以及细节上作出前述的改变。因此，目的在于，本发明不局限于在此所述的和说明的形式以及细节，但是应当落在所附的权利要求的范围之内。

Claims (20)

1.一种半导体结构，包括：
具有包含嵌入的e-熔丝的至少一个熔丝开口的半导体衬底，该嵌入的e-熔丝位于该至少一个熔丝开口的的侧壁和底壁部分上，并且在所述侧壁部分与位于所述半导体衬底内的邻近的掺杂区域电接触。
2.如权利要求1所述的半导体结构，其中所述半导体衬底是绝缘体上半导体。
3.如权利要求1所述的半导体结构，其中所述半导体衬底是大块半导体。
4.如权利要求3所述的半导体结构，还包括位于至少所述底壁部分上的氧化物或其它的电和热绝缘材料。
5.如权利要求1所述的半导体结构，其中所述至少一个熔丝开口由沟槽介质材料填充。
6.如权利要求1所述的半导体结构，其中所述e-熔丝包括选自由金属、金属合金和其多层叠层所构成的组的熔丝材料。
7.如权利要求6所述的半导体结构，其中所述熔丝材料包括Ti、Ta、TiN、TaN、W、WN、WSi、TiSi或其混合物和其组合中的一个。
8.如权利要求1所述的半导体结构，还包括浅沟槽隔离区域，其环绕所述包含所述嵌入的e-熔丝的至少一个开口和所述半导体衬底的所述邻近的掺杂区域。
9.如权利要求1所述的半导体结构，其中所述e-熔丝包括在该至少一个熔丝开口的底角处具有颈部的熔丝材料。
10.如权利要求1所述的半导体结构，其中所述掺杂区域包括位于所述半导体衬底内的邻近所述至少一个熔丝开口的n型离子或p型离子。
11.一种制造半导体结构的方法，包括：
在半导体衬底中提供至少一个熔丝开口，所述至少一个熔丝开口至少包括衬垫于该至少一个熔丝开口的侧壁和底壁部分的熔丝材料；
在所述半导体衬底中形成邻近的浅沟槽隔离区域，其中，在所述形成所述邻近的浅沟槽隔离区域的过程中，修整该至少一个熔丝开口内的该熔丝材料的外部边缘部分以提供嵌入的e-熔丝，该e-熔丝与所述至少一个熔丝开口的所述侧壁部分对齐，该至少一个熔丝开口由剩余的半导体岛所限定；并且
在所述剩余的半导体岛内形成掺杂区域，其中所述掺杂的区域与所述嵌入的e-熔丝电接触。
12.如权利要求11所述的方法，其中所述提供所述至少一个熔丝开口包括：光刻和蚀刻，所述蚀刻停止在绝缘体上半导体衬底的埋置绝缘层的上面。
13.如权利要求11所述的方法，其中所述提供所述至少一个熔丝开口包括：在形成所述熔丝材料之前，在至少所述底壁上面形成电或热绝缘材料。
14.如权利要求11所述的方法，其中，在所述形成邻近的浅沟槽隔离区域的过程中，将沟槽介质材料填充在所述至少一个熔丝开口中。
15.如权利要求11所述的方法，其中，所述e-熔丝包括选自由淀积形成的金属、金属合金和其多层叠层所构成的组的熔丝材料。
16.如权利要求15所述的方法，其中，所述熔丝材料包括Ti、Ta、TiN、TaN、W、WN、WSi、TiSi或其混合物和其组合中的一个。
17.如权利要求15所述的方法，其中，所述熔丝材料在该至少一个熔丝开口的底角处具有颈部。
18.如权利要求11所述的方法，其中，在形成至少一个半导体器件的过程中利用离子注入工艺形成位于所述剩余的半导体岛内的掺杂区域。
19.如权利要求18所述的方法，其中，所述至少一个半导体器件包括场效应晶体管。
20.如权利要求11所述的方法，还包括互连层，其包括在所述半导体衬底上其中具有导电填充的接触开口的层间介质。
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