KR20080011227A - Ｓｏｉ 디바이스 제조 방법 - Google Patents

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KR20080011227A
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Abstract

SOI 디바이스(20)를 제조하는 방법이 제공된다. 일 실시예에 따르면, 본 방법은 단결정 실리콘층(22)을 갖는 단결정 실리콘 기판(24)을 제공하는 단계를 포함하며, 상기 단결정 실리콘층(22)은 유전층(26)에 의하여 분리된 상태로 상기 단결정 실리콘 기판(24)을 오버레이한다. 게이트 전극(40, 42) 및 스페이서(44)를 형성하기 위하여 게이트 전극 재료(39)가 패터닝 및 식각된다. 불순물 결정 도펀트 이온(54, 56)이, 단결정 실리콘층(22)에 서로 이격된 소스 영역(56, 66) 및 드레인 영역(58, 68)을 형성하기 위하여 상기 게이트 전극(40, 42)을 이온 주입 마스크로서 이용하여 상기 단결정 실리콘층(22)내로 그리고 상기 단결정 실리콘 기판(24)에 서로 이격된 디바이스 영역(60, 70)을 형성하기 위하여 상기 스페이서(44)를 이온 불순물 마스크로서 이용하여 상기 단결정 실리콘층 기판(24) 내로 주입된다. 이어서, 상기 이격된 디바이스 영역(60, 70)을 전기적으로 접촉시키는 전기적 컨택(76)들이 형성된다.

Description

ＳＯＩ 디바이스 제조 방법{METHOD FOR FABRICATING SOI DEVICE}
본 발명은 SOI(semiconductor on insulator) 디바이스들을 제조하는 방법에 관한 것으로, 더욱 구체적으로, 얇은 SOI층과 기판 양자에 디바이스를 갖는 SOI 집적 회로를 제조하는 방법에 관한 것이다.
오늘날 집적회로(ICs)의 대부분은 다수의 상호 연결된 전계 효과 트랜지스터(FET) (금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)로도 칭함)를 이용함으로써 구현된다. 집적회로들은 일반적으로 P-채널 FET와 N-채널 FET 양자를 이용하여 형성되며, 따라서, 이 집적회로는 상보형(complementary) MOS 또는 CMOS 회로로서도 언급된다. FET 집적회로의 성능에서 확실한 개선은 절연층 위에 놓이는 반도체 재료의 얇은 층으로 FET를 형성함으로써 실현된다. 이러한 절연층상에 놓이는 반도체 즉, SOI FET는, 예컨대 낮은 접합 용량(lower junction capacitance)을 나타내며, 이에 따라 보다 고속으로 동작할 수 있다. 그러나, 어떤 응용들에서는 절연층을 지지하는 반도체 기판에서 적어도 몇몇의 디바이스들을 제조하는 것이 이롭다. 기판에 형성된 디바이스는, 예를 들어, 더 좋은 열 특성(thermal properties)을 가질 수 있고 얇은 반도체층에 형성된 디바이스들보다 더 높은 전압을 유지할 수 있다.
집적 회로의 복잡성이 증가함에 따라, 더 많은 MOS 트랜지스터들이 집적회로 기능을 구현하기 위해 필요로 된다. 더 많은 트랜스터들이 집적회로 내로 설계됨에 따라, 집적회로의 크기가 합리적으로 유지되고 집적회로가 신뢰성 있게 제조될 수 있기 위하여 개개의 MOS 트랜지스터의 크기를 축소하는 것이 중요시되고 있다. MOS 트랜지스터의 크기를 축소하는 것은 최소 피쳐 사이즈(minimum feature size) (즉, 라인의 최소 폭 또는 라인들 간의 최소 간격)을 줄이는 것을 의미한다. 현재, MOS 트랜지스터들에 있어서, 트랜지스터의 게이트 전극 폭이 45nm보다 작거나 이와 같은 정도로 과감하게 축소되고 있다. 그러나, SOI 구조의 기판에 디바이스를 형성하기 위하여 이용되는 종래의 방법들은 얇은 반도체층에 형성된 디바이스들에서 실현되기 때문에 기판 디바이스들에서 동일한 최소 피처 사이즈를 달성할 수 없다.
따라서, 최소 피처 사이즈를 갖는 SOI 디바이스를 제조하는 방법을 제공하는 것이 바람직하다. 추가적으로, 최소 피처 사이즈 기판 디바이스들을 갖는 SOI 디바이스들을 제조하는 자기 정렬 방법을 제공하는 것이 바람직하다. 또한, 본 발명의 다른 바람직한 구성 및 특징들이 첨부 도면 및 상기 기술분야 및 배경기술과 연계한 다음의 상세한 설명과 첨부된 특허청구의 범위로부터 분명해지게 될 것이다.
본 발명은 SOI 디바이스를 제조하기 위한 방법을 제공한다. 상기 방법은, 일 실시예에서, 단결정 실리콘층을 갖는 단결정 실리콘 기판을 제공하는 것을 포함하며, 상기 단결정 실리콘 층은 유전층에 의해 상기 단결정 실리콘 기판으로부터 분리된 상태로 상기 단결정 실리콘 기판을 오버레이(overlay)한다. 게이트 전극과 스페이서를 형성하기 위하여, 게이트 전극 재료가 증착 및 패터닝된다. 불순물을 결정하는 도펀트 이온들을 상기 게이트 전극을 이온 주입 마스크로서 이용하여 상기 단결정 실리콘층내로 주입시켜 상기 단결정 실리콘층에 서로 이격된 소오스 영역과 드레인 영역을 형성시킴과 아울러, 상기 불순물을 결정하는 도펀트 이온들을, 상기 스페이서를 이온 주입 마스크로서 이용하여 상기 단결정 실리콘 기판내로 주입시켜 상기 단결정실리콘 기판에 이격된 디바이스 영역들을 형성시킨다. 이 후, 이격된 디바이스 영역들과 접촉하는 전기적 컨택(electrical contact)들이 형성된다.
이하, 다음의 도면들을 참조로 하여 본원 발명을 상세히 설명하기로 하며, 여기서 유사한 도면 번호들은 모두 유사한 구성 요소를 나타낸다.
도 1 내지 도 11은 본 발명의 다양한 실시예에 따른 공정 단계들의 개략 단면도이다.
도 12는 종래기술의 기판 다이오드의 단면도이다.
도 13은 본 발명의 실시예에 따른 기판 다이오드의 개략 단면도이다.
다음의 상세한 설명은 단지 예시적인 것이며, 본 발명, 본 발명의 응용 또는 사용을 제한하는 것으로 의도된 것이 아니다. 또한, 전술한 기술 분야, 배경 기술, 개요 또는 다음의 상세한 설명에 제시된 어떤 거론되거나 함축된 이론에 의하여 속박되지 않는다.
도 1-11은 본 발명의 여러 실시예에 따른 CMOS 집적회로의 제조에 대한 방법 단계들을 개략적으로 설명한다. 용어 'MOS 디바이스'는 비록 바람직하게는 금속 게이트 전극 및 산화물 게이트 절연체를 갖는 디바이스로서 언급되지만은, 이 용어는 게이트 절연체 (산화물이건 다른 절연체이건 상관없으며, 반도체 기판 위에 또한 위치됨) 위에 위치되는 전도성 게이트 전극 (금속이건 다른 전도성 물질이건 상관없음)를 포함하는 모든 반도체 디바이스를 지칭하는 것으로도 사용된다. 이들 예시적인 실시예들에서는 CMOS 집적회로(20)의 작은 부분만을 도시한다. CMOS 디바이스의 제조에서 다양한 단계들이 잘 알려져 있는바, 간결성을 위해 많은 종래의 단계들에 대해서는 간단히 언급하거나 혹은 잘 알려진 공정에 대한 세부사항을 설명함이 없이 모두 생략하기로 한다. 이 예시적인 실시예에서, 집적회로(20)는 CMOS 회로로 언급되고 있지만은 본 발명은 또한 단일 채널 타입의 MOS 회로의 제조에도 적용가능하다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 방법은 반도체 기판(21)을 제공하는 단계로 시작한다. 반도체 기판은 바람직하게는 단결정 실리콘 캐리어 기판 (24)위에 형성된 단결정 실리콘층(22)을 갖는 실리콘 기판이다. 여기에 사용되는 용어, "실리콘층" 및 "실리콘 기판"은 반도체 분야에서 전형적으로 사용되는 비교적 순수한 단결정 실리콘 물질은 물론 실질적으로 단결정인 반도체 재료를 형성하도록 게르마늄, 탄소 등과 같은 기타 요소들이 혼합된 실리콘을 포괄하는 의미의 용어로 사용된다. 단결정 실리콘층(22)은 N-채널 및 P-채널 MOS 트랜지스터들을 형성하는데 사용된다. 단결정 실리콘 기판(24)은 본 명세서에서 PN 접합 다이오드로서 설명되는 기판 디바이스의 형성을 위하여 사용된다. 단결정 실리콘 층(22)은, 예를 들어, 잘 알려진 층 전사 기술(layer transfer technique)에 의하여 형성될 수 있다. 이 기술에서 수소가 산화 단결정 실리콘 웨이퍼의 기판 영역내로 주입된다. 그 후, 이렇게 수소 주입된 웨이퍼는 단결정 실리콘 기판(24)에 플립 본딩 (flip bonding)된다. 이어서, 상기 수소 주입된 웨이퍼를 상기 주입된 영역을 따라 분할하고 상기 본딩을 강화시키기 위해 2 단계(two phase) 열처리가 수행되며, 이에 따라 얇은 단결정 실리콘 층(22)이 상기 단결정 실리콘 기판에 본딩되고 유전체 절연층 (26)에 의해 상기 기판으로부터 분리된 상태로 된다. 이 후, 상기 단결정 실리콘층은 예컨대 화학 기계적 평탄화 기법 (CMP)을 이용하여, 구현되는 회로 기능에 따라 적어도 약 50-300nm의 두께로 박형화 및 연마과정을 거치게 된다.
단결정 실리콘층과 단결정 실리콘 캐리어 기판 양자는 바람직하게는 적어도 약 1-35 오옴/스퀘어(Ohms per square)의 저항율(resistivity)을 갖는다. 실리콘은 N-타입 또는 P-타입으로 불순물 도핑(impurity doped)될 수 있으나, P-타입으로 도핑되는 것이 바람직하다. 유전체 절연층(26)은, 일반적으로 실리콘 다이옥사이드이며, 바람직하게 약 50 내지 200nm의 두께를 갖는다.
웨이퍼 결합 기술에 대한 한 대안으로서, 단결정 반도체 기판(21)은 SIMOX 공정에 의하여 형성될 수 있다. SIMOX 공정은 산소이온을 단결정 실리콘 기판(24)의 서브-표면 영역(sub-surface region)에 주입하는 잘 알려진 공정이다. 단결정 실리콘 기판과 주입된 산소는 서브-표면 실리콘 산화물 유전체층(sub-surface silicon oxide dielectric layer)(26)을 형성하기 위하여 연속하여 가열되고, 서브 -표면 실리콘 산화물 유전체층은 단결정 실리콘 기판(24)의 나머지 영역으로부터 SOI층(22)을 전기적으로 고립시킨다. SOI층(22)의 두께는 주입 이온의 에너지에 의하여 결정된다. 유전층(26)은 매몰 산화물(buried oxide) 또는 "박스(BOX)"로서 공통적으로 언급되며, 여기에서도 그렇게 언급하기로 한다.
반도체 기판(21)을 제공한 후, 본 발명의 일 실시예에 따른 방법은 도 2에 도시한 바오 같이, 단결정 실리콘층(22)을 통하여 유전층 또는 박스(BOX)(26)로 연장되는 유전체 고립 영역(28, 30)들을 형성한다. 유전체 고립 영역들은 바람직하게는 잘 알려진 STI(shallow trench isolation) 기술에 의하여 형성되는바, 여기서, 단결정 실리콘층(22)내로 트렌치(trench)들이 식각되고, 증착된 실리콘 다이옥사이드(deposited silicon dioxide)와 같은 유전체 물질로 채워지며, 과잉 실리콘 다이옥사이드(excess silicon dioxide)는 CMP에 의하여 제거된다. STI 영역(28)은, 필요에 따라, 단결정 실리콘층(22)에 형성될 CMOS 회로의 다양한 디바이스들 사이에 전기적 고립을 제공한다. 본 발명의 일 실시예에 따르면, STI 영역(30)은 캐리어 기판(carrier substrate)(24)에 형성될 디바이스를 단결정 실리콘층(22)에 형성될 디바이스들로부터 전기적으로 절연시키는데 기여한다. 유전체 고립 영역(28, 30)의 형성 전 또는 후에, 단결정 실리콘층(22)의 일부는 P-타입 영역(32) 및 N-타입 영역(34)을 형성하도록, 예를 들어 이온 주입에 의하여 도핑될 수 있다.
본 발명의 일 실시예에 따르면, 포토레지스트의 층(35)이 단결정 실리콘층(22) 및 유전체 고립 영역(28, 30)의 표면을 오버레이하도록 도포된다. 포토레지스트의 층은 도 3에 도시된 바와 같이 유전체 고립 영역(30)의 일부를 노출시키도 록 패터닝된다. 패터닝된 포토레지스트는 이온 주입 마스크로서 사용되고 전도성 결정 이온 불순물들이, 화살표(36)로 표시된 것처럼, 도핑된 영역(37)을 형성하도록 단결정 실리콘 기판(24)의 표면으로 주입된다. 예를 들어, 인 이온(phosphorus ions)이 N-타입 도핑된 영역(37)을 형성하도록 약 1×1013 - 2×1014 cm-2의 도즈(dose) 및 약 200-300KeV의 에너지에 단결정실리콘 기판으로 주입될 수 있다.
도 4에 도시된 바와 같이, 포토레지스트의 층(35)을 제거한 후에, 게이트 절연 재료(38)의 층은 성장되거나 실리콘층(22)의 표면에 증착된다. 게이트 절연층은 산화 분위기에서 실리콘 기판을 가열함으로써 형성된 열적으로 성장된 실리콘 다이옥사이드(thermally grown silicon dioxide)일 수 있고, 실리콘 다이옥사이드, 실리콘 옥시나이트라이드(silicon oxynitride), 실리콘 나이트라이드(silicon nitride), HfSiO와 같은 고 유전체 콘스탄트 절연체(high dielectric constant insulator) 등과 같은 증착된 절연체일 수 있다. 증착된 절연체들은 CVD(chemical vapor deposition), LPCVD(low pressure chemical vapor deposition) 또는 PECVD(plasma enchanced chemical vapor deposition)에 의하여 증착될 수 있다. 게이트 절연 재료의 두께는 일반적으로 1-10nm이다. 설명된 바와 같이, 게이트 절연 재료(38)는 증착된 층이고, 증착된 층은 유전체 고립 영역들(28, 30) 및 잔존하는 단결정 실리콘층(22) 양자 상에 증착된다. 잘 알려진 바와 같이, 성장된 열 산화물은 단결정 실리콘층 상에서만 성장된다. 다결정 실리콘과 같은 재료를 형성하는 게이트 전극의 층(39)이 게이트 절연 재료(38), 단결정 실리콘층(22) 및 유전체 고립 영역들(28, 30)을 오버레이하도록 증착된다. 층(39)은 이후에 다결정 실리콘층으로서 언급하기로 한다. 물론 당업자이면 게이트 전극 재료로서 다른 전도 재료가 사용될 수 있음을 알 수 있을 것이다. 다결정 실리콘의 층은 바람직하게 비도핑 다결정 실리콘으로서 증착되고 후속하여 이온 주입에 의하여 불순물이 도핑된다.
본 발명의 실시예에 따른 방법이 도 5에 도시되어 있다. 다결정 게이트 전극층(39)이 단결정 실리콘층(22)의 N-타입 영역(34)을 오버레이하는 P-채널 게이트 전극(40), 단결정 실리콘층(22)의 P-타입 영역을 오버레이하는 N-채널 게이트 전극(42) 및 유전체 고립 영역(30)을 오버레이하는 스페이서(44)를 형성하도록 패터닝 및 식각된다. 본 발명의 기술분야의 진보에 따라, 게이트 전극의 식각은 단지 45nm이하의 게이트 길이를 달성할 수 있다. 다결정 실리콘 게이트 전극층(39)은 바람직하게는 각각 최소 패턴 크기(minimum feature size)를 갖는 게이트 전극들(40, 42)과 스페이서(44)를 얻기 위한 잘 알려지고 진보된 패터닝 및 식각 기술을 이용하여 바람직하게 식각된다. 이러한 진보된 패터닝 및 식각 기술들은 일반적으로 최소의 이용가능한 포토리소그래피 노출 피쳐 사이즈 (minumum available photolithography exposure feature size)를 이용하여 다결정 실리콘을 패터닝 및 식각하고 이어서 결과적인 구조의 폭을 더 줄이기 위하여 다결정 실리콘을 등방적으로 식각하는 것을 포함한다.
도 6에 도시된 바와 같이, 포토레지스트의 층(46)이 구조에 도포되고 유전체 고립 영역(30)의 일부와 스페이서(44)를 노출시키도록 패터닝된다. 본 발명의 실시예에 따르면, 포토레지스트의 패터닝된 층 및 스페이서는 유전체 고립 영역(30)과 유전체 절연층(26)을 통해 개구부(48, 50)를 식각하고 그리고 불순물이 도핑된 영역(37)의 일부를 노출시키도록 식각 마스크로서 함께 사용된다. 개구부(48, 50)는 바람직하게는 반응 이온 식각에 의하여 유전체 고립 영역(30)과 유전체 절연층(26)을 통해 이방성 식각된다. 유전층들은, 예를 들어, CF4 또는 CHF3 화학물을 이용하여 반응 이온 식각될 수 있다. 개구들(48, 50) 사이의 간격은, 포토레지스트의 층(46)에 개구들의 간격에 의해서가 아닌, 스페이서(44)의 폭에 의하여 결정되고 따라서, 본 발명의 실시예에 따르면, 개구(48, 50)들 사이의 간격은 최소 패턴 크기와 비슷해진다. 개구(48, 50)들 사이의 간격은 최소 포토리소그래픽 패턴 간격보다 작을 수 있고 그렇지 않으면 포토리소그래픽 패터닝 및 식각을 통하여 달성될 수 있다.
포토레지스트의 층(46)을 제거한 후에, 포토레지스트의 다른 층(52)이 구조에 도포되고, 개구부들(48, 50) 중 어느 하나를 노출시키기 위하여 패터닝되는 반면, 개구부들 중 다른 하나가 마스킹된다. 포토레지스트 층은 또한 영역들(32, 34) 중 어느 하나를 노출시키기 위하여 패터닝되는 반면에 영역들 중 다른 하나는 마스킹된다. 도 7에 도시된 바와 같이, 포토레지스트 층(52)은 개구부(48)와 P-타입 영역(32)을 노출시키도록 패터닝된다. 패터닝된 포토레지스트 층(52)은 이온 주입 마스크로서 사용되며, N-타입 불순물 도펀트 이온들(바람직하게는 비소 이온(arsenic ions))이 화살표(54)로 표시된 바와 같이 노출된 영역에 주입된다. N-타입 불순물 도펀트 이온들은 게이트 전극(42)을 따라 자기 정렬된 N-채널 MOS 트랜지스터의 소 스(56) 및 드레인(58)과, 스페이서(44)의 일측을 따라 자기 정렬된 캐소드 영역(60)을 형성한다.
포토레지스트의 층(52)이 제거되고, 포토레지스트의 다른 층(62)이 구조에 도포되고 개구부들(48, 50) 중 다른 하나와 영역들(32, 34) 중 다른 하나를 노출시키도록 패터닝되는 반면, 앞에서 노출된 개구부와 영역은 마스킹된다. 도8에 도시된 바와 같이, 포토레지스트 층(62)은 개구부(50)와 영역(34)을 노출시키도록 패터닝된다. 패터닝된 포토레지스트 층(62)은 이온 주입 마스크로서 사용되고 P-타입 불순물 도펀트 이온들(바람직하게 붕소 이온)이 화살표(64)로 표시된 바와 같이 노출된 영역들로 주입된다. P-타입 불순물 도펀트 이온들은 게이트 전극(40)을 따라 자기 정렬된 P-채널 MOS 트랜지스터의 소스(66) 및 드레인(68)과, 스페이서(44)의 다른 측면을 따라 자기 정렬된 애노드 영역(70)을 형성한다. 포토레지스트 층(52)이 제거되고 이온 주입된 영역은, 바람직하게는 급속 열 어닐링에 의하여, 주입된 이온들을 활성화시키도록 가열된다. 게이트 전극 상에서 측벽 스페이서들의 형성, 추가적인 소스 및 드레인 영역의 주입, 게이트 전극의 하부에 배치되지 않은 게이트 절연 재료의 제거 등과 같은 다른 종래의 방법 단계들이 MOS 트랜지스터의 공정을 완료하기 위하여 실시될 수 있다.
본 발명의 실시예에 따르면, 실리사이드 형성 금속 층(금속은 니켈, 코발트, 티타튬, 팔라듐 또는 이와 유사한 종류들을 포함한다)이 구조상에 증착되고 게이트 전극(40, 42)에 대하여 뿐만 아니라 이온 주입된 소스, 드레인, 애노드 및 캐소드 영역들과 접촉한다. 실리사이드 형성 금속은 바람직하게 약 1-15nm의 두께를 갖는 다. 실리사이드 형성 금속은 금속이 실리콘과 반응하도록 하기 위하여 바람직하게는 약 350℃ 내지 500℃의 온도로 가열된다. 여기서 실리콘은 도 9에 도시된 바와 같이 게이트 전극 상에 및 각각의 이온 주입된 영역의 표면에서 금속 실리사이드 컨택 영역(72)을 형성하도록 접촉한다. 실리콘과 접촉하고 있지 않은 금속 (예를 들어, 유전체 고립 영역 상에 증착된 금속)은 가열 단계 동안 반응하지 않고, 예를 들어 H2O2/H2SO4 또는 HNO3/HCl 용액에서 습식 식각에 의하여 제거된다.
도 10에 도시된 바와 같이, 절연 재료의 층(74)이 컨택 영역들을 오버레이하도록 증착 및 평탄화된다. 절연 재료는 예를 들어 TEOS(tetraethylorthosilicate) 소스를 이용하는 LPCVD에 의하여 증착될 수 있다. 층(74)은 바람직하게는 CMP에 의하여 평탄화된다. 평탄화 이후, 포토레지스트(미도시)의 층이 평탄화된 절연 재료의 표면에 도포되고 절연 재료를 통하여 금속 실리사이드 컨택 영역으로 연장하는 컨택 개구(76)를 식각하기 위한 마스크로서 사용되다.
컨택 플러그들(79)은 다양한 디바이스 영역들에 전기적 접촉이 되도록 각각의 컨택 개구(76)에 형성된다. 컨택 플러그들은, 예를 들어, 알려진 방법으로 티타늄, 타타늄, 질화티타늄 및 텅스텐의 연속적인 층들을 증착함으로써 형성될 수 있다. 과잉 금속층들은 도 11에 도시된 바와 같이 컨택 플러그를 남기도록 CMP에 의하여 제거될 수 있다. 당업자이면, 컨택 개구(78) 및 컨택 플러그(78)가 실리사이드 컨택 영역들 각각 및 모두를 접촉할 필요는 없으며, 이러한 접촉은 구현될 회로의 세부사항에 따르게 됨을 이해할 것이다.
당업자이면, 대안적 및/또는 추가적인 단계들이 집적회로(20)를 제조하는데 사용될 수 있고, 방법 단계들의 순서는 본 발명의 넓은 범위로부터 벗어남이 없이 변경될 수 있음을 이해할 것이다. 예를 들어, 측벽 스페이서는 게이트 전극들의 가장자리에 형성될 수 있고, 이런 스페이서들은 추가적인 이온 주입을 위한 마스크로서 이용되거나 또는 금속 실리사이드 컨택을 게이트 전극으로부터 이격되게 하는데 사용될 수 있다.
종래의 SOI 집적 회로는 절연층을 오버레이하는 얇은 단결정 실리콘층에 형성된 다른 회로 부품뿐만 아니라 단결정 실리콘 기판에 제조된 다이오드를 포함하였으나, 이러한 회로들을 제조함에 있어서, 애노드 및 캐소드 영역들은 종래의 포토리소그래픽 기술들을 이용하여 오버레이된 얇은 실리콘층 및 절연층을 패터닝 및 식각함에 의하여 기판에정의되었다. 즉, 애노드 및 캐소드 영역들은 각각의 마스크 패턴들에 의하여 정의되고, 각각의 마스크 패턴들은 기껏해야 최소 피처 사이즈와 동일한 거리로 이격되었다. 본 발명의 실시예를 이용하여 기판 디바이스들을 제조함에 의하여, 최소로 달성가능한 게이트 길이의 폭과 동일한 거리로 기판에 영역들 사이의 간격을 줄이는 것이 가능하다. 본 발명의 실시예에 따른 기판 디바이스들을 제조함에 의하여 실현될 수 있는 장점은 도 12에 도시된 바와 같이 종래의 방법에 의하여 제조된 기판 다이오드를 도 13에 도시된 바와 같은 본 발명의 실시예에 따라 제조된 기판 다이오드와 비교함으로써 확인된다. 도 13에서, 도 11에 사용된 것과 동일한 번호가 사용되었다. 도 12에서 대응하는 영역들은 동일한 번호가 부여되었다. 종래의 디바이스의 애노드와 캐소드 사이의 간격(화살표(86)로 표시)은 본 발명의 실시예에 따라 제조된 다이오드의 애노드와 캐소드 사이의 간격(화살표(88)로 표시)의 2.5 내지 5배이다.
전술한 상세한 설명에서 적어도 하나의 예시적인 실시예를 제시하였지만은, 아주 많은 변형들이 존재함을 이해하여야 한다. 예시적인 실시예(또는 실시예들)은 본 발명의 권리범위, 응용성 또는 구성을 제한하도록 의도된 것이 아님을 이해하여야 한다. 전술한 상세한 설명은 당업자에게 상기 예시적인 실시예(들)를 구현하는데 있어 편의를 위한 로드맵을 제공하게 될 것이다. 첨부된 특허청구의 범위에 제시된 발명의 범위 및 이에 대한 균등론적 범위내에서 기능 및 구성에 대한 다양한 변형이 가능함을 이해하여야 한다.

Claims (10)

  1. 단결정 실리콘층(22)을 갖는 SOI 디바이스(20) - 상기 단결정 실리콘층(22)은 유전층(26)에 의하여 단결정 실리콘 기판(24)로부터 분리된 상태로 상기 단결정 실리콘 기판(24)을 오버레이한다 - 를 제조하는 방법으로서,
    상기 단결정 실리콘층(22)을 오버레이하는 게이트 전극 재료(39)를 증착하는 단계;
    게이트 전극(40, 42) 및 스페이서(44)를 형성하기 위하여 상기 게이트 전극 재료(39)를 패터닝하는 단계;
    상기 단결정 실리콘층에 이격된 소스 영역(56, 66) 및 드레인 영역(58, 68)을 형성하기 위하여, 상기 게이트 전극(40, 42)을 이온 주입 마스크로서 이용하여 상기 단결정 실리콘층내에 불순물 결정 도펀트 이온(54, 64)을 이온 주입하는 단계;
    상기 단결정 실리콘층에 이격된 디바이스 영역(60, 70)을 형성하기 위하여 상기 스페이서(44)를 이온 불순물 마스크로서 이용하여 상기 단결정 실리콘층 기판(24)내로 불순물 결정 도펀트 이온(54, 56)을 이온 주입하는 단계; 및
    상기 이격된 디바이스 영역(60, 70)을 전기적으로 접촉(76)시키는 단계를 포함하는 것을 특징으로 하는 SOI 디바이스 제조방법.
  2. 제 1항에 있어서,
    상기 게이트 전극 재료(39)를 패터닝하는 단계는:
    최소 리소그래피 피처 사이즈(minimum lithography feature size)를 이용하여 상기 게이트 전극 재료를 포토리소그래픽으로 패터닝 및 식각하는 단계; 및
    이후에, 상기 게이트 전극 재료(39)를 등방성 식각하여 상기 게이트 전극(40, 42)과 상기 스페이서(44)의 폭을 감소시키는 단계를 포함하는 것을 특징으로 하는 SOI 디바이스 제조방법.
  3. 제 1항에 있어서,
    상기 이격된 디바이스 영역들을 형성하기 위하여 이온을 주입하는 단계는,
    N-타입 디바이스 영역(60)을 형성하기 위하여 N-타입 불순물 결정 도펀트(54)를 이온 주입하는 단계; 및
    P-타입 디바이스 영역(70)을 형성하기 위하여 P-타입 불순물 결정 도펀트(64)를 이온 주입하는 단계를 포함하는 것을 특징으로 하는 SOI 디바이스 제조방법.
  4. 제 3항에 있어서,
    N-타입 불순물 결정 도펀트(54)를 이온 주입하는 단계는 상기 단결정 실리콘층(22)에 N-채널 소스(56)와 드레인(58) 영역들을 형성하기 위하여 N-타입 불순물 결정 도펀트를 이온 주입하는 단계를 더 포함하고,
    P-타입 불순물 결정 도펀트(54)를 이온 주입하는 단계는 상기 단결정 실리콘 층(22)에 P-채널 소스(66) 및 드레인(68) 영역들을 형성하기 위하여 P-타입 불순물 결정 도펀트를 이온 주입하는 단계를 더 포함하는 것을 특징으로 하는 SOI 디바이스 제조방법.
  5. 단결정 실리콘층(22)을 갖는 SOI 디바이스(20) - 상기 단결정 실리콘층(22)은 유전층(26)에 의하여 단결정 실리콘 기판(24)으로부터 분리된 상태로 상기 단결정 실리콘 기판(24)을 오버레이한다 - 를 제조하는 방법으로서,
    상기 단결정 실리콘층을 통하여 상기 유전층(26)으로 연장되는 유전체 고립 영역(30)을 형성하는 단계;
    상기 단결정 실리콘층(22)과 상기 유전체 고립 영역(30)을 오버레이하는 게이트 전극 재료(39)의 층을 증착하는 단계;
    상기 유전체 고립 영역(30)을 오버레이하는 스페이서(44)와 상기 단결정 실리콘층(22)을 오버레이하는 게이트 전극(40, 42)을 동시에 형성하기 위하여 게이트 전극 재료(39)의 층을 패터닝하는 단계;
    상기 스페이서(44)를 식각 마스크로서 이용하여, 상기 유전층(26)과 상기 유전체 고립 영역(30)을 식각하는 단계;
    상기 스페이서(44)를 이온 주입 마스크로서 이용하여, 상기 단결정 실리콘 기판(24)에 이격된 디바이스 영역(60, 70)을 형성하기 위하여 불순물 결정 도펀트 이온들(54, 64)을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 SOI 디바이스 제조방법.
  6. 제 5항에 있어서,
    상기 게이트 전극 재료(39)의 층을 패터닝하는 단계는 각각 최소의 폭을 갖는 게이트 전극(40, 42)과 스페이서(44)를 형성하기 위하여 상기 게이트 전극 재료(39)의 층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 SOI 디바이스 제조방법.
  7. 제 6항에 있어서,
    상기 이격된 디바이스 영역(60, 70)을 형성하기 위하여 불순물 결정 도펀트 이온(54, 64)를 이온 주입하는 단계는:
    기판 다이오드의 애노드를 형성하기 위하여 P-타입 영역(70)을 이온 주입하는 단계; 및
    기판 다이오드의 캐소드를 형성하기 위하여 N-타입 영역(60)을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 SOI 디바이스 제조방법.
  8. 단결정 실리콘층(22)을 갖는 SOI 디바이스(20) - 상기 단결정 실리콘층(22)은 유전층(26)에 의하여 단결정 실리콘 기판(24)로부터 분리된 상태로 상기 단결정 실리콘 기판(24)을 오버레이한다 - 를 제조하는 방법으로서,
    상기 단결정 실리콘층(22)을 통하여 상기 유전층(26)으로 연장되는 유전체 고립 영역(30)을 형성하는 단계;
    상기 단결정 실리콘층(22)과 상기 유전체 고립 영역(30)을 오버레이하는 게이트 전극층(39)을 증착하는 단계;
    상기 유전체 고립 영역(30)을 오버레이하는 스페이서(44)와 상기 단결정 실리콘층(22)을 오버레이하는 P-채널 게이트 전극(40) 및 N-채널 게이트 전극(42)을 형성하기 위하여 상기 게이트 전극층(30)을 패터닝하는 단계;
    상기 단결정 실리콘 기판(24)에서 이격된 캐소드 영역(60)과 애노드 영역(70)을 노출시키기 위하여, 상기 스페이서(44)를 식각 마스크로서 이용하여 상기 유전체 고립 영역(30) 및 상기 유전층(26)을 통하여 식각하는 단계;
    상기 P-채널 게이트 전극(40)에 인접한 P-채널 MOS 트랜지스터의 소스 영역(66) 및 드레인 영역(68)을 형성하기 위하여 상기 단결정 실리콘층(22) 내로 그리고 기판 다이오드의 애노드를 형성하기 위하여 상기 단결정 실리콘 기판(24)의 상기 애노드 영역(70) 내로 P-타입 불순물 도펀트(64)를 주입하는 단계;
    상기 N-채널 게이트 전극(42)에 인접한 N-채널 MOS 트랜지스터의 소스 영역(56) 및 드레인 영역(58)을 형성하기 위하여 상기 단결정 실리콘층(22) 내로 그리고 기판 다이오드의 캐소드를 형성하기 위하여 상기 단결정 실리콘 기판(24)의 캐소드 영역(60) 내로 N-타입 불순물 도펀트(54)를 주입하는 단계;
    상기 애노드(70) 및 상기 캐소드(60)와의 전기적 접촉으로 금속 실리사이드(72)를 형성하는 단계;
    상기 금속 실리사이드(72)를 오버레이하는 전기적 절연층(74)을 증착하는 단계;
    상기 금속 실리사이드(72)의 일부를 노출시키도록, 상기 전기적 절연층(74)을 통하여 연장하는 컨택 개구(76)를 식각하는 단계; 및
    상기 컨택 개구(76)를 통하여 상기 애노드(70) 및 상기 캐소드(60)와 접촉하는 전기적 컨택(78)를 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 디바이스 제조방법.
  9. 제 8항에 있어서,
    상기 단결정 실리콘 기판(24)에 웰 영역(37)을 이온 주입하는 단계를 더 포함하며, 여기서 상기 애노드(70)와 상기 캐소드(60)가 형성되는 것을 특징으로 하는 SOI 디바이스 제조방법.
  10. 제 8항에 있어서,
    상기 게이트 전극 재료(39)를 패터닝하는 단계는:
    최소 포토리소그래픽 피쳐 사이즈를 갖는 스페이서를 얻기 위하여, 포토리소그래픽 패터닝 및 식각 공정을 이용하여 상기 게이트 전극 재료(39)를 패터닝하는 단계; 및
    상기 최소 포토리소그래픽 피쳐 사이즈를 감소시키기 위하여, 상기 스페이서를 후속해서 등방성 식각하는 단계를 포함하는 것을 특징으로 하는 SOI 디바이스 제조방법.
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