KR19980034371A - 듀얼 게이트 씨모스 소자 제조방법 - Google Patents
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Abstract
듀얼 게이트 형성에 수반하여 폴리실리콘-절연체-폴리실리콘 구조의 박막 커패시터를 형성하는 듀얼 게이트 씨모스 소자 제조방법이 개시되어 있다.
본 발명은 반도체기판의 제 1 도전형 액티브영역에 제 2 도전형 폴리실리콘 게이트를 형성함과 동시에 반도체기판의 필드영역에 제 2 도전형 폴리실리콘막으로 이루어진 커패시터 하부전극을 형성하는 단계와, 반도체기판의 제 2 도전형 액티브영역에 제 1 도전형 폴리실리콘 게이트를 형성함과 동시에 반도체기판의 필드영역에 형성된 상기 하부전극 상부에 제 1 도전형 폴리실리콘막으로 이루어진 커패시터 상부전극을 형성하는 단계를 구비함을 특징으로 한다.
따라서, 본 발명은 듀얼 게이트 형성과 동시에 아날로그 소자에 필요한 저항이나 박막 커패시터를 형성함으로써 듀얼 게이트 씨모스 아날로그 소자 제조공정을 단순화할 수 있는 효과가 있다.
Description
본 발명은 듀얼 게이트 씨모스 소자 제조방법에 관한 것으로서, 특히 듀얼 게이트 형성에 수반하여 아날로그 소자에 필요한 박막 커패시터를 동시에 형성하는 듀얼 게이트 씨모스 소자 제조방법에 관한 것이다.
반도체 장치의 고집적화에 따라 서브쿼터 마이크론급 소자가 등장하고 이에 따라 숏채널 효과, 핫캐리어 발생 등의 문제는 소자의 동작에 더욱 심각한 영향을 미치게 되었다.
한편, 아날로그 소자의 경우 집적회로의 용도가 다양해짐에 따라 고속, 대용량의 커패시터가 요구되고 있는데, 커패시터의 고속화를 위해서는 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게 해야 하며 대용량화를 위해서는 커패시터 전극 사이에 내재하는 절연막의 두께를 감소시키거나 유전률이 높은 절연막을 사용하는 한편 커패시터 전극의 면적을 증가시켜야 한다.
반도체 집적회로에서 통상적으로 사용되는 커패시터 구조는 모스(MOS) 구조, PN 접합 구조, 폴리실리콘-절연체-폴리실리콘(PIP) 구조, 금속-절연체-금속(MIM) 구조 등이 사용된다.
반도체 소자의 제조공정에 있어서, 통상적인 씨모스 공정은 게이트 재료로서 폴리실리콘막을 사용하는데, 폴리실리콘-절연체 폴리실리콘 구조를 갖는 커패시터의 경우 폴리실리콘 게이트 형성시 침적되는 폴리실리콘막을 이용하여 함께 형성된다.
상기한 바의 숏채널 효과, 핫캐리어 발생 등의 문제를 해결하기 위한 하나의 방법으로서, 씨모스 반도체 장치에 있어서는 엔모스 소자와 피모스 소자가 공히 표면 채널 모드로 동작하는 듀얼 폴리실리콘 게이트 구조가 사용되고 있는데, 이것은 표면 채널 동작이 매몰 채널 동작 보다 우수한 숏채널 특성, 서브스레쉬홀드 전류-전압 특성 및 스레쉬홀드 전압 제어성을 제공하기 때문이다.
IEEE 지(IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 42, NO. 9, SEPTEMBER 1995 참조)에 발표된 유키오 오카자키 등의 '엔모스 및 피모스 게이트용 인싸이투 도프트 폴리실리콘을 사용한 서브쿼터 마이크론 듀얼 게이트 씨모스 기술'에 개시된 종래의 듀얼 게이트 형성방법을 도 2 를 참조하여 설명하면 다음과 같다.
먼저, n웰(52)과 p웰(54)이 형성된 반도체기판(50)에 1 차 게이트산화막(58)을 성장시키고 반도체기판 전면에 LP-CVD 방식으로 인(P) 도프트(P-doped) 아모포스 실리콘막(60)을 약 3800Å 정도 침적한 후 n웰 영역에 침적된 상기 아모포스 실리콘막(60)과 1 차 게이트산화막(58)을 제거한다. 이어서, 반도체기판에 열산화공정을 실시하여 n웰 영역(52)에 2 차 게이트산화막(62)을 성장시키게 되는데, 이때 p웰 영역에 침적되어 있는 아모포스 실리콘막(60)은 다결정화되고 그 표면에는 산화막이 형성된다. 이어서, 반도체기판 전면에 붕소(B) 도프트(B-doped) 아모포스 실리콘막(64)을 약 3800Å 정도의 두께로 침적하게 되면 도 2 의 (a) 구조가 형성된다.
이어서, 반도체기판 전면에 포토레지스트(도시되지 않음)를 도포하고 에치백 공정을 실시하여, 도 2 의 (b) 에 도시된 바와 같이, p웰 영역(54)에 침적된 상기 붕소 도프트 아모포스 실리콘막(64)을 제거한다.
그 다음, 통상의 게이트 사진 및 식각공정으로, 도 2 의 (c) 에 도시된 바와 같이, n+ 및 p+ 폴리실리콘 게이트 패턴(66,68)을 형성하여 듀얼 게이트를 형성하게 된다.
상기한 바와 같이 이루어지는 듀얼 게이트 형성공정은 웰 단차나 필드산화막에 의한 액티브영역과 필드영역 간의 단차가 발생하는 경우에는 적용하기가 어려우며 단차 문제가 발생하지 않더라도 포토레지스트 도포 후 전면 에치백 공정 적용에 있어 에치공정의 종착점을 정하기가 어렵다. 또한, 에치백 공정시 미세한 로딩 효과(micro loading effect) 때문에 웨이퍼의 부위별 식각 산포 조절이 어려워 양산성이나 수율 측면에서 매우 불리하며 사진 공정 및 에치백 공정이 추가로 필요하여 공정이 복잡하고 어렵게 되며, 에치백 공정에 의해 붕소 도프트 실리콘막이 제거되기 때문에 폴리실리콘-절연막-폴리실리콘 구조의 박막 커패시터를 동시에 형성할 수 없는 문제점이 있었다.
본 발명의 목적은 상기 문제점을 해결하기 위한 것으로 듀얼 폴리실리콘 게이트 형성공정에 수반하여 폴리실리콘-절연체-폴리실리콘 구조의 커패시터를 형성할 수 있는 듀얼 게이트 씨모스 소자 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 듀얼 게이트 씨모스 소자 제조방법은, 듀얼 폴리실리콘 게이트 형성공정에 수반하여 폴리실리콘-절연체-폴리실리콘 구조의 커패시터를 형성하는 듀얼 게이트 씨모스 소자 제조방법에 있어서, 반도체기판에 제 1 도전형 웰과 제 2 도전형 웰을 형성하고 소자분리공정으로 필드산화막을 형성하여 제 1 도전형 및 제 2 도전형 액티브영역과 필드영역을 정의하는 단계와, 상기 결과물의 표면에 제 1 게이트절연막을 형성하는 단계와, 상기 결과물의 표면에 제 1 도전형 폴리실리콘막을 침적하고 상기 제 1 도전형 폴리실리콘막을 선택적으로 제거하여 상기 제 2 도전형 액티브영역에 제 1 도전형 폴리실리콘 게이트를 형성하는 동시에 상기 필드영역에 상기 제 1 도전형 폴리실리콘막으로 이루어진 커패시터 하부전극을 형성하는 단계와, 상기 결과물의 표면에 노출된 상기 제 1 게이트절연막을 제거하는 단계와, 상기 결과물의 표면에 제 2 게이트절연막을 형성하는 단계와, 상기 결과물의 표면에 제 2 도전형 폴리실리콘막을 침적하고 상기 제 2 도전형 폴리실리콘막을 선택적으로 제거하여 상기 제 1 도전형 액티브영역에 제 2 도전형 폴리실리콘 게이트를 형성하는 동시에 상기 커패시터 하부전극 상부에 상기 제 2 도전형 폴리실리콘막으로 이루어진 커패시터 상부전극을 형성하는 단계와, 상기 결과물에 불순물을 첨가하여 상기 제 1 도전형 액티브영역에 제 2 도전형 소스/드레인층을 형성하고 상기 제 2 도전형 액티브영역에 제 1 도전형 소스/드레인층을 형성하는 단계를 포함하는 것을 특징으로 한다.
도 1 의 (a) 내지 (g) 는 본 발명의 일 실시예에 따라 박막 커패시터를 구비한 듀얼 게이트 씨모스 소자를 제조하는 공정 순서를 나타내는 도면.
도 2 의 (a) 내지 (c) 는 종래의 듀얼 게이트 씨모스 소자 제조공정을 설명하기 위한 도면.
도면의 주요 부분에 대한 부호 설명
10,50 : 반도체기판12,52 : n웰
14,54 : p웰16,56 : 필드산화막
18 : 희생산화막20,30,58,62 : 게이트산화막
22 : n+ 폴리실리콘막24,66 : n+ 폴리실리콘 게이트
26 : 커패시터 하부전극28,34 : 포토레지스트
31 : 커패시터 유전막 32 : p+ 폴리실리콘막
36,68 : p+ 폴리실리콘 게이트38 : 커패시터 상부전극
40 : 금속실리사이드막42 : 산화막스페이서
44 : 소스/드레인층46 : 층간절연막
48 : 금속전극60,64 : 아모포스실리콘막
이하, 본 발명의 구체적인 실시예를 나타내는 첨부된 도면을 참조하여 더욱 상세히 설명한다.
도 1 의 (a) 내지 (g) 는 본 발명의 일 실시예에 따른 듀얼 게이트 씨모스 소자 제조공정을 나타내는 도면이다.
먼저, 도 1 의 (a) 를 참조하면, 실리콘기판(10)에 n웰(12)과 p웰(14)을 형성한 후 통상의 로커스(LOCOS) 공정을 실시하여 필드산화막(16)을 성장시킨 다음 희생산화막(18)을 약 500Å 정도 성장시키고 엔모스 문턱전압 조절을 위한 불순물 이온주입을 실시한다.
그 다음, 상기 희생산화막(18)을 제거하고, 도 1 의 (b) 에 도시된 바와 같이, 실리콘기판 표면에 약 150-200Å 정도의 제 1 게이트산화막(20)을 성장시킨 후 실리콘기판 전면에 폴리실리콘막을 침적한 다음 n형 불순물을 이온주입하여 상기 폴리실리콘막을 n+ 폴리실리콘막(22)으로 만들게 되는데, 이때 이온주입공정은 주입되는 불순물이 상기 폴리실리콘막(22)에만 분포되도록 이온주입 에너지를 조절해야 한다. 여기서 상기 불순물이온 주입공정 대신 폴리실리콘막 침적시 인싸이투로 도핑하는 것도 가능하다.
그 다음, 통상의 사진 및 식각공정을 실시하여, 도 1 의 (c) 에 도시된 바와 같이, 엔모스가 형성될 p웰 영역(14)에 n+ 폴리실리콘 게이트(24)를 형성하는 동시에 필드영역에는 박막 커패시터의 하부전극으로 사용될 폴리실리콘 하부전극(26) 패턴을 형성한다.
이어서, 도 1 의 (d) 에 도시된 바와 같이, 사진공정을 실시하여 피모스가 형성될 n웰 영역(12)이 개방된 포토레지스트(28) 패턴을 형성한 후 피모스 문턱전압 조절을 위한 불순물 이온주입공정을 실시한다.
그 다음, 도 1 의 (e) 를 참조하면,상기 포토레지스트(28)를 제거하고 실리콘기판 표면에 노출된 상기 제 1 게이트산화막(20)을 제거한 후 열산화공정을 실시하여 실리콘기판과 상기 폴리실리콘 하부전극 표면에 각각 약 150-200Å 정도의 제 2 게이트산화막(30)과 커패시터 유전막(31)을 성장시킨 다음, 실리콘기판 전면에 폴리실리콘막을 침적하고 p형의 불순물을 주입하여 상기 폴리실리콘막을 p+ 폴리실리콘막(32)으로 만들게 되는데, 이때도 p형 불순물 이온주입공정은 상기 폴리실리콘막(32)에만 불순물이 첨가되도록 이온주입 에너지를 조절한다. 또한 이때도 상기 불순물주입공정에 의하지 않고 폴리실리콘막 침적시 인싸이투로 불순물을 도핑하는 것도 가능하다.
이어서, 실리콘기판에 사진공정을 실시하여 피모스 게이트와 박막 커패시터 상부전극을 정의하는 포토레지스트(34) 패턴을 형성한 후 상기 p+ 폴리실리콘막을 선택적으로 제거하여, 도 1 의 (f) 에 도시된 바와 같이, 피모스 영역에 p+ 폴리실리콘 게이트(36)를 형성하는 동시에 박막 커패시터의 p+ 폴리실리콘 상부전극(38)을 형성한다.
이후, 상기 포토레지스트(34)를 제거하고 통상의 샐리사이드 공정을 실시하여 상기 n+ 폴리실리콘 게이트, p+ 폴리실리콘 게이트 및 p+ 폴리실리콘 상부전극 표면에 금속실리사이드막(40)을 형성하여 저항값을 감소시킨 후 통상의 씨모스 소자 제조공정을 실시하여, 도 1 의 (g) 에 도시된 바와 같이, 폴리실리콘-절연체-폴리실리콘 구조의 박막 커패시터를 구비한 듀얼 게이트 씨모스 소자를 완성한다.
상기와 같이 이루어지는 본 발명의 듀얼 게이트 씨모스 소자 제조방법에서는 듀얼 게이트 형성에 사용되는 폴리실리콘막이 아날로그 소자에 필요한 저항이나 커패시터의 전극으로 사용되고 듀얼 게이트를 이루는 폴리실리콘막의 불순물 주입공정이 별도의 사진공정 없이 실시 가능하며 또한 불순물 주입공정에 의하지 않고 인싸이투 가스도핑이 가능하므로 듀얼 게이트를 이루는 폴리실리콘막의 저항을 크게 낮추는 것이 가능하다.
따라서, 본 발명은 듀얼 게이트 형성과 동시에 아날로그 소자에 필요한 저항이나 박막 커패시터를 형성함으로써 듀얼 게이트 씨모스 아날로그 소자 제조공정을 단순화할 수 있는 효과가 있다.
Claims (5)
- 듀얼 폴리실리콘 게이트 형성공정에 수반하여 폴리실리콘-절연체-폴리실리콘 구조의 커패시터를 형성하는 듀얼 게이트 씨모스 소자 제조방법에 있어서, 반도체기판에 제 1 도전형 웰과 제 2 도전형 웰을 형성하고 소자분리공정으로 필드산화막을 형성하여 제 1 도전형 및 제 2 도전형 액티브영역과 필드영역을 정의하는 단계와, 상기 결과물의 표면에 제 1 게이트절연막을 형성하는 단계와, 상기 결과물의 표면에 제 1 도전형 폴리실리콘막을 형성하고 상기 제 1 도전형 폴리실리콘막을 선택적으로 제거하여 상기 제 2 도전형 액티브영역에 제 1 도전형 폴리실리콘 게이트를 형성하는 동시에 상기 필드영역에 상기 제 1 도전형 폴리실리콘막으로 이루어진 커패시터 하부전극을 형성하는 단계와, 상기 결과물의 표면에 노출된 상기 제 1 게이트절연막을 제거하는 단계와, 상기 결과물의 표면에 제 2 게이트절연막을 형성하는 단계와, 상기 결과물의 표면에 제 2 도전형 폴리실리콘막을 형성하고 상기 제 2 도전형 폴리실리콘막을 선택적으로 제거하여 상기 제 1 도전형 액티브영역에 제 2 도전형 폴리실리콘 게이트를 형성하는 동시에 상기 커패시터 하부전극 상부에 상기 제 2 도전형 폴리실리콘막으로 이루어진 커패시터 상부전극을 형성하는 단계와, 상기 결과물에 불순물을 첨가하여 상기 제 1 도전형 액티브영역에 제 2 도전형 소스/드레인층을 형성하고 상기 제 2 도전형 액티브영역에 제 1 도전형 소스/드레인층을 형성하는 단계를 포함하는 것을 특징으로 하는 듀얼 게이트 씨모스 소자 제조방법.
- 제 1 항에 있어서, 상기 게이트절연막은 실리콘옥시나이트라이드(SixOyNz)막으로 이루어진 것을 특징으로 하는 듀얼 게이트 씨모스 소자 제조방법.
- 제 1 항에 있어서, 상기 제 1 도전형 폴리실리콘막은 n형 폴리실리콘막인 것을 특징으로 하는 듀얼 게이트 씨모스 소자 제조방법.
- 제 1 항에 있어서, 상기 제 1 도전형 폴리실리콘막 형성공정 및 상기 제 2 도전형 폴리실리콘막 형성공정은 인싸이투 도핑 방식으로 이루어지는 것을 특징으로 하는 듀얼 게이트 씨모스 소자 제조방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 도전형 폴리실리콘 게이트와 상기 커패시터 상부전극 표면에 금속실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 듀얼 게이트 씨모스 소자 제조방법.
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