KR100823821B1 - 반도체 집적 회로 장치의 제조 방법 - Google Patents

반도체 집적 회로 장치의 제조 방법 Download PDF

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Abstract

웰, 채널 스토퍼, 게이트 전극, 임계치 조정을 위한 이온 주입 등, 그 종류의 수만큼 포토 마스크가 필요하고, 제조 공정이 증대하고, 제조 비용이 높아진다고 하는 문제가 있었다.
웰 형성 시의 포토 레지스트 마스크를 겸용하여 저 Vth의 NMIS와 고 Vth의 PMIS의 영역을 설정하고, NMIS와 PMIS에 공통인 개구부의 포토 레지스트 마스크에 의해, 1회의 이온 주입 공정으로 고 Vth의 NMIS와 저 Vth의 PMIS의 영역을 설정한다. 또, 게이트 산화 후에, 비정질 실리콘 막을 통하여 웰, 채널, 게이트 전극으로의 이온 주입을 행한다.
복수의 CMIS의 임계치 전압의 설정이나, 양 극성의 게이트 전극이 보다 적은 포토 레지스트 공정으로 실현 가능하다.
웰, 채널 스토퍼, 게이트 전극, 임계치, 이온 주입, 포토 마스크, 비정질 실리콘, 포토 레지스트

Description

반도체 집적 회로 장치의 제조 방법{A METHOD OF MAKING SEMICONDUCTOR INTEGRATED CIRCUIT}
도 1은 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 흐름 개략도.
도 2는 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 3은 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 4는 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 5는 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 6은 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 7은 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 8은 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 9는 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 10은 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 11은 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 12는 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 13은 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 14는 본 발명의 제1 실시예의 반도체 집적 회로 장치의 평면도.
도 15는 본 발명의 제2 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 16은 본 발명의 제2 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 17은 본 발명의 제2 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 18은 본 발명의 제2 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 19는 본 발명의 제2 실시예의 반도체 집적 회로 장치의 제조 공정을 설명 하기 위한 단면도.
도 20은 본 발명의 제3 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 21은 본 발명의 제3 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 22는 본 발명의 제3 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 23은 본 발명의 제4 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 24는 본 발명의 제4 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 25는 본 발명의 제4 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 26은 본 발명의 제4 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 27은 본 발명의 제4 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 28은 본 발명의 제5 실시예의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 29는 본 발명의 제5 실시예의 반도체 집적 회로 장치의 제조 공정을 설명 하기 위한 단면도.
도 30은 본 발명의 제5 실시예의 효과를 설명하기 위한 도면.
도 31은 본 발명의 제5 실시예의 효과를 설명하기 위한 도면.
도 32는 본 발명의 제5 실시예의 반도체 집적 회로 장치의 평면도.
도 33은 종래의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 34는 종래의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 35는 종래의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 36은 종래의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 37은 종래의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 38은 종래의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 39는 종래의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 40은 종래의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 41은 종래의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 42는 종래의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 43은 종래의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 44는 종래의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 45는 종래의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 46은 종래의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
도 47은 종래의 반도체 집적 회로 장치의 제조 공정을 설명하기 위한 단면도.
〈도면 부호의 간단한 설명〉
1, 101: P형 실리콘 기판
2, 102: 필드 산화막
3, 121: 게이트 절연막
4: 아몰퍼스 실리콘
5, 6, 36, 104, 105, 108, 110, 111, 112, 123, 129: 포토 레지스트
7, 106: P형 웰
8, 107: N형 웰
9: NMIS 트랜지스터 임계치 조정용 이온 주입 층
10: PMIS 트랜지스터 임계치 조정용 이온 주입 층
11: NMIS 트랜지스터 채널 스토퍼 층
12: PMIS 트랜지스터 채널 스토퍼 층
13, 31, 123: n형 폴리 실리콘
14, 32, 124: p형 폴리 실리콘
15: 텅스텐 나이트라이드
16, 35: 텅스텐
17: n형 불순물 영역
18: p형 불순물 영역
19: 측벽 스페이서
20, 127: 고 농도 n형 불순물 영역
21, 128: 고 농도 p형 불순물 영역
22: 실리콘 질화막
23, 25, 34: 실리콘 산화막
24, 126: 텅스텐
26: 동 배선
27: 필드 산화막의 경계
28: 실리콘 질화막
29: 코발트 실리사이드
30, 122: 폴리 실리콘
33: 고 유전체 절연막
40: 고 임계치 전압의 PMIS 트랜지스터의 임계치 전압 조정용의 불순물 영역
37: 저 임계치 전압의 NMIS 트랜지스터의 임계치 전압 조정용의 불순물 영역
39: 저 임계치 전압의 PMIS 트랜지스터의 임계치 전압 조정용의 불순물 영역
38: 고 임계치 전압의 NMIS 트랜지스터의 임계치 전압 조정용의 불순물 영역
41: 혼재 LSI 칩
103: 희생 산화막
113: 제1 NMIS 트랜지스터 임계치 조정용의 불순물 영역
114: 제1 PMIS 트랜지스터 임계치 조정용의 불순물 영역
115: 제2 NMIS 트랜지스터 임계치 조정용의 불순물 영역
116: 제2 PMIS 트랜지스터 임계치 조정용의 불순물 영역
125: 텅스텐 나이트라이드
본 발명은 CMIS (Complementary Metal Insulator Semiconductor) 트랜지스터를 갖는 반도체 집적 회로 장치의 제조 방법에 관한 것으로, 특히, 웰, 채널, 게이 트 전극으로의 도핑을 적은 포토 마스크 매수로 행하는 반도체 집적 회로 장치의 제조 방법에 관한 것이다.
종래, 웰이나 채널의 이온 주입 공정은, 게이트 전극 재료의 퇴적 전에 행하고 있었다. 따라서, CMIS의 제조 공정에 있어서는, 웰이나 채널의 이온 주입을 위한 포토 리소그래피를 행한 후, 게이트 전극으로의 이온 주입을 위한 포토 리소그래피를, 각각, N 채널과 P 채널의 각 트랜지스터 영역에 대하여 행할 필요가 있었다.
이하, CMIS에 관하여, NMIS 트랜지스터와 PMIS 트랜지스터 각각에, 2종류의 임계치 전압을 갖는 각 트랜지스터를 설치한 반도체 집적 회로 장치의 제조 방법의 예에 대하여, 종래의 웰, 채널, 게이트 전극으로의 도핑 기술을 도 33 내지 47을 이용하여 설명한다.
우선, 실리콘 기판(101) 표면에 예를 들어 트렌치형 소자 분리에 의해 각각의 트랜지스터를 분리하기 위한 필드 산화막(102)을 형성한 후, 두께 15nm 정도의 희생 산화막(103)을 형성하고, 제1 및 제2 NMIS 트랜지스터의 형성 영역에 제1 포토 레지스트(104)를 마스크로 하여 5×1012/cm2 정도의 보론 이온 주입을 행한다 (도 33). 이어서, 제1 포토 레지스트(104)를 제거한 후, 제1 및 제2 PMIS 트랜지스터의 형성 영역에 제2 포토 레지스트(105)를 마스크로 하여 5×1012/cm2 정도의 인 이온 주입을 행하고 (도 34), 제2 포토 레지스트(105)를 제거한 후, 900℃ 정도의 질소 분위기에서 어닐링에 의해 소정의 활성화를 행하여, P형 웰(106)과 N형 웰(107) 을 각각 형성한다 (도 35).
이어서, 제3 포토 레지스트(108)와 필드 산화막(102)을 마스크로 하여 1×1013/cm2 정도의 보론을 제1 및 제2 NMIS 트랜지스터의 펀치 스루 스토퍼 형성 영역에 이온 주입한다 (도 36). 이어서, 제3 포토 레지스트(108)와 필드 산화막(102)을 마스크로 하여 7×1012/cm2 정도의 보론을 트랜지스터의 채널 영역에 이온 주입하고, 제1 NMIS 트랜지스터의 임계치 전압을 조정한다 (도 37).
이어서, 제3 포토 레지스트(108)를 제거한 후, NMIS 트랜지스터와 마찬가지로 제4 포토 레지스트(110)와 필드 산화막(102)을 마스크로 하여 1×1013/cm2 정도의 인을 제1 및 제2 PMIS 트랜지스터의 펀치 스루 스토퍼 형성 영역에 이온 주입하고, 이어서, 제4 포토 레지스트(110)와 필드 산화막(102)을 마스크로 하여 7×1012/cm2 정도의 인을 트랜지스터의 채널 영역에 이온 주입하고, 제1 PMIS 트랜지스터의 임계치 전압을 조정한다 (도 38).
이어서, 제4 포토 레지스트(110)를 제거한 후, 제5 포토 레지스트(111)와 필드 산화막(102)을 마스크로 하여 제2 NMIS 트랜지스터의 형성 영역에 1×1013/cm2 정도의 보론을 채널 영역의 깊이로 이온 주입하고, 제2 NMIS 트랜지스터의 임계치 전압을 조정한다 (도 39).
이어서, 제5 포토 레지스트(111)를 제거한 후, 제6 포토 레지스트(112)와 필 드 산화막(102)을 마스크로 하여, 제2 PMIS 트랜지스터의 형성 영역에 1×1013/cm2 정도의 인을 채널 영역의 깊이로 이온 주입하고, 제2 PMIS 트랜지스터의 임계치 전압을 조정한다 (도 40).
이어서, 제6 포토 레지스트(112)를 제거하고, 소정의 어닐링에 의해, 제1 NMIS 트랜지스터의 임계치 조정용의 불순물 영역(113), 제1 PMIS 트랜지스터의 임계치 조정용의 불순물 영역(114), 제2 NMIS 트랜지스터의 임계치 조정용의 불순물 영역(115), 제2 PMIS 트랜지스터의 임계치 조정용의 불순물 영역, 및 제1 NMIS 트랜지스터의 채널 스토퍼용의 불순물 영역(117), 제1 PMIS 트랜지스터의 채널 스토퍼용의 불순물 영역(118), 제2 NMIS 트랜지스터의 채널 스토퍼용의 불순물 영역(119), 제2 PMIS 트랜지스터의 채널 스토퍼용의 불순물 영역(120)을, 각각 활성화한다.
이어서, 희생 산화막(103)을 불산 수용액으로 제거하고, 850℃ 정도의 열 산화에 의해 게이트 절연막(121)을 형성한다(도 41). 이어서, CVD 기법에 의해 두께 200nm 정도의 폴리 실리콘 막(122)을 퇴적하고(도 42), 제7 포토 레지스트(123)를 마스크로 하여 NMIS 트랜지스터 영역의 폴리 실리콘 막(122)에 인을 1015/cm2 이상의 농도로 도핑한다(도 43). 이어서, 제7 포토 레지스트(123)를 제거한 후, 제8 포토 레지스트(124)를 마스크로 하여 PMIS 트랜지스터 영역의 폴리 실리콘 막(122)에 보론을 1×1015/cm2 이상의 농도로 도핑한다(도 44).
이어서, 소정의 어닐링을 행하는 것에 의해, NMIS 영역의 폴리 실리콘 막(122)은 n형 폴리 실리콘 막(123)으로, PMIS 영역의 폴리 실리콘 막(122)은 p형 폴리 실리콘 막(124)으로 된다. 이어서, 텅스텐 나이트라이드 등의 배리어 금속 막(125)과 텅스텐 등의 고 융점 금속 막(126)을, 스퍼터 기법으로 순차 퇴적한다 (도 45).
이어서, NMIS 영역의 N형 폴리 실리콘 막(123)과 텅스텐 나이트라이드(125)와 텅스텐(126)의 적층막, 그리고 PMIS 영역의 P형 폴리 실리콘 막(124)과 텅스텐 나이트라이드(125)와 텅스텐(126)의 적층막을, 동일의 포토 리소그래피와 드라이 에칭에 의해, 게이트 전극의 패턴으로 가공한다 (도 46).
최후로, NMIS 영역에 비소 이온 주입에 의한 n형 고 농도 불순물 영역(127)을, PMIS 영역에 보론 이온 주입에 의한 p형 불순물 영역(128)을, 각각 형성한다 (도 47).
이상 설명한 바와 같이, 종래의 CMIS 트랜지스터의 제조 방법에서는, 웰, 채널, 게이트의 불순물 도핑에, 6종류의 포토 레지스트를 사용할 필요가 있고, 더욱이 NMIS, PMIS 각각에 2종류의 임계치 전압을 설정하는 경우는, 8종류의 포토 레지스트를 사용할 필요가 있었다. 즉, 많은 포토 리소그래피 공정을 필요로 하고, 반도체 집적 회로 장치의 제조 시간의 증대의 원인이나, 제조 비용의 증대의 원인으로 되고 있었다.
상기 과제를 해결하기 위하여, 본 발명의 일 실시 형태에 있어서의 제1 도전 형의 제1 트랜지스터와 제1 도전형과는 역 도전형인 제2 도전형의 제2 트랜지스터를 동일 반도체 기판 상에 구비하는 반도체 집적 회로 장치의 제조 방법에서는, 반도체 기판 표면에 게이트 절연막을 형성하는 공정과, 게이트 절연막 상에 게이트 재료막을 퇴적하는 공정과, 제2 트랜지스터가 형성되는 제2 영역을 덮고 제1 트랜지스터가 형성되는 제1 영역에 개구를 갖는 제1 포토 레지스트를 형성하는 제3 공정과, 제1 포토 레지스트를 마스크로 하여 제1 트랜지스터의 웰 형성, 임계치 조정 및 게이트 도핑을 위한 각 이온 주입을 행하는 공정과, 제1 포토 레지스트를 제거하는 공정과, 제1 영역을 덮고 제2 영역에 개구를 갖는 제2 포토 레지스트를 형성하는 공정과, 제2 포토 레지스트를 마스크로 하여 제2 트랜지스터의 웰 형성, 임계치 조정 및 게이트 도핑을 위한 각 이온 주입을 행하는 공정과, 제2 포토 레지스트를 제거하는 공정을 갖는 것을 특징으로 하는 것이다.
또는, 본 발명의 다른 실시 형태에 있어서의 NMIS 트랜지스터와 PMIS 트랜지스터를 동일 실리콘 기판 상에 구비하는 반도체 집적 회로 장치의 제조 방법에서는, 게이트 절연막을 형성하는 공정과, 실리콘 박막을 퇴적하는 공정과, 제1 포토 레지스트를 마스크로 하여 NMIS 트랜지스터 영역에 P형 웰의 이온 주입을 행하는 공정과, 제1 포토 레지스트를 마스크로 하여 NMIS 트랜지스터 영역에 임계치 조정용의 이온 주입을 행하는 공정과, 제1 포토 레지스트를 마스크로 하여 NMIS 트랜지스터 영역의 실리콘 박막에 N형 이온 주입을 행하는 공정과, 제1 포토 레지스트를 제거하는 공정과, 제2 포토 레지스트를 마스크로 하여 PMIS 트랜지스터 영역에 N형 웰의 이온 주입을 행하는 공정과, 제2 포토 레지스트를 마스크로 하여 PMIS 트랜지 스터 영역에 임계치 조정용의 이온 주입을 행하는 공정과, 제2 포토 레지스트를 마스크로 하여 PMIS 트랜지스터 영역의 실리콘 박막에 P형 이온 주입을 행하는 공정과, 제2 포토 레지스트를 제거하는 공정과, 실리콘 박막에 게이트 전극의 패터닝을 행하는 공정을 갖는 것을 특징으로 하는 것이다.
상기 각 실시 형태에 의한 반도체 집적 회로 장치의 제조 방법에 의하면, CMIS 트랜지스터의 웰, 채널, 게이트의 불순물 도핑에 필요한 포토 리소그래피 공정의 횟수는 2회만으로 되고, 반도체 집적 회로 장치의 제조 시간이나 제조 비용의 증대를 방지하는 것이 가능하다.
본 발명의 그 밖의 다른 실시 형태에 있어서의 임계치가 상이한 제1 및 제2 NMIS 트랜지스터와 임계치가 상이한 제1 및 제2 PMIS 트랜지스터를 동일 반도체 기판 상에 구비하는 반도체 집적 회로 장치의 제조 방법에서는, 게이트 절연막을 형성하는 공정과, 실리콘 박막을 퇴적하는 공정과, 제1 및 제2 NMIS 트랜지스터의 형성 영역을 제1 포토 레지스트로 피복하는 공정과, 제1 포토 레지스트를 마스크로 하여 N형 불순물을 제1 및 제2 PMIS 트랜지스터의 형성 영역에 이온 주입하는 공정과, 제1 포토 레지스트를 마스크로 하여 N형 불순물을 제1 및 제2 PMIS 트랜지스터의 채널 형성 영역에 이온 주입하는 공정과 제1 포토 레지스트를 마스크로 하여 실리콘 박막에 P형 불순물을 주입하는 공정과, 제1 포토 레지스트를 제거하는 공정과, 제1 및 제2 PMIS 트랜지스터의 형성 영역을 제2 포토 레지스트로 피복하는 공정과, 제2 포토 레지스트를 마스크로 하여 P형 불순물을 제1 및 제2 NMIS 트랜지스터의 형성 영역에 이온 주입하는 공정과, 제2 포토 레지스트를 마스크로 하여 P형 불순물을 제1 및 제2 NMIS 트랜지스터의 채널 형성 영역에 이온 주입하는 공정과, 제2 포토 레지스트를 마스크로 하여 실리콘 박막에 N형 불순물을 주입하는 공정과, 제2 포토 레지스트를 제거하는 공정과, 제1 NMIS 트랜지스터와 제1 PMIS 트랜지스터의 형성 영역을 제3 포토 레지스트로 피복하는 공정과, 제3 포토 레지스트를 마스크로 하여 제2 NMIS 트랜지스터와 제2 PMIS 트랜지스터의 채널 형성 영역에 P형 불순물을 주입하는 공정과, 제3 포토 레지스트를 제거하는 공정을 갖는 것을 특징으로 하는 것이다.
이러한 실시 형태에 따른 반도체 집적 회로 장치의 제조 방법에 의하면, 2 종류의 임계치를 갖는 NMIS 트랜지스터와 2 종류의 임계치를 갖는 PMIS 트랜지스터를 포함하는 CMIS 트랜지스터의 웰, 채널, 게이트의 불순물 도핑에 필요한 포토 리소그래피 공정의 횟수는 3회만으로 되어, 반도체 집적 회로 장치의 제조 시간이나 제조 비용을 대폭으로 줄이는 것이 가능하다.
[발명의 실시의 형태]
이하, 실시예에 의해 본 발명에 의한 반도체 집적 회로 장치의 제조 방법에 대하여 더욱 상세히 설명한다.
〈실시예 1〉
본 발명의 제1 실시예의 개략을 도 1에 도시한다. 본 실시예에 의한 반도체 집적 회로 장치의 제조 방법에서는, 게이트 절연막 형성, 게이트 전극 실리콘 박막 퇴적 후, 동일 포토 레지스트 마스크를 이용하여 웰 이온 주입, 펀치 스루 스토퍼 이온 주입, 임계치 조정 이온 주입, 게이트 전극 이온 주입을 행하고, 게이트 전극 패터닝을 하는 것이다.
이어서, 본 실시예의 상세를 도 2 내지 14를 이용하여 설명한다. 본 실시예에서는, NMIS 트랜지스터와 PMIS 트랜지스터가 각각 2개인 경우를 설명하는 것이다.
우선, 반도체 기판(1)에 공지의 기술을 이용하여 필드 산화막(2)을 형성한다. 이 형성법으로서는, LOCOS 기법 대신에, 버즈 비크의 문제가 없고, 0.2μm 이하의 소자 분리에 적절한 트렌치형 소자 분리를 이용하였다. 구체적으로는, 0.3μm 정도의 깊이의 실리콘 트렌치를 형성하고, 단차 피복성이 좋은 실리콘 산화막을 매립하고, CMP(Chemical Mechanical Polishing) 기술을 이용하여 평탄화한다(도 2). 이어서, 3nm 정도의 두께의 게이트 산화막(3)을 형성하고(도 3), 두께 40nm 정도의 아몰퍼스 실리콘(4)을 공지의 감압 CVD(LPCVD) 기법에 의해 상기 게이트 산화막(3) 상에 퇴적한다(도 4).
이어서, N형 웰을 형성하기 위하여, NMIS 트랜지스터의 영역을 덮는 포토 레지스트(5)를 마스크로 하여, PMIS 트랜지스터 영역에 인을 이온 주입한다. 또, 웰 형성용의 이온 주입은, 가속 에너지가 상이한 복수회의 이온 주입이 바람직하다. 이온 주입의 조건으로서는, 예를 들어, 에너지 200keV, 주입량 1x1013/cm2와 에너지 120keV, 주입량 5x1012/cm2의 조건이다. 이어서, PMIS 트랜지스터의 펀치 스루 스토퍼로서, 포토 레지스트(5)와 필드 산화막(2)을 마스크로 하여 인의 이온 주입을 행한다. 주입 조건으로서는, 예를 들어, 에너지 60keV, 주입량 1x1013/cm2이다. 이어 서, 포토 레지스트(5)와 필드 산화막(2)을 마스크로 하여 PMIS 트랜지스터의 임계치 조정용으로 인의 이온 주입을 행한다. 주입 조건으로서는, 예를 들어 에너지 30keV, 주입량 3x1012/cm2의 조건이다 (도 5). 이 때, 이온 주입의 조건은 아몰퍼스 실리콘의 막 두께에 응하여 적절한 값으로 설정하는 것이 바람직하다.
이어서, PMIS 트랜지스터의 게이트 도핑을 위하여, 동일한 포토 레지스트(5)를 마스크로 하여 PMIS 트랜지스터 영역의 아몰퍼스 실리콘(4) 중에 보론의 이온 주입을 행한다. 주입 조건은, 예를 들어, 에너지 15keV, 주입량 5x1015/cm2이다 (도 6).
또, 상기 일련의 이온 주입의 순서는 특히 한정되는 것이 아니다.
NMIS 트랜지스터에 관해서도, PMIS 트랜지스터와 마찬가지의 방법이다.
우선, P형 웰을 형성하기 위하여, PMIS 트랜지스터 영역을 덮는 포토 레지스트(6)를 마스크로 하여, NMIS 트랜지스터의 영역에 보론을 이온 주입한다. 또, 이 경우도 웰 형성용의 이온 주입은, 가속 에너지가 상이한 복수회의 이온 주입이 바람직하다. 이온 주입의 조건으로서는, 예를 들어, 에너지 150keV, 주입량 1x1013/cm2와 에너지 80keV, 주입량 5x1012/cm2의 조건이다. 이어서, NMIS 트랜지스터의 펀치 스루 스토퍼로서, 포토 레지스트(6)와 필드 산화막(2)을 마스크로 하여 보론의 이온 주입을 행한다. 주입 조건으로서는, 예를 들어, 에너지 40keV, 주입량 1x1013/cm2이다. 이어서, 포토 레지스트(6)와 필드 산화막(2)을 마스크로 하여 NMIS 트랜지스터의 임계치 조정용으로 보론의 이온 주입을 행한다. 주입 조건으로서는, 예를 들어 에너지 15keV, 주입량 3x1012/cm2의 조건이다 (도 7). PMIS 트랜지스터와 마찬가지로, 이온 주입의 조건은 아몰퍼스 실리콘의 막 두께에 응하여 적절한 값으로 설정하는 것이 바람직하다.
이어서, NMIS 트랜지스터의 게이트 도핑을 위하여, 동일한 포토 레지스트(6)를 마스크로 하여 NMIS 트랜지스터 영역의 아몰퍼스 실리콘(4) 중에 인의 이온 주입을 행한다. 주입 조건은, 예를 들어, 에너지 10keV, 주입량 5x1015/cm2이다 (도 8). 또, 이온 주입의 조건은 아몰퍼스 실리콘의 막 두께에 응하여 적절한 값으로 설정한다.
또한, 상기 게이트 도핑을 위한 이온 주입의 경우, 아몰퍼스 실리콘(4) 상에 10nm 정도의 얇은 실리콘 산화막을 형성하여 두는 것도 가능하다. 또, 아몰퍼스 실리콘 이외에 폴리 실리콘 (다결정 실리콘) 막을 이용하는 것도 가능하다. 또, 상기 일련의 이온 주입의 순서는 특히 한정되는 것은 아니다.
이어서, 포토 레지스트(6)를 제거한 후, 900℃ 정도의 질소 분위기 중에서의 어닐링에 의해, 상기 이온 주입 층을 한번에 활성화하고, NMIS 트랜지스터의 P형 웰(7), 임계치 조정용의 이온 주입층(9), 펀치 스루 스토퍼층(11), n형 폴리 실리콘(13) (n형 게이트 도핑) 및 PMIS 트랜지스터의 N형 웰(8), 임계치 조정용의 이온 주입층(10), 펀치 스루 스토퍼층(12), p형 폴리 실리콘(14) (p형 게이트 도핑)을 형성한다 (도 9).
이어서, 두께 5nm 정도의 텅스텐 나이트라이드(15) 등의 배리어 금속막을 스퍼터링에 의해 퇴적하고, 이어서, 텅스텐(16) 등의 고융점 금속막을 스퍼터링에 의해 퇴적하고, 더욱이, 실리콘 질화막(28)을 LPCVD에 의해 퇴적하고, 텅스텐 전극을 캡핑한다(도 10). 상기 배리어 금속막으로서는 티탄 나이트라이드 등이어도 된다. 또 캡 재료는, 실리콘 질화막 이외에, 실리콘 산화막 등도 이용하는 것이 가능하다.
이어서, 포토 리소그래피와 드라이 에칭에 의해 상기 퇴적한 아몰퍼스 실리콘(4), 텅스텐 나이트라이드(15), 텅스텐(16), 실리콘 질화막(28)을 패터닝한다(도 11).
이어서, 포토 레지스트를 마스크로 한 이온 주입과 어닐링에 의해, NMIS 트랜지스터의 엑스텐션(n형 불순물 영역)(17)과 PMIS 트랜지스터의 엑스텐션(p형 불순물 영역)(18)을 각각 형성한다(도 12). 이온 주입의 주입량은, 각각 1x1015/cm2 정도이다.
이어서, 실리콘 질화막의 측벽 스페이서(19)를 등방성 에칭백에 의해 형성하고, 포토 레지스트와 상기 측벽 스페이서(19)를 마스크로 하여, 고 농도 n형 불순물 영역(20) 및 고 농도 p형 불순물 영역(21)을 각각 NMIS 및 PMIS 영역에 형성한다. 이온 주입의 주입량은 3x1015/cm2 정도로, 900℃의 질소 분위기 중에서 10초 정도의 단시간 어닐링을 행한다. 또, 측벽 스페이서의 길이는 50nm에서 100nm 정도로, 재질은 실리콘 산화막이어도 된다. 이어서, 두께 50nm의 실리콘 질화막(22)을 CVD 기법에 의해 전면에 퇴적하고, 두께 1μm 정도의 실리콘 산화막(23)을 퇴적하고, CMP에 의해 표면을 평탄화한다. 실리콘 산화막(23)의 퇴적 방법으로서는, 갭 충전 특성이 뛰어난 오존 TEOS나, 고 밀도 플라즈마를 이용한 CVD 기법이 바람직하다. 이어서, 상기 실리콘 산화막(23)과 실리콘 질화막(22)의 퇴적막에 콘택트 홀을 뚫고, 두께 200nm의 텅스텐(24)을 매립하고, CMP로 평탄부의 텅스텐을 연마하는 것에 의해, 플러그 전극을 형성한다. 여기서, 상기 개구부는, 측벽 스페이서(19)나 게이트 전극 패턴 상에 배치하여도 상관없다. 즉, 필드 산화막(2)을 넘어서, 인접하는 MIS 트랜지스터와 개구부를 공용하는 것도 가능하다. 이어서, 실리콘 산화막(25)을 퇴적한 후, 실리콘 산화막(25) 중에 동 배선(26)을 다마신 기법에 의해 형성한다(도 13). 또, 여기서는, 동의 다마신 배선의 예를 나타내었지만, 알루미늄 전극을 드라이 에칭한 배선이어도 된다.
또한, 본 실시예에서 설명한 도 2 내지 도 13은, 도 14의 X-X' 단면의 단면도이고, 27은 필드 산화막의 경계를 나타내고 있다. 또한, 본 실시예에서는, NMIS 트랜지스터에는 n형 폴리 실리콘, PMIS 트랜지스터에는 p형 폴리 실리콘을 게이트 전극에 가지고 있지만, 게이트 전극으로의 도핑에 별도의 포토 마스크를 이용하면, NMIS 트랜지스터의 일부 또는 전부를 p형 폴리 실리콘, PMIS 트랜지스터의 일부 또는 전부를 n형 폴리 실리콘으로 하는 것이 가능하다. 또한, 게이트 전극 도핑을 위한 포토 마스크는 이용하지 않고, 모든 게이트 도핑을 n형 또는 p형으로 하여도 된다. 또한, 게이트 도핑 시에는, 기상 확산이나 고상 확산 등 이온 주입 이외의 방법을 이용하는 것도 가능하다.
또한, 본 실시예에서는, PMIS 트랜지스터의 N형 웰을 먼저 형성하였지만, NMIS 트랜지스터의 P형 웰을 먼저 형성하여도 된다. NMIS 트랜지스터 측을 먼저 형성할지, PMIS 트랜지스터 측을 먼저 형성할지는, 포토 마스크의 교환 순서나, 이온 주입 장치의 소스 가스의 교환 순서 등, 제조 라인의 형편에 의해 선택하는 것이 가능하다.
본 실시예에 의하면, 웰 이온 주입, 임계치 조정용 채널 이온 주입, 게이트 전극 도핑을 위한 이온 주입을, 모두 1회의 포토 리소그래피로 실시하는 것이 가능하므로, LSI의 제조 공정이 단축된다. 더욱이, 게이트 전극에 실리콘 박막과 저 저항 금속 박막의 적층 구조를 이용하는 것이 가능하므로, 게이트의 미세화, 저 저항화에 적합하고, 고 집적 그리고 고 성능의 반도체 집적 회로 장치를 제공하는 것이 가능하다. 또한, 도 13 및 도 14에 도시한 바와 같이, 콘택트 홀이 필드 산화막(2)이나 게이트 전극 패턴에 걸치도록 배치되어 있고, 고 밀도의 LSI의 제공이 가능하다.
〈실시예 2〉
본 실시예는, MIS 트랜지스터의 소스, 드레인 영역 및 게이트 전극의 저 저항화에 관한 것이다.
본 실시예를 도 15 내지 도 19를 이용하여 상세하게 설명한다. 게이트 절연막(3) 상에 아몰퍼스 실리콘(4)을 퇴적하고, NMIS 트랜지스터의 P형 웰(7), 임계치 조정용의 이온 주입층(9), 펀치 스루 스토퍼층(11), n형 폴리 실리콘(13) (n형 게이트 도핑) 및 PMIS 트랜지스터의 N형 웰(8), 임계치 조정용의 이온 주입층(10), 펀치 스루 스토퍼층(12), p형 폴리 실리콘(14) (p형 게이트 도핑)을 형성하기까지의 제조 공정은, 실시예 1의 도 2 내지 도 9와 동일하다. 또, 아몰퍼스 실리콘(4)의 막 두께는 100nm∼200nm 정도가 바람직하다. 또, 아몰퍼스 실리콘(4)은, 활성화한 후, n형 폴리 실리콘(13)과 p형 폴리 실리콘(14)으로 된다.
이어서, 포토 리소그래피와 드라이 에칭에 의해 상기 n형 폴리 실리콘(13)과 p형 폴리 실리콘(14)을 패터닝하고, 포토 레지스트를 마스크로 한 이온 주입과 어닐링에 의해, NMIS 트랜지스터의 엑스텐션(n형 불순물 영역)(17)과 PMIS 트랜지스터의 엑스텐션(p형 불순물 영역)(18)을 각각 형성한다(도 15). 이온 주입의 주입량은, 각각 1x1015/cm2 정도이다.
이어서, 실리콘 질화막의 측벽 스페이서(19)를 등방성 에칭 백에 의해 형성한다(도 16).
이어서, 포토 레지스트와 측벽 스페이서(19)를 마스크로 하여, 고 농도 n형 불순물 영역(20) 및 고 농도 p형 불순물 영역(21)을 각각 NMIS 및 PMIS 영역에 형성한다. 이온 주입의 주입량은, 3x1015/cm2 정도이고, 900℃의 질소 분위기 중에서 10초 정도의 단시간 어닐링을 행한다. 또, 측벽 스페이서의 길이는 50nm로 하였다 (도 17).
이어서, 코발트를 스퍼터링으로 30nm 정도의 두께로 퇴적하고, 소정의 어닐링을 행하는 것에 의해, 코발트 실리사이드(29)를 고 농도 n형 불순물 영역(20), 고 농도 p형 불순물 영역(21), n형 폴리 실리콘(13), p형 폴리 실리콘(14) 상에 각각 자기 정합적으로 형성한다(도 18).
그 후, 두께 50nm의 실리콘 질화막을 퇴적하고, 층간 절연막 형성, 콘택트 홀 개구, 배선 전극 형성 등, 이후의 제조 공정은 실시예 1의 도 13과 마찬가지로 행한다(도 19).
본 실시예에 의하면, 본 발명의 웰 이온 주입, 임계치 조정용 채널 이온 주입, 게이트 전극 도핑을 위한 이온 주입의 제조 공정에 있어서, 소스, 드레인 및 게이트 전극의 저 저항화가, 코발트 살리사이드에 의해 동일의 공정에서 실시할 수 있고, 제조 공정이 단축될 수 있다.
〈실시예 3〉
본 실시예는, 게이트 전극의 폴리 실리콘을 복수층에 형성하는 방법에 관한 것이다. 이하, 본 실시예를 도 20 내지 도 22를 이용하여 상세하게 설명한다. 게이트 절연막(3) 상에 아몰퍼스 실리콘(4)을 퇴적하고, NMIS 트랜지스터의 P형 웰(7), 임계치 조정용의 이온 주입층(9), 펀치 스루 스토퍼층(11), n형 폴리 실리콘 (n형 게이트 도핑)(13) 및 PMIS 트랜지스터의 N형 웰(8), 임계치 조정용의 이온 주입층(10), 펀치 스루 스토퍼층(12), p형 폴리 실리콘 (p형 게이트 도핑)(14)을 형성하기까지의 제조 공정은, 실시예 1의 도 2 내지 도 9와 동일하다. 또, 임계치 조정용의 이온 주입을 저 에너지로 주입하기 위하여, 아몰퍼스 실리콘(4)의 막 두께는, 50nm 정도가 바람직하다. 또한, LPCVD의 형성 온도를 600℃ 이상으로 한 폴리 실리콘을 이용하여도 좋다.
이어서, LPCVD 기법에 의해, 두께 150nm의 폴리 실리콘(30)을 퇴적한다. 또, 폴리 실리콘(30)은 LPCVD의 형성 온도를 600℃ 이하로 한 아몰퍼스 실리콘이어도 된다 (도 20).
이어서, 포토 리소그래피와 드라이 에칭에 의해 상기 n형 폴리 실리콘(13)과 p형 폴리 실리콘(14)을 패터닝하고, 포토 레지스트를 마스크로 한 이온 주입과 어닐링에 의해, NMIS 트랜지스터의 엑스텐션(n형 불순물 영역)(17)과 PMIS 트랜지스터의 엑스텐션(p형 불순물 영역)(18)을 각각 형성한다(도 21). 이온 주입의 주입량은, 각각 1x1015/cm2 정도이다.
이어서, 실리콘 질화막의 측벽 스페이서(19)를 등방성의 에칭백에 의해 형성하고, 포토 레지스트와 상기 측벽 스페이서(19)를 마스크로 하여, 고 농도 n형 불순물 영역(20) 및 고 농도 p형 불순물 영역(21)을 각각 NMIS 및 PMIS의 영역에 형성한다. 이온 주입의 주입량은, 3x1015/cm2 정도로, 900℃의 질소 분위기 중에서 10초 정도의 단시간 어닐링을 행한다. 또, 측벽 스페이서의 길이는 50nm로 하였다(도 22).
또, 본 실시예는, 게이트 전극의 저 저항화에 관해서는, 실시예 2를 전제로 설명하였지만, 실시예 1과 같이, 폴리 실리콘과 고 융점 금속막과의 적층 구조의 게이트 전극에도 적용할 수 있는 것은 당연하다.
본 실시예에 의하면, 아몰퍼스 실리콘(4)의 막 두께가 얇기 때문에, 임계치 조정용의 이온 주입 에너지를 낮게 하는 것이 가능하고, 단 채널 특성이 양호한 MIS 트랜지스터를 형성하는 것이 가능하며, 고성능의 반도체 집적 회로 장치의 제 공이 가능하다.
〈실시예 4〉
본 실시예는, 본 발명에 고 유전율의 게이트 절연막을 이용한 고성능 MIS 트랜지스터의 제조 방법에 관한 것이다. 이하, 본 실시예를 도 23 내지 도 27을 이용하여 상세하게 설명한다.
트렌치형 소자 분리에 의한 필드 산화막의 제조 공정까지는, 실시예 1의 도 2와 동일하다. 이어서, 실리콘 기판(1) 표면에 소정의 세정을 행한 후, 고 유전체 절연막(33)을 퇴적한다 (도 23). 고 유전체 절연막으로서는, TiO2 등이 있다.
이어서, 두께 10nm의 실리콘 산화막(34)을 LPCVD 기법에 의해, 상기 고 유전체 절연막(33) 상에 퇴적한다 (도 24).
이어서, 실시예 1과 마찬가지로, PMIS 영역의 N형 웰을 형성하기 위하여, 포토 레지스트(5)를 마스크로 하여 PMIS 트랜지스터의 영역에, 인을 이온 주입한다. 이온 주입의 조건으로서는, 예를 들어, 에너지 200keV, 주입량 1x1013/cm2와 에너지 120keV, 주입량 5x1012/cm2의 조건이다. 이어서, PMIS 트랜지스터의 펀치 스루 스토퍼로서, 포토 레지스트(5)와 필드 산화막(2)을 마스크로 하여 인의 이온 주입을 행한다. 주입 조건으로서는, 예를 들어, 에너지 60keV, 주입량 1x1013/cm2이다. 이어서, 포토 레지스트(5)와 필드 산화막(2)을 마스크로 하여 PMIS 트랜지스터의 임계치 조정용으로 인의 이온 주입을 행한다. 주입 조건으로서는, 예를 들어 에너지 30keV, 주입량 3x1012/cm2의 조건이다 (도 25). 이 때, 이온 주입의 조건은 게이트 절연막의 막 두께에 응하여 적절한 값으로 설정하는 것이 바람직하다.
NMIS 트랜지스터에 관해서도, PMIS 트랜지스터와 마찬가지의 방법이다. 우선, P형 웰을 형성하기 위하여, 포토 레지스트(6)를 마스크로 하여 NMIS 트랜지스터의 영역에, 보론을 이온 주입한다. 또, 이 경우도 웰 형성용의 이온 주입은, 가속 에너지가 상이한 복수회의 이온 주입이 바람직하다. 이온 주입의 조건으로서는, 예를 들어, 에너지 150keV, 주입량 1x1013/cm2와 에너지 80keV, 주입량 5x1012/cm2의 조건이다. 이어서, NMIS 트랜지스터의 펀치 스루 스토퍼로서, 포토 레지스트(6)와 필드 산화막(2)을 마스크로 하여 보론의 이온 주입을 행한다. 주입 조건으로서는, 예를 들어, 에너지 40keV, 주입량 1x1013/cm2이다. 이어서, 포토 레지스트(6)와 필드 산화막(2)을 마스크로 하여 NMIS 트랜지스터의 임계치 조정용으로 보론의 이온 주입을 행한다. 주입 조건으로서는, 예를 들어 에너지 15keV, 주입량 3x1012/cm2의 조건이다 (도 26). PMIS 트랜지스터와 마찬가지로, 이온 주입의 조건은 게이트 절연막의 막 두께에 응하여 적절한 값으로 설정하는 것이 바람직하다.
이어서, 소정의 어닐링을 행하는 것에 의해, NMIS 트랜지스터의 P형 웰(7), 임계치 조정용의 이온 주입층(9), 펀치 스루 스토퍼층(11) 및 PMIS 트랜지스터의 N형 웰(8), 임계치 조정용의 이온 주입층(10), 펀치 스루 스토퍼층(12)을 형성하고, 실리콘 산화막(34)을 불산 수용액 중에서 제거한 후, 스퍼터링에 의해 두께 150nm의 텅스텐(35)을 퇴적한다 (도 27). 또, 도에는 도시하지 않았지만, 텅스텐(35)의 하부에는 티탄 나이트라이드 등의 배리어 금속을 깔아도 된다. 또, 텅스텐 이외에도, 몰리브덴 등, 저 저항이며 드라이 에칭이 가능한 고 융점 금속을 이용하는 것도 가능하다.
이하, 게이트 전극의 에칭이나 엑스텐션의 형성 등은, 전 실시예와 마찬가지로 행한다.
본 실시예에 의하면, 고 유전율의 게이트 절연막을 이용한 것에 의해, 트랜지스터 성능이 향상되고, 고속 반도체 집적 회로 장치를 제공하는 것이 가능하다.
〈실시예 5〉
본 실시예는, 실시예 1에 기재된 제조 방법에 있어서, 임계치 전압이 상이한 MIS 트랜지스터를 갖는 경우에 관한 것이다. 이하, 도 28, 도 29를 이용하여, 본 실시예를 설명한다. 또, 본 실시예에서는, NMIS 트랜지스터에 저 임계치 (Vth)와 고 임계치 (Vth), PMIS 트랜지스터에 저 임계치 (Vth)와 고 임계치 (Vth)를 설정하는 예를 설명한다.
게이트 전극의 아몰퍼스 실리콘(4) 중으로의 이온 주입까지의 공정은, NMIS 트랜지스터, PMIS 트랜지스터 모두, 실시예 1의 도 1 내지 도 8과 동일하다. 이 때, 도 5 및 도 7에 있어서의 임계치 조정용의 이온 주입은, NMIS 트랜지스터에서는 저 Vth의 설정을 행하고, PMIS 트랜지스터에서는, 고 Vth의 설정을 행하도록, 이온 주입량을 설정한다. 예를 들어, NMIS 영역에는 2x1012cm-2의 보론 이온을, PMIS 영역에는 4x1012cm-2의 인 이온을 각각 레지스트 마스크(6), 레지스트 마스크(5)를 이용하여 이온 주입을 행한다.
이어서, NMIS 트랜지스터의 고 Vth 영역 및 PMIS 트랜지스터의 저 Vth 영역에, 공통의 포토 레지스트(36)를 마스크로 한 보론 이온 주입을 행한다. 주입 조건으로서는, 예를 들어 에너지 15keV, 주입량 3x1012/cm2의 조건이다 (도 28).
이어서, 포토 레지스트(36)를 제거한 후, 900℃ 정도의 질소 분위기 중에서 어닐링에 의해, 상기 이온 주입층을 한번에 활성화하고, NMIS 트랜지스터의 P형 웰(7), 저 임계치 조정용 이온 주입층(37), 고 임계치 조정용 이온 주입층(38), 펀치 스루 스토퍼층, n형 폴리 실리콘 (n형 게이트 도핑)(13) 및 PMIS 트랜지스터의 N형 웰(8), 저 임계치 조정용 이온 주입층(39), 고 임계치 조정용 이온 주입층(40), 펀치 스루 스토퍼층, p형 폴리 실리콘 (p형 게이트 도핑)(14)을 형성한다 (도 29). 또, 도 29에서는 채널 스토퍼층을 생략하고 있다. 이후의 게이트 전극 형성, 소스, 드레인 형성 공정 및 배선 공정은 실시예 1과 마찬가지이다.
도 30 및 도 31은, 본 발명에 의해 형성한 CMIS 트랜지스터의 임계치 전압의 종류를 나타내는 것이고, 이를 이용하여 본 실시예의 효과를 설명한다. 우선, 저 임계치 전압의 NMIS 트랜지스터 및 고 임계치 전압의 PMIS 트랜지스터의 임계치 전압은, 각각, P형 웰 및 N형 웰의 형성 시에 사용하는 각 포토 레지스트 마스크를 이용한 채널 영역으로의 이온 주입 (CH1 및 CH2)에 의해 각각 소정의 값으로 설정 된다. 이어서, 고 임계치 전압의 NMIS 트랜지스터 및 저 임계치 전압의 PMIS 트랜지스터의 각 형성 영역에 개구부를 갖는 공통의 포토 레지스트 마스크(36)를 이용하여, 채널 영역으로의 이온 주입 (CH3)을 행하는 것에 의해, 고 임계치 전압의 NMIS 트랜지스터 및 저 임계치 전압의 PMIS 트랜지스터가 동시에 형성된다.
또, 본 실시예는, 도 32에 도시한 바와 같은 혼재 LSI와 같이 복수의 임계치 전압을 필요로 하는 반도체 집적 회로 장치에 적합하다.
본 실시예에 의하면, 웰 이온 주입, 임계치 조정용의 채널 이온 주입, 게이트 전극 도핑을 위한 이온 주입을, N 채널, P 채널 각각, 1회의 포토 리소그래피로 실시하는 것이 가능하기 때문에, 종래 개별적으로 포토 리소그래피의 공정을 행하는 방법에 비해, LSI 제조 공정이 대폭으로 단축된다.

Claims (22)

  1. 제1 도전형의 제1 트랜지스터와 제1 도전형과는 역 도전형인 제2 도전형의 제2 트랜지스터를 동일 반도체 기판 상에 포함하는 반도체 집적 회로 장치의 제조 방법으로서,
    상기 반도체 기판 표면에 게이트 절연막을 형성하는 제1 공정과,
    상기 게이트 절연막 상에 게이트 재료막을 퇴적하는 제2 공정과,
    상기 제2 트랜지스터가 형성되는 제2 영역을 덮고, 상기 제1 트랜지스터가 형성되는 제1 영역에 개구를 갖는 제1 포토 레지스트를 형성하는 제3 공정과,
    상기 제1 포토 레지스트를 마스크로 하여, 상기 제1 트랜지스터의 웰 형성, 임계치 조정 및 게이트 도핑을 위한 각 이온 주입을 행하는 제4 공정과,
    상기 제1 포토 레지스트를 제거하는 제5 공정과,
    상기 제1 영역을 덮고, 상기 제2 영역에 개구를 갖는 제2 포토 레지스트를 형성하는 제6 공정과,
    상기 제2 포토 레지스트를 마스크로 하여, 상기 제2 트랜지스터의 웰 형성, 임계치 조정 및 게이트 도핑을 위한 각 이온 주입을 행하는 제7 공정과,
    상기 제2 포토 레지스트를 제거하는 제8 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제4 공정에서, 또한, 상기 제1 포토 레지스트를 마스크로 하여, 상기 제1 트랜지스터의 펀치 스루 스토퍼 형성을 위한 이온 주입을 행하고, 상기 제7 공정에서, 또한, 상기 제2 포토 레지스트를 마스크로 하여, 상기 제2 트랜지스터의 펀치 스루 스토퍼 형성을 위한 이온 주입을 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 각 이온 주입에서 도입된 불순물의 활성화 열처리를 행하는 제9 공정과,
    상기 게이트 재료막을 가공하여, 상기 제1 및 제2 트랜지스터의 각 게이트를 형성하는 제10 공정
    을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 각 이온 주입에서 도입된 불순물의 활성화 열처리를 행하는 제9 공정과,
    상기 게이트 재료막을 가공하여, 상기 제1 및 제2 트랜지스터의 각 게이트를 형성하는 제10 공정
    을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 트랜지스터의 웰 형성 및 임계치 조정과 상기 제2 트랜지스터의 게이트 도핑에서, 제2 도전형의 불순물을 이온 주입하고, 상기 제2 트랜지스터의 웰 형성 및 임계치 조정과 상기 제1 트랜지스터의 게이트 도핑에서, 제1 도전형의 불순물을 이온 주입하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  6. 제2항에 있어서,
    상기 제1 트랜지스터의 웰 형성, 펀치 스루 스토퍼 형성 및 임계치 조정과 상기 제2 트랜지스터의 게이트 도핑에서, 제2 도전형의 불순물을 이온 주입하고, 상기 제2 트랜지스터의 웰 형성, 펀치 스루 스토퍼 형성 및 임계치 조정과 상기 제1 트랜지스터의 게이트 도핑에서, 제1 도전형의 불순물을 이온 주입하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제4 및 제7의 각 공정에서, 웰 형성을 위한 이온 주입, 임계치 조정을 위한 이온 주입, 게이트 도핑을 위한 이온 주입의 순으로 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. 제2항에 있어서,
    상기 제4 및 제7의 각 공정에서, 웰 형성을 위한 이온 주입, 펀치 스루 스토퍼 형성을 위한 이온 주입, 임계치 조정을 위한 이온 주입, 게이트 도핑을 위한 이온 주입의 순으로 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. NMIS 트랜지스터와 PMIS 트랜지스터를 동일 실리콘 기판 상에 포함하는 반도체 집적 회로 장치의 제조 방법으로서,
    게이트 절연막을 형성하는 공정과,
    실리콘 박막을 퇴적하는 공정과,
    제1 포토 레지스트를 마스크로 하여, NMIS 트랜지스터 영역에 P형 웰의 이온 주입을 행하는 공정과,
    상기 제1 포토 레지스트를 마스크로 하여, NMIS 트랜지스터 영역에 임계치 조정용의 이온 주입을 행하는 공정과,
    상기 제1 포토 레지스트를 마스크로 하여, NMIS 트랜지스터 영역의 상기 실리콘 박막에 N형 이온 주입을 행하는 공정과,
    상기 제1 포토 레지스트를 제거하는 공정과,
    제2 포토 레지스트를 마스크로 하여, PMIS 트랜지스터 영역에 N형 웰의 이온 주입을 행하는 공정과,
    상기 제2 포토 레지스트를 마스크로 하여, PMIS 트랜지스터 영역에 임계치 조정용의 이온 주입을 행하는 공정과,
    상기 제2 포토 레지스트를 마스크로 하여, PMIS 트랜지스터 영역의 상기 실리콘 박막에, P형 이온 주입을 행하는 공정과,
    상기 제2 포토 레지스트를 제거하는 공정과,
    상기 실리콘 박막에 게이트 전극의 패터닝을 행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 실리콘 박막 상에 저 저항 도체막을 퇴적하는 공정을 포함하고, 또한, 게이트 전극이 상기 실리콘 박막과 상기 저 저항 도전막의 적층막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 게이트 절연막의 형성 공정 전에, NMIS 트랜지스터 영역과 PMIS 트랜지스터 영역 사이의 소자 분리를 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 실리콘 박막의 형성 공정 후에, NMIS 트랜지스터 영역과 PMIS 트랜지스터 영역 사이의 소자 분리를 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 실리콘 박막은, 두께 50nm 이하의 다결정 실리콘으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  14. 제9항에 있어서,
    상기 실리콘 박막은, 두께 50nm 이하의 비정질 실리콘으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  15. 제10항에 있어서,
    상기 저 저항 도전막은, 텅스텐 등의 고 융점 금속으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  16. 제1 및 제2 NMIS 트랜지스터와 제1 및 제2 PMIS 트랜지스터를 동일 반도체 기판 상에 포함하는 반도체 집적 회로 장치의 제조 방법으로서,
    게이트 절연막을 형성하는 공정과,
    실리콘 박막을 퇴적하는 공정과,
    상기 제1 및 제2 NMIS 트랜지스터의 형성 영역을, 제1 포토 레지스트로 피복하는 공정과,
    상기 제1 포토 레지스트를 마스크로 하여, N형 불순물을 상기 제1 및 제2 PMIS 트랜지스터의 형성 영역에 이온 주입하는 공정과,
    상기 제1 포토 레지스트를 마스크로 하여, N형 불순물을 상기 제1 및 제2 PMIS 트랜지스터의 채널 형성 영역에 이온 주입하는 공정과,
    상기 제1 포토 레지스트를 마스크로 하여, 상기 실리콘 박막에 P형의 불순물을 주입하는 공정과,
    상기 제1 포토 레지스트를 제거하는 공정과,
    상기 제1 및 제2 PMIS 트랜지스터의 형성 영역을, 제2 포토 레지스트로 피복하는 공정과,
    상기 제2 포토 레지스트를 마스크로 하여, P형 불순물을 상기 제1 및 제2 NMIS 트랜지스터의 형성 영역에 이온 주입하는 공정과,
    상기 제2 포토 레지스트를 마스크로 하여, P형 불순물을 상기 제1 및 제2 NMIS 트랜지스터의 채널 형성 영역에 이온 주입하는 공정과,
    상기 제2 포토 레지스트를 마스크로 하여, 상기 실리콘 박막에 N형 불순물을 주입하는 공정과,
    상기 제2 포토 레지스트를 제거하는 공정과,
    상기 제1 NMIS 트랜지스터와 상기 제1 PMIS 트랜지스터의 형성 영역을, 제3 포토 레지스트로 피복하는 공정과,
    상기 제3 포토 레지스트를 마스크로 하여, 상기 제2 NMIS 트랜지스터와 상기 제2 PMIS 트랜지스터의 채널 형성 영역에 P형 불순물을 주입하는 공정과,
    상기 제3 포토 레지스트를 제거하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 게이트 절연막의 형성 공정 전에, 상기 제1 및 제2 NMIS 트랜지스터와 상기 제1 및 제2 PMIS 트랜지스터 각각 사이의 소자 분리를 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 실리콘 박막의 형성 공정 후에, 상기 제1 및 제2 NMIS 트랜지스터와 상기 제1 및 제2 PMIS 트랜지스터 각각 사이의 소자 분리를 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  19. 제16항에 있어서,
    상기 실리콘 박막은, 두께 50nm 이하의 다결정 실리콘으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  20. 제16항에 있어서,
    상기 실리콘 박막은, 두께 50nm 이하의 비정질 실리콘으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  21. 제16항에 있어서,
    상기 실리콘 박막 상에 저 저항 도체막을 퇴적하는 공정을 포함하고, 또한, 게이트 전극이 상기 실리콘 박막과 상기 저 저항 도전막의 적층막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 저 저항 도전막은, 텅스텐 등의 고융점 금속으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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