以下に、本発明を実施するための最良の形態について、添付図面を参照しながら詳細に説明する。
(1)予備的事項の説明
本発明の実施の形態を説明する前に、本発明の予備的事項について説明する。
1チップに多種類のMOSトランジスタを形成する場合では、トランジスタによって閾値電圧等の電気的な設計パラメータが異なるので、閾値調整やウエル形成のために行われるイオン注入の条件もトランジスタ毎に異なる。その結果、イオン注入の履歴がトランジスタによって異なることになる。
本願発明者は、そのようなイオン注入の履歴の違いによって次のような問題が生じることを見出した。
図1〜図3は、本願発明者が見出した問題点を半導体装置の製造工程を追いながら説明するための断面図である。
まず、図1(a)に示すように、シリコン基板1にSTI(Shallow Trench Isolation)用の溝1aを形成した後、その溝1a内を二酸化シリコン(SiO2)膜等の素子分離絶縁膜2で埋め込む。その素子分離絶縁膜1aは第1、第2トランジスタ形成領域A、Bを画定し、閾値電圧等の電気的パラメータが異なるMOSトランジスタが後の工程で各領域A、Bに形成される。
その後に、各領域A,Bのシリコン基板1の表面を熱酸化して犠牲膜3を形成する。この犠牲膜3は、後のイオン注入工程において、シリコン基板1の表面を汚染から保護したり、シリコン基板1に欠陥が発生するのを防ぐ役割を果たす。
次に、図1(b)に示すように、第1トランジスタ形成領域Aが露出する第1窓4aを有し、且つ第2トランジスタ形成領域Bを覆う第1レジストパターン4をシリコン基板1の上に形成する。
そして、この第1レジストパターン4をマスクにしながら、第1窓4aの下のシリコン基板1に第1の不純物を導入して第1拡散層5を形成する。この第1拡散層5の種類は特に限定されない。例えば、ウエルや閾値調整用に形成される拡散層等が第1拡散層5として形成される。
次に、図1(c)に示すように、アッシングや硫酸過水等を用いるウエット処理により第1レジストパターン4をエッチングして除去する。
このとき、第1窓4aから露出していた犠牲膜3と素子分離絶縁膜2は、先のイオン注入のときにイオンのエネルギによってダメージを受けているので、他の部分の犠牲膜3や素子分離絶縁膜2と比較して薬液耐性が劣化している。その結果、第1レジストパターン4を除去する際、これらの犠牲膜3と素子分離絶縁膜2もエッチングされて、点線円C内に示すように、窓4aに沿った段差が素子分離絶縁膜2に形成される。
続いて、図2(a)に示すように、今度は第2トランジスタ形成領域Bが露出する第2窓6aを有し、且つ第1トランジスタ形成領域Aを覆う第2レジストパターン6をシリコン基板1の上に形成する。
その後に、この第2レジストパターン6をマスクにし、且つ第1拡散層5の場合とは異なる条件を採用して、第2窓6aの下のシリコン基板1に第2の不純物を導入して第2拡散層7を形成する。第1拡散層5と同様に、この第2拡散層7としては、ウエルや閾値調整用に形成される拡散層が形成される。
次に、図2(b)に示すように、第1レジストパターン4の場合と同様の方法により、第2レジストパターン6をエッチングして除去する。
このとき、第2窓6aから露出していた犠牲膜3と素子分離絶縁膜2は、第2拡散層7を形成するためのイオン注入によってダメージを受けているので、第1拡散層3を形成したとき(図1(b))と同様に薬液耐性が劣化しており、上記のエッチングによって各膜2、3もエッチングされることになる。
但し、薬液耐性の劣化の程度は、各拡散層5、7に対しイオン注入条件を変えたため、各領域A、Bで異なる。以下では、第2トランジスタ形成領域Bにおける各膜2、3の劣化が第1トランジスタ形成領域Aよりも甚だしいとする。そうすると、第2レジストパターン6を除去する際の各膜2、3のエッチング量も、第2トランジスタ形成領域Bの方が第1トランジスタ形成領域Aよりも大きくなる。その結果、図に示されるような段差2aが素子分離絶縁膜2に形成されることになる。その段差2aの高さは、典型的には約10nm程度である。
なお、この例では、第2トランジスタ形成領域Bにおける犠牲膜3が完全に除去されるものとしたが、完全に除去されない場合であっても、上記の段差2aは形成される。
続いて、図2(c)に示すように、第1トランジスタ形成領域Aに残っている犠牲膜3を弗酸溶液等でエッチングして除去する。このとき、素子分離絶縁膜2もエッチングされてその上面の高さが低くなるが、段差2aは解消されずに残ったままとなる。一方、シリコン基板1は弗酸溶液によってエッチングされない。このような素子分離絶縁膜2の段差2aによって、第2トランジスタ形成領域Bでは、シリコン基板1の肩(角部)Dが素子分離絶縁膜2から露出する構造となる。
次いで、図3に示すように、各トランジスタ形成領域A,Bのシリコン基板1の表面に熱酸化膜を形成してそれをゲート絶縁膜8とする。更に、全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして各領域A,B上でゲート電極9、10とする。
この工程を終了後の平面図は図4のようになり、先の図3は図4のI−I線に沿う断面図に相当する。この後は、各ゲート電極9、10の両側のシリコン基板1にソース/ドレイン領域を形成して、そのソース/ドレイン領域とゲート電極9、10により構成されるMOSトランジスタTR1、TR2を完成させる。
上記した方法では、各領域A,Bにおいて、拡散層5、7を形成するためのイオン注入の条件を変えたことにより、図3に示したように、領域A、Bを分離するための素子分離絶縁膜2に段差2aが形成される。その結果、領域Bにおいてシリコン基板1の肩Dが露出し、トランジスタTR2のゲート電極10がこの肩Dの上に形成されることになる。
ところが、このような構造では、トランジスタTR2を駆動させる際、肩Dに電界Eが集中して、トランジスタTR2の閾値電圧Vthが設計値よりも低くなってしまう。こうなると、トランジスタTR2のオフ電流が下がらないため、トランジスタTR2をオフにしようとしても電流の切れが悪くなってしまう。このような現象は逆短チャネル効果と呼ばれる。
この効果は、肩Dが形成され易いプロセスを採用することによってより一層明確に現れる。
ところで、In、As、Sbといった質量が比較的大きな不純物をシリコン基板にイオン注入すると、これらの不純物は、質量が大きいためシリコン基板内で拡散し難く、シリコン基板1が加熱されても安定してその場に留まろうとする。そのため、これらの不純物を用いて第1、第2拡散層5、7を形成すると、各拡散層5、7の濃度プロファイルが熱プロセスによって乱れ難く、各トランジスタTR1、TR2を設計通りに作製することができるという利点が得られるので、半導体装置の性能を向上させるためには質量が大きな不純物を採用するのが好ましい。特に、トランジスタTR1、TR2の設計寸法が微細化される場合には、濃度プロファイルの僅かな乱れによってトランジスタの電気的な特性が設計値から外れてしまうので、上記のように質量の大きな不純物で拡散層5、7を形成するのが望ましい。
ところが、このような不純物は、質量が大きいためにイオン注入時の運動エネルギも大きくなり、イオン注入の際に犠牲膜3や素子分離絶縁膜2が受けるダメージが一層大きくなるので、各膜2、3の薬液耐性が更に劣化して上記の肩Dが形成され易くなってしまう。
また、このように質量が大きな不純物を採用しない場合でも、各拡散層5、7の濃度プロファイルを設計通りの曲線にするには、通常、各拡散層5、7を形成するためのイオン注入を複数回行う必要がある。このように何度もイオン注入を繰り返すことによっても、犠牲膜3や素子分離絶縁膜2が受けるダメージが大きくなり、各膜2、3の薬液耐性がやはり劣化して上記の肩Dが形成され易くなってしまう。
更に、1チップに多種類のトランジスタを形成する場合に至っては、各トランジスタの閾値電圧等を調節する目的から、様々な種類の不純物を何度もイオン注入する必要があり、素子分離絶縁膜2や犠牲膜3がイオン注入によって一層劣化し易くなる。
図5は、イオン注入のマスクとなるレジストパターンの剥離工程の回数と、各剥離工程の後の二酸化シリコン膜の膜厚との関係を調査して得られたグラフである。
この調査では2つのサンプルが用意された。その各サンプルにおいては、シリコン基板の上に二酸化シリコン膜を形成し、更にその上にレジストパターンを形成した。そして、一つ目のサンプルでは、このレジストパターンをマスクにし、その下の二酸化シリコン膜をスルー膜として使用しながら実際にシリコン基板にイオン注入をし、イオン注入後にレジストパターンを剥離した。図5の▲で表される系列は、この一つ目のサンプルにおいて、上記のイオン注入とレジスト剥離とを繰り返して得られたものである。
一方、二つ目のサンプルでは、上記のイオン注入を行わずに、単にレジストパターンの剥離のみを繰り返した。図5の◆で示される系列は、この二つ目のサンプルにおけるレジストパターンの剥離工程の回数と二酸化シリコン膜の残厚との関係を示す。
これら二つの系列を比較して明らかなように、イオン注入を実際に行う場合(▲)では、イオン注入を行わない場合(◆)よりも二酸化シリコン膜の劣化が激しく、レジストパターンの剥離工程の回数が増えるほど膜減りも大きくなる。これは、イオン注入の回数が増えるほど、スルー膜として使用した二酸化シリコン膜の薬液耐性が劣化することを示しており、イオン注入の回数の増加によって上記の肩Dが形成され易いことを示唆するものである。
なお、このように二酸化シリコン膜をスルー膜として使用するのでは無く、シリコン系の膜、例えばポリシリコン膜をスルー膜として使用した場合にも上記と同様の膜減りが生じることが本願発明者によって確認された。
上記のような問題点に鑑み、本願発明者は、以下のような本発明の実施の形態に想到した。
(2)第1実施形態
図6〜11は、本発明の第1実施形態に係る半導体装置の製造途中における断面図である。
最初に、図6(a)に示す断面構造を得るまでの工程について説明する。
まず、p型のシリコン基板20の表面を熱酸化して二酸化シリコン膜21を約5nmの厚さに形成した後、この二酸化シリコン膜21の上に、例えば減圧化学的気相成長法(Low Pressure CVD)により窒化シリコン膜22を厚さ約100nmに形成する。その後に、この窒化シリコン膜22をパターニングして開口22aを形成する。なお、シリコン基板20の導電性はp型に限定されず、n型のシリコン基板を使用してもよい。また、二酸化シリコン膜21は、シリコン基板20とマスク膜22との応力差を緩和して、シリコン基板20にクラックが発生するのを防止する役割を担う。
次に、図6(b)に示す断面構造を得るまでの工程について説明する。
まず、HBr+O2をエッチングガスとするRIE(Reactive Ion etching)により、窒化シリコン膜22をマスクにしながら二酸化シリコン膜21とシリコン基板20とをエッチングして、開口22aの下に深さが約300nm程度のSTI用の素子分離溝20aを形成する。続いて、このエッチングによって素子分離溝20aの内壁が受けたダメージを回復させるため、素子分離溝20aの内壁に熱酸化膜(不図示)を厚さ約5〜20nm程度に成長させる。
その後、シラン(SiH4)、酸素、及びヘリウムを反応ガスとするHDPCVD (High Density Plasma CVD)法により二酸化シリコン膜23を全面に形成し、この二酸化シリコン膜23で素子分離溝20aを埋め込む。HDPCVD法で成膜される二酸化シリコン膜23は埋め込み性が非常に良好なため、アスペクト比の大きな素子分離溝20a内の二酸化シリコン膜23に「す」は形成されない。
続いて、図6(c)に示すように、窒化シリコン膜22を研磨ストッパにしながら、CMP(Chemical Mechanical Polishing)法により窒化シリコン膜22上の余分な二酸化シリコン膜23を研磨して除去し、素子分離溝20a内にのみ二酸化シリコン膜23を残してそれをSTI用の素子分離絶縁膜23aとする。
その素子分離絶縁膜23aは第1〜第3トランジスタ形成領域A〜Cを画定する。そして、後述の工程により、閾値電圧等が異なる多種類のMOSトランジスタが各領域A〜Cに形成されることになる。
次いで、図7(a)に示すように、燐酸により窒化シリコン膜22をエッチングして除去した後、更に弗酸により二酸化シリコン膜21をエッチングして除去し、シリコン基板20の清浄面を露出させる。
このような素子分離絶縁膜23aの形成方法によれば、素子分離絶縁膜23aの上面の高さは、半導体基板20の表面よりも高いか又は該表面と同じになる。
次に、図7(b)に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板20を不図示の炉に入れ、酸素雰囲気において基板温度800℃程度、処理時間10分程度の酸化条件でシリコン基板20の表面に熱酸化膜を5nm以下、より好ましくは1〜2nmの厚さに形成し、それを第1犠牲膜26とする。
第1犠牲膜26の形成方法は熱酸化に限定されない。例えば、CVD法により形成された二酸化シリコン膜を第1犠牲膜26としてもよい。
更に、第1犠牲膜26の種類も二酸化シリコンに限定されず、窒化シリコン膜を第1犠牲膜26として使用してもよい。
続いて、この第1犠牲膜26上に、シランを反応ガスとする減圧CVD法により基板温度500℃以上の条件でポリシリコン膜を20nm以下の厚さ、より好ましくは10〜20nmの厚さに形成し、それを第2犠牲膜27とする。
第2犠牲膜27としては、ポリシリコン膜と同様にシリコン系の膜、例えばアモルファスシリコン膜を形成してもよい。また、第1犠牲膜26として二酸化シリコン膜を形成する場合は、シリコン系の膜の他に、窒化シリコン膜や酸窒化シリコン膜を第2犠牲膜27として形成してもよい。
その後に、第1、第2トランジスタ形成領域A、Bにおけるシリコン基板1に、加速エネルギ100KeV以上、ドーズ量1×1013cm-3以上の条件でp型不純物としてボロンをイオン注入し、各領域A、Bを深く覆うpウエル24を形成する。更に、第3トランジスタ形成領域Cにおけるシリコン基板1に、加速エネルギ300KeV以上、ドーズ量1×1013cm-3以上の条件でn型不純物としてリンをイオン注入して、第3トランジスタ形成領域Cを深く覆うnウエル25を形成する。この場合、p型とn型の不純物の打ち分けは不図示のレジストパターンを用いて行われる。
なお、各ウエル24、25の構造としては、この他にトリプルウエルも採用し得る。その場合は、上記よりも大きな加速エネルギで不純物を各ウエル24、25に打ち込む。
次に、図7(c)に示すように、フォトレジストを全面に形成した後、それを露光、現像して第1レジストパターン28とする。その第1レジストパターン28は、第2、第3トランジスタ形成領域B、Cを覆うと共に、第1トランジスタ領域Aの上に第1窓28aを有する。
なお、第1レジストパターン28用のフォトレジストの種類は特に限定されない。用いる露光光に応じて、ノボラック系や化学増幅型のレジストを上記のフォトレジストとして使用してよい。これについては、後述の各フォトレジストでも同様である。
続いて、弟1トランジスタ形成領域Aの閾値電圧を調整するために、p型不純物としてボロンを加速エネルギ5〜30KeV、ドーズ量を5×1013cm-3程度以下の条件で第1窓28aを通じてpウエル24にイオン注入する。
閾値電圧調整用のp型不純物としては、ボロンの他にインジウムも採用し得る。その場合は、加速エネルギ20〜150KeV、ドーズ量を5×1013cm-3程度以下の条件でインジウムをイオン注入する。インジウムは、質量が比較的大きいため、後の熱工程において拡散し難い。そのため、深さ方向のインジウムの濃度プロファイルの山が拡散によって広がり難くなり、イオン注入直後の急峻なプロファイルを維持し易くなる。濃度プロファイルが急峻にできると、例えば、半導体基板20の所定の深さでの不純物濃度を十分に濃くしてその部分での導電性を高めながら、半導体基板20の表層での不純物濃度を低くすることができるため、その表層に形成されるチャネルを流れるキャリアと不純物との散乱を抑えることができ、MOSトランジスタの電流駆動能力を高めることが可能となる。
また、このイオン注入において、第1、第2犠牲膜26、27は、不純物が通り抜けるスルー膜として機能するが、第1犠牲膜26の厚さが5nm以下であり、第2犠牲膜27の厚さが20nm以下といずれも薄いので、各犠牲膜26、27によって不純物の導入がブロックされてしまうようなことは無い。これについては、後述のイオン注入でも同様である。
続いて、図8(a)に示すように、硫酸過水の中にシリコン基板20を浸し、第1レジストパターン28を除去する。このウエット処理では、第1レジストパターン28の他に、第1窓28aから露出してイオン注入の際にダメージを受けた部分の第2犠牲膜27も削れ、この部分に第1の窪み27aが浅く形成される。
なお、第1レジストパターン28のウエット処理は上記に限定されない。例えば、上記の硫酸過水にシリコン基板20を浸した後に、更にアンモニア過水にシリコン基板20を浸してもよい。或いは、弗酸にオゾンを添加した溶液で上記のウエット処理を行ってもよい。
また、ウエット処理の前に、第1レジストパターン28にアッシングを行ってもよい。そのアッシングでは、例えば、CF4、C2F6等のF系のガスと、酸素と、フォーミングガス(H2+N2)との混合ガスが使用される。或いは、酸素のみの系でアッシングを行ってもよい。このようにしても、上記のような第2犠牲膜27の窪み27aが形成される。
次に、図8(b)に示すように、フォトレジストを全面に形成した後、それを露光、現像して第2レジストパターン29とする。その第2レジストパターン29は、第1、第3トランジスタ形成領域A、Cを覆うと共に、第2トランジスタ領域Bの上に第2窓29aを有する。
続いて、弟2トランジスタ形成領域Bの閾値電圧を調整するために、p型不純物としてボロンを第2窓29aを通じてpウエル24にイオン注入する。但し、本実施形態では、各領域A、Bの閾値電圧を互いに異ならすために、領域Aにおけるイオン注入条件とは異なる条件で上記のp型不純物を領域Bにイオン注入する。本実施形態では、そのようなイオン注入として、例えば加速エネルギ5〜30KeV、5×1013cm-3以下のドーズ量を採用する。また、第1トランジスタ形成領域Aの場合と同様に、インジウムをp型不純物として用いてもよい。
次いで、図8(c)に示すように、ウエット処理により第2レジストパターン29を除去する。この場合のウエット処理の条件については第1レジストパターン28の場合と同様なので省略する。
また、このウエット処理により、第2開口29aから露出して上記のイオン注入の際にダメージを受けた部分の第2犠牲膜27に第2の窪み27bが浅く形成されると共に、既に形成されていた第1の窪み27aのエッチングが更に進行してその深さが深くなる。
続いて、図9(a)に示すように、フォトレジストを全面に形成した後、それを露光、現像して第3レジストパターン30とする。その第3レジストパターン30は、第1、第2トランジスタ形成領域A、Bを覆うと共に、第3トランジスタ領域Cの上に第3窓30aを有する。
次に、第3トランジスタ形成領域Cの閾値電圧を調整するために、n型不純物としてリンを加速エネルギ10〜30KeV、5×1013cm-3程度以下のドーズ量で第3窓30aを通じてnウエル25にイオン注入する。
閾値電圧調整用のn型不純物としては、リンの他に砒素やアンチモンを用いてもよい。砒素を用いる場合は、加速エネルギ20〜150KeV、ドーズ量5×1013cm-3程度以下の条件が採用され、アンチモンを用いる場合は、加速エネルギ30〜200KeV、ドーズ量5×1013cm-3程度以下の条件が採用される。
次いで、図9(b)に示すように、第1、第2レジストパターン28、29を除去したときと同じウエット処理により第3レジストパターン30を除去する。そのウエット処理の結果、第3開口30aから露出して上記のイオン注入の際にダメージを受けた部分の第2犠牲膜27に第3の窪み27cが浅く形成されると共に、既に形成されていた第1、第2の窪み27a、27bのエッチングが更に進行してそれらの深さが深くなる。
このように、第2犠牲膜27の残厚は、不純物をイオン注入するときの条件や不純物の種類によって各領域A〜Cで異なり、特に、不純物の質量や加速エネルギが大きな領域で薄くなる。このとき、第2犠牲膜27が最も深く削られた領域でも下地の第1犠牲膜26が露出しないのが好ましい。よって、第2犠牲膜27の膜厚としては、1チップ内のウエルとチャネル調整用の不純物のイオン注入が全て終了し、イオン注入のマスクとして使用したレジストを剥離した状態でも残厚が0にならない厚さ、例えば10〜20nmを採用するのが好ましい。
なお、本実施形態では、閾値調整用のイオン注入による第2犠牲膜27のダメージを考えているが、そのようなダメージはウエル形成の際にもあり、ウエル形成の条件の違いによっても第2犠牲膜27の残厚が各領域A〜Cにおいて異なることになる。
続いて、図9(c)に示すように、10wt%のTMAH(テトラメチルアンモニウムハイドロオキサイド)液をエッチング液として使用して、ポリシリコンよりなる第2犠牲膜27を選択的にエッチングして除去する。このTMAH溶液のポリシリコンに対するエッチングレートはその濃度を変えることにより比較的自由に調節することができ、例えば10wt%の濃度ではポリシリコンに対して約40nm/minのエッチングレートを有する。
一方、このTMAH溶液の二酸化シリコンに対するエッチングレートは略0であり、二酸化シリコンよりなる第1犠牲膜26は殆どエッチングされない。その結果、第2犠牲膜27に形成されていた第1〜第3の窪み27a〜27cは、上記のエッチングによって略消滅するので、各窪み27a〜27cが第1犠牲膜26にトランスファーされることが殆ど無く、残った第1犠牲膜26の上面が実質的に平坦となる。
なお、第2犠牲膜27として窒化シリコン膜を形成し、第1犠牲膜26として二酸化シリコン膜を形成する場合は、窒化シリコン膜のエッチングレートが二酸化シリコン膜のそれよりも高くなるようなエッチング液、例えば燐酸溶液を使用して第2犠牲膜27を除去すればよい。燐酸溶液では、窒化シリコン膜のエッチレートが二酸化シリコンのそれよりも2倍以上高い値となるものの、TMAH溶液の場合のように二酸化シリコンのエッチレートが0にはならない。よって、第2犠牲膜27を燐酸溶液でエッチングした後に、各領域A〜Cにおける第2犠牲膜27の残厚のばらつきに起因する段差が第1犠牲膜26の上面に僅かに形成される。但し、その段差は、第2犠牲膜27を形成せずに第1犠牲膜26のみをイオン注入のスルー膜として使用する場合と比較して遥かに小さい。典型的には、本実施形態における第1犠牲膜26の段差は約3nm以下となる。
次いで、図10(a)に示すように、シリコン基板20を弗酸溶液中に浸漬し、二酸化シリコンよりなる第1犠牲膜26をエッチングして除去すると共に、シリコン基板20の清浄面を露出させる。このとき、第1犠牲膜26のエッチング量はエッチング時間によって制御され、第1犠牲膜26の残厚が最も厚い部分が完全にエッチングされる程度の時間だけエッチングが行われる。そのため、残厚が薄い部分の第1犠牲膜26はオーバーエッチングとなり、この部分の下にちょうど素子分離絶縁膜23aがあると、素子分離絶縁膜23aもエッチングされることになる。しかしながら、第1犠牲膜26の上面は実質的に平坦であり、各領域A〜Cにおける第1犠牲膜26の膜厚に殆ど差は無いので、上記のように素子分離絶縁膜23aがエッチングされたとしてもそのエッチング量は極僅かである。
しかも、第1犠牲膜26の厚さが5nm以下と薄く、第1犠牲膜26を完全に除去するのに必要なエッチング時間自体が短いため、素子分離絶縁膜23aのオーバーエッチング量を最小限に留めることが容易となり、素子分離絶縁膜23aの上面に形成される段差を極力低くすることができる。
従って、上記のエッチングに起因して素子分離絶縁膜23aの上面に段差ができることは殆ど無く、できたとしてもその高さが3nmを越えることは無い。
なお、第2犠牲膜27として窒化シリコン膜を採用する場合は、燐酸をエッチング液として第2犠牲膜27を除去すればよい。
続いて、図10(b)に示すように、減圧された酸素雰囲気中で基板温度を800℃とするRTP(Rapid Thermal Processing)によりシリコン基板20の表面に厚さが1〜2nm程度の熱酸化膜を成長させ、それをゲート絶縁膜31とする。なお、RTPに代え、炉を用いる酸化方法によりゲート絶縁膜31を形成してもよい。
その後に、NOガス雰囲気中で基板温度を1000℃とするRTPによりゲート絶縁膜31の表面を窒化することにより、ON膜(SiN膜とSiO膜との混合膜)をゲート絶縁膜31の表層に形成する。なお、NOガスに代えてN2Oガスを上記のRTPにおいて使用してもよい。更に、ゲート絶縁膜31はシリコン酸化膜に限定されず、ハフニウム・アルミネート(HfAlO)膜等の高誘電率膜をゲート絶縁膜31として形成してもよい。
次に、図10(c)に示す断面構造を得るまでの工程について説明する。
まず、シランを反応ガスとする減圧CVD法によりポリシリコン膜を全面に50〜150nm程度の厚さに形成した後、そのポリシリコン膜をパターニングして各領域A〜Cに第1〜第3ゲート電極32〜34として残す。なお、ポリシリコン膜に代えて、SiGe膜でこれらのゲート電極32〜34を構成してもよい。
続いて、第1、第2ゲート電極32、33をマスクにしてシリコン基板20にn型不純物として例えば砒素を加速エネルギ1〜5KeV、ドーズ量0〜2×1015cm-3の条件でイオン注入し、第1、第2ゲート電極32、33の両側に第1〜第4n型ソース/ドレインエクステンション35a〜35dを極浅く形成する。
更に、第3ゲート電極34をマスクにしてシリコン基板20にp型不純物として例えばボロンを加速エネルギ0.2〜1KeV、ドーズ量0〜2×1015cm-3の条件でイオン注入して、第3ゲート電極34の両側に第1、第2p型ソース/ドレインエクステンション35e、35fを極浅く形成する。
なお、p型とn型の不純物の打ち分けは不図示のレジストパターンを用いて行われる。
次に、図11(a)に示す断面構造を得るまでの工程について説明する。
まず、CVD法により二酸化シリコン膜を全面に形成した後、異方性のドライエッチングによりその二酸化シリコン膜をエッチバックして各ゲート電極32〜34の両側に絶縁性スペーサ36として残す。
次いで、第1、第2ゲート電極32、33と絶縁性スペーサ36とをマスクにしてシリコン基板20にn型不純物として例えばヒ素を加速エネルギ5〜10KeV、ドーズ量1×1016cm-3以下の条件でイオン注入する。これにより、第1〜第4n型ソース/ドレインエクステンション35a〜35dよりも深い第1〜第4n型ソース/ドレイン領域37a〜37dが各ゲート電極32、33の両側に形成される。
更に、第3ゲート電極34と絶縁性スペーサ36とをマスクにしてシリコン基板20にp型不純物として例えばボロンを加速エネルギ3〜6KeV、ドーズ量1×1016cm-3以下の条件でイオン注入して、第3ゲート電極34の両側に第1、第2p型ソース/ドレイン領域37e、37fを深く形成する。
続いて、スパッタ法によりニッケルやコバルト等の高融点金属膜を全面に形成し、シリコン基板20を加熱してその高融点金属をシリコンと反応させ、各ソース/ドレイン領域37a〜37fの表層に第1〜第6シリサイド層38a〜38fを形成する。このとき、各ゲート電極32〜34の表層もシリサイド化され、各ゲート電極32〜34がポリサイド構造になり低抵抗化される。その後に、未反応の高融点金属膜をウエットエッチングして除去する。
これにより、nチャネルMOSトランジスタTR1、TR2の基本構造が第1、第2トランジスタ形成領域A、Bに形成されると共に、pチャネルMOSトランジスタTR3の基本構造が第3トランジスタ形成領域Cに形成されたことになる。
ここまでの工程を終了した後の平面図は図12のようになり、先の図11(a)は図12のI−I線に沿う断面図(ゲート長方向の断面図)に相当する。
一方、図12のII−II線に沿う断面図(ゲート幅方向の断面図)は図13のようになる。図13に示されるように、ゲート電極32は、素子分離絶縁膜23aの上面上から第1トランジスタ形成領域Aにかけて延在するように形成される。
これ以降の工程は、層間絶縁膜と一層目の金属配線の形成工程となる。
まず、図11(b)に示すように、CVD法により二酸化シリコン膜を全面に形成した後、その二酸化シリコン膜の上面をCMP法により平坦化して層間絶縁膜39とする。そして、この層間絶縁膜39をパターニングすることにより、第1〜第6シリサイド層38a〜38fに至る深いコンタクトホールと、各ゲート電極32〜34の上面に至る浅いコンタクトホールを形成する。
そして、これらのコンタクトホール内と層間絶縁膜39の上面とに、グルー膜としてチタン膜と窒化チタン膜とをこの順に積層し、さらにその上にタングステン膜を形成して各コンタクトホールを完全に埋め込む。続いて、層間絶縁膜39の上面の余分なグルー膜とタングステン膜とをCMP法により除去してコンタクトホール内にのみ残す。残されたグルー膜とタングステン膜は、これらのコンタクトホール内において第1〜第3導電性プラグ40a〜40cとなる。これらの導電性プラグ40a〜40cのうち、第1、第2導電性プラグ40a、40bは、各ソース/ドレイン領域37a〜37fと電気的に接続される。一方、第3導電性プラグ40cは、各ゲート電極32〜34と電気的に接続される。
その後に、アルミニウム膜を主にして構成される金属膜を全面に形成した後、その金属膜をパターニングすることにより、第1〜第3の一層目金属配線41a〜41cを形成する。
以上により、本実施形態に係る半導体装置の製造方法の主要工程が終了したことになる。
上記した本実施形態によれば、図7(b)に示したように、第1〜第3トランジスタ形成領域A〜Cに閾値調整用の不純物をイオン注入する際のスルー膜として、第1犠牲膜26と、該第1犠牲膜26よりもエッチレートの高い第2犠牲膜27とで構成される二層構造の膜を採用した。これによれば、イオン注入の条件や不純物の種類が各領域A〜Cで異なることにより、イオン注入後の第2犠牲膜27の上面に図9(b)のように段差が生じても、第2犠牲膜27を選択的にエッチングして除去することにより、その段差が下地の第1犠牲膜26に殆ど反映されない。従って、この第1犠牲膜26をエッチングして除去した後の素子分離絶縁膜23aの上面には段差が殆ど形成されない。その結果、図13に示したように、素子分離絶縁膜23aの横にシリコン基板20の肩が現れないので、肩に電界が集中することに起因する逆短チャネル効果(図3)を防止でき、各トランジスタTR1〜TR3の閾値電圧を設計値通りにし易くなる。
また、上記の逆短チャネル効果は、ゲート幅が短い場合に特に顕著となるため、素子の微細化の妨げとなるが、本実施形態ではその逆短チャネル効果が有効的に抑制されるので、ゲート幅W(図13)を例えば150nm以下に短くすることができ、素子の微細化に大きく寄与することができる。
(3)第2実施形態
上記した第1実施形態ではSTIによりトランジスタ間を分離した。STIは素子の微細化に適しているが、微細化の要求がそれ程厳しくないデバイスに対しては、以下のようなLOCOS(Local Oxidation of Silicon)によりトランジスタ間を分離してもよい。LOCOS法を採用する場合について、図14〜図16を参照して説明する。図14〜図16は、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。これらの図において、第1実施形態において説明した部材には第1実施形態ど同様の符号を付し、以下ではその説明を省略する。
最初に、図14(a)に示す断面構造を得るまでの工程について説明する。
まず、p型のシリコン基板20の表面を熱酸化することにより熱酸化膜50を厚さ約10nm程度に成長させる。その後、CVD法により窒化シリコン膜を厚さ約10nm程度に形成し、その窒化シリコン膜をパターニングしてマスク膜51とする。そのマスク膜51は、後述の素子分離絶縁膜に対応する開口51aを有する。
続いて、図14(b)に示すように、基板温度を1000℃とするウエット酸化法により、開口51a下のシリコン基板20の表層にフィールド酸化膜を約250nm程度の厚さに選択成長させ、それを素子分離絶縁膜50aとする。
次いで、図14(c)に示すように、燐酸煮沸処理等のウエットエッチングにより窒化シリコンよりなるマスク膜51を除去し、次いでその下の熱酸化膜51を弗酸により除去する。これにより、第1〜第3トランジスタ形成領域A〜Cを画定する素子分離絶縁膜50aのみがシリコン基板20の上に残されることになる。このような素子分離絶縁膜50aの形成方法によれば、素子分離絶縁膜50aの上面の高さは半導体基板20の表面よりも高くなる。
次に、図15(a)に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板20を不図示の炉に入れ、酸素雰囲気において基板温度800℃程度、処理時間10分程度の酸化条件でシリコン基板20の表面に熱酸化膜を1〜5nm、より好ましくは1〜2nmの厚さに形成し、それを第1犠牲膜26とする。
続いて、この第1犠牲膜26上に、シランを反応ガスとする減圧CVD法により基板温度500℃以上の条件でポリシリコン膜を厚さ約10〜20nmの厚さに形成し、それを第2犠牲膜27とする。
なお、第1実施形態と同様に、CVD法により形成された二酸化シリコン膜や窒化シリコン膜を第1犠牲膜26としてもよいし、第2犠牲膜26としてアモルファスシリコン膜や窒化シリコン膜を形成してもよい。
その後に、第1実施形態で説明したのと同じイオン注入条件を採用して、第1、第2トランジスタ形成領域A、Bにpウエル24を形成すると共に、第3トランジスタ形成領域Cにnウエル25を形成する。
次に、図15(b)に示す断面構造を得るまでの工程について説明する。
まず、第1実施形態で説明した図7(c)〜図9(b)の工程を行うことにより、第1、第2犠牲膜26、27をスルー膜として使用しながら、各領域A〜Cに閾値調整用の不純物をイオン注入する。第1実施形態で説明したように、第1トランジスタ形成領域A〜Cのそれぞれに対して第1〜第3レジストパターン28〜29(図7(c)〜図9(a)参照)がマスクとして使用され、各領域A〜Cに対して別々のイオン注入条件が採用される。その結果、それぞれのイオン注入の際に第2犠牲膜27が受けるダメージの程度が領域A〜Cによって異なり、第2犠牲膜27の薬液耐性が領域A〜Cのそれぞれにおいて異なることになる。そのため、レジストパターンの剥離するためのウエット処理を繰り返すうちに第2犠牲膜27の残厚が領域A〜Cにおいて異なり、図15(b)に示すように、それぞれ深さの異なる極浅い第1〜第3の窪み27a〜27cが第2犠牲膜27に形成される。
次に、図15(c)に示す断面構造を得るまでの工程について説明する。
まず、第1実施形態の図9(c)で説明したように、10wt%のTMAH液をエッチング液として使用して、ポリシリコンよりなる第2犠牲膜27を選択的にエッチングして除去する。このエッチングでは、二酸化シリコンよりなる第1犠牲膜26のエッチングレートが略0なので、第2犠牲膜の窪み27a〜27cが第1犠牲膜26にトランスファーされず、エッチング終了時の第1犠牲膜26の上面は実質的に平坦なままとなる。
その後に、第1実施形態の図10(a)で説明したように、シリコン基板20を弗酸溶液中に浸漬し、二酸化シリコンよりなる第1犠牲膜26をエッチングして除去すると共に、シリコン基板20の清浄面を露出させる。このとき、エッチング前の第1犠牲膜26の上面が実質的に平坦なので、素子分離絶縁膜50aに段差が殆ど形成されず、形成されたとしても段差の高さが3nmを越えることは無い。
この後は、図16に示すように、第1実施形態で説明した図10(b)〜図11(b)の工程を行うことにより、第1、第2トランジスタ形成領域A、BにnチャネルMOSトランジスタTR1、TR2を形成すると共に、第3トランジスタトランジスタ形成領域CにpチャネルMOSトランジスタTR3を形成する。
以上説明した本実施形態によれば、素子分離絶縁膜50aとしてLOCOS法により形成されたフィールド酸化膜を採用した。このようにしても、第1実施形態と同様に、イオン注入の条件や不純物の種類が各領域A〜Cで異なって第2犠牲膜27の上面に段差が生じても、第2犠牲膜27をエッチングして除去する際、この第2犠牲膜27よりもエッチングレートの低い第1犠牲膜26によって上記の段差が吸収される。その結果、第1犠牲膜26をエッチングして除去した後の素子分離絶縁膜50aの上面には段差が殆ど形成されないので、図3に示したようなシリコン基板の肩が素子分離絶縁膜50aの横に現れない。従って、肩に電界が集中することに起因する逆短チャネル効果を防止でき、各トランジスタTR1〜TR3の閾値電圧を設計値通りにし易くなる。
(4)第3実施形態
次に、本発明の第3実施形態について説明する。図17、図18は、本発明の第3実施形態に係る半導体装置の製造途中における断面図である。これらの図において、第1実施形態で説明した部材には第1実施形態と同様の符号を付し、以下ではその説明を省略する。
最初に、図17(a)に示す断面構造を得るまでの工程について説明する。
まず、第1実施形態の図6(a)〜図7(a)で説明した工程を行うことにより、第1〜第3トランジスタ形成領域A〜Cを画定するSTI用の素子分離絶縁膜23aをp型のシリコン基板20に形成する。
続いて、シリコン基板20を不図示の炉に入れ、酸素雰囲気において基板温度800〜1000℃程度の酸化条件でシリコン基板20の表面に熱酸化膜を約10〜20nmの厚さに形成し、それを犠牲膜60とする。なお、熱酸化膜に代えて、CVD法により形成された二酸化シリコン膜を犠牲膜60としてもよい。
次に、図17(b)に示すように、犠牲膜60を窒素プラズマに曝してその表層部分に窒化層(変質層)60aを形成する。このような窒化は、例えば、サセプタの上方に対向電極を設けてなる平行平板型のプラズマ処理チャンバ内に窒素を導入し、対向電極に高周波電力を印加して窒素をプラズマ化することにより行われる。
そして、その窒化の条件としては、例えば、圧力10Torr以下、基板温度を室温〜1000℃、高周波電力のパワー3000W、高周波電力の周波数13.56MHzが採用される。このような条件を数分間維持することにより、二酸化シリコンよりなる犠牲膜60の表層部分に、窒化シリコン層よりなる窒化層60aが数nmの厚さに形成される。
また、窒化は犠牲膜60の全ての厚さにわたって進行せず、犠牲膜60の深い部分には未窒化層(未変質部分)60bが残る。
その後に、犠牲膜60をスルー膜として使用しながら、第1実施形態で説明したイオン注入条件を採用して、第1、第2トランジスタ形成領域A、Bにpウエル24を形成すると共に、第3トランジスタ形成領域Cにnウエル25を形成する。
次に、図17(c)に示す断面構造を得るまでの工程について説明する。
まず、第1実施形態で説明した図7(c)〜図9(b)の工程を行うことにより、犠牲膜60をスルー膜として使用しながら、各領域A〜Cに閾値調整用の不純物をイオン注入する。第1実施形態で説明したように、第1トランジスタ形成領域A〜Cのそれぞれに対して第1〜第3レジストパターン28〜29(図7(c)〜図9(a)参照)がマスクとして使用され、各領域A〜Cに対して別々のイオン注入条件が採用される。その結果、それぞれのイオン注入の際に窒化層60aが受けるダメージの程度が領域A〜Cによって異なり、窒化層60aの薬液耐性が領域A〜Cのそれぞれにおいて異なることになる。そのため、レジストパターンの剥離するためのウエット処理を繰り返すうちに窒化層60aの残厚が領域A〜Cにおいて異なり、図17(c)に示すように、それぞれ深さの異なる極浅い第1〜第3の窪み60c〜60eが窒化層60aに形成される。
次に、図18(a)に示す断面構造を得るまでの工程について説明する。
まず、燐酸溶液をエッチング液として使用して、窒化シリコンよりなる窒化層60aを選択的にエッチングして除去する。このエッチングでは、窒化層60aのエッチレートが二酸化シリコンよりなる未窒化層60bのそれよりも2倍以上高いため、窒化層60aの窪み60c〜60eがそのままの深さで未変質層60bにトランスファーされることは無い。そのため、未窒化層60bの上面は、各窪み60c〜60eに起因する段差が殆ど形成されず実質的に平坦となり、段差が形成されたとしてもその高さが3nmを超えるようなことは無い。
続いて、図18(b)に示すように、シリコン基板20を弗酸溶液中に浸漬し、二酸化シリコンよりなる未窒化層60bをエッチングして除去すると共に、シリコン基板20の清浄面を露出させる。このとき、エッチング前の未変質層60bの上面が実質的に平坦なので、素子分離絶縁膜50aに段差が殆ど形成されず、形成されたとしてもその高さは3nm以下となる。
この後は、第1実施形態で説明した図10(b)〜図11(b)で説明したのと同じ工程を行う。これにより、図11(b)に示したように、第1、第2トランジスタ形成領域A、BにnチャネルMOSトランジスタTR1、TR2の基本構造が形成されると共に、第3トランジスタ形成領域CにpチャネルMOSトランジスタTR3の基本構造が形成される。
以上説明した本実施形態によれば、二酸化シリコンよりなる犠牲膜60を窒素プラズマに曝してその表層に窒化層60aを形成することにより、犠牲膜60を未窒化層60bと窒化層60aとの二層構造にする。そして、イオン注入の条件や不純物の種類が各領域A〜Cで異なるように不純物をシリコン基板20に導入した後、窒化層60aのエッチングレートが未窒化層60bのエッチングレートよりも高くなるような条件で窒化層60aを選択的にエッチングして除去する。このとき、上記したイオン注入の条件や不純物の種類の違いにより窒化層60aの上面に段差が生じていても、窒化層60aよりもエッチングレートの低い未窒化層60bによってその段差が吸収される。従って、未窒化層60bをエッチングして除去した後の素子分離絶縁膜23aの上面には段差が殆ど形成されないので、図3に示したようなシリコン基板の肩が素子分離絶縁膜23aの横に現れない。従って、肩に電界が集中することに起因する逆短チャネル効果を防止でき、各トランジスタTR1〜TR3の閾値電圧を設計値通りにし易くなる。
(5)第4実施形態
本実施形態では、上記した第1実施形態をSOI(Silicon on Insulator)基板に適用する。図19、図20は、本発明の第4実施形態に係る半導体装置の製造途中における断面図である。これらの図において、第1実施形態で説明した部材には第1実施形態と同様の符号を付し、以下ではその説明を省略する。
最初に、図19(a)に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板70の上に埋め込み絶縁膜71とシリコン層72とを形成してなるSOI基板73を例えば張り合わせ法等により作製し、埋め込み絶縁膜71に至る深さの素子分離用の溝72aを公知の方法によりシリコン層72に形成する。なお、埋め込み絶縁膜71としては例えば二酸化シリコン膜が形成される。また、この例のように埋め込み絶縁膜71に至る深さの溝72aはフルトレンチとも呼ばれるが、本発明はこれに限定されず、埋め込み絶縁膜71には至らずにシリコン層72の途中の深さで止まるトレンチを溝72aとして形成される。このようなトレンチはパーシャルトレンチとも呼ばれる。
更に、公知の方法により二酸化シリコン等を溝72a内に形成して素子分離絶縁膜74とする。その素子分離絶縁膜74は、第1〜第3トランジスタ形成A〜Cを画定する。
次に、図19(b)に示すように、第1実施形態で説明した図7(b)の工程を行うことにより、SOI基板73の上に第1犠牲膜26と第2犠牲膜27とをこの順に形成する。第1実施形態で説明したように、第1犠牲膜26は例えば熱酸化膜よりなり、第2犠牲膜27は例えばポリシリコン膜よりなる。
その後に、第1、第2トランジスタ形成領域A、Bにおけるシリコン層72にp型不純物としてボロンをイオン注入し、pウエル(不図示)を形成する。更に、第3トランジスタ形成領域Cにおけるシリコン層72にn型不純物としてリンをイオン注入して、nウエル(不図示)を形成する。この場合、p型とn型の不純物の打ち分けは不図示のレジストパターンを用いて行われる。
続いて、第1実施形態で説明した図7(c)〜図9(b)の工程を行うことにより、第1、第2犠牲膜26、27をスルー膜として使用しながら、各領域A〜Cに閾値調整用の不純物をイオン注入する。第1実施形態で説明したように、第1トランジスタ形成領域A〜Cのそれぞれに対して第1〜第3レジストパターン28〜29(図7(c)〜図9(a)参照)がマスクとして使用され、各領域A〜Cに対して別々のイオン注入条件が採用される。その結果、それぞれのイオン注入の際に第2犠牲膜27が受けるダメージの程度が領域A〜Cによって異なり、第2犠牲膜27の薬液耐性が領域A〜Cのそれぞれにおいて異なることになる。そのため、レジストパターンの剥離するためのウエット処理を繰り返すうちに第2犠牲膜27の残厚が領域A〜Cにおいて異なり、図19(c)に示すように、それぞれ深さの異なる極浅い第1〜第3の窪み27a〜27cが第2犠牲膜27に形成される。
次に、図20(a)に示す断面構造を得るまでの工程について説明する。
まず、第1実施形態の図9(c)で説明したように、10wt%のTMAH液をエッチング液として使用して、ポリシリコンよりなる第2犠牲膜27を選択的にエッチングして除去する。このエッチングでは、二酸化シリコンよりなる第1犠牲膜26のエッチングレートが略0なので、第2犠牲膜の窪み27a〜27cが第1犠牲膜26にトランスファーされず、エッチング終了時の第1犠牲膜26の上面は実質的に平坦なままとなる。
その後に、第1実施形態の図10(a)で説明したように、シリコン基板20を弗酸溶液中に浸漬する。これにより、図20(b)に示すように、二酸化シリコンよりなる第1犠牲膜26がエッチングされて除去されると共に、シリコン基板20の清浄面が露出する。このとき、エッチング前の第1犠牲膜26の上面が実質的に平坦なので、素子分離絶縁膜50aに段差が殆ど形成されず、形成されたとしても段差の高さが3nmを越えることは無い。
この後は、図20(c)に示すように、第1実施形態で説明した図10(b)〜図11(b)の工程を行うことにより、第1、第2トランジスタ形成領域A、BにnチャネルMOSトランジスタTR1、TR2を形成すると共に、第3トランジスタトランジスタ形成領域CにpチャネルMOSトランジスタTR3を形成する。
以上説明した本実施形態によれば、半導体基板としてSOI基板を採用した。このようにしても、第1実施形態と同様に、イオン注入の条件や不純物の種類が各領域A〜Cで異なって第2犠牲膜27の上面に段差が生じても、第1犠牲膜26をエッチングして除去した後の素子分離絶縁膜50aの上面には段差が殆ど形成されない。その結果、図3に示したようなシリコン基板の肩が素子分離絶縁膜50aの横に現れず、肩に電界が集中することに起因する逆短チャネル効果を防止でき、各トランジスタTR1〜TR3の閾値電圧を設計値通りにし易くなる。
以下に、本発明の特徴を付記する。
(付記1) 半導体基板と、
前記半導体基板に形成されてトランジスタ形成領域を画定する素子分離絶縁膜と、
前記素子分離絶縁膜の上面上から前記トランジスタ形成領域にかけてゲート絶縁膜を介して延在するゲート電極と、
前記ゲート電極の両側の前記トランジスタ形成領域に形成されたソース/ドレイン領域とを有し、
前記素子分離絶縁膜の上面の段差が3nm以下、又は該上面が平坦化されていることを特徴とする半導体装置。
(付記2) 前記素子分離絶縁膜は、前記半導体基板の素子分離溝内に形成された二酸化シリコン膜であることを特徴とする付記1に記載の半導体装置。
(付記3) 前記素子分離膜は、前記半導体基板の表層に選択成長された二酸化シリコン膜であることを特徴とする付記1に記載の半導体装置。
(付記4) 第1トランジスタ形成領域と第2トランジスタ形成領域とを画定する素子分離絶縁膜を半導体基板に形成する工程と、
少なくとも前記第1トランジスタ形成領域内と前記第2トランジスタ形成領域内の前記半導体基板の上面に第1犠牲膜を形成する工程と、
前記第1犠牲膜の上に第2犠牲膜を形成する工程と、
前記第2トランジスタ形成領域を覆い、且つ前記第1トランジスタ領域の上に第1窓を備えた第1レジストパターンを前記第2犠牲膜上に形成する工程と、
前記第1窓の下の前記第1犠牲膜と前記第2犠牲膜とを通して前記第1トランジスタ形成領域内の前記半導体基板に第1不純物をイオン注入する工程と、
前記第1不純物をイオン注入した後に前記第1レジストパターンを除去する工程と、
前記第1レジストパターンを除去した後、前記第1トランジスタ形成領域を覆い、且つ前記第2トランジスタ領域の上に第2窓を備えた第2レジストパターンを前記第2犠牲膜上に形成する工程と、
前記第2窓の下の前記第1犠牲膜と前記第2犠牲膜とを通して前記第2トランジスタ形成領域内の前記半導体基板に第2不純物をイオン注入する工程と、
前記第2不純物をイオン注入した後に前記第2レジストパターンを除去する工程と、
前記第2レジストパターンを除去した後に、前記第1犠牲膜と前記第2犠牲膜のそれぞれのエッチングレートが異なる条件で前記第2犠牲膜をエッチングして除去する工程と、
前記第1犠牲膜をエッチングして除去する工程と、
前記第1犠牲膜を除去した後、前記第1、第2トランジスタ形成領域のそれぞれに、第1、第2MOSトランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記5) 前記第1犠牲膜として二酸化シリコン膜を形成し、前記第2犠牲膜としてシリコン膜を形成することを特徴とする付記4に記載の半導体装置の製造方法。
(付記6) 前記第2犠牲膜を除去する工程は、TMAH(テトラメチルアンモニウムハイドロオキサイド)液で前記第2犠牲膜をエッチングすることにより行われることを特徴とする付記5に記載の半導体装置の製造方法。
(付記7) 前記第1犠牲膜として二酸化シリコン膜を形成し、前記第2犠牲膜として窒化シリコン膜又は酸窒化シリコン膜を形成することを特徴とする付記4に記載の半導体装置の製造方法。
(付記8) 前記第2犠牲膜を除去する工程は、燐酸溶液で前記第2犠牲膜をエッチングすることにより行われることを特徴とする付記7に記載の半導体装置の製造方法。
(付記9) 前記第1不純物をイオン注入する工程と前記第2不純物をイオン注入する工程とでは、不純物の種類、加速エネルギ、及びドーズ量の少なくとも一つが異なることを特徴とする付記4に記載の半導体装置の製造方法。
(付記10) 前記第1レジストパターンを除去する工程と前記第2レジストパターンを除去する工程の少なくとも一方はウエット処理を含むことを特徴とする付記4に記載の半導体装置の製造方法。
(付記11) 前記ウエット処理は、硫酸過水、又は弗酸にオゾンを添加した溶液を用いて行われることを特徴とする付記10に記載の半導体装置の製造方法。
(付記12) 前記第1犠牲膜より前記第2犠牲膜を厚く形成することを特徴とする付記4に記載の半導体装置の製造方法。
(付記13) 第1トランジスタ形成領域と第2トランジスタ形成領域とを画定する素子分離絶縁膜を半導体基板に形成する工程と、
少なくとも前記第1トランジスタ形成領域内と前記第2トランジスタ形成領域内の前記半導体基板上に犠牲膜を形成する工程と、
前記犠牲膜の表層部分を変質させて変質層を形成する工程と、
前記第2トランジスタ形成領域を覆い、且つ前記第1トランジスタ領域の上に第1窓を備えた第1レジストパターンを前記変質層上に形成する工程と、
前記第1窓の下の前記変質層と前記犠牲膜とを通して前記第1トランジスタ形成領域内の前記半導体基板に第1不純物をイオン注入する工程と、
前記第1不純物をイオン注入した後に前記第1レジストパターンを除去する工程と、
前記第1レジストパターンを除去した後、前記第1トランジスタ形成領域を覆い、且つ前記第2トランジスタ領域の上に第2窓を備えた第2レジストパターンを前記変質層上に形成する工程と、
前記第2窓の下の前記変質層と前記犠牲膜とを通して前記第2トランジスタ形成領域内の前記半導体基板に第2不純物をイオン注入する工程と、
前記第2不純物をイオン注入した後に前記第2レジストパターンを除去する工程と、
前記第2レジストパターンを除去した後に、前記犠牲膜の未変質部分と前記変質層のそれぞれのエッチングレートが異なる条件で前記変質層をエッチングして除去する工程と、
前記犠牲膜の前記未変質部分をエッチングして除去する工程と、
前記未変質部分を除去した後、前記第1、第2トランジスタ形成領域のそれぞれに、第1、第2MOSトランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記14) 前記犠牲膜に変質層を形成する工程は、前記犠牲膜をプラズマに曝すことにより行われることを特徴とする付記13に記載の半導体装置の製造方法。
(付記15) 前記犠牲膜として二酸化シリコン層を形成し、前記プラズマとして窒素プラズマを使用することを特徴とする付記14に記載の半導体装置の製造方法。
(付記16) 前記変質層を除去する工程は、燐酸溶液で前記変質層をエッチングすることにより行われることを特徴とする付記15に記載の半導体装置の製造方法。
1、20、70…シリコン基板、1a…溝、2、23a、50a、74…素子分離絶縁膜、2a…段差、3…犠牲膜、4、28…第1レジストパターン、4a、28a…第1レジストパターン、5…第1拡散層、6、29…第2レジストパターン、6a、29a…第2窓、7…第2拡散層、8、31…ゲート絶縁膜、9、10…ゲート電極、21、23…二酸化シリコン膜、22…窒化シリコン膜、22a…開口、24…pウエル、25…nウエル、26…第1犠牲膜、27…第2犠牲膜、27a〜27c…第1〜第3の窪み、30…第3レジストパターン、30a…第3窓、32〜34…第1〜第3ゲート電極、35a〜35d…第1〜第4n型ソース/ドレインエクステンション、35e、35f…第1、第2p型ソース/ドレインエクステンション、36…絶縁性スペーサ、37a〜37d…第1〜第4n型ソース/ドレイン領域、37e、37f…第1、第2p型ソース/ドレイン領域、38a〜38f…第1〜第6シリサイド層、39…層間絶縁層、40a〜40c…第1〜第3導電性プラグ、41a〜41c…第1〜第3の一層目金属配線、50…熱酸化膜、51…マスク膜、51a…開口、60…犠牲膜、60a…窒化層、60b…未窒化層、60c〜60e…第1〜第3の窪み、71…埋め込み絶縁膜、72…シリコン層、73…SOI基板。