JP2013172001A

JP2013172001A - 半導体装置の製造方法

Info

Publication number: JP2013172001A
Application number: JP2012035138A
Authority: JP
Inventors: Isao Maru; 勲丸
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2012-02-21
Filing date: 2012-02-21
Publication date: 2013-09-02

Abstract

【課題】シリコン基板に形成されるＭＯＳトランジスタの閾値電圧のばらつきを低減できるようにした半導体装置の製造方法を提供する。
【解決手段】シリコン基板１上にスルー酸化膜５を形成する工程と、スルー酸化膜５を介してシリコン基板１にボロンイオン（Ｂ^＋）をイオン注入する工程と、スルー酸化膜５をエッチングして薄膜化する工程と、薄膜化されたスルー酸化膜５をシリコン基板１上に残した状態で、シリコン基板１をアンモニア過水を含む薬液を用いて洗浄する工程と、シリコン基板１を洗浄した後で、シリコン基板１上からスルー酸化膜５を除去して、シリコン基板１の表面を露出させる工程と、シリコン基板１の露出した表面にＭＯＳトランジスタ３０を形成する工程と、を含む。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関し、特に、シリコン基板に形成されるＭＯＳトランジスタの閾値電圧のばらつきを低減できるようにした技術に関する。

従来から、半導体基板にＭＯＳトランジスタ等を形成する際に、シリコン基板の表面に犠牲酸化膜を形成し、閾値電圧（即ち、Ｖｔｈ）調整用の不純物をイオン注入した後、フッ化水素酸（即ち、ＨＦ水溶液）を用いたウェットエッチングにより犠牲酸化膜を全て除去し、その後、ゲート酸化膜を形成することが行われている（例えば、特許文献１参照。）。

図４（ａ）〜（ｃ）は、従来例に係る半導体装置の製造方法を示す断面図である。図４（ａ）では、シリコン基板１０１に素子分離用の絶縁膜１０３を形成する。次に、シリコン基板１０１の表面を熱酸化してスルー酸化膜１０５を形成する。次に、スルー酸化膜１０５を介して、シリコン基板１０１のアクティブ領域にＶｔｈ調整用のボロンイオン（Ｂ^＋）をイオン注入する。続いて、絶縁膜１０３上にポリシリコンからなる抵抗体１０７を形成する。そして、シリコン基板１０１の上方全面に、抵抗体１０７を保護するためのＣＡＰ酸化膜１０９を形成する。

次に、図４（ｂ）に示すように、フォトリソグラフィ技術を用いて、抵抗体１０７の上方を覆うレジストパターン１１１を形成する。そして、このレジストパターン１１１をマスクに、ＣＡＰ酸化膜１０９とスルー酸化膜１０５とをウェットエッチングして除去する。これにより、シリコン基板１０１のアクティブ領域の表面が露出する。その後、図４（ｃ）に示すように、レジストパターン１１１を除去する。

次に、アクティブ領域が露出しているシリコン基板１０１に、ＳＣ−１(Standard Clean-1)洗浄を施す。ＳＣ−１洗浄には、アンモニア水（ＮＨ_４ＯＨ）と過酸化水素水（Ｈ_２Ｏ_２）と純水（Ｈ_２Ｏ）とを混合した薬液を用いる。ＳＣ−１洗浄を行うことにより、シリコン基板１０１の表面からパーティクル等を除去することができる。なお、このＳＣ−１洗浄では、アンモニア水及び過酸化水素水（以下、アンモニア過水）と、シリコンとの化学反応により、シリコン基板１０１の表面に薄いシリコン酸化膜（図示せず）が形成される。

次に、この図示しない薄いシリコン酸化膜を、希ＨＦ水溶液でエッチングして除去する。その後、シリコン基板１０１のアクティブ領域にゲート酸化膜と、ゲート電極と、ソース及びドレインとを順次形成する。このようにして、シリコン基板１０１にＭＯＳトランジスタを完成させる。

特開２００２−１７０９５１号公報

ところで、図４（ｃ）に示したように、シリコン基板１０１のＳＣ−１洗浄を施す際に、シリコン基板１０１の表面は露出している。このため、アンモニア過水はシリコン基板１０１の表面に直に接触して、これをエッチングする。シリコン基板１０１の表面がエッチングされると、シリコン基板１０１の表面及びその近傍における不純物濃度（即ち、表面濃度）が変化する。そして、表面濃度が変化すると、ＭＯＳトランジスタの閾値電圧Ｖｔｈが変動する。

つまり、シリコン基板１０１の表面の削れ量が変動すると、その変動に応じて閾値電圧Ｖｔｈが変動する。この点について、本発明者は実験及びシミュレーションを行って、シリコン基板の削れ量と閾値電圧Ｖｔｈとの間に実際に関係があることを確認した。
図５（ａ）は、本発明者が行った実験の結果を示す図である。図５（ａ）の横軸はウエーハの識別番号（ウエーハ＃）を示し、縦軸はＭＯＳトランジスタの閾値電圧Ｖｔｈを示す。この実験では、ウエーハ＃１、２に対しては、ＳＣ−１洗浄を第１の条件（処理時間：５分間）で行った。また、ウエーハ＃３、４に対しては、ＳＣ−１洗浄をオーバーエッチとなる第２の条件（処理時間：１０分間）で行った。その結果、図５（ａ）に示すように、ウエーハ＃１、２と、ウエーハ＃３、４との間で、閾値電圧Ｖｔｈに約１００ｍＶの差が生じる、という結果を得た。

図５（ｂ）は、本発明者が行ったシミュレーションの結果である。図５（ｂ）の横軸はシリコン基板の削れ量を示し、縦軸はＭＯＳトランジスタの閾値電圧Ｖｔｈを示す。図５（ｂ）に示すように、シリコン基板の削れ量に応じて閾値電圧Ｖｔｈが変動する、という結果を得た。ＳＣ−１洗浄の処理時間が長いほどシリコン基板の削れ量は大きくなる傾向があるので、図５（ａ）に示した閾値電圧Ｖｔｈの変動は、シリコン基板の削れ量の変動により生じている、ということを確認した。

以上から、シリコン基板の削れ量が一定であれば、ＭＯＳトランジスタの閾値電圧Ｖｔｈの変動幅は小さくなり、安定化する、ということがわかった。
しかしながら、特に、ディップ式（浸漬式）のウエーハ洗浄装置において、アンモニア過水によるシリコン基板１０１の単位時間当たりの削れ量（即ち、エッチングレート）は、アンモニア過水を調製して漕内に供給してからの経過時間や、漕内でのウエーハ処理枚数に応じて変動することが常である。このため、アンモニア過水によるシリコン基板の削れ量は、ウエーハ間やロット間で変動し、このことが閾値電圧Ｖｔｈをばらつかせる要因となる、という課題があった。

そこで、本発明はこのような事情に鑑みてなされたものであって、シリコン基板に形成されるＭＯＳトランジスタの閾値電圧のばらつきを低減できるようにした半導体装置の製造方法を提供することを目的とする。

上記課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、シリコン基板上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜を介して前記シリコン基板に不純物を導入する工程と、前記シリコン酸化膜をエッチングして薄膜化する工程と、薄膜化された前記シリコン酸化膜を前記シリコン基板上に残した状態で、前記シリコン基板をアンモニア水及び過酸化水素水を含む薬液を用いて洗浄する工程と、前記シリコン基板を洗浄した後で、前記シリコン基板上から前記シリコン酸化膜を除去して、前記シリコン基板の表面を露出させる工程と、前記シリコン基板の露出した表面にＭＯＳトランジスタを形成する工程と、を含むことを特徴とする。

このような製造方法であれば、アンモニア水及び過酸化水素水（即ち、アンモニア過水）を含む薬液を用いて、シリコン基板に洗浄処理を施す際に、シリコン基板の表面は薄膜化されたシリコン酸化膜で覆われており、露出していない。従って、アンモニア過水をシリコン基板の表面に直に接触させないようにすることができ、シリコン基板の表面がアンモニア過水によってエッチングされることを防ぐことができる。これにより、シリコン基板の表面及びその近傍における不純物濃度（即ち、表面濃度）が、エッチングに起因して変動することを防ぐことができる。従って、シリコン基板に形成されるＭＯＳトランジスタの閾値電圧Ｖｔｈのばらつきを低減することができる。なお、本発明の「シリコン酸化膜」としては、例えば、後述するスルー酸化膜５が該当する。

また、上記の半導体装置の製造方法において、前記シリコン酸化膜は、上層部と下層部とを有し、前記下層部は前記上層部と比較して窒素原子を多く含み、前記シリコン酸化膜を薄膜化する工程では、フッ化水素酸を用いて前記上層部をエッチングすることを特徴とする。このような製造方法であれば、上層部のエッチングレートよりも下層部のエッチングレートの方を小さくすることができる。従って、上層部と下層部のエッチングの選択性を利用して、シリコン酸化膜の薄膜化後の厚さを、予め設定された厚さに精度良く合わせ込むことが可能となる。

本発明によれば、シリコン基板の表面濃度がエッチングに起因して変動することを防ぐことができる。これにより、シリコン基板に形成されるＭＯＳトランジスタの閾値電圧Ｖｔｈのばらつきを低減することができる。

本発明の第１実施形態に係る半導体装置の製造方法を示す図（その１）。本発明の第１実施形態に係る半導体装置の製造方法を示す図（その２）。本発明の第２実施形態に係る半導体装置の製造方法を示す図。従来例に係る半導体装置の製造方法を示す図。本発明者が行った実験及びシミュレーションの結果を示す図。

以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（１）第１実施形態
（１．１）製造方法
図１（ａ）〜図２（ｄ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。ここでは、シリコン基板に抵抗体とＭＯＳトランジスタとを形成する場合について説明する。

図１（ａ）では、まず始めに、シリコン基板１に素子分離用の絶縁膜３を形成する。この絶縁膜３の形成は、例えばＬＯＣＯＳ(local oxidation of silicon)法で行う。次に、シリコン基板１の表面を熱酸化して、アクティブ領域にスルー酸化膜５を形成する。ここで、スルー酸化膜５とは、イオン注入の際にシリコン基板１の表面を保護することを目的に成膜された膜のことである。また、アクティブ領域とは、絶縁膜３下から露出している領域であり、後にＭＯＳトランジスタが形成される領域を含む。

スルー酸化膜５の成膜時の厚さＴ１は、例えば、２７０Å程度である。また、スルー酸化膜５を形成するための熱酸化の条件は、例えば、温度が８５０℃、プロセスガスは酸素（Ｏ_２）及び水素（Ｈ_２）を含む混合ガスである。なお、本発明において、スルー酸化膜５の形成方法は、熱酸化に限定されない。スルー酸化膜５は、例えばＣＶＤ(chemical vapor deposition)法で形成してもよい。

次に、スルー酸化膜５を介して、シリコン基板１のアクティブ領域にＶｔｈ調整用のボロンイオン（Ｂ^＋）をイオン注入する。このイオン注入により、アクティブ領域の表面及びその近傍には、ボロンイオンのドーズ量とその注入エネルギーとに応じた、ボロンイオンの濃度分布が形成される。なお、本発明において、Ｖｔｈ調整用の不純物はボロンイオンに限定されない。Ｖｔｈ調整用の不純物は、例えば、Ｐ型不純物である二フッ化ボロンイオン（ＢＦ^２＋）や、Ｎ型不純物であるリンイオン（Ｐ^＋）等であってもよい。

次に、図１（ｂ）に示すように、絶縁膜３上にポリシリコンからなる抵抗体７を形成する。この抵抗体７は、例えば、ＣＶＤ法によってシリコン基板１の上方全面にポリシリコン膜を形成し、フォトリソグラフィ技術及びエッチング技術を用いてポリシリコン膜をパターニングすることにより形成する。
次に、図１（ｃ）に示すように、シリコン基板１の上方全面に、抵抗体７を保護するためのＣＡＰ酸化膜９を形成する。ＣＡＰ酸化膜９は例えばシリコン酸化膜であり、その形成方法は例えばＣＶＤ法である。ＣＡＰ酸化膜９の厚さは、例えば、１０００Å程度である。

次に、図２（ａ）に示すように、フォトリソグラフィ技術を用いて、抵抗体７の上方を覆うレジストパターン１１を形成する。そして、このレジストパターン１１をマスクに、ＣＡＰ酸化膜９とスルー酸化膜５とを順次エッチング。ここで、本発明では、レジストパターン１１から露出しているＣＡＰ酸化膜９は全て除去するが、レジストパターン１１から露出しているスルー酸化膜５については、その上層部のみを除去して、下層部を残すようにする。つまり、スルー酸化膜５を予め設定された厚さＴ２までエッチングして薄膜化する。

ＣＡＰ酸化膜９とスルー酸化膜５のエッチングは、フッ化水素酸（即ち、ＨＦ水溶液）を用いたウェットエッチングにより行う。薄膜化された後のスルー酸化膜５の厚さ（即ち、予め設定された厚さ）Ｔ２は、例えば数ｎｍである。スルー酸化膜５を薄膜化した後で、レジストパターン１１を除去する。
次に、図２（ｂ）に示すように、シリコン基板１のアクティブ領域上に薄膜化されたスルー酸化膜５を残した状態で、シリコン基板１にＳＣ−１洗浄を施す。ＳＣ−１洗浄は、アンモニア水（ＮＨ_４ＯＨ）と過酸化水素水（Ｈ_２Ｏ_２）と純水（Ｈ_２Ｏ）とを混合した薬液を用いて行う。ＳＣ−１洗浄を行う装置は、前述の薬液を漕内に溜めて、この漕内にウエーハを浸漬するディップ式の洗浄装置でもよいし、前述の薬液をウエーハの表面に噴霧するスプレー式の洗浄装置でもよい。

シリコン基板１にＳＣ−１洗浄を施すことにより、シリコン基板１からパーティクル等を除去することができる。ここで、本発明では、ＳＣ−１洗浄を施す際に、シリコン基板１のアクティブ領域上には薄膜化されたスルー酸化膜５が残されており、このスルー酸化膜５によってアクティブ領域の表面は全て覆われている。つまり、シリコン基板のアクティブ領域表面は露出していない。このため、前述の薬液に含まれているアンモニア水及び過酸化水素水（即ち、アンモニア過水）が、シリコン基板１のアクティブ領域表面に直に接触することはない。本発明では、薄膜化されたスルー酸化膜５が、アンモニア過水によってアクティブ領域表面がエッチングされることを防いでいる。

次に、シリコン基板１のアクティブ領域上に残されていたスルー酸化膜５をエッチングして除去する。スルー酸化膜５のエッチングは、例えば、希ＨＦ水溶液を用いたウェットエッチングで行う。これにより、図２（ｃ）に示すように、シリコン基板１のアクティブ領域表面が露出した状態となる。なお、この希ＨＦ水溶液を用いたスルー酸化膜５のエッチング工程は、ゲート酸化膜を形成する前の洗浄工程（即ち、ゲート前洗浄の工程）とすることができる。
これ以降の工程は、通常のＣＭＯＳプロセスと同じである。即ち、図２（ｄ）に示すように、シリコン基板１のアクティブ領域に、ゲート酸化膜２１と、ゲート電極２３と、ソース２５及びドレイン２７とを順次形成して、ＭＯＳトランジスタ３０を完成させる。

（１．２）第１実施形態の効果
以上説明したように、本発明の第１実施形態によれば、シリコン基板１にＳＣ−１洗浄を施す際に、シリコン基板１のアクティブ領域表面は薄膜化されたスルー酸化膜５で覆われており、露出していない。従って、アンモニア過水をアクティブ領域表面に直に接触させないようにすることができ、アクティブ領域表面がアンモニア過水によってエッチングされることを防ぐことができる。これにより、アクティブ領域の表面濃度が、エッチングに起因して変動することを防ぐことができる。従って、シリコン基板１に形成されるＭＯＳトランジスタの閾値電圧Ｖｔｈのばらつきを低減することができる。

また、本発明の第１実施形態によれば、シリコン基板１にＳＣ−１洗浄を施す際に、スルー酸化膜５をそのまま残しておくのではなく、予め、スルー酸化膜５を数ｎｍまで薄膜化している。これにより、希ＨＦ水溶液を用いたスルー酸化膜５の除去工程（例えば、ゲート前洗浄の工程）で、シリコン基板１の表面にパーティクルが付着することを防ぐことができる。即ち、本発明者の知見によれば、スルー酸化膜５の残膜Ｔ２が大きいと、希ＨＦ水溶液による処理時間が長くなり、シリコン基板１の電位が上昇してパーティクルが付着し易くなる。以上の理由から、本発明では、スルー酸化膜５の残膜Ｔ２を、必要最小限な厚さである数ｎｍとすることが好ましい。

（２）第２実施形態
上述の第１実施形態では、スルー酸化膜５のうちの上層部の膜質と、下層部の膜質とが同一である場合を想定して説明した。しかしながら、本発明では、スルー酸化膜５の上層部と下層部とで膜質が異なっていても良い。
図３（ａ）及び（ｂ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。例えば、図３（ａ）に示すように、スルー酸化膜５は上層部５ａと下層部５ｂとを有し、下層部５ｂを構成しているシリコン酸化膜は、上層部５ａを構成しているシリコン酸化膜よりも窒素原子（Ｎ）を多く含んでいてもよい。つまり、下層部５ｂは、Ｎリッチなシリコン酸化膜で構成されていてもよい。

このような構成であれば、ＨＦ水溶液を用いたスルー酸化膜５の薄膜化工程で、上層部５ａと下層部５ｂとのエッチングレートに差を生じさせることができる。即ち、上層部５ａのエッチングレートよりも下層部５ｂのエッチングレートの方を小さくすることができる。従って、図３（ｂ）に示すように、上層部５ａと下層部５ｂのエッチングの選択性を利用して、スルー酸化膜５の薄膜化後の厚さを、予め設定された厚さＴ２に精度良く合わせ込むことが可能となる。

なお、図３（ａ）に示したスルー酸化膜５は、熱酸化で形成してもよいし、ＣＶＤ法で形成してもよい。何れの方法でも、成膜の途中でプロセスガスを切り替えることにより、上層部５ａと下層部５ｂとを一体の膜として形成することができる。例えば、図３（ａ）に示したスルー酸化膜５を熱酸化で形成する場合は、始めに第１の条件でシリコン基板１を熱酸化し、続いて、第２の条件でシリコン基板１を熱酸化する。一例を挙げると、第１の条件は、温度が８５０℃、プロセスガスは酸素（Ｏ_２）及び水素（Ｈ_２）を含む混合ガスである。第２の条件は、温度が９００℃、プロセスガスは一酸化二窒素（Ｎ_２Ｏ）である。これにより、第１の条件で上層部５ａが形成され、続いて、第２の条件で下層部５ｂが形成される。

１シリコン基板
３素子分離用の絶縁膜
５スルー酸化膜
５ａ上層部
５ｂ下層部
７抵抗体
９酸化膜
１１レジストパターン
２１ゲート酸化膜
２３ゲート電極
２５ソース
２７ドレイン
３０ＭＯＳトランジスタ

Claims

シリコン基板上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜を介して前記シリコン基板に不純物を導入する工程と、
前記シリコン酸化膜をエッチングして薄膜化する工程と、
薄膜化された前記シリコン酸化膜を前記シリコン基板上に残した状態で、前記シリコン基板をアンモニア水及び過酸化水素水を含む薬液を用いて洗浄する工程と、
前記シリコン基板を洗浄した後で、前記シリコン基板上から前記シリコン酸化膜を除去して、前記シリコン基板の表面を露出させる工程と、
前記シリコン基板の露出した表面にＭＯＳトランジスタを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
前記シリコン酸化膜は、上層部と下層部とを有し、前記下層部は前記上層部と比較して窒素原子を多く含み、
前記シリコン酸化膜を薄膜化する工程では、フッ化水素酸を用いて前記上層部をエッチングすることを特徴とする請求項１に記載の半導体装置の製造方法。