KR20090125422A - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20090125422A KR20090125422A KR1020080051527A KR20080051527A KR20090125422A KR 20090125422 A KR20090125422 A KR 20090125422A KR 1020080051527 A KR1020080051527 A KR 1020080051527A KR 20080051527 A KR20080051527 A KR 20080051527A KR 20090125422 A KR20090125422 A KR 20090125422A
- Authority
- KR
- South Korea
- Prior art keywords
- photoresist pattern
- semiconductor substrate
- forming
- pattern
- source
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 59
- 238000000034 method Methods 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 238000004140 cleaning Methods 0.000 claims abstract description 20
- 150000004767 nitrides Chemical class 0.000 claims abstract description 20
- 238000004380 ashing Methods 0.000 claims abstract description 19
- 150000002500 ions Chemical class 0.000 claims abstract description 16
- 238000005468 ion implantation Methods 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 125000006850 spacer group Chemical group 0.000 claims abstract description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 8
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 4
- 238000002955 isolation Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 238000004898 kneading Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제공 방법은 반도체 기판상에 게이트 패턴을 형성하는 단계, 상기 게이트 패턴이 형성된 반도체 기판 전면에 질화막을 형성하는 단계, 상기 질화막 상에 소스 및 드레인 형성을 위한 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 이온 주입 마스크로 사용하여 불순물 이온을 주입하여 상기 게이트 패턴 양측의 반도체 기판에 소스 및 드레인을 형성하는 단계, 애싱 및 습식 클리닝 공정을 수행하여 상기 포토레지스트 패턴을 제거하는 단계, 및 습식 식각을 이용하여 상기 질화막을 제거함과 동시에 상기 애싱 및 습식 클리닝 공정 후 상기 질화막 상에 잔류하는 포토레지스트 패턴을 제거하는 단계를 포함한다.
MOSFET(Metal-Oxide Semiconductor Field Effect Transistor)
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 소스 및 드레인 형성을 위한 포토레지스트 패턴의 잔류물이 완벽히 제거되는 MOSFET 제조 방법에 관한 것이다.
일반적으로 모스 전계 효과 트랜지스터(Metal-Oxide Semiconductor Field Effect Transistor, MOSFET)는 반도체 기판 상에 형성된 게이트 전극이 게이트 절연막에 의해 절연되어 있으며, 게이트 전극 양측에 소스 및 드레인 영역이 형성된다. 상기 MOSFET는 적절한 바이어스 전압을 인가함에 따라 상기 게이트 전극 아래의 반도체 기판에 채널이 형성된다. 상기 MOSFET는 NMOS 트랜지스터와 PMOS 트랜지스터로 나눌 수 있다.
일반적인 MOSFET의 제조 공정은 다음과 같다. 반도체 기판 상에 활성 영역들(예컨대, P-well 및 N-Well)을 정의한 후 활성 영역들 간에 격리를 위하여 소자 분리막(shallow trench process)을 형성한다. 다음으로 게이트 산화막을 형성한 후 그 위에 폴리 실리콘을 도포한다. 포토리소그라피 공정을 수행하여 상기 폴리 실리콘을 패턴닝하여 게이트 패턴을 형성한다.
상기 게이트 패턴을 마스크로 사용하여 LDD(lightly doped drain) 주입 공정을 수행하여 N-drift 영역을 형성하고, 상기 게이트 패턴의 양 측벽에 스페이서를 형성한다. 다음으로 상기 스페이서가 형성된 게이트 패턴에 인접한 반도체 기판 표면에 불순물 이온을 주입하여 소스 및 드레인을 형성한다.
상술한 바와 같이 MOSFET 구조의 디바이스 형성시 게이트 패턴 형성 이후 소스 및 드레인 형성을 위한 이온 주입 공정을 진행하여야 한다. 예컨대, PMOSFET의 소스 및 드레인 영역은 제1 PEP(Photo Etching Process) 이후 B+을 주입하여 형성되고, PMOSFET의 소스 및 드레인 영역은 제2 PEP이후 P+를 주입하여 형성될 수 있다.
이때 MOSFET의 상기 소스 및 /드레인 영역의 Rs를 최소화하기 위하여 불순물의 도우즈(dose)를 높게 하여, 예컨대, 약 4.0E15 ~ 5.0E15 atoms/㎠의 도우즈로 이온 주입한다. 이렇게 하이 도우즈의 불순물을 주입하기 때문에 상기 제1 PEP 및 제2 PEP의 이온 주입 마스크로 사용되는 포토레지스트 패턴의 스퍼터링(sputtering) 및 딱딱해짐(hardening)이 심해진다.
소스 및 드레인 형성을 위한 이온 주입 공정이 완료되면, 상기 제1 PEP 또는 제2 PEP에서 사용된 포토레지스트 패턴은 애싱(ashing) 및 습식 클리닝(wet cleaning) 공정을 통하여 제거된다. 그러나 고농도의 불순물 이온 주입에 의하여 딱딱해진 포토레지스트 패턴은 상기 애싱(ashing) 및 습식 클리닝(wet cleaning) 공정시 제거가 어렵고, 반도체 기판 상에 제거되지 않은 미세한 포토레지스트 패턴이 잔존할 수 있으며, 이런 잔존하는 미세한 포토레지스트 패턴은 MOSFET 특성에 영향을 미칠 수 있다.
본 발명이 이루고자 하는 기술적 과제는 MOSFET의 소스 및 드레인 형성시 사용된 포토레지스트 패턴의 잔류를 제거하는 반도체 소자의 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판상에 게이트 패턴을 형성하는 단계, 상기 게이트 패턴이 형성된 반도체 기판 전면에 질화막을 형성하는 단계, 상기 질화막 상에 소스 및 드레인 형성을 위한 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 이온 주입 마스크로 사용하여 불순물 이온을 주입하여 상기 게이트 패턴 양측의 반도체 기판에 소스 및 드레인을 형성하는 단계, 애싱 및 습식 클리닝 공정을 수행하여 상기 포토레지스트 패턴을 제거하는 단계, 및 습식 식각을 이용하여 상기 질화막을 제거함과 동시에 상기 애싱 및 습식 클리닝 공정 후 상기 질화막 상에 잔류하는 포토레지스트 패턴을 제거하는 단계를 포함한다. 상기 질화막은 SiN막일 수 있고, 200Å ~ 400Å의 두께로 형성될 수 있다. 상기 습식 식각은 인산을 이용하는 것일 수 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 게이트 패턴을 형성하는 단계, 상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계, 상기 게이트 패턴이 형성된 반도체 기판 전면에 SiN막을 형성하는 단계, 상기 SiN막 상에 제1 소스 및 드레인 형성을 위한 제1 포토레지스트 패턴을 형성하는 단계, 상기 제1 포토레지스트 패턴을 마스크로 이용하여 P형 이온을 상기 반도체 기판에 주입하는 단계, 애싱 및 습식 클리닝 공정을 수행하여 상기 제1 포토레지스트 패턴을 제거하는 단계, 상기 SiN막 상에 제2 소스 및 드레인 형성을 위한 제2 포토레지스트 패턴을 형성하는 단계, 상기 제2 포토레지스트 패턴을 마스크로 이용하여 N형 이온을 상기 반도체 기판에 주입하는 단계, 애싱 및 습식 클리닝 공정을 수행하여 상기 제2 포토레지스트 패턴을 제거하는 단계, 및 습식 식각을 이용하여 상기 SiN막을 제거함과 동시에 애싱 및 습식 클리닝 공정 후 상기 질화막 상에 잔류하는 제1 포토레지스트 패턴 및 제2 포토레지스트 패턴을 제거하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 소스 및 드레인 형성을 위한 고농도 이온 주입 공정 전에 반도체 기판 상에 질화막을 형성하고, 고농도 이온 주입 공정에 의해 딱딱해진 포토레지스트 패턴에 대한 애싱 및 습식 클링닝 공정의 잔류물을 상기 질화막을 습식 식각할 때 동시에 제거함으로써 반도체 기판 상에서 포토레지스트 패턴의 잔류물을 완벽히 제거할 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1 내지 도 6은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
먼저 도 1에 도시된 바와 같이 반도체 기판(110) 상에 활성 영역들을 정의한다. 예컨대, 상기 반도체 기판(110)에 산화 공정을 통하여 에피텍셜층(120), 예컨대, P형 에피텍셜층을 성장시킨다. 다음으로 포토리소그라피 공정을 통하여 상기 반도체 기판 상에 제1 마스크(미도시)를 형성하고, 상기 제1 마스크를 이용하여 N형 불순물 이온(예컨대, 인(phosphorus))을 주입한 후 어닐닝(annealing) 공정을 수행하여 N형 웰(N-Well, 122)을 형성한 후 상기 제1 마스크를 제거한다.
다음으로 포토리소그라피 공정을 통하여 상기 반도체 기판 상에 제2 마스크(미도시)를 형성하고, 상기 제2 마스크를 이용하여 P형 불순물(예컨대, 붕소(Boron))을 주입한 후 어닐링 공정을 수행하여 P형 웰(P-well, 123)을 형성한 후 상기 제2 마스크를 제거한다. 상기 활성 영역들(P-well 및 N-well)은 상기 에피텍셜층(120)에 형성되지만, 이하 설명의 편의를 위하여 반도체 기판(110)에 형성된다고 표현한다
상기 활성 영역들(P-well 및 N-well)을 격리시키기 위한 소자 분리막(124)을 상기 반도체 기판에 형성한다. 상기 소자 분리막(124)은 R-LOCOS(Recessed-Local Oxidation of Silicon) 기술 또는 STI(Shallow Trench Isolation) 기술을 이용하여 형성될 수 있다. 상술한 바와 달리 상기 반도체 기판(110)에 소자 분리막을 형성한 후 활성 영역들을 형성할 수도 있다.
다음으로 상기 반도체 기판(110) 상에 산화막 및 폴리 실리콘을 순차적을 형 성한 후 패터닝하여 상기 N형 웰(122) 및 상기 P형 웰(123) 상에 게이트 패턴을 형성한다. 상기 게이트 패턴은 게이트 산화막(125, 127) 및 상기 게이트 산화막(125, 127) 상부에 형성된 게이트 전극(130, 132)으로 구성될 수 있다.
게이트 패턴(130)의 양측에 인접한 N형 웰(122)에 P- 이온을 주입하여 P형 드리프트 영역(128)을 형성하고, 게이트 패턴(132)의 양측에 인접한 P형 웰(123)에 n- 이온을 주입하여 N형 드리프트 영역(129)을 형성한다.
다음으로 상기 게이트 패턴의 측벽에 스페이서(spacer, 140-1 및 140-2)를 형성한다. 예컨대, 상기 게이트 패턴이 형성된 반도체 기판(110) 전면에 ONO(Oxide-Nitride-Oxide)막(142,143,144)을 증착하고, 증착된 ONO막(142,143,144)을 에치백(etchback)하여 상기 스페이서(140-1 및 140-2)를 형성할 수 있다. 에치백 공정 후 반도체 기판(110) 표면에 대한 클리닝 공정을 수행한다.
도 2에 도시된 바와 같이, LPCVD(Low Pressure Chemical Vapor Deposition)을 이용하여 상기 게이트 패턴이 형성된 반도체 기판 전면에 질화막(150)을 증착한다. 상기 질화막(150)은 SiN막일 수 있으며, 200Å ~ 400Å의 두께로 증착될 수 있다.
다음으로 도 3에 도시된 바와 같이, 반도체 기판(110) 상에 제1 PEP(photo etching process)를 수행하여 제1 포토레지스트 패턴(152)을 형성한다. 상기 제1 포토레지스트 패턴(152)은 N형 웰(122)에 대응하는 반도체 기판(110)의 일 영역(이를 "PMOS 영역"이라 한다)을 노출시키고, P-well에 대응하는 반도체 기판(110)의 다른 영역(이를 "NMOS 영역"이라 한다)을 노출시키기 않도록 패터닝될 수 있다.
이어서 상기 제1 포토레지스트 패턴(152)을 마스크로 이용하여 상기 반도체 기판(110)에 p+ 이온을 주입하여 제1 소스 및 드레인 영역(160)을 형성한다.
이때 상기 제1 소스 및 드레인 영역(160)의 저항(Rs)을 최소화하기 위하여 p+ 이온의 도우즈를 많게 하여, 예컨대, 약 4.0E15 ~ 5.0E15 atoms/㎠의 도우즈로 이온 주입할 수 있다.
다음으로 도 4에 도시된 바와 같이, O2 플라즈마를 이용한 애싱(ashing) 및 습식 클리닝(wet cleaning) 공정을 수행하여 상기 제1 포토레지스트 패턴(152)을 제거한다. 이때 제1 소스 및 드레인 영역(160) 형성을 위한 고농도의 이온(p+) 주입에 의하여 상기 제1 포토레지스트 패턴(152)은 딱딱해질 수 있다. 딱딱해진 제1 포토레지스트 패턴(152)은 상기 애싱(ashing) 및 습식 클리닝(wet cleaning) 공정에 의하여 완벽히 제거되지 않고, NMOS 영역의 SiN막(150) 상에는 잔류물(162)이 남게 된다.
이어서 상기 반도체 기판(110) 상에 제2 PEP(photo etching process)를 수행하여 제2 포토레지스트 패턴(152)을 형성한다. 상기 제2 포토레지스트 패턴(154)은 PMOS 영역은 노출되지 않고, "NMOS 영역"은 노출되도록 패터닝될 수 있다.
이어서 상기 제2 포토레지스트 패턴(154)을 마스크로 이용하여 상기 반도체 기판(110)에 n+ 이온을 주입하여 제2 소스 및 드레인 영역(161)을 형성한다.
이때 상기 제2 소스 및 드레인 영역(161)의 저항(Rs)을 최소화하기 위하여 n+ 이온의 도우즈를 많게 하여, 예컨대, 약 4.0E15 ~ 5.0E15 atoms/㎠의 도우즈로 이온 주입할 수 있다.
다음으로 도 5에 도시된 바와 같이, O2 플라즈마를 이용한 애싱(ashing) 및 습식 클리닝(wet cleaning) 공정을 수행하여 상기 제2 포토레지스트 패턴(154)을 제거한다. 이때 제2 소스 및 드레인 영역(161) 형성을 위한 고농도의 이온 주입에 의하여 상기 제2 포토레지스트 패턴(154)은 딱딱해지기 질 수 있다. 이처럼 딱딱해진 제2 포토레지스트 패턴(154)은 상기 애싱(ashing) 및 습식 클리닝(wet cleaning) 공정에 의하여 완벽히 제거되지 않고, PMOS 영역의 SiN막(150) 상에는 잔류물(164)이 남게 된다.
다음으로 도 6에 도시된 바와 같이, 인산 용액을 이용한 습식 식각을 수행하여 상기 SiN막(150)을 제거함과 동시에 PMOS 영역 및 NMOS 영역의 SiN막(150) 상에 잔류하는 제1 포토레지스트 패턴(152) 및 제2 포토레지스트 패턴(154)의 잔류물(162, 164)을 제거한다.
상술한 바와 같이 제1 소스 및 드레인 영역(160)과 제2 소스 및 드레인 영역(161) 각각을 형성하기 위한 고농도의 이온 주입에 의해 딱딱해진 제1 포토레지스트 패턴(152) 및 제2 포토레지스트 패턴(154)은 플라즈마 애싱 및 습식 클리닝 공정에 의해서도 완벽히 제거되지 않고 미세한 파티클로 상기 SiN막 상에 잔류한다. 이러한 잔류 포토레지스 패턴(162, 164)은 인산 용액을 이용하여 상기 SiN막(150)을 습식 식각할 때 동시에 완벽히 제거될 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1 내지 도 6은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
<도면 주요 부분에 대한 부호의 설명>
110: 반도체 기판, 120: 에피텍셜층,
122: N-well, 123: P-well
124: 소자 분리막, 125, 127: 게이트 산화막,
130, 132: 게이트 전극, 140-1, 140-2: ONO 스페이서,
150: 질화막, 152: 제1 포토레지스트 패턴,
154: 제2 포토레지스트 패턴, 162, 164: 포토레지스트 잔류물.
Claims (5)
- 반도체 기판상에 게이트 패턴을 형성하는 단계;상기 게이트 패턴이 형성된 반도체 기판 전면에 질화막을 형성하는 단계;상기 질화막 상에 소스 및 드레인 형성을 위한 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 이온 주입 마스크로 사용하여 불순물 이온을 주입하여 상기 게이트 패턴 양측의 반도체 기판에 소스 및 드레인을 형성하는 단계;애싱 및 습식 클리닝 공정을 수행하여 상기 포토레지스트 패턴을 제거하는 단계; 및습식 식각을 이용하여 상기 질화막을 제거함과 동시에 상기 애싱 및 습식 클리닝 공정 후 상기 질화막 상에 잔류하는 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 질화막을 형성하는 단계는,상기 게이트 패턴이 형성된 반도체 기판 전면에 SiN막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 습식 식각은 인산을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2항에 있어서,상기 SiN막은 200Å ~ 400Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판 상에 게이트 패턴을 형성하는 단계;상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계;상기 게이트 패턴이 형성된 반도체 기판 전면에 SiN막을 형성하는 단계;상기 SiN막 상에 제1 소스 및 드레인 형성을 위한 제1 포토레지스트 패턴을 형성하는 단계;상기 제1 포토레지스트 패턴을 마스크로 이용하여 P형 이온을 상기 반도체 기판에 주입하는 단계;애싱 및 습식 클리닝 공정을 수행하여 상기 제1 포토레지스트 패턴을 제거하는 단계;상기 SiN막 상에 제2 소스 및 드레인 형성을 위한 제2 포토레지스트 패턴을 형성하는 단계;상기 제2 포토레지스트 패턴을 마스크로 이용하여 N형 이온을 상기 반도체 기판에 주입하는 단계;애싱 및 습식 클리닝 공정을 수행하여 상기 제2 포토레지스트 패턴을 제거하 는 단계; 및습식 식각을 이용하여 상기 SiN막을 제거함과 동시에 애싱 및 습식 클리닝 공정 후 상기 질화막 상에 잔류하는 제1 포토레지스트 패턴 및 제2 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080051527A KR20090125422A (ko) | 2008-06-02 | 2008-06-02 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080051527A KR20090125422A (ko) | 2008-06-02 | 2008-06-02 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090125422A true KR20090125422A (ko) | 2009-12-07 |
Family
ID=41686922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080051527A KR20090125422A (ko) | 2008-06-02 | 2008-06-02 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090125422A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104835788A (zh) * | 2014-02-12 | 2015-08-12 | 北大方正集团有限公司 | 半导体器件的制造方法和半导体器件 |
| CN107785246A (zh) * | 2016-08-30 | 2018-03-09 | 联芯集成电路制造(厦门)有限公司 | 对基底进行离子注入的方法 |
| CN107799417A (zh) * | 2016-08-29 | 2018-03-13 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的制造方法 |
| KR102274813B1 (ko) * | 2020-02-27 | 2021-07-07 | 주식회사 키 파운드리 | 게이트 전극 통과 이온 주입을 이용한 반도체 소자 제조방법 |
-
2008
- 2008-06-02 KR KR1020080051527A patent/KR20090125422A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104835788A (zh) * | 2014-02-12 | 2015-08-12 | 北大方正集团有限公司 | 半导体器件的制造方法和半导体器件 |
| CN107799417A (zh) * | 2016-08-29 | 2018-03-13 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的制造方法 |
| CN107785246A (zh) * | 2016-08-30 | 2018-03-09 | 联芯集成电路制造(厦门)有限公司 | 对基底进行离子注入的方法 |
| KR102274813B1 (ko) * | 2020-02-27 | 2021-07-07 | 주식회사 키 파운드리 | 게이트 전극 통과 이온 주입을 이용한 반도체 소자 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9525024B2 (en) | Methods for introducing carbon to a semiconductor structure and structures formed thereby | |
| KR100529202B1 (ko) | 이중 금속 게이트 ｃｍｏｓ 장치 및 그 제조 방법 | |
| JP4751004B2 (ja) | 厚さが異なる領域を有するデバイスまたはデバイス層の製造方法 | |
| KR100770536B1 (ko) | 고전압 반도체 소자 및 이의 제조 방법 | |
| TW201605045A (zh) | 半導體器件以及其製造方法 | |
| JP4489467B2 (ja) | 半導体装置の形成方法 | |
| US7256092B2 (en) | Method for fabricating integrated circuits having both high voltage and low voltage devices | |
| US8043921B2 (en) | Nitride removal while protecting semiconductor surfaces for forming shallow junctions | |
| KR20090125422A (ko) | 반도체 소자의 제조 방법 | |
| US20090096023A1 (en) | Method for manufacturing semiconductor device | |
| KR101035578B1 (ko) | 반도체 소자의 제조방법 | |
| KR100499755B1 (ko) | Ｍｄｄ 와 선택적 ｃｖｄ 실리사이드를 갖는 디프서브미크론 ｃｍｏｓ 소스/드레인 제조방법 | |
| KR100770499B1 (ko) | 게이트 산화막 제조 방법 | |
| US6232162B1 (en) | Method of complementary metal-oxide semiconductor | |
| KR20050009482A (ko) | 반도체 소자의 제조방법 | |
| KR100230821B1 (ko) | 반도체소자의 듀얼게이트 제조방법 | |
| KR100800922B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| CN115863404A (zh) | 半导体结构及其制造方法 | |
| KR100875176B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100967485B1 (ko) | 반도체 소자 및 반도체 소자의 제조 방법 | |
| KR100832711B1 (ko) | 반도체 소자의 제조방법 | |
| CN116844962A (zh) | Mos管的形成方法 | |
| KR100743629B1 (ko) | 반도체 소자의 제조방법 | |
| KR20100059048A (ko) | Ｃｍｏｓ 트랜지스터의 리버스 쇼트 채널 효과 개선 방법 | |
| JP2006261487A (ja) | フィールド酸化膜形成法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |