JP2006093185A - メサ型半導体装置の製造方法 - Google Patents
メサ型半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2006093185A JP2006093185A JP2004272862A JP2004272862A JP2006093185A JP 2006093185 A JP2006093185 A JP 2006093185A JP 2004272862 A JP2004272862 A JP 2004272862A JP 2004272862 A JP2004272862 A JP 2004272862A JP 2006093185 A JP2006093185 A JP 2006093185A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- forming
- mesa
- separation groove
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
【課題】メサ分離溝のエッチングばらつきを低減するメサ型半導体装置の製造方法を提供する。
【解決手段】本発明の製造方法は、ｎ-型半導体ウエハ１の表面側にｎ++型半導体領域２を形成する工程と、さらにｐ型不純物を選択的に拡散し、ｐ型半導体領域３を形成する工程と、半導体ウエハ１上に絶縁膜４を形成する工程と、ＰＮ接合部を分離するための分離溝８を形成する工程と、ＰＮ接合部が露出した分離溝表面を覆うようにガラス保護膜９ｂを形成する工程を備え、分離溝８を形成する工程において、ウエハ１の表面に形成された自然酸化膜等をフッ化アンモニウムとフッ化水素酸の混合溶液１３を用いて除去する工程と、純水を用いて混合溶液１３をウエハ１から洗い流す工程と、ウエハ１をフッ酸と硝酸と酢酸の混合液１７中に浸してウエハ１をエッチングする工程と、を含む。
【選択図】図１
【解決手段】本発明の製造方法は、ｎ-型半導体ウエハ１の表面側にｎ++型半導体領域２を形成する工程と、さらにｐ型不純物を選択的に拡散し、ｐ型半導体領域３を形成する工程と、半導体ウエハ１上に絶縁膜４を形成する工程と、ＰＮ接合部を分離するための分離溝８を形成する工程と、ＰＮ接合部が露出した分離溝表面を覆うようにガラス保護膜９ｂを形成する工程を備え、分離溝８を形成する工程において、ウエハ１の表面に形成された自然酸化膜等をフッ化アンモニウムとフッ化水素酸の混合溶液１３を用いて除去する工程と、純水を用いて混合溶液１３をウエハ１から洗い流す工程と、ウエハ１をフッ酸と硝酸と酢酸の混合液１７中に浸してウエハ１をエッチングする工程と、を含む。
【選択図】図１
Description
本発明は、メサ型半導体装置の製造方法に関し、任意のマスクパターンの形成された任意の枚数のウエハの表面の被エッチング領域に均一な形状の分離溝を形成し、逆バイアス印加時における漏れ電流の低減を図るものである。
例えば、特許文献１〜４に記載されているような従来のメサ型半導体装置において、ウエハにメサ分離溝を形成するために、ウエハ表面上にマスクパターンを形成した後、ウエハをフッ化水素酸と硝酸と酢酸の混合液内に漬浸し、所要の時間でエッチングを行う方法が一般に行われている。
特開２００２−２６１２６９号公報
特開２０００−７７５１７号公報
特開平１１−４０７９７号公報
特開２００３−８６８１４号公報
しかしながら、特許文献１〜４に記載されているような上記のような従来の方法では、ウエハ表面上にマスクパターンを形成した後、次のエッチング工程に進む前に、大気中あるいは窒素雰囲気中あるいはそれ以外の任意の雰囲気中で保管あるいは放置するのが通常である。
その際、ウエハ表面が露出した被エッチング領域には周囲の雰囲気の影響によって自然酸化膜が形成されたり、あるいは窒化膜等が形成されたりする。その後、ウエハ表面に溝を形成するために、ウエハをフッ化水素酸と硝酸と酢酸の混合液内に漬浸しエッチングを行うと、前記被エッチング領域には酸化膜等が形成されているため、エッチング後の溝の幅、深さ、形状に不均一、むらが生じるという課題があった。
本発明は上記従来の課題を解決するものであり、マスクパターンの形成された任意の枚数のウエハに均一でむらの無い溝を形成することができるメサ型半導体装置の製造方法を提供することを目的とする。
上記目的を達成するために、本発明のメサ型半導体装置の製造方法は、開口部を有するパターンの形成された半導体ウエハを、前記パターンとマスクとしてエッチングを行い、前記ウエハ内に分離溝を形成する工程を備えたメサ型半導体装置の製造方法であって、前記分離溝の形成工程は、前記ウエハの表面に形成された自然酸化膜等を第１の薬液を用いて除去する工程と、純水を用いて前記第１の薬液を前記ウエハ上から洗い流す工程と、前記ウエハを第２の薬液中に浸して前記ウエハをエッチングする工程と、を含むことを特徴とする。
前記半導体ウエハはシリコンウエハであり、前記第１の薬液はフッ化アンモニウムとフッ化水素酸の混合溶液であり、前記第２の薬液はフッ酸と硝酸と酢酸の混合液であることが好ましい。
本発明によれば、マスクパターンが形成されたウエハをフッ化水素酸と硝酸と酢酸の混合液内に漬浸す工程の前に、ウエハをフッ化アンモニウムとフッ化水素酸の混合液内に漬浸す工程と、その後連続して前記ウエハを水内に漬浸す工程を設けることにより、ウエハ内に均一でむらの無い溝を形成することができ、メサ型半導体装置の分離耐圧の向上、安定化が図れる。
以下、本発明の実施の形態を、図面を参照しながら説明する。
図１は、本発明の実施の形態におけるメサ型ダイオードの製造方法を示す概略図である。
まず、ｎ-型シリコンウエハ１の表面側に形成されたｎ++型半導体領域２にｐ型不純物を選択的に拡散し、各素子単位のｐ型半導体領域３を形成する。
その後、シリコンウエハ１の上にＣＶＤ法を用い、ＳｉＯ2膜４を形成する（図１（ａ））。
さらに、フォトリソグラフィー技術とドライエッチングまたはウエットエッチングとを用いて、ＳｉＯ2膜４にｐ型半導体領域３に接続するための電極形成用開口部５を形成する（図１（ｂ））。
また、電極形成用開口部５と同時に、ｎ++型半導体領域２とｐ型半導体領域３とで形成されるＰＮ接合部のうち、その接合界面が半導体ウエハ１表面に到達した部分であるＰＮ接合部６上に幅５００μｍの分離形成用開口部７を形成する。
ついで、エッチング等の手段により、分離形成用開口部７の内側にＰＮ接合部６を分離するための深さ１００μｍ以上の分離溝８を形成する（図１（ｃ））。このような深さにすることにより、１５００Ｖ以上の高耐圧特性を得ることができる。
このときに分離溝８を形成するためのエッチング手法は以下の通りである。
開口部７が形成されたウエハ１は、大気中で保管された後、容器１２に収納される。
次に容器１２をフッ化アンモニウムとフッ化水素酸の混合液１３の入った槽１４の中に数十秒間浸す。これにより、大気中に保管されていた際に、開口部７内に露出したウエハ１の表面に形成された自然酸化膜や、あるいはパーティクル等を除去することができる。
その後、容器１２をフッ化アンモニウムとフッ化水素酸の混合液１３の入った槽１４から取り出し、連続して純水１５の入った槽１６の中に数分間浸す。これにより、ウエハ１の表面に残存する混合液１３を洗い流すことができる。
その後、連続して数℃に保たれたフッ化水素酸と硝酸と酢酸の混合液１７の入った槽１８の中に容器１２を浸し、ウエハ１をエッチングして溝を形成する。この際、均一なエッチングを行うため、槽１８内で容器１２を揺動させる（図１（ｄ））。
図２は、本実施の形態におけるメサ溝を形成した後の表面形状と従来技術におけるそれとを比較した図である。これからわかるように、本実施の形態によれば、ウエハ１をエッチングして溝等を形成するにあたって、エッチングむらやエッチング形状の不均一を防止することができる。
その後、シリコンウエハ１の表面上にスピンコーティング法により、ガラス粉末（６４重量％）と感光性物質（３６重量％）とを含有したガラスペースト９ａを厚み３０μｍで塗布する。その後、露光と現像により分離溝８にガラスペースト９ａを残すようにする。
しかるのち、減圧炉内で圧力２Ｔｏｒｒ、温度８９０℃で６０分間の熱処理を行ってガラス焼成し、分離溝８部に露出するＰＮ接合部を覆うようにガラス保護膜９ｂを形成する（図１（ｅ））。
最後に、開口部に露出したｐ型半導体領域３の表面及びウエハ１の裏面にそれぞれ電極（図示せず)を形成し、分離溝８でチップ分割してダイオードを得る。
なお、以上にメサ型ダイオードの製造方法を示したが、ＰＮダイオード以外でもよく、例えば、図３に示したようなメサ型バイポーラトランジスタに適用してもよい。
本実施の形態のメサ型バイポーラトランジスタは、図３に示すように、ｎ型シリコン基板３１の裏面にｎ型コレクタ拡散領域３２が形成され、ｎ型シリコン基板３１の表面側にｎ型エミッタ拡散領域３３が、エミッタ拡散領域３３の表面にｐ型ベース拡散領域３４が形成されている。
エミッタ拡散領域３３およびベース拡散領域３４の表面に開口部を有するＳｉＯ2層３５を有し、開口部に露出したベース拡散領域３４の表面にベース電極４０が、開口部に露出したエミッタ拡散領域３３の表面にエミッタ電極４１が、それぞれ形成されている。
各素子を分離するために分離溝３７が、エミッタ拡散領域３３を貫通してｎ型シリコン基板３１に到達するように形成され、分離溝３７の内側はガラス保護膜３９で覆われている。
図４は、本実施の形態におけるメサ型バイポーラトランジスタの逆バイアス電圧ＶＣＥと漏れ電流（エミッタとベースを短絡したときのコレクタ電流）ＩＣＥＳとの関係を示した図である。
本実施の形態によれば、分離溝のエッチング形状を改善することにより、逆バイアス印加時の漏れ電流の分布が、従来の技術を用いた場合に比べて低電流側にシフトしており、漏れ電流の低減が図れていることが確認できた。
なお、本実施の形態において、分離溝をエッチングする工程は枚葉処理でもバッチ処理でも構わない。
本発明のメサ型半導体装置の製造方法は、メサ分離を確実かつ均一に行うことができ、高耐圧用半導体素子や低リーク電流が要求される素子に適用する上で有用である。
１ ｎ-型シリコンウエハ
２ ｎ++型半導体領域
３ ｐ型半導体領域
４ ＳｉＯ2膜
５ 電極形成用開口部
６ ＰＮ接合部
７ 分離形成用開口部
８ 分離溝
９ａ ガラスペースト
９ｂ ガラス保護膜
１２ 容器
１３ フッ化アンモニウムとフッ化水素酸の混合液
１４ フッ化アンモニウムとフッ化水素酸の混合液を入れるための槽
１５ 純水
１６ 純水槽
１７ フッ化水素酸と硝酸と酢酸の混合液
１８ フッ化水素酸と硝酸と酢酸の混合液を入れるための槽
３１ ｎ型シリコン基板
３２ コレクタ拡散領域（ｎ型）
３３ エミッタ拡散領域（ｎ型）
３４ ベース拡散領域（ｐ型）
３５ ＳｉＯ2層
３７ 分離溝
３９ ガラス保護膜
４０ ベース電極
４１ エミッタ電極
４２ コレクタ電極
２ ｎ++型半導体領域
３ ｐ型半導体領域
４ ＳｉＯ2膜
５ 電極形成用開口部
６ ＰＮ接合部
７ 分離形成用開口部
８ 分離溝
９ａ ガラスペースト
９ｂ ガラス保護膜
１２ 容器
１３ フッ化アンモニウムとフッ化水素酸の混合液
１４ フッ化アンモニウムとフッ化水素酸の混合液を入れるための槽
１５ 純水
１６ 純水槽
１７ フッ化水素酸と硝酸と酢酸の混合液
１８ フッ化水素酸と硝酸と酢酸の混合液を入れるための槽
３１ ｎ型シリコン基板
３２ コレクタ拡散領域（ｎ型）
３３ エミッタ拡散領域（ｎ型）
３４ ベース拡散領域（ｐ型）
３５ ＳｉＯ2層
３７ 分離溝
３９ ガラス保護膜
４０ ベース電極
４１ エミッタ電極
４２ コレクタ電極
Claims (2)
- 開口部を有するパターンの形成された半導体ウエハを、前記パターンとマスクとしてエッチングを行い、前記ウエハ内に分離溝を形成する工程を備えたメサ型半導体装置の製造方法であって、
前記分離溝の形成工程は、
前記ウエハの表面に形成された自然酸化膜等を第１の薬液を用いて除去する工程と、
純水を用いて前記第１の薬液を前記ウエハ上から洗い流す工程と、
前記ウエハを第２の薬液中に浸して前記ウエハをエッチングする工程と、を含むことを特徴とするメサ型半導体装置の製造方法。 - 前記半導体ウエハはシリコンウエハであり、
前記第１の薬液はフッ化アンモニウムとフッ化水素酸の混合溶液であり、
前記第２の薬液はフッ酸と硝酸と酢酸の混合液であることを特徴とする請求項１記載のメサ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004272862A JP2006093185A (ja) | 2004-09-21 | 2004-09-21 | メサ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004272862A JP2006093185A (ja) | 2004-09-21 | 2004-09-21 | メサ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006093185A true JP2006093185A (ja) | 2006-04-06 |
Family
ID=36233897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004272862A Pending JP2006093185A (ja) | 2004-09-21 | 2004-09-21 | メサ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006093185A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102751171A (zh) * | 2011-04-20 | 2012-10-24 | 北大方正集团有限公司 | 用于显现半导体芯片pn结的溶液及显现方法 |
| CN104745195A (zh) * | 2013-12-31 | 2015-07-01 | 苏州同冠微电子有限公司 | 一种vdmos的 pn结用染色溶液及其使用方法 |
-
2004
- 2004-09-21 JP JP2004272862A patent/JP2006093185A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102751171A (zh) * | 2011-04-20 | 2012-10-24 | 北大方正集团有限公司 | 用于显现半导体芯片pn结的溶液及显现方法 |
| CN104745195A (zh) * | 2013-12-31 | 2015-07-01 | 苏州同冠微电子有限公司 | 一种vdmos的 pn结用染色溶液及其使用方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2019046834A (ja) | 半導体装置の製造方法 | |
| CN105070663B (zh) | 一种碳化硅mosfet沟道自对准工艺实现方法 | |
| US6720233B2 (en) | Process for producing trench insulation in a substrate | |
| KR100209367B1 (ko) | 반도체 소자의 소자분리 절연막 형성방법 | |
| CN115799162A (zh) | 一种半导体结构的制备方法 | |
| JP2006093185A (ja) | メサ型半導体装置の製造方法 | |
| JP2010129820A (ja) | 半導体装置 | |
| KR100629606B1 (ko) | 고전압 소자 영역의 게이트 산화막 질 개선방법 | |
| US4148133A (en) | Polysilicon mask for etching thick insulator | |
| JPH0430557A (ja) | 半導体装置の製造方法 | |
| JP2879841B2 (ja) | プレーナ型ダイオードの製造方法 | |
| JP2006100694A (ja) | メサ型半導体装置およびその製造方法 | |
| KR100417461B1 (ko) | 반도체 소자의 제조 방법 | |
| KR101415599B1 (ko) | Pn 접합 다이오드 제조방법 | |
| JPH1012897A (ja) | ガラス被覆半導体装置及びその製造方法 | |
| KR100267396B1 (ko) | 반도체 소자의 게이트 전극 형성을 위한 게이트 폴리실리콘 식각 방법 | |
| US20020182852A1 (en) | Method for reducing micro-masking defects in trench isolation regions | |
| JPS58159348A (ja) | 半導体装置の分離方法 | |
| KR19980084714A (ko) | 반도체소자의 분리영역 제조방법 | |
| JP2005175353A (ja) | メサ型半導体装置の製造方法 | |
| JP2000286270A (ja) | バイポーラ・トランジスタの製造方法 | |
| JPH088262A (ja) | 半導体装置の製造方法 | |
| JPS5951745B2 (ja) | 半導体装置の製造方法 | |
| KR100276123B1 (ko) | 반도체소자및그것의실리사이드형성방법 | |
| JP3071840B2 (ja) | 半導体装置の製造方法 |