CN104246994B - 具有鳍结构的半导体器件和形成具有鳍结构的半导体器件的方法 - Google Patents

具有鳍结构的半导体器件和形成具有鳍结构的半导体器件的方法 Download PDF

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Abstract

一种半导体器件包含衬底表面上的至少两个鳍结构和存在于所述至少两个鳍结构上的功能栅极结构。功能栅极结构包含至少与两个鳍结构的侧壁直接接触的至少一个栅极电介质和所述至少一个栅极电介质上的至少一个栅极导体。栅极结构的侧壁与衬底表面的上表面基本上垂直，其中，由栅极结构的侧壁限定的平面和由衬底表面的上表面限定的平面以90°+/‑5°的角度相交。外延半导体材料与所述至少两个鳍结构直接接触。

Description

具有鳍结构的半导体器件和形成具有鳍结构的半导体器件的 方法
技术领域
本公开一般涉及半导体器件。更特别地，本公开涉及半导体器件的缩放(scaling)。
背景技术
为了能够使得诸如存储器、逻辑器件和其它器件的集成电路(IC)具有比当前可行集成密度高的集成密度，必须找到进一步缩小诸如金属-氧化物-半导体场效应晶体管(MOSFET)和互补金属氧化物半导体(CMOS)的场效应晶体管(FET)的尺寸的方式。通过在维持器件的电性质的同时减小器件的总体尺寸和操作电压，缩放实现了紧凑性并且提高了器件中的操作性能。
发明内容
一种制造半导体器件的方法被提供，在一个实施例中，该方法包括：在存在于电介质表面上的至少一个鳍(fin)结构的侧壁上形成外延半导体材料，其中，所述至少一个鳍结构具有与外延半导体材料的第二组分(composition)不同的第一组分。然后在所述至少一个鳍结构的沟道部分上形成替代栅极结构。然后在所述至少一个鳍结构的露出部分之上形成级间(interlevel)电介质层，其中，级间电介质层具有与替代栅极结构的上表面共面(coplanar)的上表面。然后利用至少对所述至少一个鳍结构和外延半导体材料是选择性的蚀刻来去除替代栅极结构，其中，去除替代栅极结构对所述至少一个鳍结构提供第一开口。利用各向异性蚀刻去除外延半导体材料的露出部分，以提供在电介质表面上终止的第二开口。形成填充第一开口和第二开口的至少一部分的功能栅极结构。
在另一实施例中，一种制造半导体器件的方法被提供，该方法包括：在存在于电介质表面上的至少一个鳍结构的侧壁上形成外延半导体材料，其中，所述至少一个鳍结构具有与外延半导体材料的第二组分不同的第一组分。然后在所述至少一个鳍结构的沟道部分上形成替代栅极结构。然后在所述至少一个鳍结构的露出部分之上形成级间电介质层，其中，级间电介质层具有与替代栅极结构的上表面共面的上表面。然后利用至少对所述至少一个鳍结构和外延半导体材料是选择性的蚀刻来去除替代栅极结构，其中，去除替代栅极结构对所述至少一个鳍结构提供第一开口。利用各向异性蚀刻去除外延半导体材料的露出部分，以提供在电介质表面上终止的第二开口。对第二开口施加蚀刻外延半导体材料并至少对级间电介质层和所述至少一个鳍结构是选择性的各向同性蚀刻，其中，各向同性蚀刻增大第二开口的宽度。在各向异性蚀刻之后向第二开口施加具有第一介电常数的保形电介质层。形成填充第一开口和第二开口的至少一部分的功能栅极结构，其中，功能栅极结构包含具有第二介电常数的栅极电介质，其中，第二介电常数比第一介电常数大。
在另一方面中，一种半导体器件被提供，该半导体器件包括至少两个鳍结构和存在于所述至少两个鳍结构上的栅极结构。栅极结构包含至少与两个鳍结构的侧壁直接接触的至少一个高k栅极电介质和所述至少一个高k栅极电介质上的至少一个栅极导体。电介质间隔件从第一鳍结构延伸到相邻的鳍结构，并且具有与所述至少两个鳍结构的上表面基本上共面的上表面。电介质间隔件具有比高k栅极电介质的介电常数小的介电常数。电介质间隔件也可与栅极结构的所述至少一个高k栅极电介质直接接触。外延半导体材料与所述至少两个鳍结构直接接触，并且通过电介质间隔件与栅极结构分离。
在又一实施例中，一种制造半导体器件的方法被提供，该方法包括在至少两个鳍结构上外延形成牺牲半导体材料。牺牲半导体材料可从所述至少两个鳍结构中的第一鳍结构的第一侧壁延伸到相邻鳍结构的第二侧壁。在所述至少两个鳍结构中的每一个的沟道部分上形成替代栅极结构。可至少对替代栅极结构和所述至少两个鳍结构选择性地各向异性蚀刻牺牲半导体材料，其中，在替代栅极结构下面存在牺牲半导体材料的剩余部分。在牺牲半导体材料的剩余部分和替代栅极结构的侧壁上形成电介质间隔件。可去除替代栅极结构和剩余的半导体材料，以对于所述至少两个鳍结构中的每一个的沟道部分提供开口。可在对于所述至少两个鳍结构的沟道部分的开口中形成功能栅极结构。
在另一方面中，一种半导体器件被提供，该半导体器件包括衬底上的至少两个鳍结构和存在于所述至少两个鳍结构上的功能栅极结构。功能栅极结构包含至少与两个鳍结构的侧壁直接接触的至少一个栅极电介质和所述至少一个栅极电介质上的至少一个栅极导体。功能栅极结构的侧壁与电介质表面的上表面基本上垂直，其中，由功能栅极结构的侧壁限定的平面和由衬底表面的上表面限定的平面以90°+/-5°的角度相交。外延半导体材料与所述至少两个鳍结构直接接触。
在另一实施例中，一种形成半导体器件的方法被提供，该方法包括：在衬底上形成包含第一半导体材料的至少两个鳍结构，并在所述至少两个鳍结构上外延形成第二半导体材料的牺牲半导体材料。牺牲半导体材料从所述至少两个鳍结构中的第一鳍结构的第一侧壁延伸到相邻鳍结构的第二侧壁。在所述至少两个鳍结构中的每一个的沟道部分上形成替代栅极结构。至少对替代栅极结构和所述至少两个鳍结构选择性地各向异性蚀刻牺牲半导体材料，其中，牺牲半导体材料的剩余部分存在于替代栅极结构下面。然后氧化所述至少两个鳍结构和牺牲半导体材料的剩余部分，以在牺牲半导体材料的剩余部分上形成第一氧化物并在所述至少两个鳍结构上形成第二氧化物。第一氧化物的第一厚度比第二氧化物的第二厚度大。可然后去除第二氧化物。然后在所述至少一个鳍结构的露出部分之上形成级间电介质层，其中，级间电介质层具有与替代栅极结构的上表面共面的上表面。替代栅极结构和剩余的半导体材料被去除，以对于所述至少两个鳍结构中的每一个的沟道部分提供开口。然后在对于所述至少两个鳍结构的沟道部分的开口中形成功能栅极结构。
在另一方面中，一种半导体器件被提供，该半导体器件在一个实施例中包括至少两个鳍结构和存在于所述至少两个鳍结构上的栅极结构。栅极结构包含至少与两个鳍结构的侧壁直接接触的至少一个栅极电介质和所述至少一个栅极电介质上的至少一个栅极导体。含锗氧化物的电介质间隔件从第一鳍结构延伸到相邻的鳍结构，并具有与所述至少两个鳍结构的上表面基本上共面的上表面。电介质间隔件与栅极结构的所述至少一个电介质直接接触。外延半导体材料可与所述至少两个鳍结构直接接触，并且通过电介质间隔件与栅极结构分离。
附图说明
结合附图将最好地理解以下的详细描述，所述描述是作为例子给出的并且并不意在将本公开仅限于此，在附图中，类似的附图标记表示类似的要素和部分，其中：
图1是根据本公开的一个实施例的存在于衬底表面上的四个鳍结构的自上而下(top down)的透视图。
图2是根据本公开的一个实施例的沿截面线a-a跨(across)图1所示的鳍结构的侧截面图。
图3A是根据本公开的一个实施例的跨图2所示的鳍结构的侧截面图，示出在存在于衬底表面上的鳍结构的侧壁上形成外延半导体材料，其中，鳍结构具有与外延半导体材料的第二组分不同的第一组分。
图3B是图3A所示的鳍结构的自上而下的示图，其中，外延半导体材料存在于相邻的鳍结构之间。
图4A是根据本公开的一个实施例的(沿图3B所示的截面线a-a)跨鳍结构的侧截面图，示出在图3A所示的鳍结构上形成替代栅极叠层(stack)。
图4B是根据本公开的一个实施例的(沿图3B所示的截面线b-b)通过鳍结构之一的侧截面图，示出图案化图4A所示的替代栅极叠层以形成替代栅极结构。
图4C是根据本公开的一个实施例的图4A所示的结构的(沿图3B所示的截面线c-c)通过外延半导体材料的侧截面图。
图5A是根据本公开的一个实施例的(沿图3B所示的截面线b-b)通过鳍结构之一的侧截面图，示出在图4B所示的结构上形成级间电介质。
图5B是根据本公开的一个实施例的(沿图3B所示的截面线c-c)通过外延半导体材料的侧截面图，示出在图4C所示的结构上形成级间电介质。
图6A是根据本公开的一个实施例的(沿图3B所示的截面线b-b)通过鳍结构之一的侧截面图，示出从图5A所示的结构去除替代栅极结构以提供第一开口。
图6B是根据本公开的一个实施例的(沿图3B所示的截面线c-c)通过外延半导体材料的侧截面图，示出从图5B所示的结构去除替代栅极结构。
图7是根据本公开的一个实施例的(沿图3B所示的截面线c-c)通过外延半导体材料的侧截面图，示出利用各向异性蚀刻从图6B所示的结构去除外延半导体材料的露出部分以提供在电介质表面上终止的第二开口。
图8A是根据本公开的一个实施例的(沿图3B所示的截面线a-a)跨鳍结构的侧截面图，示出在至鳍结构的第一开口和第二开口中形成功能栅极结构。
图8B是根据本公开的一个实施例的图8A所示的结构的(沿图3B所示的截面线b-b)通过鳍结构之一的侧截面图。
图8C是根据本公开的一个实施例的图8A所示的结构的(沿图3B所示的截面线c-c)通过外延半导体材料的侧截面图。
图9是根据本公开的另一实施例的(沿图3B所示的截面线c-c)通过外延半导体材料的侧截面图，示出向图7所示的第二开口施加的各向同性蚀刻，其中，各向同性蚀刻增大第二开口的宽度，并且在第二开口内沉积具有第一介电常数的保形(conformal)电介质层。
图10是根据本公开的另一实施例的(沿图3B所示的截面线c-c)通过外延半导体材料的侧截面图，示出形成填充图9所示的第一开口和第二开口的至少一部分的功能栅极结构，其中，功能栅极结构包含具有比第一栅极电介质大的第二介电常数的栅极电介质。
图11是(沿图3B所示的截面线c-c)通过牺牲半导体材料的侧截面图，示出本公开的另一实施例，其包含至少选择性地对替代栅极结构和鳍结构各向异性蚀刻图4C所示的牺牲半导体材料，其中，牺牲半导体材料的剩余部分存在于替代栅极结构下面。
图12A是根据本公开的一个实施例的(沿图3B所示的截面线c-c)通过牺牲半导体材料的侧截面图，示出在替代栅极结构、鳍结构和图11所示的结构的牺牲半导体材料的剩余部分的表面上形成保形电介质层。
图12B是根据本公开的一个实施例的图12A所示的结构的(沿图3B所示的截面线b-b)通过鳍结构的侧截面图。
图13A是(沿图3B所示的截面线c-c)通过牺牲半导体材料的侧截面图，示出各向异性蚀刻图12A所示的保形电介质层的一个实施例，其中，保形电介质层的第一剩余部分存在于替代栅极结构的侧壁、鳍结构的侧壁和牺牲半导体材料的剩余部分的侧壁上。
图13B是根据本公开的一个实施例的图13A所示的结构的(沿图3B所示的截面线b-b)通过鳍结构的侧截面图。
图14是多个鳍结构的(从点D看向图3B所示的鳍结构的端部)侧透视图，示出去除存在于鳍结构的侧壁上的保形电介质层的第一剩余部分，其中，保形电介质层的第二剩余部分提供存在于替代栅极结构的侧壁和牺牲半导体材料的剩余部分的侧壁上的电介质间隔件。
图15是多个鳍结构的(从点d看向图3B所示的鳍结构的端部)侧透视图，示出形成从第一鳍结构的第一侧壁延伸到相邻鳍结构的第二侧壁的外延半导体材料源极和漏极区域。
图16A是(沿图3B所示的截面线b-b)通过鳍结构的侧截面图，示出在鳍结构的露出部分之上形成级间电介质层并且对于鳍结构、电介质表面和级间电介质层选择性地去除替代栅极结构和牺牲半导体材料的剩余部分的一个实施例。
图16B是根据本公开的一个实施例的图16A所示的结构的(沿图3B所示的截面线c-c)通过牺牲半导体材料先前占据的部分的侧截面图。
图17A是(沿图3B所示的截面线b-b)通过鳍结构的侧截面图，示出在通过去除替代栅极结构提供的图16A和图16B所示的第一和第二开口中形成功能栅极结构。
图17B是根据本公开的一个实施例的图17A所示的结构的(沿图3B所示的截面线c-c)通过牺牲半导体材料先前占据的部分的侧截面图。
图18A是(沿图3B所示的截面线c-c)通过牺牲半导体材料的侧截面图，示出本公开的另一实施例，其包含氧化图11所示的牺牲半导体材料的剩余部分，以形成厚度比存在于鳍结构上的第二氧化物大的第一氧化物。
图18B是根据本公开的一个实施例的图18A所示的结构的(沿图3B所示的截面线b-b)通过鳍结构之一的侧截面图，示出在鳍结构上形成的第二氧化物。
图19是(沿图3B所示的截面线b-b)通过鳍结构之一的侧截面图，示出从图18B所示的结构去除第二氧化物。
图20A是(沿图3B所示的截面线b-b)通过鳍结构之一的侧截面图，示出形成从第一鳍结构的第一侧壁延伸到相邻鳍结构的第二侧壁的外延半导体材料源极和漏极区域并且在图19所示的鳍结构的露出部分之上形成级间电介质层的一个实施例。
图20B是图20A所示的结构的(沿图3B所示的截面线c-c)通过牺牲半导体材料的侧截面图。
图21A是(沿图3B所示的截面线B-B)通过鳍结构的侧截面图，示出去除图20a和图20b所示的替代栅极结构和牺牲半导体材料的剩余部分并且形成功能栅极结构的一个实施例。
图21B是图21A所示的结构的(沿图3B所示的截面线c-c)通过牺牲半导体材料先前占据的部分的侧截面图。
具体实施方式
这里描述本公开的方法和结构的详细实施例；但是，要理解，公开的实施例仅说明可以按各种形式体现的所公开的方法和结构。另外，关于本公开的各种实施例给出的例子中的每一个意在是说明性的，而不是限制性的。说明书中提到的“一个实施例”、“实施例”、“示例实施例”等指示着描述的实施例可包括特定的特征、结构或特性，但每个实施例可能未必包括该特定的特征、结构或特性。
并且，图未必按比例，一些特征可能被夸大以示出特定组件的细节。因此，这里公开的具体的结构和功能细节不要被解释为限制性的，而仅要被解释为用于教导本领域技术人员以各种方式采用本公开的方法和结构的代表性基础。以下出于描述的目的，术语“上”、“下”、“顶”、“底”和它们的派生词应涉及公开的结构，如它们在图中取向的那样。术语“在…上面”或“位于…上”意味着诸如第一结构的第一要素存在于诸如第二结构的第二要素上，其中，诸如界面结构、例如界面层的居间要素可存在于第一要素与第二要素之间。术语“直接接触”意味着诸如第一结构的第一要素和诸如第二结构的第二要素在两个要素的界面处没有任何中间导电、绝缘或半导体层的情况下被连接。
这里公开的方法和结构针对三维半导体器件，诸如finFET半导体器件和三栅极半导体器件。finFET和三栅极半导体器件典型地具有三个端子，即，功能栅极结构、源极区域和漏极区域。功能栅极结构控制输出电流，即沟道区域中的载流子的流动。沟道区域是晶体管的源极区域和漏极区域之间的区域，当晶体管接通时，该区域变得导电。典型地并且在finFET中，功能栅极结构与提供半导体器件的沟道区域的鳍结构的侧壁直接接触。鳍结构是具有比其宽度大的高度的半导体材料的岛。三栅极半导体器件与finFET半导体器件类似。三栅极半导体器件与finFET半导体器件不同，因为三栅极半导体器件的功能栅极结构与包含沟道区域的鳍结构的上表面和侧壁表面直接接触。在finFET半导体器件中，处于鳍结构顶部的电介质鳍盖阻碍功能栅极结构与包含沟道的鳍结构的上表面直接接触。
finFET和三栅极半导体器件可适于半导体器件的增加的缩放，但FinFET和三栅极半导体器件的3D几何结构强加了几种集成挑战。例如，已确定，由于这些器件的形貌的差异，难以限定在器件的顶部和底部具有相同栅极长度的直栅极导体。并且，用于对finFET和三栅极半导体器件形成功能栅极结构的替代栅极方法提出另外的挑战。例如，在一些情形下，可能难以从鳍结构之间的空间去除替代栅极结构的组件，并且可能难以在源极和漏极区域中形成外延半导体材料以合并(merge)鳍结构。
已经发现，上述的不利源自鳍结构的上表面与其上形成鳍结构的例如电介质表面的衬底之间的形貌的差异。在一些实施例中，本公开的方法和结构通过在形成替代栅极结构之前在鳍结构之间形成可牺牲的外延半导体材料来克服上述的不利。外延半导体材料具有与鳍结构的上表面基本上共面的上表面。因此，对于随后的替代栅极处理提供基本上平坦(planar)的表面，即，具有最小化的形貌变动的表面。
图1-8C示出半导体器件的制造方法的一个实施例，其包括在存在于电介质表面4上的至少一个鳍结构5的侧壁S1上形成外延半导体材料10，其中，所述至少一个鳍结构5具有与外延半导体材料10的第二组分不同的第一组分。然后在所述至少一个鳍结构5的沟道部分上形成替代栅极结构15。然后在所述至少一个鳍结构5的露出部分之上形成级间电介质层，其中，级间电介质层20具有与替代栅极结构15的上表面共面的上表面。然后利用至少对所述至少一个鳍结构5和外延半导体材料10是选择性的蚀刻去除替代栅极结构15，其中，去除替代栅极结构15对所述至少一个鳍结构5提供第一开口25。利用各向异性蚀刻去除外延半导体材料10的露出部分，以提供在电介质表面4上终止的第二开口30。然后可形成功能栅极结构35，填充第一开口25和第二开口30的至少一部分。现在更详细地描述该方法的细节。
图1和图2示出在衬底表面4上形成至少一个鳍结构5的一个实施例。在图1和图2所示的实施例中，其上形成所述至少一个鳍结构5的衬底表面4是可通过绝缘体上半导体(SOI)衬底的埋入电介质层提供的电介质表面。在一些实施例中，衬底表面4不必是电介质材料。例如，在采用块体半导体衬底的一些实施例中，衬底表面4可由诸如硅的半导体材料组成。以下，为了与提供的图所示的实施例一致，衬底表面4被称为电介质表面4。
具体而言，图1是存在于电介质表面4上的四个鳍结构5(以下称为鳍结构5)的自上而下的透视图，其中，截面线a-a跨鳍结构5，截面线b-b通过鳍结构5之一。遍及本公开使用的术语“跨鳍结构”与图1中的截面线a-a对应。遍及本公开使用的术语“通过鳍结构”与图1中的截面线b-b对应。图2是跨至少一个鳍结构5、即跨图1所示的截面线a-a的侧截面图，这里，在电介质表面上形成鳍。可通过图案化和蚀刻在绝缘体上半导体(SOI)衬底上的半导体层来形成这些鳍。作为替代方案，在块体半导体衬底(提供的图中未示出)上形成鳍结构的实施例中，可通过在鳍结构之间形成的电介质材料的区域来相互隔离相邻的鳍结构。
参照图2，可由绝缘体上半导体(SOI)衬底1形成鳍结构5和其上存在鳍结构5的电介质表面4。SOI衬底1可包含通过埋入电介质层相互电隔离的基体半导体层2和顶部半导体层(其可替换地称为SOI层)。在一个实施例中，SOI衬底1可被图案化和蚀刻以提供图2所示的初始结构，其中，SOI层提供鳍结构5，并且埋入电介质层提供电介质表面4。
SOI层和基体半导体层2可包含Si、Ge、SiGe、GaAs、InAs、InP、SiCGe、SiC以及其它的III/V或II/VI化合物半导体以及它们的合金中的至少一种。SOI层和基体半导体层2可包含相同或不同的材料。在一个例子中，SOI层是单晶的。分离SOI层和基体半导体层2的埋入电介质材料可以是晶体的或非晶的氧化物、氮化物、氧氮化物或任何其它适当的绝缘材料。埋入电介质层可包含电介质材料的单层或电介质材料的多个层。埋入电介质层可具有5nm至500nm范围内的厚度。
可以利用光刻和蚀刻处理序列来由SOI衬底1提供鳍结构5。具体而言并且在一个例子中，形成光致抗蚀剂掩模在SOI衬底1的SOI层上面，其中，SOI层的在光致抗蚀剂掩模下面的部分提供半导体本体(body)6，并且SOI层的不被光致抗蚀剂掩模保护的部分使用选择性蚀刻处理被去除。为了提供光致抗蚀剂掩模，首先使光致抗蚀剂层位于SOI层顶部。可通过利用例如旋涂(spin-on coating)形成的光致抗蚀剂材料的覆被层(blanket layer)来提供光致抗蚀剂层。然后，利用可包括将光致抗蚀剂材料曝光于放射线图案和利用抗蚀剂显影剂将曝光的光致抗蚀剂材料显影的光刻处理，光致抗蚀剂材料的覆被层被图案化以提供光致抗蚀剂掩模。在形成光致抗蚀剂掩模之后，蚀刻处理可对下面的埋入电介质层选择性地去除SOI层的未保护部分。例如，将由光致抗蚀剂提供的图案转印到SOI层中可包括各向异性蚀刻。各向异性蚀刻处理是蚀刻速率在要被蚀刻的表面的法线方向上大于在要被蚀刻的表面的平行方向上的材料去除处理。各向异性蚀刻可包括反应离子蚀刻(RIE)。可在本发明的该点处使用的各向异性蚀刻的其它例子包括离子束蚀刻、等离子体蚀刻或激光消融。
在一个实施例中，在形成光致抗蚀剂掩模之前，硬掩模电介质层可沉积于SOI层之上。硬掩模电介质层可由氮化物或氧化物组成，并且可被称为鳍电介质盖6。可以利用硬掩模电介质层和两阶段各向异性蚀刻来将图案从光致抗蚀剂掩模转印到SOI层中，以提供鳍结构5。更具体而言，在形成光致抗蚀剂掩模之后，可进行两阶段各向异性蚀刻，其中，第一选择性蚀刻去除硬掩模电介质层的露出部分，其中光致抗蚀剂掩模保护硬掩模电介质层的存在于光致抗蚀剂掩模下的部分，以提供用于鳍结构5中的每一个的电介质鳍盖6。处于硬掩模电介质层的受保护的剩余部分下的SOI层提供随后形成的器件的鳍结构5。各向异性蚀刻的第一阶段可继续，直到硬掩模电介质层的被光致抗蚀剂掩模露出的部分被去除以露出SOI层。在两阶段各向异性蚀刻的第二阶段中，SOI层的露出部分通过对于埋入绝缘层、即电介质表面4选择性地去除SOI层的材料的蚀刻化学被去除。在蚀刻处理的第二阶段期间，硬掩模电介质层的剩余部分用作保护SOI层的下面部分的蚀刻掩模，以由SOI层提供鳍结构5。在各向异性蚀刻的第二阶段期间，SOI层的露出部分被去除。在一个例子中，鳍结构5中的每一个由硅(Si)组成，并且处于鳍结构5中的每一个的顶部的电介质鳍盖6由氮化硅或氧化硅组成。
鳍结构5中的每一个可具有5nm至200nm范围内的高度H1。在一个实施例中，鳍结构5中的每一个可具有10nm至100nm范围内的高度H1。在另一实施例中，鳍结构5中的每一个可具有15nm至50nm范围内的高度H1。鳍结构5中的每一个可具有5nm至50nm范围内的宽度W1。在另一实施例中，鳍结构5中的每一个可具有8nm至20nm范围内的宽度W1。相邻的鳍结构5可以以20nm至100nm范围内的节距(pitch)P1分离。在一个实施例中，相邻的鳍结构5可以以30nm至50nm范围内的节距P1分离。
注意，虽然图2所示的初始结构被描述为由SOI衬底形成，但设想本公开的利用块体半导体衬底的实施例。还注意，虽然图2示出四个鳍结构5，但本公开不仅仅限于该实施例，因为可在电介质表面4上存在任何数量的鳍结构5。
图3A示出在鳍结构5中的每一个的侧壁S1上形成外延半导体材料10的一个实施例。图3A是跨鳍结构5的侧截面图。被称为“外延”的半导体材料是使用外延生长和/或沉积所形成的半导体材料。术语“外延生长和/或沉积”和“外延形成和/或生长”意味着在半导体材料的沉积表面上生长半导体材料，其中，生长的半导体材料具有与沉积表面的半导体材料相同的晶体特性。在外延沉积处理中，由源气体提供的化学反应物被控制并且系统参数被设定，使得沉积原子以足够的能量到达半导体衬底的沉积表面，以在表面上到处移动并且使自身取向为沉积表面的原子的晶体布置。因此，外延半导体材料具有与其上形成它的沉积表面相同的晶体特性。例如，沉积于{100}晶体表面上的外延半导体材料将采取{100}取向。在一些实施例中，外延生长和/或沉积处理对于形成在半导体表面上具有选择性，并且不在诸如氧化硅或氮化硅表面的电介质表面上沉积材料。
鳍结构5典型地由具有与外延半导体材料10的第二组分不同的第一组分的半导体材料组成。外延半导体材料10的第二组分典型地被选择为允许鳍结构5与外延半导体材料10之间的选择性蚀刻。如这里使用的那样，关于材料去除处理的术语“选择性”表示对于第一材料的材料去除速率大于对于施加材料去除处理的结构的至少另一材料的去除速率。例如，在一个实施例中，选择性蚀刻可包括以10:1或更大的比率对于第二材料选择性地去除第一材料的蚀刻化学。在一个实施例中，当外延半导体材料10的第二组分是含锗半导体时，鳍结构5的第一组分是不包含锗的含硅半导体。例如，提供外延半导体材料10的含锗半导体可以是硅锗(SiGe)或锗(Ge)，并且提供鳍结构的含硅半导体是硅(Si)。在一个实施例中，外延半导体材料10从一个鳍结构5的侧壁S1延伸到相邻的鳍结构5的侧壁S1，并且可被称为合并外延半导体材料。
在一个实施例中，外延半导体材料10可由锗(Ge)组成。可对于外延锗的沉积使用许多不同的源。在一些实施例中，用于外延生长的含锗气体源包含锗烷(GeH4)、乙锗烷(Ge2H6)、卤代锗烷、二氯锗烷、三氯锗烷、四氯锗烷和它们的组合。
在又一实施例中，外延半导体材料10由诸如硅锗(SiGe)的含锗材料组成。可对于外延硅锗的沉积使用许多不同的源。在一些实施例中，用于沉积外延SiGe的气体源可包含含硅气体源和含锗气体源的混合物。例如，可由硅气体源和锗气体源的组合来沉积硅锗的外延层，所述硅气体源选自于由硅烷、乙硅烷、丙硅烷、丁硅烷、六氯乙硅烷、四氯硅烷、二氯硅烷、三氯硅烷、甲基硅烷、二甲基硅烷、乙基硅烷、甲基二硅烷、二甲基二硅烷、六甲基二硅烷和它们的组合构成的组，所述锗气体源选自于由锗烷、乙锗烷、卤代锗烷、二氯锗烷、三氯锗烷、四氯锗烷和它们的组合构成的组。硅锗的外延层的锗含量可以为5％至90％的范围内，按照原子重量％。在另一实施例中，硅锗的外延层的锗含量可以为10％至40％的范围内。
用于形成外延半导体材料10的外延沉积处理的温度典型地为550℃至900℃的范围内。虽然较高的温度典型地导致较快的沉积，但较快的沉积可导致晶体缺陷和膜破裂。
在一些实施例中，外延半导体材料10提供随后形成的半导体器件的源极和漏极区域。如这里使用的那样，术语“源极”是半导体器件中的掺杂区域，其中多数载流子流入沟道中。如这里使用的那样，术语“漏极”意味着半导体器件中的位于沟道端部的掺杂区域，其中载流子通过漏极流出晶体管外。源极和漏极区域的导电性典型地指示半导体器件的导电类型。在一些实施例中，外延半导体材料10可使用原位掺杂方法被掺杂有n型或p型掺杂剂。“原位”意味着：在形成外延半导体材料的例如外延沉积的处理步骤期间引入指示外延半导体材料10的导电类型的掺杂剂。如这里使用的那样，“p型”指的是向本征半导体添加产生价电子不足的杂质。在诸如硅、锗或硅锗的IV型半导体(元素周期表的第IV族元素)中，p型掺杂剂即杂质的例子包含但不限于硼、铝、镓和铟。如这里使用的那样，“n型”指的是向本征半导体添加贡献自由电子的杂质。在诸如硅、锗或硅锗的IV型半导体中，n型掺杂剂即杂质的例子包含但不限于锑、砷和磷。作为替代方案，在形成半导体器件的方法的以后阶段中通过离子注入引入提供外延半导体材料10的导电类型的掺杂剂。
在一个实施例中，外延半导体材料10具有10nm至100nm范围内的宽度W2。在另一实施例中，外延半导体材料10的宽度W2在20nm至40nm的范围内。在一些实施例中，外延半导体材料10的宽度W2被选择，使得外延半导体材料10从第一鳍结构5的侧壁延伸到相邻的鳍结构5的侧壁。
图3B是图3A所示的鳍结构5的自上而下的示图，其中，截面线c-c通过外延半导体材料10，并且从点“d”延伸的箭头指示鳍结构5的侧视图的透视。遍及本公开使用的术语“通过外延半导体材料”意在与图3B中的截面线c-c对应。遍及本公开使用的术语“鳍结构的侧视图”意在与从点“d”在箭头所示的方向上的鳍结构的透视图对应。
图4A是跨鳍结构5的侧截面图，示出去除电介质鳍盖6并且在鳍结构5上形成替代栅极叠层14。可通过选择性蚀刻处理来去除电介质鳍盖6。在一个实施例中，通过对鳍结构5、外延半导体材料10和电介质表面4是选择性的蚀刻来去除电介质鳍盖6。用于去除电介质鳍盖6的蚀刻处理可以是诸如反应离子蚀刻(RIE)的各向异性蚀刻或诸如湿化学蚀刻的各向同性蚀刻。在一个实施例中，在去除电介质鳍盖6之后，鳍结构5的上表面以0nm至20nm范围内的尺寸从外延半导体材料10的上表面垂直偏移。在另一实施例中，鳍结构5的上表面以2nm至10nm范围内的尺寸从外延半导体材料10的上表面垂直偏移。在又一实施例中，鳍结构5的上表面以3nm至5nm范围内的尺寸从外延半导体材料10的上表面垂直偏移。在一些实施例中，电介质鳍盖6被去除以提供三栅极半导体器件，并且，在一些实施例中，电介质鳍盖6不被去除并保留在最终的器件结构中以提供finFET半导体器件。
参照图4A，在一个实施例中，替代栅极叠层14可包含牺牲栅极电介质层11、牺牲栅极导体层12和牺牲栅极电介质盖13。牺牲栅极电介质层11可由诸如氧化物、氮化物或氧氮化物材料的任何电介质材料组成。在一个实施例中，牺牲栅极电介质层11的组分被选择，使得通过对下面的鳍结构5是选择性的蚀刻来去除牺牲电介质。可使用诸如化学气相沉积(CVD)的沉积处理来形成牺牲栅极电介质层11。也可使用蒸发、化学溶液沉积、旋转沉积和物理气相沉积(PVD)方法来沉积牺牲栅极电介质层11，或者可使用热生长方法来形成牺牲栅极电介质层11。牺牲栅极导体层12可由含半导体的材料组成，诸如含硅材料，例如多晶硅、单晶硅、多晶硅和硅锗。可使用诸如CVD、蒸发、化学溶液沉积、旋转沉积和PVD方法的沉积处理来形成牺牲栅极导体层12。牺牲栅极电介质盖13可由氧化物、氮化物或氧氮化物组成，并且可使用化学气相沉积(CVD)、物理气相沉积(PVD)、热生长方法或它们的组合被形成。
图4B-4C示出将替代栅极叠层14图案化以在鳍结构5的沟道部分上提供替代栅极结构15的一个实施例。图4B是通过鳍结构的侧截面图，图4C是通过外延半导体材料的侧截面图。替代栅极结构15包含限定以后形成的功能栅极结构的几何结构的牺牲材料，该功能栅极结构用于将半导体器件从“导通”切换到“关断”状态，反之亦然。
在一个实施例中，图4A所示的替代栅极叠层14可使用光刻和蚀刻处理被图案化和蚀刻，以提供图4B和图4C所示的替代栅极结构15。在一个实施例中，通过向要被蚀刻的表面施加光致抗蚀剂、使光致抗蚀剂曝光于放射线图案、并然后利用抗蚀剂显影剂将图案显影至光致抗蚀剂中，来产生图案。一旦完成光致抗蚀剂的图案化，被光致抗蚀剂覆盖的部分就得到保护，而露出区域使用去除未保护区域的选择性蚀刻处理被去除。在一个实施例中，蚀刻处理用对鳍结构5和外延半导体材料10是选择性的蚀刻化学去除替代栅极叠层14的露出部分。在一个实施例中，形成替代栅极结构15的蚀刻处理是各向异性蚀刻。各向异性蚀刻可包括反应离子蚀刻(RIE)。可使用的各向异性蚀刻的其它例子包括离子束蚀刻、等离子体蚀刻或激光消融。提供替代栅极结构15的替代栅极叠层的剩余部分存在于鳍结构5的沟道部分上。
图5A和图5B示出在替代栅极结构15、外延半导体材料10和鳍结构5上形成级间电介质20并使级间电介质20平坦化以使得级间电介质20的上表面与替代栅极结构15的上表面共面的一个实施例。级间电介质20可选自于由以下构成的组：诸如SiO2、Si3N4、SiOxNy、SiC、SiCO、SiCOH和SiCH化合物的含硅材料；Si中的一些或全部被Ge替代的上述含硅材料；碳掺杂的氧化物；无机氧化物；无机聚合物；混合(hybrid)聚合物；诸如聚酰胺或SiLKTM的有机聚合物；其它含碳材料；诸如旋涂玻璃和基于倍半硅氧烷的材料的有机-无机(organo-inorganic)材料；以及类金刚石碳(DLC)、非晶氢化碳(α-C:H)或氮化硅硼(SiBN)。可使用从溶液旋转、从溶液喷射、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)、溅射沉积、反应溅射沉积、离子束沉积和蒸发中的至少一种沉积级间电介质层20。在沉积级间电介质层20的电介质材料之后，进行平坦化处理以提供平坦的上表面，其中，级间电介质层20的上表面与替代栅极结构25的上表面共面。可通过化学机械平坦化(CMP)提供级间电介质层20的平坦化。
图6A和图6B示出去除替代栅极结构15以向鳍结构5提供第一开口25的一个实施例。图6A是通过鳍结构5的侧截面图，图6B是通过外延半导体材料10的侧截面图。在一个实施例中，可用蚀刻处理去除替代栅极结构15。用于去除替代栅极结构15的蚀刻处理可以是选择性蚀刻。可使用湿蚀刻处理或干蚀刻处理来去除替代栅极结构15。在一个实施例中，通过反应离子蚀刻(RIE)去除替代栅极结构15。在一个例子中，用于去除替代栅极结构15的蚀刻步骤可包括用于对于鳍结构5、外延半导体材料10和级间电介质层20选择性地去除替代栅极结构15的蚀刻化学。
图7是通过外延半导体材料10的侧截面图，示出用各向异性蚀刻从图6B所示的结构去除外延半导体材料10的露出部分，以提供在电介质表面4上终止的第二开口30。用于去除外延半导体材料10的露出部分的各向异性蚀刻可以是反应离子蚀刻(RIE)。适于去除外延半导体材料10的露出部分的其它各向异性蚀刻处理包括离子束蚀刻、等离子体蚀刻或激光消融。在一个实施例中，用于去除外延半导体材料10的蚀刻处理对于级间电介质层20和鳍结构5选择性地去除外延半导体材料10的材料，其中，蚀刻处理在电介质表面4上终止。
图8A-8C示出在至鳍结构5的第一开口和第二开口中形成功能栅极结构的一个实施例。图8A是跨鳍结构5的侧截面图，图8B是通过至少一个鳍结构5的侧截面图，图8C是通过外延半导体材料10的侧截面图。功能栅极结构35包含至少一个栅极电介质36和至少一个栅极导体37。功能栅极结构35的所述至少一个栅极电介质36可由包含氧化物、氮化物和氧氮化物的任何电介质材料组成。在一个实施例中，可由高k电介质材料提供所述至少一个栅极电介质36。术语“高k”被用于描述所述至少一个栅极电介质36的材料，表示具有比在室温(20℃至25℃)和大气压力(1atm)下的氧化硅(SiO2)大的介电常数的电介质材料。例如，高k电介质材料可具有大于4.0的介电常数。在另一例子中，高k栅极电介质材料具有大于7.0的介电常数。在又一例子中，高k电介质材料的介电常数可大于10.0。在一个实施例中，所述至少一个栅极电介质36由诸如例如HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3和它们的混合物的高k氧化物组成。用于所述至少一个栅极电介质36的高k电介质材料的其它例子包含硅酸铪、氧氮化铪硅或它们的组合。在一个实施例中，可通过化学气相沉积(CVD)沉积所述至少一个栅极电介质36。适于沉积所述至少一个栅极电介质36的CVD处理的变体包含但不限于APCVD、LPCVD、PECVD、MOCVD、ALD和它们的组合。
在一个实施例中，可使用保形沉积方法沉积所述至少一个栅极电介质36。术语“保形层”表示具有不偏离层厚的平均值大于或小于20％的厚度的层。所述至少一个栅极电介质36可沉积于鳍结构5的沟道部分上。还在由级间电介质20限定的第一开口的侧壁和第二开口的侧壁上形成所述至少一个栅极电介质36。在一个实施例中，所述至少一个栅极电介质36的厚度大于0.8nm。更典型地，所述至少一个栅极电介质36具有约1.0nm至约6.0nm范围内的厚度。
在所述至少一个栅极电介质36上形成所述至少一个栅极导体37。可通过诸如CVD、等离子体辅助CVD、电镀和/或溅射的沉积处理并然后通过平坦化来形成所述至少一个栅极导体37。在一个实施例中，所述至少一个栅极导体37由金属或掺杂半导体组成。可用于所述至少一个栅极导体37的金属的例子可包含但不限于W、Ni、Ti、Mo、Ta、Cu、Pt、Ag、Au、Ru、Ir、Rh和Re、Al、TiN、WN、TaN、TiAlN、TaAlN和它们的合金。适于所述至少一个栅极导体37的掺杂半导体的一个例子是掺杂多晶硅。
参照图8C，在一个实施例中，功能栅极结构35的侧壁S2基本上与电介质表面4的上表面垂直，其中，由功能栅极结构35的侧壁S2限定的平面和由电介质表面4的上表面限定的平面以90°+/-10°的角度α1相交。在另一实施例中，由功能栅极结构35的侧壁S2限定的平面和由电介质表面4的上表面限定的平面以90°+/-5°的角度α2相交。在又一实施例中，由功能栅极结构35的侧壁S2限定的平面和由电介质表面4的上表面限定的平面以90°的角度α2相交。
在外延半导体材料10在形成功能栅极结构35之前还没有被掺杂以提供半导体器件的源极和漏极区域的一些实施例中，级间电介质层20的至少一部分可被去除以露出外延半导体材料10的剩余部分。一旦外延半导体材料10的剩余部分已被露出，则可使用离子注入将n型或p型掺杂剂注入到外延半导体材料中，以提供半导体器件的源极和漏极区域。
在一些实施例中，在参照图1-8C描述的从鳍结构5去除电介质鳍盖6的方法中，所述至少一个功能栅极电介质36与鳍结构5中的每一个的侧壁和上表面直接接触，并且通过该方法形成的半导体器件是三栅极半导体器件。在其它的实施例中，在参照图1-8C描述的不从鳍结构5的上表面去除电介质鳍盖6的方法中，功能栅极电介质36与鳍结构5中的每一个的侧壁直接接触，并通过电介质鳍盖6与鳍结构5中的每一个的上表面分离，并且半导体器件是finFET半导体器件。
在本公开的另一实施例中，与功能栅极结构的高k栅极电介质相邻地形成低k间隔件。术语“低”被用于描述与功能栅极结构的栅极电介质相邻的间隔件，表示该间隔件具有比栅极电介质低的介电常数。在一些实施例中，低k间隔件减小半导体器件的寄生电容。在与图9和图10组合的图1-6B中示出用于形成低k间隔件的一个处理序列。在一个实施例中，如图3A所示，该方法可从在存在于电介质表面4上的鳍结构5的侧壁S1上形成外延半导体材料10开始。如以上参照图3A描述的那样，鳍结构5可具有与外延半导体材料10的第二组分不同的第一组分。如图4A-4C所示，可然后在鳍结构5的沟道部分上形成替代栅极结构15。如图5A和图5B所示，然后在鳍结构5的露出部分之上形成级间电介质层20，其中，级间电介质层20具有与替代栅极结构15的上表面共面的上表面。如图6A所示，然后利用对所述至少一个鳍结构5和外延半导体材料10是选择性的蚀刻来去除替代栅极结构15，其中，去除替代栅极结构15对鳍结构5提供第一开口25。如图6B所示，利用各向异性蚀刻去除外延半导体材料10的露出部分，以提供在电介质表面4上终止的第二开口30。
由于前面参照图1-6B描述的实施例的整个处理序列适用于本实施例，因此，在图1-6B中示出的处理步骤的以上概要并不意在将本实施例仅仅限于以上的描述。例如，在图1-6B、图9和图10所示的方法中采用的鳍结构5中的每一个可包含在形成牺牲半导体材料10(如图3A所示)之后且在形成替代栅极结构15(如图4A-4C所示)之前去除的电介质鳍盖6(如图2所示)。
参照图9，向图6B所示的第二开口30施加各向同性蚀刻以增大第二开口30的宽度。与各向异性蚀刻处理相反，各向同性蚀刻不具有方向性。第一宽度W3是第二开口在各向同性蚀刻处理之前的宽度。第一宽度W3等于希望的栅极长度并且可以为5nm至几微米(例如，1微米、2微米、3微米等)之间的任何值。第二宽度W4是第二开口30在各向同性蚀刻处理之后的宽度。在一个实施例中，第二宽度W4比第一宽度W3大2nm至10nm范围内的尺寸。在另一实施例中，第二宽度W4比第一宽度W3大4nm至8nm范围内的尺寸。
在一个实施例中，各向同性蚀刻处理对于级间电介质层20和鳍结构5选择性地去除外延半导体材料10。通过对于级间电介质层20和鳍结构5选择性地蚀刻外延半导体材料10，在级间电介质层20下面形成底切(undercut)区域。在外延半导体10由SiGe组成且鳍结构5由Si组成的一个实施例中，用于增大第二开口的宽度的各向同性蚀刻可包含使用过氧化氢(H2O2)、氢氧化铵(NH4OH)和水的混合物的湿蚀刻，使用过氧化氢的湿蚀刻，或HCl环境中的干蚀刻。
参照图9，在各向同性蚀刻之后，向第二开口30施加具有第一介电常数的保形电介质层40。保形电介质层40的介电常数典型地比随后形成的功能栅极电介质层小，以减小在半导体器件中形成的寄生电容。例如，当随后形成的功能栅极结构的功能栅极电介质层是诸如氧化铪(HfO2)的高k栅极电介质时，保形电介质层40可由诸如氧化硅(SiO2)、氮化硅(SiN)或氧氮化硅的低k电介质组成。
在一个实施例中，保形电介质层40的低k电介质是具有2至9范围内的介电常数的电介质材料，并且随后形成的功能栅极电介质的高k电介质是具有10至40范围内的介电常数的电介质材料。在另一实施例中，保形电介质层40的低k电介质是具有3至7范围内的介电常数的电介质材料，并且随后形成的功能栅极电介质的高k电介质材料具有10至25范围内的介电常数。这里讨论的介电常数是在例如20℃至25℃的室温和大气压力(1atm)下。
可使用诸如化学气相沉积(CVD)(例如等离子体增强化学气相沉积(PECVD))或原子层沉积(ALD)的沉积处理来形成保形电介质层40。保形电介质层40的厚度可被选择，以至少填充由将第二开口30的宽度增大到第二宽度W2的各向同性蚀刻所形成的底切区域。保形电介质层40的存在于底切区域中的部分存在于第二开口30的下部中，并且与外延半导体材料10的剩余部分直接接触。保形电介质层40也可沉积于级间电介质层20的上表面和提供第二开口30的上部的级间电介质层20的侧壁表面以及由电介质表面4提供的第二开口30的基底上。在一个实施例中，保形电介质层40具有2nm至10nm范围内的厚度。在另一实施例中，保形电介质层40具有2nm至5nm范围内的厚度。
参照图10，在一个实施例中，诸如反应离子蚀刻(RIE)的各向异性蚀刻可去除保形电介质层40的存在于级间电介质层20的上表面、提供第二开口30的上部的级间电介质层20的侧壁表面和由电介质表面4提供的第二开口30的基底上的部分。在一个实施例中，施加于保形电介质层40的各向异性蚀刻对级间电介质层20、电介质表面4和鳍结构5是选择性的。保形电介质层40的剩余部分存在于底切区域中，并且提供与功能栅极结构的随后形成的高k功能栅极电介质相邻地存在的低k间隔件45。在一些实施例中，由于保形电介质层40存在于底切区域中且蚀刻处理是各向异性蚀刻，因此保形电介质层40的存在于底切区域中的部分通过级间电介质层20的外伸(overhanging)部分被保护免受去除。在一个实施例中，低k间隔件45具有2nm至10nm范围内的宽度。在另一实施例中，低k间隔件45具有2nm至5nm范围内的宽度。
图10进一步示出形成填充图9所示的第二开口30的至少一部分以及至鳍结构的第二开口的功能栅极结构35。图10是通过外延半导体材料10的侧截面图。功能栅极结构35包含至少一个功能栅极电介质36和至少一个功能栅极导体37。在一些实施例中，功能栅极电介质36，例如高k栅极电介质，具有比低k间隔件45的介电常数大的介电常数。图10所示的包含所述至少一个功能栅极导体37和所述至少一个功能栅极电介质36的功能栅极结构35与以上参照图8A-8C描述的功能栅极结构35类似。因此，除了在图10所示的结构中功能栅极结构35与低k间隔件45直接接触以外，以上参照图8A-8C描述的形成功能栅极结构35的方法以及其组件的描述适于图10所示的功能栅极结构35。在一个实施例中，低k间隔件45在相邻的鳍结构5的侧壁之间延伸，并且使外延半导体材料10的剩余部分与功能栅极结构35分离。低k间隔件45具有与鳍结构5的上表面基本上共面的上表面。用于描述鳍结构5的上表面和低k间隔件45的上表面的术语“基本上共面”意味着表示鳍结构5的上表面与低k间隔件45的上表面之间的垂直偏移可能不大于5nm。
在一些实施例中，在参照图1-6B、图9和图10描述的从鳍结构5去除电介质鳍盖6的方法中，所述至少一个功能栅极电介质36与鳍结构5中的每一个的侧壁和上表面直接接触，并且通过该方法形成的半导体器件是三栅极半导体器件。在其它的实施例中，在参照图1-6B、图9和图10描述的不从鳍结构5的上表面去除电介质鳍盖6的方法中，所述至少一个功能栅极电介质36与鳍结构5中的每一个的侧壁直接接触，并且通过电介质鳍盖6与鳍结构5中的每一个的上表面分离。在该实施例中，半导体器件是finFET半导体器件。
本公开的另一实施例由与图11-17B组合的图1-4C所示的处理序列提供，其中，可以采用牺牲半导体材料10来克服制造包含鳍结构的半导体器件时的形貌变动的困难。鳍结构的形貌变动可导致具有锥形(tapered)侧壁的功能栅极结构。这里公开的可采用牺牲半导体材料10来减小鳍结构形貌的方法和结构可形成具有垂直侧壁的功能栅极结构。
在一个实施例中，提供制造半导体器件的方法，如以上参照图3A描述的那样，该方法可从在至少两个鳍结构5上外延形成外延半导体材料10(以下称为牺牲半导体材料10)开始，其中，牺牲半导体材料10至少从第一鳍结构5的第一侧壁延伸到相邻鳍结构5的第二侧壁。牺牲半导体材料10可具有与鳍结构5不同的组分。例如，牺牲半导体材料10可由诸如锗(Ge)或硅锗(SiGe)的含锗半导体材料组成，并且鳍结构5中的每一个可由诸如硅(Si)的不包含锗的含硅半导体材料组成。典型地，在本实施例中，不掺杂牺牲半导体材料10。参照图4A-4C，可然后在鳍结构5中的每一个的沟道部分上形成替代栅极结构15。由于参照图1-4C对先前实施例描述的整个处理序列适用于本实施例，因此，在图1-4C中示出的处理步骤的以上概要并不意在将该实施例仅仅限于以上描述。例如，在图1-4C和图11-17所示的方法中采用的鳍结构5中的每一个可包含在形成牺牲半导体材料10(如图3A所示)之后且在形成替代(如图4A-4C所示)之前去除的电介质鳍盖6(如图2所示)。
图11示出利用至少对替代栅极结构15和鳍结构5是选择性的蚀刻化学各向异性蚀刻图4C所示的牺牲半导体材料10的一个实施例。图11是通过牺牲半导体材料10的侧截面图。在一个实施例中，在替代栅极结构15下面存在牺牲半导体材料10的剩余部分。在一个实施例中，用于去除牺牲半导体材料10的露出部分的各向异性蚀刻可以是反应离子蚀刻(RIE)。可在本公开的该点处使用的其它各向异性蚀刻方法包括离子束蚀刻、等离子体蚀刻或激光消融。在一个实施例中，用于去除牺牲半导体材料10的露出部分的各向异性蚀刻处理可对牺牲栅极盖电介质层13、鳍结构5和电介质表面4是选择性的。在一些实施例中，由于替代栅极结构15用作蚀刻掩模，因此，通过各向异性蚀刻成形的牺牲半导体材料10的剩余部分的侧壁与上面的替代栅极结构15的侧壁对准。
图12A-14示出在替代栅极结构15和牺牲半导体材料10的剩余部分的侧壁上形成电介质间隔件50的一个实施例。图12A和图12B示出在替代栅极结构15、电介质表面4、牺牲半导体材料10的剩余部分以及鳍结构5的表面上沉积保形电介质层47的一个实施例。图12A是通过牺牲半导体材料10的侧截面图，图12B是通过鳍结构5之一的侧截面。
保形电介质层47可由包含氧化物、氮化物和氧氮化物电介质材料的任何电介质材料组成。在一个例子中，保形电介质层47由氮化硅(SiN)、氮化硅硼(SiBN)或SiCBN组成。可使用诸如化学气相沉积(CVD)(例如等离子体增强化学气相沉积(PECVD))或原子层沉积(ALD)的沉积处理来形成保形电介质层47。在一个实施例中，保形电介质层47具有2nm至15nm范围内的厚度。在另一实施例中，保形电介质层47具有3nm至10nm范围内的厚度。
图13A和图13B示出各向异性蚀刻保形电介质层47的一个实施例，其中，提供电介质间隔件50的保形电介质层的第一剩余部分存在于替代栅极结构15的侧壁、鳍结构5的侧壁和牺牲半导体材料10的剩余部分的侧壁上。图13A是通过牺牲半导体材料10的侧截面图，图13B是通过鳍结构5之一的侧截面图。可施加于保形电介质层47的各向异性蚀刻处理的例子包含反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻、激光消融或它们的组合。参照图12A-13B，由于蚀刻的各向异性本性，存在于替代栅极结构15的上表面、鳍结构5的上表面和电介质表面4的上表面的水平表面上的保形电介质层47的较小垂直厚度V1被去除，而存在于鳍结构5的侧壁、牺牲半导体材料10的剩余部分的侧壁和替代栅极结构15的侧壁上的保形电介质层47的较大垂直厚度V2保留以提供电介质间隔件50。
各向异性蚀刻处理可以是定时的蚀刻处理，并且可使用端点检测技术而终止。在一些实施例中，可从所述至少两个鳍结构5的边缘去除保形电介质层47的剩余部分。可使用带角度的离子注入来损伤保形电介质层47的存在于所述至少两个鳍结构5的边缘上的部分并然后进行湿蚀刻处理，来从所述至少两个鳍结构5的边缘去除保形电介质层47的剩余部分。湿蚀刻处理去除保形电介质层47的存在于所述至少两个鳍结构5的边缘上的损伤部分。湿蚀刻处理可以是对鳍结构5是选择性的蚀刻。图14是在去除存在于鳍结构5的边缘上的保形电介质层的损伤部分之后看向所述至少两个鳍结构5的露出端即边缘的多个鳍结构5的侧透视图。图14是朝向图3B所示的鳍结构5的端部的鳍结构5的边缘的侧透视图。在一些实施例中，电介质间隔件50可覆盖牺牲半导体材料10。
图15示出在鳍结构5的露出侧壁上形成外延半导体材料源极和漏极区域55的一个实施例。图15是从图3B所示的点“d”的透视朝向鳍结构5的端部的侧透视图。外延半导体材料源极和漏极区域55通过电介质间隔件50与替代栅极结构15和牺牲半导体材料10的剩余部分分离。使用与以上参照图3描述的用于形成外延半导体材料10的外延生长处理类似的外延生长处理，来形成外延半导体材料源极和漏极区域55。因此，图3所示的外延半导体材料10的描述适于形成图15所示的外延半导体材料源极和漏极区域55。例如，外延半导体材料源极和漏极区域55可由硅(Si)、硅锗(SiGe)、锗(Ge)、掺杂碳的硅锗(SiGe:C)和掺杂碳的硅(Si:C)组成。外延半导体材料源极和漏极区域55可原位掺杂有n型或p型掺杂剂，或者外延半导体材料源极和漏极区域55可使用离子注入掺杂有n型或p型掺杂剂。在一些实施例中，外延半导体材料源极和漏极区域55可从第一鳍结构5的侧壁延伸到相邻鳍结构5的侧壁，并且可被称为“合并”外延半导体材料源极和漏极区域55。在一些实施例中，电介质间隔件50可覆盖牺牲半导体材料10。
图16A和图16B示出在鳍结构5的露出部分之上形成级间电介质层60，并且对于鳍结构5、电介质表面4和级间电介质层60选择性地去除替代栅极结构15和牺牲半导体材料10的剩余部分的一个实施例。图16A是通过鳍结构5之一的侧截面图，图16B是通过该结构的从其去除牺牲半导体材料10的剩余部分的部分的侧截面。图16A和图16B所示的级间电介质层60与以上参照图5A和图5B描述的级间电介质层20类似。因此，图3A所示的级间电介质层20的以上描述适于图16A和图16B所示的级间电介质层60。
在一些实施例中，在形成级间电介质层60之后，替代栅极结构被去除以形成至鳍结构5的第一开口65并且露出牺牲半导体材料10的剩余部分。可利用对于鳍结构5、电介质间隔件50和级间电介质层60是选择性的蚀刻来去除替代栅极结构。在一些实施例中，在去除替代栅极结构之后，牺牲半导体材料10的剩余部分可被去除以提供第二开口70。第二开口70可露出电介质表面4的一部分。在一个实施例中，可利用对于所述至少两个鳍结构5、电介质间隔件50、电介质表面4和级间电介质层60是选择性的蚀刻来去除牺牲半导体材料10的剩余部分。用于去除牺牲半导体材料10的剩余部分的蚀刻处理可以是诸如反应离子蚀刻(RIE)的各向异性蚀刻，或者可以是诸如湿化学蚀刻的各向同性蚀刻。
图17A和图17B示出在第一开口65和第二开口70中形成功能栅极结构75的一个实施例。图17A是通过鳍结构5之一的侧截面图，图17B是通过半导体器件的从其去除牺牲半导体材料的剩余部分以提供第二开口70的区域的侧截面图。图17A和图17B所示的包含至少一个功能栅极电介质76和至少一个功能栅极导体77的功能栅极结构75与以上参照图8A-8C描述的包含至少一个功能栅极电介质36和至少一个功能栅极导体77的功能栅极结构35类似。因此，图8A-8C所示的功能栅极结构35的描述适于图17A和图17B所示的功能栅极结构75。在一个实施例中，电介质间隔件50使图17B所示的功能栅极结构75与外延半导体材料源极和漏极区域55分离。参照图17B，在一个实施例中，功能栅极结构75的侧壁S3与电介质表面4的上表面基本上垂直，其中，由功能栅极结构75的侧壁S3限定的平面和由电介质表面4的上表面限定的平面以90°+/-10°的角度α2相交。在另一实施例中，由功能栅极结构75的侧壁S3限定的平面和由电介质表面4的上表面限定的平面以90°+/-5°的角度α2相交。在又一实施例中，由功能栅极结构75的侧壁S3限定的平面和由电介质表面4的上表面限定的平面以90°的角度α2相交。
在一些实施例中，在参照图1-4C和图11-17B描述的从鳍结构5去除电介质鳍盖6的方法中，所述至少一个功能栅极电介质76与鳍结构5中的每一个的侧壁和上表面直接接触，并且通过该方法形成的半导体器件是三栅极半导体器件。在其它的实施例中，在参照图1-4C和图11-17B描述的不从所述至少两个鳍结构5的上表面去除电介质鳍盖6的方法中，所述至少一个功能栅极电介质76与鳍结构5中的每一个的侧壁直接接触，并且通过电介质鳍盖与鳍结构5中的每一个的上表面分离。在该实施例中，半导体器件是finFET半导体器件。
在本公开的另一实施例中，如图1-4C、图11和图18A-21B所示，在鳍结构5的侧壁上外延生长的牺牲半导体材料10被用于形成仅存在于功能栅极结构90的侧壁上、并且不存在于鳍结构5的侧壁上的间隔件80。参照图1-4C，该方法可从在电介质表面4上形成包含第一半导体材料的鳍结构5、在鳍结构5上外延形成第二半导体材料的牺牲半导体材料10、以及在鳍结构5中的每一个的沟道部分上形成替代栅极结构15开始。图11进一步示出各向异性蚀刻图4C所示的牺牲半导体材料10。用于各向异性蚀刻牺牲半导体材料10的蚀刻处理可至少对替代栅极结构15和鳍结构5是选择性的，使得牺牲半导体材料10的剩余部分存在于替代栅极结构15下面。由于对于先前参照图1-4C和图11描述的实施例的整个处理序列适于本实施例，因此，图1-4C和图11所示的处理步骤的以上概要并不意在将该实施例仅仅限于概括的内容。
图18A和图18B示出这样的一个实施例：氧化图11所示的牺牲半导体材料10的剩余部分，以在牺牲半导体材料10的剩余部分上形成具有第一厚度T1(从牺牲半导体材料10的剩余部分的侧壁S4测量)的第一氧化物79，所述第一氧化物79具有比存在于鳍结构5上的具有第二厚度T2的第二氧化物78大的厚度。图18A是通过牺牲半导体材料10的剩余部分的侧截面图，图18B是通过鳍结构5之一的侧截面图。
图18A所示的第一氧化物79与图18B所示的第二氧化物78之间的厚度差是氧化处理以及牺牲半导体材料10与鳍结构5的组分之间的差异的函数。例如，当牺牲半导体材料10由硅锗(SiGe)组成并且鳍结构5由硅(Si)组成时，牺牲半导体材料10的硅锗(SiGe)的氧化速率比鳍结构5的硅(Si)的氧化速率大导致牺牲半导体材料10上的第一氧化物79具有比鳍结构5上的第二氧化物80大的厚度。
施加于鳍结构5和牺牲半导体材料10的氧化处理可以是任何热氧化处理。用于热氧化的退火可包含炉子退火、快速热退火和它们的组合。在一些实施例中，可在含氧环境中在800℃至1100℃范围内的温度实施热氧化达10秒至2小时的时间段。在一个实施例中，采用的热氧化的环境包含含氧气体，诸如O2、空气、臭氧、NO、NO2和其它的类似的含氧气体。这里还设想上述的含氧气体的混合物。可以单独使用含氧气体，或者它可与诸如He、Ar、N2、Kr、Xe或它们的混合物的惰性气体混合。
参照图18A，在一个实施例中，在牺牲半导体材料10上形成的第一氧化物79可以是含锗氧化物。例如，牺牲半导体材料10可由硅(Si)、锗(Ge)和氧(O)组成。在一个实施例中，硅含量可以在20at.％至33at.％的范围内，锗含量可以在0at.％至20at.％的范围内，并且氧含量可以在60at.％至67at.％的范围内。在另一实施例中，硅含量可以在25at.％至33at.％的范围内，锗含量可以在0at.％至10at.％的范围内，并且氧含量可以在65at.％至67at.％的范围内。第一氧化物79的厚度可以在5nm至20nm的范围内。在另一实施例中，第一氧化物79的厚度可以在5nm至10nm的范围内。
参照图18B，在一个实施例中，在鳍结构5上形成的第二氧化物78可以为氧化硅。硅含量可以在25at.％至33at.％的范围内，并且氧含量可以在60at.％至67at.％的范围内。第二氧化物78典型地不包含锗(Ge)。第二氧化物78的厚度可以在2nm至10nm的范围内。在另一实施例中，第二氧化物78的厚度可以在2nm至5nm的范围内。
图19是通过鳍结构5之一的侧截面图，示出从图18B所示的结构去除第二氧化物78的一个实施例。在一个实施例中，用于去除第二氧化物78的蚀刻处理至少对鳍结构5是选择性的。在一些实施例中，用于去除第二氧化物78的蚀刻处理也可对替代栅极结构15和电介质表面4是选择性的。用于去除第二氧化物78的蚀刻处理可以是各向同性蚀刻处理，诸如含HF的溶液中的湿蚀刻。用于去除第二氧化物78的蚀刻处理典型地是定时蚀刻。如图20B和图21B所示，由于第一氧化物79的更大厚度，第二氧化物78可被完全去除，而第一氧化物79的至少一部分保留，以提供存在于随后形成的功能栅极结构的侧壁上的间隔件80。源自去除第二氧化物78的蚀刻处理的从第一氧化物79去除的厚度即蚀刻量可以在2nm至10nm的范围内。在一个实施例中，源自去除第二氧化物78的蚀刻处理的从第一氧化物79去除的厚度即蚀刻量可以在2nm至5nm的范围内。
图20A和图20B示出形成从第一鳍结构5的第一侧壁延伸到相邻鳍结构5的第二侧壁的外延半导体材料源极和漏极区域85、并且在图19所示的鳍结构5的露出部分之上形成级间电介质层90的一个实施例。图20A是通过鳍结构5之一的侧截面图，图20B是通过牺牲半导体材料10的侧截面图。外延半导体材料源极和漏极区域85与参照图15描述的外延半导体材料源极和漏极区域55类似。因此，图15所示的外延半导体材料源极和漏极区域55的描述适于图20A和图20B所示的外延半导体材料源极和漏极区域85。级间电介质层90与图3A所示的级间电介质层20类似。因此，图3A所示的级间电介质层20的以上描述适于图20A和图20B所示的级间电介质层90。
图21A和图21B示出去除替代栅极结构15和牺牲半导体材料10的剩余部分以形成露出鳍结构5的第一开口和露出电介质表面4的第二开口、并且在第一和第二开口中形成与鳍结构5的沟道部分直接接触的功能栅极结构95的一个实施例。图21A是通过鳍结构5的侧截面图，图21B是通过该结构的从其去除牺牲半导体材料的部分的侧截面图。可利用对于鳍结构5、电介质间隔件80和级间电介质层60是选择性的蚀刻来去除替代栅极结构15，以提供第一开口。在一些实施例中，在去除替代栅极结构15之后，牺牲半导体材料10的剩余部分可被去除以提供第二开口。在一个实施例中，可利用对鳍结构5、电介质间隔件80、电介质表面4和级间电介质层90是选择性的蚀刻来去除牺牲半导体材料10的剩余部分。关于用于去除替代栅极结构15和剩余的牺牲半导体材料10的蚀刻处理的进一步细节在上面关于前面的实施例被讨论。
图21A和图21B所示的包含至少一个功能栅极电介质96和至少一个功能栅极导体97的功能栅极结构95与以上参照图8A-8C描述的包含至少一个功能栅极电介质36和至少一个功能栅极导体77的功能栅极结构35类似。因此，图8A-8C所示的功能栅极结构35的描述适于图21A和图21B所示的功能栅极结构95。
参照图21A和图21B，电介质间隔件80，例如由含锗氧化物组成的电介质间隔件80，可从第一鳍结构5(例如由硅组成的鳍结构5)延伸到相邻鳍结构5(例如由硅组成的鳍结构5)。电介质间隔件80仅存在于功能栅极结构95的侧壁上，而不存在于鳍结构5的侧壁上。电介质间隔件80与功能栅极结构95的所述至少一个功能栅极电介质层96直接接触。电介质间隔件80可具有与鳍结构5的上表面基本上共面的上表面。参照图21B，在一个实施例中，功能栅极结构95的侧壁S4与电介质表面4的上表面基本上垂直，其中，由功能栅极结构95的侧壁S4限定的平面和由电介质表面4的上表面限定的平面以90°+/-10°的角度α3相交。在另一实施例中，由功能栅极结构95的侧壁S4限定的平面和由电介质表面4的上表面限定的平面以90°+/-5°的角度α3相交。在又一实施例中，由功能栅极结构95的侧壁S4限定的平面和由电介质表面4的上表面限定的平面以90°的角度α3相交。
在一些实施例中，在参照图1-4C、图11和图18A-21B描述的从鳍结构5去除电介质鳍盖6的方法中，所述至少一个功能栅极电介质96与鳍结构5中的每一个的侧壁和上表面直接接触，并且由该方法形成的半导体器件是三栅极半导体器件。在其它的实施例中，在参照图1-4C、图11和图18A-21B描述的不从鳍结构5的上表面去除电介质鳍盖6的方法中，所述至少一个功能栅极电介质96与鳍结构5中的每一个的侧壁直接接触，并且通过电介质鳍盖与鳍结构5中的每一个的上表面分离。在本该施例中，半导体器件是finFET半导体器件。
虽然已关于本公开的优选实施例具体示出和描述了本公开，但本领域技术人员将理解，可在不背离本发明的范围的情况下作出形式和细节方面的以上和其它变化。因此，所意图的是，本发明不限于描述和示出的确切的形式和细节，而落在所附的权利要求的范围内。

Claims (31)

1.一种制造半导体器件的方法，包括：
在存在于衬底表面上的至少一个鳍结构的侧壁上形成外延半导体材料，其中，所述至少一个鳍结构具有与外延半导体材料的第二组分不同的第一组分；
在所述至少一个鳍结构的沟道部分上形成替代栅极结构；
在所述至少一个鳍结构的露出部分之上形成级间电介质层，其中，级间电介质层具有与替代栅极结构的上表面共面的上表面；
利用至少对所述至少一个鳍结构、外延半导体材料和级间电介质层是选择性的蚀刻来去除替代栅极结构，其中，去除替代栅极结构对所述至少一个鳍结构提供第一开口；
利用各向异性蚀刻去除外延半导体材料的露出部分，以提供在衬底表面上终止的第二开口；以及
形成填充第一开口和第二开口的至少一部分的功能栅极结构。
2.根据权利要求1的方法，其中，所述至少一个鳍结构包含至少两个鳍结构。
3.根据权利要求2的方法，其中，在所述至少一个鳍结构的侧壁上形成外延半导体材料包括在所述至少两个鳍结构的侧壁上外延生长第二组分的半导体材料，其中，第二组分的半导体材料从第一鳍结构延伸到相邻的第二鳍结构。
4.根据权利要求3的方法，其中，电介质鳍盖存在于所述至少两个鳍结构中的每一个鳍结构上，其中，在形成替代栅极结构之前，电介质鳍盖被去除。
5.根据权利要求4的方法，其中，所述至少两个鳍结构中的每一个鳍结构的上表面以不大于10nm的尺寸从外延半导体材料的上表面垂直偏移。
6.根据权利要求1的方法，其中，在形成第二开口之后并且在形成替代栅极结构之前，所述方法还包括：
对第二开口施加至少对级间电介质层是选择性的各向同性蚀刻，其中，各向同性蚀刻增大第二开口的宽度，以提供位于级间电介质层下面的底切区域；
在各向同性蚀刻之后，在第二开口内沉积具有第一介电常数的保形电介质层；以及
各向异性蚀刻保形电介质层，其中，保形电介质层的剩余部分存在于底切区域中并且提供电介质间隔件。
7.根据权利要求6的方法，其中，形成功能栅极结构包括填充第一开口和第二开口的至少一部分，其中，功能栅极结构包含具有第二介电常数的功能栅极电介质，其中，第二介电常数比第一介电常数大。
8.一种半导体器件，包括：
存在于衬底表面上的至少两个鳍结构；
存在于所述至少两个鳍结构上的栅极结构，其中，栅极结构包含至少与两个鳍结构的侧壁直接接触的至少一个高k栅极电介质、以及所述至少一个高k栅极电介质上的至少一个栅极导体；
具有比高k栅极电介质的介电常数小的介电常数的电介质间隔件，电介质间隔件从第一鳍结构延伸到相邻的鳍结构并且具有与所述至少两个鳍结构的上表面共面的上表面，其中，电介质间隔件的整个第一侧壁与栅极结构的所述至少一个高k栅极电介质直接接触；以及
与所述至少两个鳍结构直接接触并且通过电介质间隔件与栅极结构分离的外延半导体材料，其中与所述电介质间隔件的整个第一侧壁相对的电介质间隔件的整个第二侧壁与外延半导体材料的侧壁表面直接接触，并且其中电介质间隔件的底表面与高k栅极电介质的底表面共面。
9.根据权利要求8的半导体器件，其中，栅极结构具有与衬底表面垂直的侧壁。
10.根据权利要求8的半导体器件，其中，外延半导体材料给半导体器件提供源极区域和漏极区域。
11.根据权利要求8的半导体器件，其中，所述至少一个高k栅极电介质与所述至少两个鳍结构中的每一个鳍结构的侧壁和上表面直接接触，并且半导体器件是三栅极半导体器件。
12.根据权利要求9的半导体器件，其中，电介质鳍盖存在于所述至少两个鳍结构中的每一个鳍结构的上表面上，所述至少一个高k栅极电介质与所述至少两个鳍结构中的每一个鳍结构的侧壁直接接触，并且通过电介质鳍盖与所述至少两个鳍结构中的每一个鳍结构的上表面分离，并且半导体器件是finFET半导体器件。
13.一种制造半导体器件的方法，包括：
在至少两个鳍结构上外延形成牺牲半导体材料，牺牲半导体材料从所述至少两个鳍结构中的第一鳍结构的第一侧壁延伸到相邻鳍结构的第二侧壁；
在所述至少两个鳍结构中的每一个鳍结构的沟道部分上形成替代栅极结构；
至少对替代栅极结构和所述至少两个鳍结构选择性地各向异性蚀刻牺牲半导体材料，其中，在替代栅极结构下面存在牺牲半导体材料的剩余部分；
在牺牲半导体材料的剩余部分和替代栅极结构的侧壁上形成电介质间隔件；
去除替代栅极结构和剩余的半导体材料以对于所述至少两个鳍结构中的每一个鳍结构的沟道部分提供开口；以及
在对于所述至少两个鳍结构的沟道部分的开口中形成功能栅极结构。
14.根据权利要求13的方法，其中，牺牲半导体材料具有与所述至少两个鳍结构不同的组分。
15.根据权利要求13的方法，其中，通过外延生长处理来形成牺牲半导体材料。
16.根据权利要求13的方法，其中，所述至少两个鳍结构中的每一个鳍结构的上表面以不大于10nm的尺寸从牺牲半导体材料的上表面垂直偏移。
17.根据权利要求13的方法，其中，在牺牲半导体材料的剩余部分和替代栅极结构的侧壁上形成电介质间隔件包括：
在替代栅极结构、衬底表面、牺牲半导体材料的剩余部分和所述至少两个鳍结构的表面上沉积保形电介质层；
各向异性蚀刻保形电介质层，其中，保形电介质层的第一剩余部分存在于替代栅极结构的侧壁、所述至少两个鳍结构的侧壁和牺牲半导体材料的剩余部分的侧壁上；以及
从所述至少两个鳍结构的侧壁去除保形电介质层的第一剩余部分，其中，保形电介质层的第二剩余部分存在于替代栅极结构的侧壁和牺牲半导体材料的剩余部分的侧壁上，其中，保形电介质层的第二剩余部分提供电介质间隔件。
18.根据权利要求13的方法，其中，在形成电介质间隔件之后，形成从所述至少两个鳍结构中的第一鳍结构的第一侧壁延伸到相邻鳍结构的第二侧壁的外延源极和漏极区域半导体材料。
19.根据权利要求13的方法，还包括在所述至少两个鳍结构的露出部分之上形成级间电介质层，其中，级间电介质层具有与替代栅极结构的上表面共面的上表面，并且，去除替代栅极结构和剩余的半导体材料以对于所述至少两个鳍结构中的每一个鳍结构的沟道部分提供开口包括至少对所述至少两个鳍结构、电介质间隔件和级间电介质层是选择性的蚀刻。
20.根据权利要求19的方法，其中，形成功能栅极结构包括在开口的侧壁和基底上沉积高k栅极电介质并用栅极导体材料填充开口，其中，功能栅极结构的侧壁与衬底表面的上表面基本上垂直，其中，由功能栅极结构的侧壁限定的平面和由衬底表面的上表面限定的平面以90°+/-5°的角度相交。
21.一种半导体器件，包括：
衬底表面上的至少两个鳍结构；
存在于所述至少两个鳍结构上的栅极结构，栅极结构包含至少与两个鳍结构的侧壁直接接触的至少一个高k栅极电介质、以及所述至少一个高k栅极电介质上的至少一个栅极导体，其中，栅极结构的侧壁与衬底表面的上表面基本上垂直，其中，由栅极结构的侧壁限定的平面和由衬底表面的上表面限定的平面以90°+/-5°的角度相交；
具有比高k栅极电介质的介电常数小的介电常数的电介质间隔件，其中所述电介质间隔件具有与所述至少两个鳍结构的上表面共面的上表面，并且所述电介质间隔件的底表面与高k栅极电介质的底表面共面；以及
与所述至少两个鳍结构直接接触的外延半导体材料。
22.根据权利要求21的半导体器件，其中，外延半导体材料给半导体器件提供源极区域和漏极区域。
23.根据权利要求21的半导体器件，其中，所述至少一个栅极电介质与所述至少两个鳍结构中的每一个鳍结构的侧壁和上表面直接接触，并且半导体器件是三栅极半导体器件，或者电介质鳍盖存在于所述至少两个鳍结构中的每一个鳍结构的上表面上，并且所述至少一个栅极电介质与所述至少两个鳍结构中的每一个鳍结构的侧壁直接接触并通过电介质鳍盖与所述至少两个鳍结构中的每一个鳍结构的上表面分离，并且半导体器件是finFET半导体器件。
24.一种形成半导体器件的方法，包括：
在衬底表面上形成包含第一半导体材料的至少两个鳍结构；
在所述至少两个鳍结构上外延形成第二半导体材料的牺牲半导体材料，牺牲半导体材料从所述至少两个鳍结构中的第一鳍结构的第一侧壁延伸到相邻鳍结构的第二侧壁；
在所述至少两个鳍结构中的每一个鳍结构的沟道部分上形成替代栅极结构；
至少对替代栅极结构和所述至少两个鳍结构选择性地各向异性蚀刻牺牲半导体材料，其中，牺牲半导体材料的剩余部分存在于替代栅极结构下面；
至少氧化所述至少两个鳍结构和牺牲半导体材料的剩余部分，其中，牺牲半导体材料的剩余部分上的第一氧化物具有第一厚度，并且所述至少两个鳍结构上的第二氧化物具有第二厚度，其中，第一厚度比第二厚度大；
去除第二氧化物；
去除替代栅极结构和剩余的半导体材料，以对于所述至少两个鳍结构中的每一个鳍结构的沟道部分提供开口；以及
在对于所述至少两个鳍结构的沟道部分的开口中形成功能栅极结构。
25.根据权利要求24的方法，其中，第一第二半导体材料是含锗半导体，并且第二半导体材料是不包含锗的含硅半导体。
26.根据权利要求24的方法，其中，至少氧化所述至少两个鳍结构和牺牲半导体材料的剩余部分包括在含氧气氛中热退火。
27.根据权利要求24的方法，其中，去除第二氧化物包括从所述至少两个鳍结构的侧壁表面去除第二氧化物的各向同性蚀刻。
28.一种半导体器件，包括：
至少两个鳍结构；
存在于所述至少两个鳍结构上的栅极结构，其中，栅极结构包含至少与两个鳍结构的侧壁直接接触的至少一个栅极电介质和所述至少一个栅极电介质上的至少一个栅极导体；
含锗氧化物的电介质间隔件，从第一鳍结构延伸到相邻鳍结构并具有与所述至少两个鳍结构的上表面共面的上表面，其中，电介质间隔件与栅极结构直接接触；以及
外延半导体材料，与所述至少两个鳍结构直接接触并且通过电介质间隔件与栅极结构分离。
29.根据权利要求28的半导体器件，其中，栅极结构的侧壁与其上存在所述至少两个鳍结构的衬底表面的上表面基本上垂直，其中，由栅极结构的侧壁限定的平面和由衬底表面的上表面限定的平面以90°+/-5°的角度相交。
30.根据权利要求29的半导体器件，其中，外延半导体材料给半导体器件提供源极区域和漏极区域。
31.根据权利要求30的半导体器件，其中，所述至少一个栅极电介质与所述至少两个鳍结构中的每一个鳍结构的侧壁和上表面直接接触，并且半导体器件是三栅极半导体器件，或者电介质鳍盖存在于所述至少两个鳍结构中的每一个鳍结构的上表面上，并且所述至少一个栅极电介质与所述至少两个鳍结构中的每一个鳍结构的侧壁直接接触并通过电介质鳍盖与所述至少两个鳍结构中的每一个鳍结构的上表面分离，并且半导体器件是finFET半导体器件。
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