DE112013000813T5 - Halbleitereinheiten mit Finnenstrukturen und Verfahren zum Ausbilden von Halbleitereinheiten mit Finnenstrukturen - Google Patents

Halbleitereinheiten mit Finnenstrukturen und Verfahren zum Ausbilden von Halbleitereinheiten mit Finnenstrukturen Download PDF

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Abstract

Eine Halbleitereinheit, die zumindest zwei Finnenstrukturen auf einer Substratfläche und eine funktionale Gate-Struktur beinhaltet, die sich auf den zumindest zwei Finnenstrukturen befindet. Die funktionale Gate-Struktur beinhaltet zumindest ein Gate-Dielektrikum, das zumindest mit den Seitenwänden der beiden Finnenstrukturen in direktem Kontakt steht, und zumindest einen Gate-Leiter auf dem zumindest einen Gate-Dielektrikum. Die Seitenwand der Gate-Struktur ist im Wesentlichen senkrecht zu der oberen Fläche der Substratfläche, wobei sich die Ebene, die durch die Seitenwand der Gate-Struktur definiert wird, und eine Ebene, die durch eine obere Fläche der Substratfläche definiert wird, in einem Winkel von 90° +/– 5° schneiden. Ein epitaktisches Halbleitermaterial steht mit den zumindest zwei Finnenstrukturen in direktem Kontakt.

Description

  • HINTERGRUND
  • Die vorliegende Offenbarung bezieht sich allgemein auf Halbleitereinheiten. Im Besonderen bezieht sich die vorliegende Offenbarung auf ein Skalieren von Halbleitereinheiten.
  • Um integrierte Schaltungen (integrated circuits, ICs) wie zum Beispiel Speicher-, Logik- und sonstige Einheiten mit höherer Integrationsdichte herstellen zu können, als derzeit möglich ist, müssen Möglichkeiten gefunden werden, die Abmessungen von Feldeffekttransistoren (FETs) wie etwa Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs) und komplementären Metalloxidhalbleitern (complementary metal oxide semiconductor, CMOS) weiter zu verkleinern. Durch Skalieren wird bei Einheiten Kompaktheit erreicht und die Betriebsleistung verbessert, indem die Gesamtabmessungen und Betriebsspannungen der Einheit verringert werden und dabei die elektrischen Eigenschaften der Einheit erhalten werden.
  • KURZDARSTELLUNG
  • Ein Verfahren zum Fertigen einer Halbleitereinheit wird bereitgestellt, das bei einer Ausführungsform ein Ausbilden eines epitaktischen Halbleitermaterials auf Seitenwänden zumindest einer Finnenstruktur beinhaltet, die sich auf einer dielektrischen Fläche befindet, wobei die zumindest eine Finnenstruktur eine erste Zusammensetzung aufweist, die sich von einer zweiten Zusammensetzung des epitaktischen Halbleitermaterials unterscheidet. Eine Ersatz-Gate-Struktur wird anschließend auf einem Kanalabschnitt der zumindest einen Finnenstruktur ausgebildet. Eine Zwischenebenen-Dielektrikumschicht wird dann über einem freigelegten Abschnitt der zumindest einen Finnenstruktur ausgebildet, wobei die Zwischenebenen-Dielektrikumschicht eine obere Fläche aufweist, die mit einer oberen Fläche der Ersatz-Gate-Struktur koplanar ist. Die Ersatz-Gate-Struktur wird anschließend mit einer Ätzung entfernt, die gegenüber der zumindest einen Finnenstruktur und dem epitaktischen Halbleitermaterial selektiv ist, wobei das Entfernen der Ersatz-Gate-Struktur eine erste Öffnung zu der zumindest einen Finnenstruktur bereitstellt. Ein freigelegter Abschnitt des epitaktischen Halbleitermaterials wird mit einer anisotropen Ätzung entfernt, um eine zweite Öffnung bereitzustellen, die auf der dielektrischen Fläche endet. Eine funktionale Gate-Struktur wird ausgebildet, die zumindest einen Abschnitt der ersten Öffnung und der zweiten Öffnung füllt.
  • Bei einer weiteren Ausführungsform wird ein Verfahren zum Fertigen einer Halbleitereinheit bereitgestellt, das ein Ausbilden eines epitaktischen Halbleitermaterials auf Seitenwänden zumindest einer Finnenstruktur beinhaltet, die sich auf einer dielektrischen Fläche befindet, wobei die zumindest eine Finnenstruktur eine erste Zusammensetzung aufweist, die sich von einer zweiten Zusammensetzung des epitaktischen Halbleitermaterials unterscheidet. Eine Ersatz-Gate-Struktur wird anschließend auf einem Kanalabschnitt der zumindest einen Finnenstruktur ausgebildet. Eine Zwischenebenen-Dielektrikumschicht wird dann über einem freigelegten Abschnitt der zumindest einen Finnenstruktur ausgebildet, wobei die Zwischenebenen-Dielektrikumschicht eine obere Fläche aufweist, die mit einer oberen Fläche der Ersatz-Gate-Struktur koplanar ist. Die Ersatz-Gate-Struktur wird anschließend mit einer Ätzung entfernt, die gegenüber der zumindest einen Finnenstruktur und dem epitaktischen Halbleitermaterial selektiv ist, wobei das Entfernen der Ersatz-Gate-Struktur eine erste Öffnung zu der zumindest einen Finnenstruktur bereitstellt. Ein freigelegter Abschnitt des epitaktischen Halbleitermaterials wird mit einer anisotropen Ätzung entfernt, um eine zweite Öffnung bereitzustellen, die auf der dielektrischen Fläche endet. Eine isotrope Ätzung wird auf die zweite Öffnung angewandt, die das epitaktische Halbleitermaterial ätzt und zumindest gegenüber der Zwischenebenen-Dielektrikumschicht und der zumindest einen Finnenstruktur selektiv ist, wobei die isotrope Ätzung eine Breite der zweiten Öffnung vergrößert. Eine konforme dielektrische Schicht mit einer ersten Dielektrizitätskonstante wird auf die zweite Öffnung aufgebracht, worauf eine anisotrope Ätzung folgt. Eine funktionale Gate-Struktur wird ausgebildet, die zumindest einen Abschnitt der ersten Öffnung und der zweiten Öffnung füllt, wobei die funktionale Gate-Struktur ein Gate-Dielektrikum mit einer zweiten Dielektrizitätskonstante beinhaltet, wobei die zweite Dielektrizitätskonstante größer als die erste Dielektrizitätskonstante ist.
  • In einem weiteren Aspekt wird eine Halbleitereinheit bereitgestellt, die zumindest zwei Finnenstrukturen und eine Gate-Struktur beinhaltet, die sich auf den zumindest zwei Finnenstrukturen befindet. Die Gate-Struktur beinhaltet zumindest ein High-k-Gate-Dielektrikum, das zumindest mit Seitenwänden der beiden Finnenstrukturen in direktem Kontakt steht, und zumindest einen Gate-Leiter auf dem zumindest einen High-k-Gate-Dielektrikum. Ein dielektrisches Abstandselement erstreckt sich von einer ersten Finnenstruktur zu einer angrenzenden Finnenstruktur und weist eine obere Fläche auf, die im Wesentlichen mit einer oberen Fläche der zumindest zwei Finnenstrukturen koplanar ist. Das dielektrische Abstandselement weist eine Dielektrizitätskonstante auf, die kleiner als die Dielektrizitätskonstante des High-k-Gate-Dielektrikums ist. Das dielektrische Abstandselement kann auch mit dem zumindest einen High-k-Gate-Dielektrikum der Gate-Struktur in direktem Kontakt stehen. Ein epitaktisches Halbleitermaterial steht mit den zumindest zwei Finnenstrukturen in direktem Kontakt und ist durch das dielektrische Abstandselement von der Gate-Struktur getrennt.
  • Bei einer noch weiteren Ausführungsform wird ein Verfahren zum Fertigen einer Halbleitereinheit bereitgestellt, das ein epitaktisches Ausbilden eines Opferhalbleitermaterials auf zumindest zwei Finnenstrukturen beinhaltet. Das Opferhalbleitermaterial kann sich von einer ersten Seitenwand einer ersten Finnenstruktur zu einer zweiten Seitenwand einer angrenzenden Finnenstruktur der zumindest zwei Finnenstrukturen erstrecken. Eine Ersatz-Gate-Struktur wird auf einem Kanalabschnitt jeder der zumindest zwei Finnenstrukturen ausgebildet. Das Opferhalbleitermaterial kann selektiv gegenüber zumindest der Ersatz-Gate-Struktur und den zumindest zwei Finnenstrukturen anisotrop geätzt werden, wobei sich ein verbleibender Abschnitt des Opferhalbleitermaterials unter der Ersatz-Gate-Struktur befindet. Ein dielektrisches Abstandselement wird auf den Seitenwänden der Ersatz-Gate-Struktur und des verbleibenden Abschnitts des Opferhalbleitermaterials ausgebildet. Die Ersatz-Gate-Struktur und das verbleibende Halbleitermaterial können entfernt werden, um eine Öffnung zu einem Kanalabschnitt zu jeder der zumindest zwei Finnenstrukturen bereitzustellen. Eine funktionale Gate-Struktur kann in der Öffnung zu dem Kanalabschnitt der zumindest zwei Finnenstrukturen ausgebildet werden.
  • In einem weiteren Aspekt wird eine Halbleitereinheit bereitgestellt, die zumindest zwei Finnenstrukturen auf einem Substrat und eine funktionale Gate-Struktur beinhaltet, die sich auf den zumindest zwei Finnenstrukturen befindet. Die funktionale Gate-Struktur beinhaltet zumindest ein Gate-Dielektrikum, das zumindest mit den Seitenwänden der beiden Finnenstrukturen in direktem Kontakt steht, und zumindest einen Gate-Leiter auf dem zumindest einen Gate-Dielektrikum. Die Seitenwand der funktionalen Gate-Struktur ist im Wesentlichen senkrecht zu der oberen Fläche der dielektrischen Fläche, wobei sich die Ebene, die durch die Seitenwand der funktionalen Gate-Struktur definiert wird, und eine Ebene, die durch eine obere Fläche der Substratfläche definiert wird, in einem Winkel von 90° +/– 5° schneiden. Ein epitaktisches Halbleitermaterial steht mit den zumindest zwei Finnenstrukturen in direktem Kontakt.
  • Bei einer weiteren Ausführungsform wird ein Verfahren zum Ausbilden einer Halbleitereinheit bereitgestellt, das ein Ausbilden zumindest zweier Finnenstrukturen, die aus einem Halbleitermaterial bestehen, auf einem Substrat und ein epitaktisches Ausbilden eines Opferhalbleitermaterials eines zweiten Halbleitermaterials auf den zumindest zwei Finnenstrukturen beinhaltet. Das Opferhalbleitermaterial erstreckt sich von einer ersten Seitenwand einer ersten Finnenstruktur zu einer zweiten Seitenwand einer angrenzenden Finnenstruktur der zumindest zwei Finnenstrukturen. Eine Ersatz-Gate-Struktur wird auf einem Kanalabschnitt jeder der zumindest zwei Finnenstrukturen ausgebildet. Das Opferhalbleitermaterial wird selektiv gegenüber zumindest der Ersatz-Gate-Struktur und den zumindest zwei Finnenstrukturen anisotrop geätzt, wobei sich ein verbleibender Abschnitt des Opferhalbleitermaterials unter der Ersatz-Gate-Struktur befindet. Die zumindest zwei Finnenstrukturen und der verbleibende Abschnitt des Opferhalbleitermaterials werden anschließend oxidiert, um ein erstes Oxid auf dem verbleibenden Abschnitt des Opferhalbleitermaterials und ein zweites Oxid auf den zumindest zwei Finnenstrukturen auszubilden. Die erste Dicke des ersten Oxids ist größer als die zweite Dicke des zweiten Oxids. Das zweite Oxid kann anschließend entfernt werden. Eine Zwischenebenen-Dielektrikumschicht wird dann über einem freigelegten Abschnitt der zumindest einen Finnenstruktur ausgebildet, wobei die Zwischenebenen-Dielektrikumschicht eine obere Fläche aufweist, die mit einer oberen Fläche der Ersatz-Gate-Struktur koplanar ist. Die Ersatz-Gate-Struktur und das verbleibende Halbleitermaterial werden entfernt, um eine Öffnung zu einem Kanalabschnitt zu jeder der zumindest zwei Finnenstrukturen bereitzustellen. Eine funktionale Gate-Struktur wird dann in der Öffnung zu dem Kanalabschnitt der zumindest zwei Finnenstrukturen ausgebildet.
  • In einem weiteren Aspekt wird eine Halbleitereinheit bereitgestellt, die bei einer Ausführungsform zumindest zwei Finnenstrukturen und eine Gate-Struktur beinhaltet, die sich auf den zumindest zwei Finnenstrukturen befindet. Die Gate-Struktur beinhaltet zumindest ein Gate-Dielektrikum, das zumindest mit den Seitenwänden der beiden Finnenstrukturen in direktem Kontakt steht, und zumindest einen Gate-Leiter auf dem zumindest einen Gate-Dielektrikum. Ein dielektrisches Abstandselement aus einem Germanium enthaltenden Oxid erstreckt sich von einer ersten Finnenstruktur zu einer angrenzenden Finnenstruktur und weist eine obere Fläche auf, die im Wesentlichen mit einer oberen Fläche der zumindest zwei Finnenstrukturen koplanar ist. Das dielektrische Abstandselement steht mit dem zumindest einen Dielektrikum der Gate-Struktur in direktem Kontakt. Ein epitaktisches Halbleitermaterial kann mit den zumindest zwei Finnenstrukturen in direktem Kontakt stehen und durch das dielektrische Abstandselement von der Gate-Struktur getrennt sein.
  • BESCHREIBUNG VERSCHIEDENER ANSICHTEN DER ZEICHNUNGEN
  • Die folgende ausführliche Beschreibung, die als Beispiel dienen und die vorliegende Offenbarung nicht ausschließlich darauf beschränken soll, ist am besten in Verbindung mit den beigefügten Zeichnungen verständlich, wobei gleiche Bezugszeichen gleiche Elemente und Teile kennzeichnen, in denen:
  • 1 eine perspektivische Draufsicht auf vier Finnenstrukturen, die sich auf einer Substratfläche befinden, gemäß einer Ausführungsform der vorliegenden Offenbarung ist.
  • 2 eine seitliche Querschnittsansicht über die in 1 dargestellten Finnenstrukturen entlang einer Linie a-a gemäß einer Ausführungsform der vorliegenden Offenbarung ist.
  • 3A eine seitliche Querschnittsansicht über die in 2 dargestellten Finnenstrukturen gemäß einer Ausführungsform der vorliegenden Offenbarung ist, die ein Ausbilden eines epitaktischen Halbleitermaterials auf den Seitenwänden der Finnenstrukturen darstellt, die sich auf der Substratfläche befinden, wobei die Finnenstrukturen eine erste Zusammensetzung aufweisen, die sich von einer zweiten Zusammensetzung des epitaktischen Halbleitermaterials unterscheidet.
  • 3B eine Draufsicht auf die in 3A dargestellten Finnenstrukturen ist, wobei sich das epitaktische Halbleitermaterial zwischen angrenzenden Finnenstrukturen befindet.
  • 4A eine seitliche Querschnittsansicht über die Finnenstruktur (entlang der in 3B dargestellten Schnittlinie a-a) gemäß einer Ausführungsform der vorliegenden Offenbarung ist, die ein Ausbilden eines Ersatz-Gate-Stapels auf den in 3A dargestellten Finnenstrukturen darstellt.
  • 4B eine seitliche Querschnittsansicht durch die eine der Finnenstrukturen (entlang einer in 3B dargestellten Schnittlinie b-b) gemäß einer Ausführungsform der vorliegenden Offenbarung ist, die ein Strukturieren des in 4A dargestellten Ersatz-Gate-Stapels darstellt, um eine Ersatz-Gate-Struktur auszubilden.
  • 4C eine seitliche Querschnittsansicht durch das epitaktische Halbleitermaterial (entlang einer in 3B dargestellten Schnittlinie c-c) der in 4A dargestellten Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung ist.
  • 5A eine seitliche Querschnittsansicht durch eine der Finnenstrukturen (entlang der in 3B dargestellten Schnittlinie b-b) gemäß einer Ausführungsform der vorliegenden Offenbarung ist, die ein Ausbilden eines Zwischenebenendielektrikums auf der in 4B dargestellten Struktur darstellt.
  • 5B eine seitliche Querschnittsansicht durch das epitaktische Halbleitermaterial (entlang der in 3B dargestellten Schnittlinie c-c) gemäß einer Ausführungsform der vorliegenden Offenbarung ist, die ein Ausbilden eines Zwischenebenendielektrikums auf der in 4C dargestellten Struktur darstellt.
  • 6A eine seitliche Querschnittsansicht durch eine der Finnenstrukturen (entlang der in 3B dargestellten Schnittlinie b-b) gemäß einer Ausführungsform der vorliegenden Offenbarung ist, die ein Entfernen der Ersatz-Gate-Struktur von der in 5A dargestellten Struktur darstellt, um eine erste Öffnung bereitzustellen.
  • 6B eine seitliche Querschnittsansicht durch das epitaktische Halbleitermaterial (entlang der in 3B dargestellten Schnittlinie c-c) gemäß einer Ausführungsform der vorliegenden Offenbarung ist, die ein Entfernen der Ersatz-Gate-Struktur von der in 5B dargestellten Struktur ist.
  • 7 eine seitliche Querschnittsansicht durch das epitaktische Halbleitermaterial (entlang der in 3B dargestellten Schnittlinie c-c) gemäß einer Ausführungsform der vorliegenden Offenbarung ist, die ein Entfernen eines freigelegten Abschnitts des epitaktischen Halbleitermaterials von der in 6B dargestellten Struktur mit einer anisotropen Ätzung darstellt, um eine zweite Öffnung bereitzustellen, die auf der dielektrischen Fläche endet.
  • 8A eine seitliche Querschnittsansicht über die Finnenstrukturen (entlang der in 3B dargestellten Schnittlinie a-a) gemäß einer Ausführungsform der vorliegenden Offenbarung ist, die ein Ausbilden einer funktionalen Gate-Struktur in der ersten Öffnung und der zweiten Öffnung zu den Finnenstrukturen darstellt.
  • 8B eine seitliche Querschnittsansicht durch eine der Finnenstrukturen (entlang der in 3B dargestellten Schnittlinie b-b) der in 8A dargestellten Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung ist.
  • 8C eine seitliche Querschnittsansicht durch das epitaktische Halbleitermaterial (entlang der in 3B dargestellten Schnittlinie c-c) der in 8A dargestellten Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung ist.
  • 9 eine seitliche Querschnittsansicht durch das epitaktische Halbleitermaterial (entlang der in 3B dargestellten Schnittlinie c-c) gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung ist, die eine isotrope Ätzung, die auf die in 7 dargestellte zweite Öffnung angewandt wird, wobei die isotrope Ätzung eine Breite der zweiten Öffnung vergrößert, und ein Abscheiden einer konformen dielektrischen Schicht mit einer ersten Dielektrizitätskonstante innerhalb der zweiten Öffnung darstellt.
  • 10 eine seitliche Querschnittsansicht durch das epitaktische Halbleitermaterial (entlang der in 3B dargestellten Schnittlinie c-c) gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung ist, die ein Ausbilden einer funktionalen Gate-Struktur darstellt, die zumindest einen Abschnitt der ersten Öffnung und der zweiten Öffnung füllt, die in 9 dargestellt sind, wobei die funktionale Gate-Struktur ein Gate-Dielektrikum mit einer zweiten Dielektrizitätskonstante beinhaltet, die größer als die des ersten Gate-Dielektrikums ist.
  • 11 eine seitliche Querschnittsansicht durch das Opferhalbleitermaterial (entlang der in 3B dargestellten Schnittlinie c-c) ist, die eine weitere Ausführungsform der vorliegenden Offenbarung darstellt, die ein anisotropes Ätzen des in 4C dargestellten Opferhalbleitermaterials selektiv gegenüber zumindest der Ersatz-Gate-Struktur und den Finnenstrukturen beinhaltet, wobei sich ein verbleibender Abschnitt des Opferhalbleitermaterials unter der Ersatz-Gate-Struktur befindet.
  • 12A eine seitliche Querschnittsansicht durch das Opferhalbleitermaterial (entlang der Schnittlinie c-c, wie in 3B dargestellt) gemäß einer Ausführungsform der vorliegenden Offenbarung ist, die ein Ausbilden einer konformen dielektrischen Schicht auf Flächen der Ersatz-Gate-Struktur, der Finnenstrukturen und des verbleibenden Abschnitts des Opferhalbleitermaterials der in 11 dargestellten Struktur darstellt.
  • 12B eine seitliche Querschnittsansicht durch eine Finnenstruktur der in 12A dargestellten Struktur (entlang der Schnittlinie b-b, wie in 3B dargestellt) gemäß einer Ausführungsform der vorliegenden Offenbarung ist.
  • 13A eine seitliche Querschnittsansicht durch das Opferhalbleitermaterial (entlang der Schnittlinie c-c, wie in 3B dargestellt) ist, die eine Ausführungsform eines anisotropen Ätzens der in 12A dargestellten konformen dielektrischen Schicht darstellt, wobei sich ein erster verbleibender Abschnitt der konformen dielektrischen Schicht auf den Seitenwänden der Ersatz-Gate-Struktur, den Seitenwänden der Finnenstrukturen und Seitenwänden des verbleibenden Abschnitts des Opferhalbleitermaterials befindet.
  • 13B eine seitliche Querschnittsansicht durch eine Finnenstruktur der in 13A dargestellten Struktur (entlang der Schnittlinie b-b, wie in 3B dargestellt) gemäß einer Ausführungsform der vorliegenden Offenbarung ist.
  • 14 eine perspektivische Seitenansicht einer Vielzahl von Finnenstrukturen (von Punkt D in Richtung des Endes der Finnenstrukturen gesehen, wie in 3B dargestellt) ist, die ein Entfernen des ersten verbleibenden Abschnitts der konformen dielektrischen Schicht darstellt, die sich auf den Seitenwänden der Finnenstrukturen befindet, wobei ein zweiter verbleibender Abschnitt der konformen dielektrischen Schicht ein dielektrisches Abstandselement bereitstellt, das sich auf den Seitenwänden der Ersatz-Gate-Struktur und den Seitenwänden des verbleibenden Abschnitts des Opferhalbleitermaterials befindet.
  • 15 eine perspektivische Seitenansicht einer Vielzahl von Finnenstrukturen (von Punkt d in Richtung des Endes der Finnenstrukturen gesehen, wie in 3B dargestellt) ist, die ein Ausbilden eines Source- und Drain-Bereichs aus einem epitaktischen Halbleitermaterial darstellt, der sich von der ersten Seitenwand einer ersten Finnenstruktur zu einer zweiten Seitenwand einer angrenzenden Finnenstruktur erstreckt.
  • 16A eine seitliche Querschnittsansicht durch die Finnenstruktur (entlang der Schnittlinie b-b, wie in 3B dargestellt) ist, die eine Ausführungsform eines Ausbildens einer Zwischenebenen-Dielektrikumschicht über einem freigelegten Abschnitt der Finnenstrukturen und eines Entfernens der Ersatz-Gate-Struktur und des verbleibenden Abschnitts des Opferhalbleitermaterials selektiv gegenüber den Finnenstrukturen, der dielektrischen Fläche und der Zwischenebenen-Dielektrikumschicht darstellt.
  • 16B eine seitliche Querschnittsansicht der in 16A dargestellten Struktur durch den Abschnitt, der zuvor durch das Opferhalbleitermaterial eingenommen wurde, (entlang der Schnittlinie c-c, wie in 3B dargestellt) gemäß einer Ausführungsform der vorliegenden Offenbarung ist.
  • 17A eine seitliche Querschnittsansicht durch die Finnenstruktur (entlang der Schnittlinie b-b, wie in 3B dargestellt) ist, die ein Ausbilden einer funktionalen Gate-Struktur in der ersten und der zweiten Öffnung darstellt, die in den 16A und 16B dargestellt sind, das durch Entfernen der Ersatz-Gate-Struktur bereitgestellt wird.
  • 17B eine seitliche Querschnittsansicht der in 17A dargestellten Struktur durch den Abschnitt, der zuvor durch das Opferhalbleitermaterial eingenommen wurde, (entlang der Schnittlinie c-c, wie in 3B dargestellt) gemäß einer Ausführungsform der vorliegenden Offenbarung ist.
  • 18A eine seitliche Querschnittsansicht durch das Opferhalbleitermaterial (entlang der Schnittlinie c-c, wie in 3B dargestellt) ist, die eine weitere Ausführungsform der vorliegenden Offenbarung darstellt, die ein Oxidieren des verbleibenden Abschnitts des in 11 dargestellten Opferhalbleitermaterials beinhaltet, um ein erstes Oxid auszubilden, das eine größere Dicke als ein zweites Oxid aufweist, das sich auf den Finnenstrukturen befindet.
  • 18B eine seitliche Querschnittsansicht der in 18A dargestellten Struktur durch eine der Finnenstrukturen (entlang der Schnittlinie b-b, wie in 3B dargestellt) gemäß einer Ausführungsform der vorliegenden Offenbarung ist, die ein zweites Oxid darstellt, das auf den Finnenstrukturen ausgebildet ist.
  • 19 eine seitliche Querschnittsansicht durch eine der Finnenstrukturen (entlang der Schnittlinie b-b, wie in 3B dargestellt) ist, die ein Entfernen des zweiten Oxids von der in 18B dargestellten Struktur darstellt.
  • 20A eine seitliche Querschnittsansicht durch eine der Finnenstrukturen (entlang der Schnittlinie b-b, wie in 3B dargestellt) ist, die eine Ausführungsform eines Ausbildens eines Source- und Drain-Bereichs aus einem epitaktischen Halbleitermaterial, der sich von der ersten Seitenwand einer ersten Finnenstruktur zu einer zweiten Seitenwand einer angrenzenden Finnenstruktur erstreckt, und ein Ausbilden einer Zwischenebenen-Dielektrikumschicht über einem freigelegten Abschnitt der in 19 dargestellten Finnenstrukturen darstellt.
  • 20B eine seitliche Querschnittsansicht durch das Opferhalbleitermaterial der in 20A dargestellten Struktur (entlang der Schnittlinie c-c, wie in 3B dargestellt) ist.
  • 21A eine seitliche Querschnittsansicht durch die Finnenstruktur (entlang der Schnittlinie B-B, wie in 3B dargestellt) ist, die eine Ausführungsform eines Entfernens der Ersatz-Gate-Struktur und des verbleibenden Abschnitts des Opferhalbleitermaterials, die in den 20a und 20b dargestellt sind, und eines Ausbildens einer funktionalen Gate-Struktur darstellt.
  • 21B eine seitliche Querschnittsansicht der in 21A dargestellten Struktur durch den Abschnitt, der zuvor durch das Opferhalbleitermaterial eingenommen wurde, (entlang der Schnittlinie c-c, wie in 3B dargestellt) ist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Hierin werden ausführliche Ausführungsformen der Verfahren und Strukturen der vorliegenden Offenbarung beschrieben; es versteht sich jedoch, dass die offenbarten Ausführungsformen lediglich zur Veranschaulichung der offenbarten Verfahren und Strukturen dienen, die in verschiedenen Formen verkörpert sein können. Darüber hinaus soll jedes der in Verbindung mit den verschiedenen Ausführungsformen der Offenbarung genannten Beispiele zur Veranschaulichung dienen und nicht beschränkend sein. Wenn in der Beschreibung auf „eine Ausführungsform”, „eine beispielhafte Ausführungsform” usw. Bezug genommen wird, weist dies darauf hin, dass die beschriebene Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder Eigenschaft beinhalten kann, jedoch muss nicht jede Ausführungsform das bestimmte Merkmal, die bestimmte Struktur oder Eigenschaft unbedingt beinhalten.
  • Des Weiteren sind die Figuren nicht unbedingt maßstabsgetreu, einige Merkmale können vergrößert sein, um Einzelheiten von bestimmten Bestandteilen darzustellen. Daher sind spezifische strukturelle und funktionale Einzelheiten, die hierin offenbart werden, nicht als beschränkend, sondern lediglich als repräsentative Grundlage auszulegen, um einem Fachmann zu vermitteln, die Verfahren und Strukturen der vorliegenden Offenbarung auf unterschiedliche Weise einzusetzen. Für Beschreibungszwecke sollen sich im Folgenden die Begriffe „obere(r, s)”, „untere(r, s)”, „Oberseite”, „Unterseite” und Ableitungen davon so auf die offenbarten Strukturen beziehen, wie sie in den Figuren der Zeichnungen ausgerichtet sind. Die Begriffe „darüberliegend” und „positioniert auf” bedeuten, dass sich ein erstes Element wie zum Beispiel eine erste Struktur auf einem zweiten Element wie zum Beispiel einer zweiten Struktur befindet, wobei sich dazwischenliegende Elemente wie zum Beispiel eine Grenzflächenstruktur, z. B. eine Grenzflächenschicht, zwischen dem ersten Element und dem zweiten Element befinden können. Der Begriff „direkter Kontakt” bedeutet, dass ein erstes Element wie zum Beispiel eine erste Struktur und ein zweites Element wie zum Beispiel eine zweite Struktur ohne jegliche dazwischenliegende leitende, isolierende oder Halbleiterschichten an der Grenzfläche der beiden Elemente verbunden sind.
  • Die hierin offenbarten Verfahren und Strukturen beziehen sich auf dreidimensionale Halbleitereinheiten wie zum Beispiel FinFET-Halbleitereinheiten und Tri-Gate-Halbleitereinheiten. FinFET- und Tri-Gate-Halbleitereinheiten weisen üblicherweise drei Anschlüsse auf, d. h. eine funktionale Gate-Struktur, einen Source-Bereich und einen Drain-Bereich. Die funktionale Gate-Struktur steuert einen Ausgangsstrom, d. h. einen Fluss von Ladungsträgern in dem Kanalbereich. Bei dem Kanalbereich handelt es sich um den Bereich zwischen dem Source-Bereich und dem Drain-Bereich des Transistors, der leitfähig wird, wenn der Transistor eingeschaltet wird. Üblicherweise und in einem FinFET steht die funktionale Gate-Struktur in direktem Kontakt mit der Seitenwand einer Finnenstruktur, die den Kanalbereich der Halbleitereinheit bereitstellt. Bei einer Finnenstruktur handelt es sich um eine Insel aus einem Halbleitermaterial, die eine Höhe aufweist, die größer als ihre Breite ist. Eine Tri-Gate-Halbleitereinheit ähnelt einer FinFET-Halbleitereinheit. Die Tri-Gate-Halbleitereinheit unterscheidet sich von einer FinFET-Halbleitereinheit, da die funktionale Gate-Struktur der Tri-Gate-Halbleitereinheit in direktem Kontakt mit der oberen Fläche und Seitenwandflächen der Finnenstruktur steht, die den Kanalbereich enthalten. Bei einer FinFET-Halbleitereinheit verhindert eine dielektrische Finnenabdeckung, die sich auf der Finnenstruktur befindet, den direkten Kontakt der funktionalen Gate-Struktur mit der oberen Fläche der Finnenstruktur, die den Kanal enthält.
  • FinFET- und Tri-Gate-Halbleitereinheiten können für eine zunehmende Skalierung von Halbleitereinheiten geeignet sein, die 3D-Geometrie von FinFET- und Tri-Gate-Halbleitereinheiten stellt jedoch verschiedene Herausforderungen bei der Integration dar. Beispielsweise ist festgestellt worden, dass es aufgrund von Unterschieden in der Topographie dieser Einheiten schwierig ist, einen geraden Gate-Leiter mit einer selben Gate-Länge an der Oberseite und der Unterseite der Einheit zu definieren. Des Weiteren bedeuten Ersatz-Gate-Verfahren zum Ausbilden der funktionalen Gate-Struktur zu FinFET- und Tri-Gate-Halbleitereinheiten zusätzliche Herausforderungen. Beispielsweise kann es in einigen Fällen schwierig sein, die Bestandteile der Ersatz-Gate-Struktur aus dem Zwischenraum zwischen den Finnenstrukturen zu entfernen, und es kann schwierig sein, ein epitaktisches Halbleitermaterial in den Source- und Drain-Bereichen auszubilden, um die Finnenstrukturen zusammenzuführen.
  • Es ist festgestellt worden, dass die oben genannten Nachteile aus einem Unterschied in der Topographie zwischen der oberen Fläche der Finnenstruktur und dem Substrat resultieren, z. B. der dielektrischen Fläche, auf der die Finnenstruktur ausgebildet ist. Bei einigen Ausführungsformen bewältigen die Verfahren und Strukturen der vorliegenden Offenbarung die oben genannten Nachteile durch Ausbilden eines epitaktischen Halbleitermaterials, bei dem es sich um ein Opfermaterial handeln kann, zwischen den Finnenstrukturen, bevor die Ersatz-Gate-Struktur ausgebildet wird. Das epitaktische Halbleitermaterial weist eine obere Fläche auf, die mit der oberen Fläche der Finnenstrukturen im Wesentlichen koplanar ist. Daher wird eine im Wesentlichen planare Fläche, d. h. eine Fläche, die minimierte Topographieunterschiede aufweist, für einen nachfolgenden Ersatz-Gate-Prozess bereitgestellt.
  • Die 1 bis 8C stellen eine Ausführungsform eines Verfahrens zum Fertigen einer Halbleitereinheit dar, das ein Ausbilden eines epitaktischen Halbleitermaterials 10 auf den Seitenwänden S1 zumindest einer Finnenstruktur 5, die sich auf einer dielektrischen Fläche 4 befindet, beinhaltet, wobei die zumindest eine Finnenstruktur 5 eine erste Zusammensetzung aufweist, die sich von einer zweiten Zusammensetzung des epitaktischen Halbleitermaterials 10 unterscheidet. Eine Ersatz-Gate-Struktur 15 wird anschließend auf einem Kanalabschnitt der zumindest einen Finnenstruktur 5 ausgebildet. Eine Zwischenebenen-Dielektrikumschicht wird dann über einem freigelegten Abschnitt der zumindest einen Finnenstruktur 5 ausgebildet, wobei die Zwischenebenen-Dielektrikumschicht 20 eine obere Fläche aufweist, die mit einer oberen Fläche der Ersatz-Gate-Struktur 15 koplanar ist. Die Ersatz-Gate-Struktur 15 wird anschließend mit einer Ätzung entfernt, die zumindest gegenüber der zumindest einen Finnenstruktur 5 und dem epitaktischen Halbleitermaterial 10 selektiv ist, wobei das Entfernen der Ersatz-Gate-Struktur 15 eine erste Öffnung 25 zu der zumindest einen Finnenstruktur 5 bereitstellt. Ein freigelegter Abschnitt des epitaktischen Halbleitermaterials 10 wird mit einer anisotropen Ätzung entfernt, um eine zweite Öffnung 30 bereitzustellen, die auf der dielektrischen Fläche 4 endet. Eine funktionale Gate-Struktur 35 kann anschließend ausgebildet werden, die zumindest einen Abschnitt der ersten Öffnung 25 und der zweiten Öffnung 30 füllt. Die Einzelheiten dieses Verfahrens werden nun ausführlicher beschrieben.
  • Die 1 und 2 stellen eine Ausführungsform eines Ausbildens zumindest einer Finnenstruktur 5 auf einer Substratfläche 4 dar. Bei der in den 1 und 2 dargestellten Ausführungsform handelt es sich bei der Substratfläche 4, auf der die zumindest eine Finnenstruktur 5 ausgebildet ist, um eine dielektrische Fläche, die durch die vergrabene dielektrische Schicht eines Halbleiter-auf-Isolator(SOI)-Substrats bereitgestellt werden kann. Bei einigen Ausführungsformen muss es sich bei der Substratfläche 4 nicht um ein dielektrisches Material handeln. Beispielsweise kann die Substratfläche 4 bei einigen Ausführungsformen, die ein Vollhalbleitersubstrat einsetzen, aus einem Halbleitermaterial wie etwa Silicium bestehen. Im Folgenden wird die Substratfläche 4 als dielektrische Fläche 4 bezeichnet, um mit den in den beigefügten Figuren dargestellten Ausführungsformen im Einklang zu sein.
  • Im Besonderen ist 1 eine perspektivische Draufsicht auf vier Finnenstrukturen 5 (im Folgenden als Finnenstrukturen 5 bezeichnet), die sich auf einer dielektrischen Fläche 4 befinden, in der eine Schnittlinie a-a über die Finnenstrukturen 5 verläuft und eine Schnittlinie b-b durch eine der Finnenstrukturen 5 verläuft. Der Ausdruck „über die Finnenstrukturen”, wie er überall in der vorliegenden Offenbarung verwendet wird, entspricht der Schnittlinie a-a in 1. Der Ausdruck „durch die Finnenstrukturen”, wie er überall in der vorliegenden Offenbarung verwendet wird, entspricht der Schnittlinie b-b in 1. 2 ist eine seitliche Querschnittsansicht über die zumindest eine Finnenstruktur 5, d. h. über die in 1 dargestellte Schnittlinie a-a, wo Finnen auf einer dielektrischen Fläche ausgebildet werden. Diese Finnen können durch Strukturieren und Ätzen der Halbleiterschicht auf einem Halbleiter-auf-Isolator(SOI)-Substrat ausgebildet werden. Alternativ können bei den Ausführungsformen, bei denen die Finnenstrukturen auf einem (in den beigefügten Figuren nicht dargestellten) Vollhalbleitersubstrat ausgebildet werden, angrenzende Finnenstrukturen durch Bereiche eines dielektrischen Materials gegeneinander isoliert werden, das zwischen den Finnenstrukturen ausgebildet wird.
  • Unter Bezugnahme auf 2 können die Finnenstrukturen 5 und die dielektrische Fläche 4, auf der sich die Finnenstrukturen 5 befinden, aus einem Halbleiter-auf-Isolator(SOI)-Substrat 1 ausgebildet werden. Das SOI-Substrat 1 kann eine Basishalbleiterschicht 2 und eine obere Halbleiterschicht (die austauschbar als SOI-Schicht bezeichnet wird) beinhalten, die durch eine vergrabene dielektrische Schicht elektrisch gegeneinander isoliert sind. Bei einer Ausführungsform kann das SOI-Substrat 1 strukturiert und geätzt werden, um die in 2 dargestellte Anfangsstruktur bereitzustellen, bei der die SOI-Schicht die Finnenstrukturen 5 bereitstellt und die vergrabene dielektrische Schicht die dielektrische Fläche 4 bereitstellt.
  • Die SOI-Schicht und die Basishalbleiterschicht 2 können von Si, Ge, SiGe, GaAs, InAs, InP, SiCGe, SiC wie auch sonstigen III/V- oder II/VI-Verbindungshalbleitern und deren Legierungen zumindest eines aufweisen. Die SOI-Schicht und die Basishalbleiterschicht 2 können dieselben oder unterschiedliche Materialien aufweisen. In einem Beispiel ist die SOI-Schicht monokristallin. Bei dem vergrabenen dielektrischen Material, das die SOI-Schicht und die Basishalbleiterschicht 2 trennt, kann es sich um ein kristallines oder ein nichtkristallines Oxid, Nitrid, Oxynitrid oder ein beliebiges anderes geeignetes Isolationsmaterial handeln. Die vergrabene dielektrische Schicht kann eine einzelne Schicht dielektrischen Materials oder mehrere Schichten dielektrischen Materials aufweisen. Die vergrabene dielektrische Schicht kann eine Dicke im Bereich von 5 nm bis 500 nm aufweisen.
  • Ein Prozessablauf aus Photolithographie und Ätzung kann dazu verwendet werden, die Finnenstrukturen 5 aus dem SOI-Substrat 1 bereitzustellen. Im Besonderen und in einem Beispiel wird eine Photolackmaske ausgebildet, die über der SOI-Schicht des SOI-Substrats 1 liegt, bei der der Abschnitt der SOI-Schicht, der unter der Photolackmaske liegt, den Halbleiterkörper 6 bereitstellt und der Abschnitt der SOI-Schicht, der nicht durch die Photolackmaske geschützt wird, mithilfe eines selektiven Ätzprozesses entfernt wird. Um die Photolackmaske bereitzustellen, wird zunächst eine Photolackschicht auf der SOI-Schicht positioniert. Die Photolackschicht kann durch eine durchgehende Schicht eines Photolackmaterials bereitgestellt werden, die zum Beispiel mithilfe einer Aufschleuderbeschichtung ausgebildet wird. Die durchgehende Schicht des Photolackmaterials wird anschließend mithilfe eines Lithographieprozesses, der ein Belichten des Photolackmaterials mit einem Strahlungsmuster und Entwickeln des belichteten Photolackmaterials mithilfe eines Photolackentwicklers beinhalten kann, strukturiert, um die Photolackmaske bereitzustellen. Im Anschluss an die Ausbildung der Photolackmaske kann ein Ätzprozess die ungeschützten Abschnitte der SOI-Schicht selektiv gegenüber der darunterliegenden vergrabenen dielektrischen Schicht entfernen. Beispielsweise kann das Übertragen des durch den Photolack bereitgestellten Musters auf die SOI-Schicht eine anisotrope Ätzung beinhalten. Bei einem anisotropen Ätzprozess handelt es sich um einen Materialentfernungsprozess, bei dem die Ätzgeschwindigkeit in der Richtung normal zu der zu ätzenden Fläche größer als in der Richtung parallel zu der zu ätzenden Fläche ist. Die anisotrope Ätzung kann eine reaktive Ionenätzung (reactive ion etching, RIE) beinhalten. Zu sonstigen Beispielen für eine anisotrope Ätzung, die an dieser Stelle der vorliegenden Erfindung verwendet werden kann, zählen Ionenstrahlätzen, Plasmaätzen oder Laserablation.
  • Bei einer Ausführungsform kann eine dielektrische Hartmaskenschicht vor der Ausbildung der Photolackmaske über der SOI-Schicht abgeschieden werden. Die dielektrische Hartmaskenschicht kann aus einem Nitrid oder Oxid bestehen und kann als dielektrische Finnenabdeckung 6 bezeichnet werden. Die dielektrische Hartmaskenschicht und eine zweistufige anisotrope Ätzung können dazu verwendet werden, das Muster von der Photolackmaske auf die SOI-Schicht zu übertragen, um die Finnenstrukturen 5 bereitzustellen. Genauer gesagt, im Anschluss an die Ausbildung der Photolackmaske kann die zweistufige anisotrope Ätzung durchgeführt werden, bei der eine erste selektive Ätzung die freigelegten Abschnitte der dielektrischen Hartmaskenschicht entfernt, wobei die Photolackmaske den Abschnitt der dielektrischen Hartmaskenschicht schützt, der sich unter der Photolackmaske befindet, um die dielektrische Finnenabdeckung 6 für jede der Finnenstrukturen 5 bereitzustellen. Die SOI-Schicht, die sich unter den geschützten verbleibenden Abschnitten der dielektrischen Hartmaskenschicht befindet, stellt die Finnenstrukturen 5 der nachfolgend ausgebildeten Einheit bereit. Die erste Stufe der anisotropen Ätzung kann fortdauern, bis der Abschnitt der dielektrischen Hartmaskenschicht, der durch die Photolackmaske freigelegt ist, entfernt wird, um die SOI-Schicht freizulegen. In einer zweiten Stufe der zweistufigen anisotropen Ätzung werden die freigelegten Abschnitte der SOI-Schicht durch eine Ätzchemie entfernt, die das Material der SOI-Schicht selektiv gegenüber der vergrabenen Isolationsschicht, d. h. der dielektrischen Fläche 4, entfernt. Während der zweiten Stufe des Ätzprozesses dient der verbleibende Abschnitt der dielektrischen Hartmaskenschicht als Ätzmaske, die den darunterliegenden Abschnitt der SOI-Schicht schützt, um die Finnenstrukturen 5 aus der SOI-Schicht bereitzustellen. Während der zweiten Stufe der anisotropen Ätzung wird der freigelegte Abschnitt der SOI-Schicht entfernt. In einem Beispiel besteht jede der Finnenstrukturen 5 aus Silicium (Si), und die dielektrische Finnenabdeckung 6, die sich über jeder der Finnenstrukturen 5 befindet, besteht aus Siliciumnitrid oder Siliciumoxid.
  • Jede der Finnenstrukturen 5 kann eine Höhe H1 im Bereich von 5 nm bis 200 nm aufweisen. Bei einer Ausführungsform kann jede der Finnenstrukturen 5 eine Höhe H1 im Bereich von 10 nm bis 100 nm aufweisen. Bei einer weiteren Ausführungsform kann jede der Finnenstrukturen 5 eine Höhe H1 im Bereich von 15 nm bis 50 nm aufweisen. Jede der Finnenstrukturen 5 kann eine Breite W1 im Bereich von 5 nm bis 50 nm aufweisen. Bei einer weiteren Ausführungsform kann jede der Finnenstrukturen 5 eine Breite W1 im Bereich von 8 nm bis 20 nm aufweisen. Angrenzende Finnenstrukturen 5 können durch einen Rasterabstand P1 im Bereich von 20 nm bis 100 nm getrennt sein. Bei einer Ausführungsform können angrenzende Finnenstrukturen 5 durch einen Rasterabstand P1 im Bereich von 30 nm bis 50 nm getrennt sein.
  • Es wird darauf hingewiesen, dass, wenngleich die in 2 dargestellte Anfangsstruktur so beschrieben wird, dass sie aus einem SOI-Substrat ausgebildet wird, Ausführungsformen der vorliegenden Offenbarung in Betracht gezogen werden, die ein Vollhalbleitersubstrat einsetzen. Es wird außerdem darauf hingewiesen, dass, wenngleich 2 vier Finnenstrukturen 5 darstellt, die vorliegende Offenbarung nicht nur auf diese Ausführungsform beschränkt ist, da sich eine beliebige Anzahl von Finnenstrukturen 5 auf der dielektrischen Fläche 4 befinden kann.
  • 3A stellt eine Ausführungsform eines Ausbildens eines epitaktischen Halbleitermaterials 10 auf den Seitenwänden S1 jeder der Finnenstrukturen 5 dar. 3A ist eine seitliche Querschnittsansicht über die Finnenstrukturen 5. Bei einem Halbleitermaterial, das als „epitaktisch” beschrieben wird, handelt es sich um ein Halbleitermaterial, das mithilfe eines epitaktischen Aufwachsens und/oder einer epitaktischen Abscheidung ausgebildet wird. Die Begriffe „epitaktisches Aufwachsen und/oder epitaktische Abscheidung” und „epitaktisch ausgebildet und/oder aufgewachsen” bedeuten das Aufwachsen eines Halbleitermaterials auf einer Abscheidungsfläche eines Halbleitermaterials, bei dem das Halbleitermaterial, das aufgewachsen wird, dieselben kristallinen Eigenschaften wie das Halbleitermaterial der Abscheidungsfläche aufweist. In einem epitaktischen Abscheidungsprozess werden die chemischen Reaktanten gesteuert, die durch die Quellgase bereitgestellt werden, und die Systemparameter werden so festgelegt, dass die sich abscheidenden Atome auf der Abscheidungsfläche des Halbleitersubstrats mit genügend Energie auftreffen, um sich auf der Fläche zu bewegen und sich zu der Kristallanordnung der Atome der Abscheidungsfläche zu orientieren. Daher weist ein epitaktisches Halbleitermaterial dieselben kristallinen Eigenschaften wie die Abscheidungsfläche auf, auf der es ausgebildet wird. Beispielsweise nimmt ein epitaktisches Halbleitermaterial, das auf einer {100}-Kristallfläche abgeschieden wird, eine {100}-Orientierung an. Bei einigen Ausführungsformen sind epitaktische Aufwachs- und/oder Abscheidungsprozesse selektiv gegenüber einer Ausbildung auf einer Halbleiterfläche und scheiden kein Material auf dielektrischen Flächen wie zum Beispiel Siliciumoxid- oder Siliciumnitridflächen ab.
  • Die Finnenstrukturen 5 bestehen üblicherweise aus einem Halbleitermaterial mit einer ersten Zusammensetzung, die sich von einer zweiten Zusammensetzung des epitaktischen Halbleitermaterials 10 unterscheidet. Die zweite Zusammensetzung des epitaktischen Halbleitermaterials 10 wird üblicherweise so gewählt, dass ein selektives Ätzen zwischen den Finnenstrukturen 5 und dem epitaktischen Halbleitermaterial 10 ermöglicht wird. So, wie der Begriff hierin verwendet wird, bedeutet „selektiv” in Bezug auf einen Materialentfernungsprozess, dass die Geschwindigkeit einer Materialentfernung bei einem ersten Material größer als die Geschwindigkeit eines Entfernens bei zumindest einem weiteren Material der Struktur ist, auf die der Materialentfernungsprozess angewendet wird. Beispielsweise kann bei einer Ausführungsform eine selektive Ätzung eine Ätzchemie beinhalten, die ein erstes Material selektiv gegenüber einem zweiten Material in einem Verhältnis von 10:1 oder höher entfernt. Bei einer Ausführungsform handelt es sich, wenn die zweite Zusammensetzung des epitaktischen Halbleitermaterials 10 ein Germanium enthaltender Halbleiter ist, bei der ersten Zusammensetzung der Finnenstrukturen 5 um einen Silicium enthaltenden Halbleiter, der kein Germanium enthält. Beispielsweise kann es sich bei dem Germanium enthaltenden Halbleiter, der das epitaktische Halbleitermaterial 10 bereitstellt, um Silicium-Germanium (SiGe) oder Germanium (Ge) handeln, und bei dem Silicium enthaltenden Halbleiter, der die Finnenstrukturen bereitstellt, handelt es sich um Silicium (Si). Bei einer Ausführungsform erstreckt sich das epitaktische Halbleitermaterial 10 von der Seitenwand S1 einer Finnenstruktur 5 zu der Seitenwand S1 einer angrenzenden Finnenstruktur 5 und kann als zusammenführendes epitaktisches Halbleitermaterial bezeichnet werden.
  • Bei einer Ausführungsform kann das epitaktische Halbleitermaterial 10 aus Germanium (Ge) bestehen. Eine Reihe verschiedener Quellen kann für die Abscheidung von epitaktischem Germanium verwendet werden. Bei einigen Ausführungsformen beinhalten Germanium enthaltende Gasquellen für epitaktisches Aufwachsen German (GeH4), Digerman (Ge2H6), Halogerman, Dichlorgerman, Trichlorgerman, Tetrachlorgerman und Kombinationen davon.
  • Bei einer noch weiteren Ausführungsform besteht das epitaktische Halbleitermaterial 10 aus einem Germanium enthaltenden Material wie zum Beispiel Silicium-Germanium (SiGe). Eine Reihe verschiedener Quellen kann für die Abscheidung von epitaktischem Silicium-Germanium verwendet werden. Bei einigen Ausführungsformen kann die Gasquelle für die Abscheidung von epitaktischem SiGe ein Gemisch aus Silicium enthaltenden Gasquellen und Germanium enthaltenden Gasquellen beinhalten. Beispielsweise kann eine epitaktische Schicht aus Silicium-Germanium aus der Kombination einer Silicium-Gasquelle, die aus der Gruppe ausgewählt wird, die aus Silan, Disilan, Trisilan, Tetrasilan, Hexachlordisilan, Tetrachlorsilan, Dichlorsilan, Trichlorsilan, Methylsilan, Dimethylsilan, Ethylsilan, Methyldisilan, Dimethyldisilan, Hexamethyldisilan und Kombinationen davon besteht, und einer Germanium-Gasquelle abgeschieden werden, die aus der Gruppe ausgewählt wird, die aus German, Digerman, Halogerman, Dichlorgerman, Trichlorgerman, Tetrachlorgerman und Kombinationen davon besteht. Der Germaniumgehalt der epitaktischen Schicht aus Silicium-Germanium kann im Bereich von 5% bis 90% in Atomgewichts-% liegen. Bei einer weiteren Ausführungsform kann der Germaniumgehalt der epitaktischen Schicht aus Silicium-Germanium im Bereich von 10% bis 40% liegen.
  • Die Temperatur für den epitaktischen Abscheidungsprozess zum Ausbilden des epitaktischen Halbleitermaterials 10 liegt üblicherweise im Bereich von 550°C bis 900°C. Wenngleich eine höhere Temperatur üblicherweise zu einer schnelleren Abscheidung führt, kann die schnellere Abscheidung in Kristallbaufehlern und Rissbildung resultieren.
  • Bei einigen Ausführungsformen stellt das epitaktische Halbleitermaterial 10 die Source- und Drain-Bereiche der nachfolgend ausgebildeten Halbleitereinheit bereit. So, wie der Begriff hierin verwendet wird, handelt es sich bei der „Source” um einen dotierten Bereich in der Halbleitereinheit, in dem Majoritätsladungsträger in den Kanal fließen. So, wie der Begriff hierin verwendet wird, bedeutet „Drain” einen dotierten Bereich in der Halbleitereinheit, der sich am Ende des Kanals befindet, in dem Ladungsträger durch den Drain aus dem Transistor fließen. Die Leitfähigkeit der Source- und Drain-Bereiche gibt üblicherweise den Leitfähigkeitstyp der Halbleitereinheit vor. Bei einigen Ausführungsformen kann das epitaktische Halbleitermaterial 10 mithilfe eines In-situ-Dotierverfahrens mit einem n- oder p-Dotierstoff dotiert werden. Mit „in-situ” ist gemeint, dass der Dotierstoff, der den Leitfähigkeitstyp des epitaktischen Halbleitermaterials 10 vorgibt, während des Prozessschritts, z. B. einer epitaktischen Abscheidung, eingebracht wird, der das epitaktische Halbleitermaterial ausbildet. So, wie der Begriff hierin verwendet wird, bezieht sich „p-” auf das Hinzufügen von Verunreinigungen in einen intrinsischen Halbleiter, wodurch ein Mangel an Valenzelektronen erzeugt wird. Bei einem Halbleiter vom Typ IV (einem Element der Gruppe IV des Periodensystems der Elemente) wie etwa Silicium, Germanium oder Silicium-Germanium zählen zu Beispielen für p-Dotierstoffe, d. h. Verunreinigungen: Bor, Aluminium, Gallium und Indium, ohne auf diese beschränkt zu sein. So, wie der Begriff hierin verwendet wird, bezieht sich „n-” auf das Hinzufügen von Verunreinigungen, die in einen intrinsischen Halbleiter freie Elektronen einbringen. Bei einem Halbleiter vom Typ IV wie etwa Silicium, Germanium oder Silicium-Germanium zählen zu Beispielen für n-Dotierstoffe, d. h. Verunreinigungen, Antimon, Arsen und Phosphor, ohne auf diese beschränkt zu sein. Alternativ wird der Dotierstoff, der den Leitfähigkeitstyp des epitaktischen Halbleitermaterials 10 bereitstellt, durch Ionenimplantation während einer späteren Phase des Verfahrens zum Ausbilden der Halbleitereinheit eingebracht.
  • Bei einer Ausführungsform weist das epitaktische Halbleitermaterial 10 eine Breite W2 im Bereich von 10 nm bis 100 nm auf. Bei einer weiteren Ausführungsform liegt die Breite W2 des epitaktischen Halbleitermaterials 10 im Bereich von 20 nm bis 40 nm. Bei einigen Ausführungsformen wird die Breite W2 des epitaktischen Halbleitermaterials 10 so gewählt, dass sich das epitaktische Halbleitermaterial 10 von der Seitenwand einer ersten Finnenstruktur 5 zu der Seitenwand einer angrenzenden Finnenstruktur 5 erstreckt.
  • 3B ist eine Draufsicht auf die in 3A dargestellten Finnenstrukturen 5, in der die Schnittlinie c-c durch das epitaktische Halbleitermaterial 10 verläuft und der Pfeil, der sich von Punkt „d” erstreckt, die Perspektive einer Seitenansicht der Finnenstrukturen 5 angibt. Der Ausdruck „durch das epitaktische Halbleitermaterial”, wie er überall in der vorliegenden Offenbarung verwendet wird, soll der Schnittlinie c-c in 3B entsprechen. Der Ausdruck „Seitenansicht der Finnenstrukturen”, wie er überall in der vorliegenden Offenbarung verwendet wird, soll einer perspektivischen Ansicht der Finnenstrukturen von Punkt „d” in die durch den Pfeil angegebene Richtung entsprechen.
  • 4A ist eine seitliche Querschnittsansicht über die Finnenstrukturen 5, die ein Entfernen der dielektrischen Finnenabdeckung 6 und ein Ausbilden eines Ersatz-Gate-Stapels 14 auf den Finnenstrukturen 5 darstellt. Die dielektrische Finnenabdeckung 6 kann durch einen selektiven Ätzprozess entfernt werden. Bei einer Ausführungsform wird die dielektrische Finnenabdeckung 6 durch eine Ätzung entfernt, die gegenüber den Finnenstrukturen 5, dem epitaktischen Halbleitermaterial 10 und der dielektrischen Fläche 4 selektiv ist. Bei dem Ätzprozess zum Entfernen der dielektrischen Finnenabdeckung 6 kann es sich um eine anisotrope wie zum Beispiel eine reaktive Ionenätzung (RIE) oder um eine isotrope Ätzung wie zum Beispiel eine nasschemische Ätzung handeln. Bei einer Ausführungsform ist die obere Fläche der Finnenstrukturen 5 nach dem Entfernen der dielektrischen Finnenabdeckung 6 von der oberen Fläche des epitaktischen Halbleitermaterials 10 um eine Größenordnung im Bereich von 0 nm bis 20 nm vertikal versetzt. Bei einer weiteren Ausführungsform ist die obere Fläche der Finnenstrukturen 5 von der oberen Fläche des epitaktischen Halbleitermaterials 10 um eine Größenordnung im Bereich von 2 nm bis 10 nm vertikal versetzt. Bei einer noch weiteren Ausführungsform ist die obere Fläche der Finnenstrukturen 5 von der oberen Fläche des epitaktischen Halbleitermaterials 10 um eine Größenordnung im Bereich von 3 nm bis 5 nm vertikal versetzt. Bei einigen Ausführungsformen wird die dielektrische Finnenabdeckung 6 entfernt, sodass eine Tri-Gate-Halbleitereinheit bereitgestellt wird, und bei einigen Ausführungsformen wird die dielektrische Finnenabdeckung 6 nicht entfernt und verbleibt in der endgültigen Einheitenstruktur, sodass eine FinFET-Halbleitereinheit bereitgestellt wird.
  • Unter Bezugnahme auf 4A kann der Ersatz-Gate-Stapel 14 bei einer Ausführungsform eine Opfer-Gate-Dielektrikumschicht 11, eine Opfer-Gate-Leiterschicht 12 und eine dielektrische Opfer-Gate-Abdeckung 13 beinhalten. Die Opfer-Gate-Dielektrikumschicht 11 kann aus einem beliebigen dielektrischen Material wie zum Beispiel einem Oxid-, Nitrid- oder Oxynitrid-Material bestehen. Bei einer Ausführungsform wird die Zusammensetzung der Opfer-Gate-Dielektrikumschicht 11 so gewählt, dass das Opferdielektrikum durch eine Ätzung entfernt wird, die gegenüber den darunterliegenden Finnenstrukturen 5 selektiv ist. Die Opfer-Gate-Dielektrikumschicht 11 kann mithilfe eines Abscheidungsprozesses wie zum Beispiel einer chemischen Gasphasenabscheidung (chemical vapor deposition, CVD) ausgebildet werden. Die Opfer-Gate-Dielektrikumschicht 11 kann außerdem mithilfe von Verfahren zur Verdampfung, chemischen Lösungsabscheidung, Aufschleuderabscheidung und physikalischen Gasphasenabscheidung (physical vapor deposition, PVD) abgeschieden werden oder kann mithilfe von thermischen Aufwachsverfahren ausgebildet werden. Die Opfer-Gate-Leiterschicht 12 kann aus einem einen Halbleiter enthaltenden Material wie zum Beispiel einem Silicium enthaltenden Material, z. B. polykristallinem Silicium, einkristallinem Silicium, polykristallinem Silicium und Silicium-Germanium bestehen. Die Opfer-Gate-Leiterschicht 12 kann mithilfe eines Abscheidungsprozesses wie zum Beispiel Verfahren zur CVD, Verdampfung, chemischen Lösungsabscheidung, Aufschleuderabscheidung und PVD ausgebildet werden. Die dielektrische Opfer-Gate-Abdeckung 13 kann aus einem Oxid, Nitrid oder Oxynitrid bestehen und kann mithilfe von Verfahren zur chemischen Gasphasenabscheidung (CVD), physikalischen Gasphasenabscheidung (PVD), zum thermischen Aufwachsen oder einer Kombination davon ausgebildet werden.
  • Die 4B bis 4C stellen eine Ausführungsform eines Strukturierens des Ersatz-Gate-Stapels 14 dar, um eine Ersatz-Gate-Struktur 15 auf dem Kanalabschnitt der Finnenstrukturen 5 bereitzustellen. 4B ist eine seitliche Querschnittsansicht durch die Finnenstruktur, und 4C ist eine seitliche Querschnittsansicht durch das epitaktische Halbleitermaterial. Die Ersatz-Gate-Struktur 15 beinhaltet ein Opfermaterial, das die Geometrie einer später ausgebildeten funktionalen Gate-Struktur definiert, die dazu dient, die Halbleitereinheit von einem „Ein”- in einen „Aus”-Zustand und umgekehrt zu schalten.
  • Bei einer Ausführungsform kann der in 4A dargestellte Ersatz-Gate-Stapel 14 mithilfe von Photolithographie- und Ätzprozessen strukturiert und geätzt werden, um die in den 4B und 4C dargestellte Ersatz-Gate-Struktur 15 bereitzustellen. Bei einer Ausführungsform wird durch Aufbringen eines Photolacks auf die zu ätzende Fläche, Belichten des Photolacks mit einem Strahlungsmuster und anschließend Entwickeln des Musters in dem Photolack mithilfe eines Photolackentwicklers ein Muster erzeugt. Nachdem das Strukturieren des Photolacks abgeschlossen ist, sind die durch den Photolack bedeckten Teilbereiche geschützt, wohingegen die freigelegten Bereiche mithilfe eines selektiven Ätzprozesses entfernt werden, der die ungeschützten Bereiche entfernt. Bei einer Ausführungsform entfernt der Ätzprozess die freigelegten Abschnitte des Ersatz-Gate-Stapels 14 mit einer Ätzchemie, die gegenüber den Finnenstrukturen 5 und dem epitaktischen Halbleitermaterial 10 selektiv ist. Bei einer Ausführungsform handelt es sich bei dem Ätzprozess, der die Ersatz-Gate-Struktur 15 ausbildet, um eine anisotrope Ätzung. Die anisotrope Ätzung kann eine reaktive Ionenätzung (RIE) beinhalten. Zu sonstigen Beispielen für eine anisotrope Ätzung, die verwendet werden kann, zählen Ionenstrahlätzen, Plasmaätzen oder Laserablation. Der verbleibende Abschnitt des Ersatz-Gate-Stapels, der die Ersatz-Gate-Struktur 15 bereitstellt, befindet sich auf einem Kanalabschnitt der Finnenstrukturen 5.
  • Die 5A und 5B stellen eine Ausführungsform eines Ausbildens eines Zwischenebenendielektrikums 20 auf der Ersatz-Gate-Struktur 15, dem epitaktischen Halbleitermaterial 10 und den Finnenstrukturen 5 und eines Planarisierens des Zwischenebenendielektrikums 20 dar, sodass eine obere Fläche des Zwischenebenendielektrikums 20 mit einer oberen Fläche der Ersatz-Gate-Struktur 15 koplanar ist. Das Zwischenebenendielektrikum 20 kann aus der Gruppe, die aus Silicium enthaltenden Materialien wie zum Beispiel SiO2-, Si3N4-, SiOxNy-, SiC-, SiCO-, SiCOH- und SiCH-Verbindungen besteht; den oben genannten Silicium enthaltenden Materialien, bei denen das Si zum Teil oder vollständig durch Ge ersetzt ist; mit Kohlenstoff dotierten Oxiden; anorganischen Oxiden; anorganischen Polymeren; Hybridpolymeren; organischen Polymeren wie zum Beispiel Polyamiden oder SiLKTM; sonstigen Kohlenstoff enthaltenden Materialien; organisch-anorganischen Materialien wie zum Beispiel Aufschleudergläsern und Materialien auf der Grundlage von Silsesquioxan; und diamantähnlichem Kohlenstoff (diamond-like carbon, DLC), amorphem hydrierten Kohlenstoff (α-C:H) oder Silicium-Bor-Nitrid (SiBN) gewählt werden. Die Zwischenebenen-Dielektrikumschicht 20 kann mithilfe von zumindest einem von einem Aufschleudern aus einer Lösung, Aufsprühen aus einer Lösung, einer chemischen Gasphasenabscheidung (CVD), einer plasmaunterstützten CVD (plasma enhanced CVD, PECVD), Atomlagenabscheidung (atomic layer deposition, ALD), Sputter-Abscheidung, einer reaktiven Sputter-Abscheidung, Ionenstrahlabscheidung und Verdampfung abgeschieden werden. Im Anschluss an die Abscheidung des dielektrischen Materials für die Zwischenebenen-Dielektrikumschicht 20 wird ein Planarisierungsprozess durchgeführt, um eine planare obere Fläche bereitzustellen, wobei die obere Fläche der Zwischenebenen-Dielektrikumschicht 20 mit der oberen Fläche der Ersatz-Gate-Struktur 25 koplanar ist. Die Planarisierung der Zwischenebenen-Dielektrikumschicht 20 kann durch chemisch-mechanische Planarisierung (CMP) bereitgestellt werden.
  • Die 6A und 6B stellen eine Ausführungsform eines Entfernens der Ersatz-Gate-Struktur 15 dar, um eine erste Öffnung 25 zu den Finnenstrukturen 5 bereitzustellen. 6A ist eine seitliche Querschnittsansicht durch eine Finnenstruktur 5, und 6B ist eine seitliche Querschnittsansicht durch ein epitaktisches Halbleitermaterial 10. Bei einer Ausführungsform kann die Ersatz-Gate-Struktur 15 mit einem Ätzprozess entfernt werden. Bei dem Ätzprozess zum Entfernen der Ersatz-Gate-Struktur 15 kann es sich um eine selektive Ätzung handeln. Die Ersatz-Gate-Struktur 15 kann mithilfe eines Nass- oder Trockenätzprozesses entfernt werden. Bei einer Ausführungsform wird die Ersatz-Gate-Struktur 15 durch eine reaktive Ionenätzung (RIE) entfernt. In einem Beispiel kann ein Ätzschritt zum Entfernen der Ersatz-Gate-Struktur 15 eine Ätzchemie zum gegenüber den Finnenstrukturen 5, dem epitaktischen Halbleitermaterial 10 und der Zwischenebenen-Dielektrikumschicht 20 selektiven Entfernen der Ersatz-Gate-Struktur 15 beinhalten.
  • 7 ist eine seitliche Querschnittsansicht durch ein epitaktisches Halbleitermaterial 10, die ein Entfernen eines freigelegten Abschnitts des epitaktischen Halbleitermaterials 10 von der in 6B dargestellten Struktur mit einer anisotropen Ätzung darstellt, um eine zweite Öffnung 30 bereitzustellen, die auf der dielektrischen Fläche 4 endet. Bei der anisotropen Ätzung zum Entfernen des freigelegten Abschnitts des epitaktischen Halbleitermaterials 10 kann es sich um eine reaktive Ionenätzung (RIE) handeln. Zu sonstigen anisotropen Ätzprozessen, die zum Entfernen des freigelegten Abschnitts des epitaktischen Halbleitermaterials 10 geeignet sind, zählen Ionenstrahlätzen, Plasmaätzen oder Laserablation. Bei einer Ausführungsform entfernt der Ätzprozess zum Entfernen des epitaktischen Halbleitermaterials 10 das Material des epitaktischen Halbleitermaterials 10 selektiv gegenüber der Zwischenebenen-Dielektrikumschicht 20 und den Finnenstrukturen 5, wobei der Ätzprozess auf der dielektrischen Fläche 4 endet.
  • Die 8A bis 8C stellen eine Ausführungsform eines Ausbildens einer funktionalen Gate-Struktur in der ersten Öffnung und der zweiten Öffnung zu den Finnenstrukturen 5 dar. 8A ist eine seitliche Querschnittsansicht über die Finnenstrukturen 5, 8B ist eine seitliche Querschnittsansicht durch die zumindest eine Finnenstruktur 5, und 8C ist eine seitliche Querschnittsansicht durch das epitaktische Halbleitermaterial 10. Die funktionale Gate-Struktur 35 beinhaltet zumindest ein Gate-Dielektrikum 36 und zumindest einen Gate-Leiter 37. Das zumindest eine Gate-Dielektrikum 36 der funktionalen Gate-Struktur 35 kann aus einem beliebigen dielektrischen Material bestehen, zum Beispiel aus Oxiden, Nitriden und Oxynitriden. Bei einer Ausführungsform kann das zumindest eine Gate-Dielektrikum 36 durch ein dielektrisches High-k-Material bereitgestellt werden. Der Begriff „High-k”, der dazu verwendet wird, das Material des zumindest einen Gate-Dielektrikums 36 zu beschreiben, bezeichnet ein dielektrisches Material mit einer bei Raumtemperatur (20°C bis 25°C) und Atmosphärendruck (1 atm) höheren Dielektrizitätskonstante als Siliciumoxid (SiO2). Beispielsweise kann ein dielektrisches High-k-Material eine höhere Dielektrizitätskonstante als 4,0 aufweisen. In einem weiteren Beispiel weist das dielektrische High-k-Material eine höhere Dielektrizitätskonstante als 7,0 auf. In einem noch weiteren Beispiel kann die Dielektrizitätskonstante des dielektrischen High-k-Materials höher als 10,0 sein. Bei einer Ausführungsform besteht das zumindest eine Gate-Dielektrikum 36 aus einem High-k-Oxid wie zum Beispiel HfO2, ZrO2, Al2O3, TiO2, La2O3, SrTiO3, LaAlO3, Y2O3 und Gemischen davon. Zu sonstigen Beispielen für dielektrische High-k-Materialien für das zumindest eine Gate-Dielektrikum 36 zählen Hafniumsilicat, Hafnium-Silicium-Oxynitrid oder Kombinationen davon. Bei einer Ausführungsform kann das zumindest eine Gate-Dielektrikum 36 durch chemische Gasphasenabscheidung (CVD) abgeschieden werden. Zu Varianten von CVD-Prozessen, die zum Abscheiden des zumindest einen Gate-Dielektrikums 36 geeignet sind, zählen APCVD, LPCVD, PECVD, MOCVD, ALD und Kombinationen davon, ohne auf diese beschränkt zu sein.
  • Bei einer Ausführungsform kann das zumindest eine Gate-Dielektrikum 36 mithilfe eines konformen Abscheidungsverfahrens abgeschieden werden. Der Begriff „konforme Schicht bezeichnet eine Schicht mit einer Dicke, die nicht um mehr oder weniger als 20% eines Durchschnittswertes für die Dicke der Schicht abweicht. Das zumindest eine Gate-Dielektrikum 36 kann auf dem Kanalabschnitt der Finnenstrukturen 5 abgeschieden werden. Das zumindest eine Gate-Dielektrikum 36 wird außerdem auf den Seitenwänden der ersten Öffnung und den Seitenwänden der zweiten Öffnung ausgebildet, die durch das Zwischenebenendielektrikum 20 definiert werden. Bei einer Ausführungsform ist die Dicke des zumindest einen Gate-Dielektrikums 36 größer als 0,8 nm. Typischer weist das zumindest eine Gate-Dielektrikum 36 eine Dicke im Bereich von etwa 1,0 nm bis etwa 6,0 nm auf.
  • Der zumindest eine Gate-Leiter 37 wird auf dem zumindest einen Gate-Dielektrikum 36 ausgebildet. Der zumindest eine Gate-Leiter 37 kann durch einen Abscheidungsprozess wie zum Beispiel CVD, plasmaunterstützte CVD, Plattieren und/oder Sputtern, gefolgt von einer Planarisierung, ausgebildet werden. Bei einer Ausführungsform besteht der zumindest eine Gate-Leiter 37 aus Metall oder einem dotierten Halbleiter. Zu Beispielen für Metalle, die für den zumindest einen Gate-Leiter 37 eingesetzt werden können, können W, Ni, Ti, Mo, Ta, Cu, Pt, Ag, Au, Ru, Ir, Rh und Re, Al, TiN, WN, TaN, TiAlN, TaAlN und Legierungen davon zählen, ohne auf diese beschränkt zu sein. Ein Beispiel für einen dotierten Halbleiter, der für den zumindest einen Gate-Leiter 37 geeignet ist, ist dotiertes Polysilicium.
  • Unter Bezugnahme auf 8C ist bei einer Ausführungsform die Seitenwand S2 der funktionalen Gate-Struktur 35 im Wesentlichen senkrecht zu der oberen Fläche der dielektrischen Fläche 4, wobei sich die Ebene, die durch die Seitenwand S2 der funktionalen Gate-Struktur 35 definiert wird, und eine Ebene, die durch eine obere Fläche der dielektrischen Fläche 4 definiert wird, in einem Winkel α1 von 90° +/– 10° schneiden. Bei einer weiteren Ausführungsform schneiden sich die Ebene, die durch die Seitenwand S2 der funktionalen Gate-Struktur 35 definiert wird, und eine Ebene, die durch eine obere Fläche der dielektrischen Fläche 4 definiert wird, in einem Winkel α2 von 90° +/– 5°. Bei einer noch weiteren Ausführungsform schneiden sich die Ebene, die durch die Seitenwand S2 der funktionalen Gate-Struktur 35 definiert wird, und eine Ebene, die durch eine obere Fläche der dielektrischen Fläche 4 definiert wird, in einem Winkel α2 von 90°.
  • Bei einigen Ausführungsformen, bei denen das epitaktische Halbleitermaterial 10 vor dem Ausbilden der funktionalen Gate-Struktur 35 nicht dotiert worden ist, um die Source- und Drain-Bereiche der Halbleitereinheit bereitzustellen, kann zumindest ein Abschnitt der Zwischenebenen-Dielektrikumschicht 20 entfernt werden, um einen verbleibenden Abschnitt des epitaktischen Halbleitermaterials 10 freizulegen. Nachdem der verbleibende Abschnitt des epitaktischen Halbleitermaterials 10 freigelegt worden ist, kann ein n- oder p-Dotierstoff mithilfe von Ionenimplantation in das epitaktische Halbleitermaterial implantiert werden, um die Source- und Drain-Bereiche der Halbleitereinheit bereitzustellen.
  • Bei einigen Ausführungsformen steht bei dem unter Bezugnahme auf die 1 bis 8C beschriebenen Verfahren, in dem die dielektrischen Finnenabdeckungen 6 von den Finnenstrukturen 5 entfernt werden, das zumindest eine funktionale Gate-Dielektrikum 36 in direktem Kontakt mit einer Seitenwand und einer oberen Fläche für jede der Finnenstrukturen 5, und bei der Halbleitereinheit, die durch das Verfahren ausgebildet wird, handelt es sich um eine Tri-Gate-Halbleitereinheit. Bei anderen Ausführungsformen steht bei dem unter Bezugnahme auf die 1 bis 8C beschriebenen Verfahren, in dem die dielektrischen Finnenabdeckungen 6 nicht von der oberen Fläche der Finnenstrukturen 5 entfernt werden, das funktionale Gate-Dielektrikum 36 in direktem Kontakt mit einer Seitenwand für jede der Finnenstrukturen 5 und ist durch die dielektrischen Finnenabdeckungen 6 von einer oberen Fläche für jede der Finnenstrukturen 5 getrennt, und bei der Halbleitereinheit handelt es sich um eine FinFET-Halbleitereinheit.
  • Bei einer weiteren Ausführungsform der vorliegenden Offenbarung wird ein Low-k-Abstandselement angrenzend an das High-k-Gate-Dielektrikum der funktionalen Gate-Struktur ausgebildet. Der Begriff „low”, der dazu verwendet wird, das Abstandselement zu beschreiben, das sich angrenzend an das Gate-Dielektrikum der funktionalen Gate-Struktur befindet, gibt an, dass das Abstandselement eine niedrigere Dielektrizitätskonstante als das Gate-Dielektrikum aufweist. Bei einigen Ausführungsformen verringert das Low-k-Abstandselement die parasitäre Kapazität der Halbleitereinheit. Ein Prozessablauf zum Ausbilden des Low-K-Abstandselements wird in den 1 bis 6B zusammen mit den 9 und 10 dargestellt. Bei einer Ausführungsform kann das Verfahren mit einem Ausbilden eines epitaktischen Halbleitermaterials 10 auf den Seitenwänden S1 der Finnenstrukturen 5 beginnen, die sich auf der dielektrischen Fläche 4 befinden, wie in 3A dargestellt. Wie oben unter Bezugnahme auf 3A beschrieben, können die Finnenstrukturen 5 eine erste Zusammensetzung aufweisen, die sich von einer zweiten Zusammensetzung des epitaktischen Halbleitermaterials 10 unterscheidet. Eine Ersatz-Gate-Struktur 15 kann anschließend auf einem Kanalabschnitt der Finnenstrukturen 5 ausgebildet werden, wie in den 4A bis 4C dargestellt. Eine Zwischenebenen-Dielektrikumschicht 20 wird dann über einem freigelegten Abschnitt der Finnenstrukturen 5 ausgebildet, wobei die Zwischenebenen-Dielektrikumschicht 20 eine obere Fläche aufweist, die mit einer oberen Fläche der Ersatz-Gate-Struktur 15 koplanar ist, wie in den 5A und 5B dargestellt. Die Ersatz-Gate-Struktur 15 wird anschließend mit einer Ätzung entfernt, die gegenüber der zumindest einen Finnenstruktur 5 und dem epitaktischen Halbleitermaterial 10 selektiv ist, wobei das Entfernen der Ersatz-Gate-Struktur 15 eine erste Öffnung 25 zu den Finnenstrukturen 5 bereitstellt, wie in 6A dargestellt. Ein freigelegter Abschnitt des epitaktischen Halbleitermaterials 10 wird mit einer anisotropen Ätzung entfernt, um eine zweite Öffnung 30 bereitzustellen, die auf der dielektrischen Fläche 4 endet, wie in 6B dargestellt.
  • Die obige Zusammenfassung der in den 1 bis 6B dargestellten Prozessschritte soll diese Ausführungsform nicht nur auf die obige Beschreibung beschränken, da der gesamte Prozessablauf der zuvor unter Bezugnahme auf die 1 bis 6B beschriebenen Ausführungsformen auf die vorliegende Ausführungsform angewandt werden kann. Beispielsweise kann jede der Finnenstrukturen 5, die in dem in den 1 bis 6B, 9 und 10 dargestellten Verfahren eingesetzt werden, eine dielektrische Finnenabdeckung 6 (wie in 2 dargestellt) beinhalten, die nach dem Ausbilden des Opferhalbleitermaterials 10 (wie in 3A dargestellt) und vor dem Ausbilden der Ersatz-Gate-Struktur 15 (wie in den 4A bis 4C dargestellt) entfernt wird.
  • Unter Bezugnahme auf 9 wird eine isotrope Ätzung auf die zweite Öffnung 30 angewandt, die in 6B dargestellt wird, um die Breite der zweiten Öffnung 30 zu vergrößern. Im Gegensatz zu anisotropen Ätzprozessen ist eine isotrope Ätzung nichtgerichtet. Bei der ersten Breite W3 handelt es sich um die Breite der zweiten Öffnung vor dem isotropen Ätzprozess. Die erste Breite W3 stimmt mit der gewünschten Gate-Länge überein und kann in einem Bereich von 5 nm bis zu einigen Mikrometern liegen, z. B. 1 Mikrometer, 2 Mikrometer, 3 Mikrometer usw. Bei der zweiten Breite W4 handelt es sich um die Breite der zweiten Öffnung 30 nach dem isotropen Ätzprozess. Bei einer Ausführungsform ist die zweite Breite W4 um eine Größenordnung im Bereich von 2 nm bis 10 nm größer als die erste Breite W3. Bei einer weiteren Ausführungsform ist die zweite Breite W4 um eine Größenordnung im Bereich von 4 nm bis 8 nm größer als die erste Breite W3.
  • Bei einer Ausführungsform entfernt der isotrope Ätzprozess das epitaktische Halbleitermaterial 10 selektiv gegenüber der Zwischenebenen-Dielektrikumschicht 20 und den Finnenstrukturen 5. Durch gegenüber der Zwischenebenen-Dielektrikumschicht 20 und den Finnenstrukturen 5 selektives Ätzen des epitaktischen Halbleitermaterials 10 wird ein Unterätzungsbereich unter der Zwischenebenen-Dielektrikumschicht 20 ausgebildet. Bei einer Ausführungsform, bei der der epitaktische Halbleiter 10 aus SiGe besteht und die Finnenstrukturen 5 aus Si bestehen, kann die isotrope Ätzung zum Vergrößern der Breite der zweiten Öffnung eine Nassätzung mithilfe eines Gemisches aus Wasserstoffperoxid (H2O2), Ammoniumhydroxid (NH4OH) und Wasser, eine Nassätzung mithilfe von Wasserstoffperoxid oder eine Trockenätzung in einer HCl-Umgebung beinhalten.
  • Unter Bezugnahme auf 9 wird im Anschluss an die isotrope Ätzung eine konforme dielektrische Schicht 40 mit einer ersten Dielektrizitätskonstante auf die zweite Öffnung 30 aufgebracht. Die Dielektrizitätskonstante der konformen dielektrischen Schicht 40 ist üblicherweise niedriger als die der nachfolgend ausgebildeten funktionalen Gate-Dielektrikumschicht, um die parasitäre Kapazität zu verringern, die in der Halbleitereinheit ausgebildet wird. Wenn es sich zum Beispiel bei der funktionalen Gate-Dielektrikumschicht der nachfolgend ausgebildeten funktionalen Gate-Struktur um ein High-k-Gate-Dielektrikum wie etwa Hafniumoxid (HfO2) handelt, kann die konforme dielektrische Schicht 40 aus einem Lower-k-Dielektrikum wie etwa Siliciumoxid (SiO2), Siliciumnitrid (SiN) oder Siliciumoxynitrid bestehen.
  • Bei einer Ausführungsform handelt es sich bei einem Low-k-Dielektrikum der konformen dielektrischen Schicht 40 um ein dielektrisches Material mit einer Dielektrizitätskonstante im Bereich von 2 bis 9, und bei einem High-k-Dielektrikum des nachfolgend ausgebildeten funktionalen Gate-Dielektrikums handelt es sich um ein dielektrisches Material mit einer Dielektrizitätskonstante im Bereich von 10 bis 40. Bei einer weiteren Ausführungsform handelt es sich bei dem Low-k-Dielektrikum der konformen dielektrischen Schicht 40 um ein dielektrisches Material mit einer Dielektrizitätskonstante, die im Bereich von 3 bis 7 liegt, und das dielektrische High-k-Material des nachfolgend ausgebildeten funktionalen Gate-Dielektrikums weist eine Dielektrizitätskonstante im Bereich von 10 bis 25 auf. Die hierin erörterten Dielektrizitätskonstanten gelten für Raumtemperatur, z. B. 20°C bis 25°C und Atmosphärendruck (1 atm).
  • Die konforme dielektrische Schicht 40 kann mithilfe eines Abscheidungsprozesses wie etwa chemischer Gasphasenabscheidung (CVD), z. B. plasmaunterstützter chemischer Gasphasenabscheidung (PECVD), oder Atomlagenabscheidung (ALD) ausgebildet werden. Die Dicke der konformen dielektrischen Schicht 40 kann so gewählt werden, dass sie zumindest die Unterätzungsbereiche füllt, die durch die isotrope Ätzung ausgebildet worden sind, die die Breite der zweiten Öffnung 30 zu der zweiten Breite W2 vergrößert hat. Die Abschnitte der konformen dielektrischen Schicht 40, die sich in den Unterätzungsbereichen befinden, befinden sich in einem unteren Abschnitt der zweiten Öffnung 30 und stehen in direktem Kontakt mit dem verbleibenden Abschnitt des epitaktischen Halbleitermaterials 10. Die konforme dielektrische Schicht 40 kann auch auf der oberen Fläche der Zwischenebenen-Dielektrikumschicht 20 und den Seitenwandflächen der Zwischenebenen-Dielektrikumschicht 20, die den oberen Abschnitt der zweiten Öffnung 30 bereitstellen, wie auch auf dem Boden der zweiten Öffnung 30 abgeschieden werden, der durch die dielektrische Fläche 4 bereitgestellt wird. Bei einer Ausführungsform weist die konforme dielektrische Schicht 40 eine Dicke im Bereich von 2 nm bis 10 nm auf. Bei einer weiteren Ausführungsform weist die konforme dielektrische Schicht 40 eine Dicke im Bereich von 2 nm bis 5 nm auf.
  • Unter Bezugnahme auf 10 kann eine anisotrope Ätzung wie zum Beispiel eine reaktive Ionenätzung (RIE) bei einer Ausführungsform die Abschnitte der konformen dielektrischen Schicht 40 entfernen, die sich auf der oberen Fläche der Zwischenebenen-Dielektrikumschicht 20, den Seitenwandflächen der Zwischenebenen-Dielektrikumschicht 20, die den oberen Abschnitt der zweiten Öffnung 30 bereitstellen, und dem Boden der zweiten Öffnung 30 befinden, der durch die dielektrische Fläche 4 bereitgestellt wird. Bei einer Ausführungsform ist die anisotrope Ätzung, die auf die konforme dielektrische Schicht 40 angewandt wird, selektiv gegenüber der Zwischenebenen-Dielektrikumschicht 20, der dielektrischen Fläche 4 und den Finnenstrukturen 5. Der verbleibende Abschnitt der konformen dielektrischen Schicht 40 befindet sich in den Unterätzungsbereichen und stellt das Low-k-Abstandselement 45 bereit, das sich angrenzend an das nachfolgend ausgebildete funktionale High-k-Gate-Dielektrikum der funktionalen Gate-Struktur befindet. Bei einigen Ausführungsformen wird, da sich die konforme dielektrische Schicht 40 in den Unterätzungsbereichen befindet und es sich bei dem Ätzprozess um eine anisotrope Ätzung handelt, der Abschnitt der konformen dielektrischen Schicht 40, der sich in den Unterätzungsbereichen befindet, durch den überhängenden Abschnitt der Zwischenebenen-Dielektrikumschicht 20 davor geschützt, entfernt zu werden. Bei einer Ausführungsform weist das Low-k-Abstandselement 45 eine Breite im Bereich von 2 nm bis 10 nm auf. Bei einer weiteren Ausführungsform weist das Low-k-Abstandselement 45 eine Breite im Bereich von 2 nm bis 5 nm auf.
  • 10 stellt des Weiteren ein Ausbilden einer funktionalen Gate-Struktur 35 dar, die zumindest einen Abschnitt der zweiten Öffnung 30, die in 9 dargestellt wird, wie auch die zweite Öffnung zu den Finnenstrukturen füllt. 10 ist eine seitliche Querschnittsansicht durch das epitaktische Halbleitermaterial 10. Die funktionale Gate-Struktur 35 beinhaltet zumindest ein funktionales Gate-Dielektrikum 36 und zumindest einen funktionalen Gate-Leiter 37. Bei einigen Ausführungsformen weist das funktionale Gate-Dielektrikum 36, z. B. ein High-k-Gate-Dielektrikum, eine höhere Dielektrizitätskonstante als die Dielektrizitätskonstante des Low-k-Abstandselements 45 auf. Die funktionale Gate-Struktur 35, die den zumindest einen funktionalen Gate-Leiter 37 und das zumindest eine funktionale Gate-Dielektrikum 36 beinhaltet, das in 10 dargestellt ist, ähnelt der funktionalen Gate-Struktur 35, die oben unter Bezugnahme auf die 8A bis 8C beschrieben worden ist. Daher ist das Verfahren zum Ausbilden der funktionalen Gate-Struktur 35 und die Beschreibung ihrer Bestandteile, die oben unter Bezugnahme auf die 8A bis 8C beschrieben worden sind, geeignet für die funktionale Gate-Struktur 35, die in 10 dargestellt ist, abgesehen davon, dass in der in 10 dargestellten Struktur die funktionale Gate-Struktur 35 in direktem Kontakt mit dem Low-k-Abstandselement 45 steht. Bei einer Ausführungsform erstreckt sich das Low-k-Abstandselement 45 zwischen den Seitenwänden der angrenzenden Finnenstrukturen 5 und trennt den verbleibenden Abschnitt des epitaktischen Halbleitermaterials 10 von der funktionalen Gate-Struktur 35. Das Low-k-Abstandselement 45 weist eine obere Fläche auf, die mit einer oberen Fläche der Finnenstrukturen 5 im Wesentlichen koplanar ist. Der Ausdruck „im Wesentlichen koplanar”, wie er verwendet wird, um die obere Fläche der Finnenstrukturen 5 und die obere Fläche des Low-k-Abstandselements 45 zu beschreiben, soll kennzeichnen, dass der vertikale Versatz zwischen der oberen Fläche der Finnenstrukturen 5 und der oberen Fläche des Low-k-Abstandselements 45 nicht größer als 5 nm sein darf.
  • Bei einigen Ausführungsformen steht bei dem unter Bezugnahme auf die 1 bis 6B, 9 und 10 beschriebenen Verfahren, in dem die dielektrischen Finnenabdeckungen 6 von den Finnenstrukturen 5 entfernt werden, das zumindest eine funktionale Gate-Dielektrikum 36 in direktem Kontakt mit einer Seitenwand und einer oberen Fläche für jede der Finnenstrukturen 5, und bei der Halbleitereinheit, die durch das Verfahren ausgebildet wird, handelt es sich um eine Tri-Gate-Halbleitereinheit. Bei anderen Ausführungsformen steht bei dem unter Bezugnahme auf die 1 bis 6B, 9 und 10 beschriebenen Verfahren, in dem die dielektrischen Finnenabdeckungen 6 nicht von der oberen Fläche der Finnenstrukturen 5 entfernt werden, das zumindest eine funktionale Gate-Dielektrikum 36 in direktem Kontakt mit einer Seitenwand für jede der Finnenstrukturen 5 und ist durch die dielektrischen Finnenabdeckung 6 von einer oberen Fläche für jede der Finnenstrukturen 5 getrennt. Bei dieser Ausführungsform handelt es sich bei der Halbleitereinheit um eine FinFET-Halbleitereinheit.
  • Eine weitere Ausführungsform der vorliegenden Offenbarung wird durch einen Prozessablauf bereitgestellt, der durch die 1 bis 4C zusammen mit den 11 bis 17B dargestellt wird, in dem ein Opferhalbleitermaterial 10 eingesetzt werden kann, um die Schwierigkeiten von Topographieschwankungen in der Fertigung von Halbleitereinheiten zu lösen, die Finnenstrukturen beinhalten. Die Schwankungen in der Topographie von Finnenstrukturen können dazu führen, dass funktionale Gate-Strukturen eine konische Seitenwand aufweisen. Die hierin offenbarten Verfahren und Strukturen, die das Opferhalbleitermaterial 10 einsetzen können, um die Topographie der Finnenstrukturen zu verringern, können funktionale Gate-Strukturen mit senkrechten Seitenwänden ausbilden.
  • Bei einer Ausführungsform wird ein Verfahren zum Fertigen einer Halbleitereinheit bereitgestellt, das mit einem epitaktischen Ausbilden eines epitaktischen Halbleitermaterials 10 (das im Folgenden als Opferhalbleitermaterial 10 bezeichnet wird) auf zumindest zwei Finnenstrukturen 5 beginnen kann, wobei sich das Opferhalbleitermaterial 10 zumindest von einer ersten Seitenwand einer ersten Finnenstruktur 5 zu einer zweiten Seitenwand einer angrenzenden Finnenstruktur 5 erstreckt, wie oben unter Bezugnahme auf 3A beschrieben. Das Opferhalbleitermaterial 10 kann eine andere Zusammensetzung als die Finnenstrukturen 5 aufweisen. Beispielsweise kann das Opferhalbleitermaterial 10 aus einem Germanium enthaltenden Halbleitermaterial wie etwa Germanium (Ge) oder Silicium-Germanium (SiGe) bestehen, und jede der Finnenstrukturen 5 kann aus einem Silicium enthaltenden Halbleitermaterial bestehen, das kein Germanium beinhaltet, wie etwa Silicium (Si). Üblicherweise wird das Opferhalbleitermaterial 10 bei dieser Ausführungsform nicht dotiert. Unter Bezugnahme auf die 4A bis 4C kann anschließend eine Ersatz-Gate-Struktur 15 auf einem Kanalabschnitt jeder der Finnenstrukturen 5 ausgebildet werden. Die obige Zusammenfassung der in den 1 bis 4C dargestellten Prozessschritte soll diese Ausführungsform nicht nur auf die obige Beschreibung beschränken, da der gesamte Prozessablauf, der unter Bezugnahme auf die 1 bis 4C für die vorherigen Ausführungsformen beschrieben worden ist, auf die vorliegende Ausführungsform angewandt werden kann. Beispielsweise kann jede der Finnenstrukturen 5, die in dem in den 1 bis 4C und 11 bis 17 dargestellten Verfahren eingesetzt werden, eine dielektrische Finnenabdeckung 6 (wie in 2 dargestellt) beinhalten, die nach dem Ausbilden des Opferhalbleitermaterials 10 (wie in 3A dargestellt) und vor dem Ausbilden des Ersatzes (wie in den 4A bis 4C dargestellt) entfernt wird.
  • 11 stellt eine Ausführungsform eines anisotropen Ätzens des Opferhalbleitermaterials 10, das in 4C dargestellt wird, mit einer Ätzchemie dar, die zumindest gegenüber der Ersatz-Gate-Struktur 15 und den Finnenstrukturen 5 selektiv ist. 11 ist eine seitliche Querschnittsansicht durch das Opferhalbleitermaterial 10. Bei einer Ausführungsform befindet sich ein verbleibender Abschnitt des Opferhalbleitermaterials 10 unter der Ersatz-Gate-Struktur 15. Bei einer Ausführungsform kann es sich bei der anisotropen Ätzung zum Entfernen der freigelegten Abschnitte des Opferhalbleitermaterials 10 um eine reaktive Ionenätzung (RIE) handeln. Zu sonstigen anisotropen Ätzverfahren, die an dieser Stelle der vorliegenden Offenbarung verwendet werden können, zählen Ionenstrahlätzen, Plasmaätzen oder Laserablation. Bei einer Ausführungsform kann der anisotrope Ätzprozess zum Entfernen der freigelegten Abschnitte des Opferhalbleitermaterials 10 selektiv gegenüber der dielektrischen Opfer-Gate-Abdeckungsschicht 13, den Finnenstrukturen 5 und der dielektrischen Fläche 4 sein. Bei einigen Ausführungsformen werden, da die Ersatz-Gate-Struktur 15 als Ätzmaske dient, die Seitenwände des verbleibenden Abschnitts des Opferhalbleitermaterials 10, die durch die anisotrope Ätzung geformt werden, auf die Seitenwände der darüberliegenden Ersatz-Gate-Struktur 15 ausgerichtet.
  • Die 12A bis 14 stellen eine Ausführungsform eines Ausbildens eines dielektrischen Abstandselements 50 auf Seitenwänden der Ersatz-Gate-Struktur 15 und des verbleibenden Abschnitts des Opferhalbleitermaterials 10 dar. Die 12A und 12B stellen eine Ausführungsform eines Abscheidens einer konformen dielektrischen Schicht 47 auf Flächen der Ersatz-Gate-Struktur 15, der dielektrischen Fläche 4, des verbleibenden Abschnitts des Opferhalbleitermaterials 10 und der Finnenstrukturen 5 dar. 12A ist eine seitliche Querschnittsansicht durch das Opferhalbleitermaterial 10, und 12B ist eine seitliche Querschnittsansicht durch eine der Finnenstrukturen 5.
  • Die konforme dielektrische Schicht 47 kann aus einem beliebigen dielektrischen Material bestehen, darunter aus Oxiden, Nitriden und dielektrischen Oxynitridmaterialien. In einem Beispiel besteht die konforme dielektrische Schicht 47 aus Silicium-Nitrid (SiN), Silicium-Bor-Nitrid (SiBN) oder SiCBN. Die konforme dielektrische Schicht 47 kann mithilfe eines Abscheidungsprozesses wie etwa chemischer Gasphasenabscheidung (CVD), z. B. plasmaunterstützter chemischer Gasphasenabscheidung (PECVD), oder Atomlagenabscheidung (ALD) ausgebildet werden. Bei einer Ausführungsform weist die konforme dielektrische Schicht 47 eine Dicke im Bereich von 2 nm bis 15 nm auf. Bei einer weiteren Ausführungsform weist die konforme dielektrische Schicht 47 eine Dicke im Bereich von 3 nm bis 10 nm auf.
  • Die 13A und 13B stellen eine Ausführungsform eines anisotropen Ätzens der konformen dielektrischen Schicht 47 dar, wobei sich ein erster verbleibender Abschnitt der konformen dielektrischen Schicht, der das dielektrische Abstandselement 50 bereitstellt, auf den Seitenwänden der Ersatz-Gate-Struktur 15, den Seitenwänden der Finnenstrukturen 5 und den Seitenwänden des verbleibenden Abschnitts des Opferhalbleitermaterials 10 befindet. 13A ist eine seitliche Querschnittsansicht durch das Opferhalbleitermaterial 10, und 13B ist eine seitliche Querschnittsansicht durch eine der Finnenstrukturen 5. Zu Beispielen für anisotrope Ätzprozesse, die auf die konforme dielektrische Schicht 47 angewandt werden können, zählen reaktives Ionenätzen (RIE), Ionenstrahlätzen, Plasmaätzen, Laserablation oder eine Kombination davon. Unter Bezugnahme auf die 12A bis 13B wird aufgrund des anisotropen Charakters der Ätzung die geringere vertikale Dicke V1 der konformen dielektrischen Schicht 47, die sich auf den horizontalen Flächen der oberen Fläche der Ersatz-Gate-Struktur 15, der oberen Fläche der Finnenstrukturen 5 und der oberen Fläche der dielektrischen Fläche 4 befindet, entfernt, wohingegen die größere vertikale Dicke V2 der konformen dielektrischen Schicht 47, die sich auf den Seitenwänden der Finnenstrukturen 5, den Seitenwänden des verbleibenden Abschnitts des Opferhalbleitermaterials 10 und den Seitenwänden der Ersatz-Gate-Struktur 15 befindet, verbleibt, um das dielektrische Abstandselement 50 bereitzustellen.
  • Bei dem anisotropen Ätzprozess kann es sich um einen zeitlich festgelegten Ätzprozess handeln, und er kann mithilfe von Endpunkt-Erkennungstechniken beendet werden. Bei einigen Ausführungsformen kann ein verbleibender Abschnitt der konformen dielektrischen Schicht 47 von den Kanten der zumindest zwei Finnenstrukturen 5 entfernt werden. Der verbleibende Abschnitt der konformen dielektrischen Schicht 47 kann von den Kanten der zumindest zwei Finnenstrukturen 5 mithilfe einer schrägen Ionenimplantation entfernt werden, um den Abschnitt der konformen dielektrischen Schicht 47 zu beschädigen, der sich auf den Kanten der zumindest zwei Finnenstrukturen 5 befindet, worauf ein Nassätzprozess folgt. Der Nassätzprozess entfernt den beschädigten Abschnitt der konformen dielektrischen Schicht 47, der sich auf den Kanten der zumindest zwei Finnenstrukturen 5 befindet. Bei dem Nassätzprozess kann es sich um eine Ätzung handeln, die selektiv gegenüber den Finnenstrukturen 5 ist. 14 ist eine perspektivische Seitenansicht einer Vielzahl von Finnenstrukturen 5 in Richtung des freigelegten Endes, d. h. der Kanten der zumindest zwei Finnenstrukturen 5 im Anschluss an das Entfernen des beschädigten Abschnitts der konformen dielektrischen Schicht, der sich auf den Kanten der Finnenstrukturen 5 befand. 14 ist eine perspektivische Seitenansicht der Kanten der Finnenstrukturen 5 in Richtung des Endes der in 3B dargestellten Finnenstrukturen 5. Bei einigen Ausführungsformen kann das dielektrische Abstandselement 50 das Opferhalbleitermaterial 10 bedecken.
  • 15 stellt eine Ausführungsform eines Ausbildens von Source- und Drain-Bereichen 55 aus einem epitaktischen Halbleitermaterial auf den freigelegten Seitenwänden der Finnenstrukturen 5 dar. 15 ist eine perspektivische Seitenansicht in Richtung des Endes der Finnenstrukturen 5 aus der Perspektive von Punkt „d”, wie in 3B dargestellt. Die Source- und Drain-Bereiche 55 aus dem epitaktischen Halbleitermaterial sind von der Ersatz-Gate-Struktur 15 und dem verbleibenden Abschnitt des Opferhalbleitermaterials 10 durch das dielektrische Abstandselement 50 getrennt. Die Source- und Drain-Bereiche 55 aus dem epitaktischen Halbleitermaterial werden mithilfe eines epitaktischen Aufwachsprozesses ausgebildet, der dem epitaktischen Aufwachsprozess ähnelt, der oben für das Ausbilden des epitaktischen Halbleitermaterials 10 unter Bezugnahme auf 3 beschrieben worden ist. Daher ist die Beschreibung des epitaktischen Halbleitermaterials 10, das in 3 dargestellt ist, zum Ausbilden der Source- und Drain-Bereiche 55 aus dem epitaktischen Halbleitermaterial geeignet, die in 15 dargestellt sind. Beispielsweise können die Source- und Drain-Bereiche 55 aus dem epitaktischen Halbleitermaterial aus Silicium (Si), Silicium-Germanium (SiGe), Germanium (Ge), mit Kohlenstoff dotiertem Silicium-Germanium (SiGe:C) und mit Kohlenstoff dotiertem Silicium (Si:C) bestehen. Die Source- und Drain-Bereiche 55 aus dem epitaktischen Halbleitermaterial können in-situ mit einem n- oder p-Dotierstoff dotiert werden, oder die Source- und Drain-Bereiche 55 aus dem epitaktischen Halbleitermaterial können mithilfe von Ionenimplantation mit einem n- oder p-Dotierstoff dotiert werden. Bei einigen Ausführungsformen können sich die Source- und Drain-Bereiche 55 aus dem epitaktischen Halbleitermaterial von der Seitenwand einer ersten Finnenstruktur 5 zu der Seitenwand einer angrenzenden Finnenstruktur 5 erstrecken und können als „zusammengeführter” Source- und Drain-Bereich 55 aus einem epitaktischen Halbleitermaterial bezeichnet werden. Bei einigen Ausführungsformen kann das dielektrische Abstandselement 50 das Opferhalbleitermaterial 10 bedecken.
  • Die 16A und 16B stellen eine Ausführungsform eines Ausbildens einer Zwischenebenen-Dielektrikumschicht 60 über einem freigelegten Abschnitt der Finnenstrukturen 5 und eines Entfernens der Ersatz-Gate-Struktur 15 und des verbleibenden Abschnitts des Opferhalbleitermaterials 10 selektiv gegenüber den Finnenstrukturen 5, der dielektrischen Fläche 4 und der Zwischenebenen-Dielektrikumschicht 60 dar. 16A ist eine seitliche Querschnittsansicht durch eine der Finnenstrukturen 5, und 16B ist eine seitliche Querschnittsansicht durch den Abschnitt der Struktur, aus dem der verbleibende Abschnitt des Opferhalbleitermaterials 10 entfernt worden ist. Die Zwischenebenen-Dielektrikumschicht 60, die in den 16A und 16B dargestellt ist, ähnelt der Zwischenebenen-Dielektrikumschicht 20, die oben unter Bezugnahme auf die 5A und 5B beschrieben worden ist. Daher ist die obige Beschreibung der Zwischenebenen-Dielektrikumschicht 20, die in 3A dargestellt ist, für die Zwischenebenen-Dielektrikumschicht 60 geeignet, die in den 16A und 16B dargestellt ist.
  • Bei einigen Ausführungsformen wird im Anschluss an die Ausbildung der Zwischenebenen-Dielektrikumschicht 60 die Ersatz-Gate-Struktur entfernt, um eine erste Öffnung 65 zu den Finnenstrukturen 5 auszubilden und den verbleibenden Abschnitt des Opferhalbleitermaterials 10 freizulegen. Die Ersatz-Gate-Struktur kann mit einer Ätzung entfernt werden, die selektiv gegenüber den Finnenstrukturen 5, dem dielektrischen Abstandselement 50 und der Zwischenebenen-Dielektrikumschicht 60 ist. Bei einigen Ausführungsformen kann nach dem Entfernen der Ersatz-Gate-Struktur der verbleibende Abschnitt des Opferhalbleitermaterials 10 entfernt werden, um eine zweite Öffnung 70 bereitzustellen. Die zweite Öffnung 70 kann einen Abschnitt der dielektrischen Fläche 4 freilegen. Bei einer Ausführungsform kann der verbleibende Abschnitt des Opferhalbleitermaterials 10 mit einer Ätzung entfernt werden, die selektiv gegenüber den zumindest zwei Finnenstrukturen 5, dem dielektrischen Abstandselement 50, der dielektrischen Fläche 4 und der Zwischenebenen-Dielektrikumschicht 60 ist. Bei dem Ätzprozess zum Entfernen des verbleibenden Abschnitts des Opferhalbleitermaterials 10 kann es sich um eine anisotrope Ätzung wie zum Beispiel eine reaktive Ionenätzung (RIE) handeln, oder es kann sich um eine isotrope Ätzung wie zum Beispiel eine nasschemische Ätzung handeln.
  • Die 17A und 17B stellen eine Ausführungsform eines Ausbildens einer funktionalen Gate-Struktur 75 in der ersten Öffnung 65 und der zweiten Öffnung 70 dar. 17A ist eine seitliche Querschnittsansicht durch eine der Finnenstrukturen 5, und 17B ist eine seitliche Querschnittsansicht durch den Bereich der Halbleitereinheit, aus der der verbleibende Abschnitt des Opferhalbleitermaterials entfernt worden ist, um die zweite Öffnung 70 bereitzustellen. Die funktionale Gate-Struktur 75, die das zumindest eine funktionale Gate-Dielektrikum 76 und den zumindest einen funktionalen Gate-Leiter 77 beinhaltet, die in den 17A und 17B dargestellt ist, ähnelt der funktionalen Gate-Struktur 35, die das zumindest eine funktionale Gate-Dielektrikum 36 und den zumindest einen funktionalen Gate-Leiter 77 beinhaltet, die oben unter Bezugnahme auf die 8A bis 8C beschrieben worden ist. Daher ist die obige Beschreibung der funktionalen Gate-Struktur 35, die in den 8A bis 8C dargestellt ist, für die in den 17A und 17B dargestellte funktionale Gate-Struktur 75 geeignet. Bei einer Ausführungsform trennt das dielektrische Abstandselement 50 die funktionale Gate-Struktur 75, die in 17B dargestellt ist, von den Source- und Drain-Bereichen 55 aus dem epitaktischen Halbleitermaterial. Unter Bezugnahme auf 17B ist bei einer Ausführungsform die Seitenwand S3 der funktionalen Gate-Struktur 75 im Wesentlichen senkrecht zu der oberen Fläche der dielektrischen Fläche 4, wobei sich die Ebene, die durch die Seitenwand S3 der funktionalen Gate-Struktur 75 definiert wird, und eine Ebene, die durch eine obere Fläche der dielektrischen Fläche 4 definiert wird, in einem Winkel α2 von 90° +/– 10° schneiden. Bei einer weiteren Ausführungsform schneiden sich die Ebene, die durch die Seitenwand S3 der funktionalen Gate-Struktur 75 definiert wird, und eine Ebene, die durch eine obere Fläche der dielektrischen Fläche 4 definiert wird, in einem Winkel α2 von 90° +/– 5°. Bei einer noch weiteren Ausführungsform schneiden sich die Ebene, die durch die Seitenwand S3 der funktionalen Gate-Struktur 75 definiert wird, und eine Ebene, die durch eine obere Fläche der dielektrischen Fläche 4 definiert wird, in einem Winkel α2 von 90°.
  • Bei einigen Ausführungsformen steht bei dem unter Bezugnahme auf die 1 bis 4C und die 11 bis 17B beschriebenen Verfahren, in dem die dielektrischen Finnenabdeckungen 6 von den Finnenstrukturen 5 entfernt werden, das zumindest eine funktionale Gate-Dielektrikum 76 in direktem Kontakt mit einer Seitenwand und einer oberen Fläche für jede der Finnenstrukturen 5, und bei der Halbleitereinheit, die durch das Verfahren ausgebildet wird, handelt es sich um eine Tri-Gate-Halbleitereinheit. Bei anderen Ausführungsformen steht bei dem unter Bezugnahme auf die 1 bis 4C und die 11 bis 17B beschriebenen Verfahren, in dem die dielektrischen Finnenabdeckungen 6 nicht von der oberen Fläche der zumindest zwei Finnenstrukturen 5 entfernt werden, das zumindest eine funktionale Gate-Dielektrikum 76 in direktem Kontakt mit einer Seitenwand für jede der Finnenstrukturen 5 und ist durch die dielektrische Finnenabdeckung von einer oberen Fläche für jede der Finnenstrukturen 5 getrennt. Bei dieser Ausführungsform handelt es sich bei der Halbleitereinheit um eine FinFET-Halbleitereinheit.
  • Bei einer weiteren Ausführungsform der vorliegenden Offenbarung wird ein Opferhalbleitermaterial 10, das epitaktisch auf den Seitenwänden der Finnenstrukturen 5 aufgewachsen wird, dazu verwendet, ein Abstandselement 80 auszubilden, das sich nur auf den Seitenwänden der funktionalen Gate-Struktur 90 befindet und sich nicht auf den Seitenwänden der Finnenstrukturen 5 befindet, wie in den 1 bis 4C und 18A bis 21B dargestellt. Unter Bezugnahme auf die 1 bis 4C kann das Verfahren mit einem Ausbilden der Finnenstrukturen 5, die aus einem ersten Halbleitermaterial bestehen, auf einer dielektrischen Fläche 4, einem epitaktischen Ausbilden eines Opferhalbleitermaterials 10 aus einem zweiten Halbleitermaterial auf den Finnenstrukturen 5 und einem Ausbilden einer Ersatz-Gate-Struktur 15 auf einem Kanalabschnitt jeder der Finnenstrukturen 5 beginnen. 11 stellt des Weiteren ein anisotropes Ätzen des Opferhalbleitermaterials 10 dar, das in 4C dargestellt wird. Der Ätzprozess zum anisotropen Ätzen des Opferhalbleitermaterials 10 kann zumindest gegenüber der Ersatz-Gate-Struktur 15 und den Finnenstrukturen 5 selektiv sein, sodass sich ein verbleibender Abschnitt des Opferhalbleitermaterials 10 unter der Ersatz-Gate-Struktur 15 befindet. Die obige Zusammenfassung der in den 1 bis 4C und 11 dargestellten Prozessschritte soll diese Ausführungsform nicht nur auf den zusammengefassten Inhalt beschränken, da der gesamte Prozessablauf für die zuvor unter Bezugnahme auf die 1 bis 4C und 11 beschriebenen Ausführungsformen auf die vorliegende Ausführungsform angewandt werden kann.
  • Die 18A und 18B stellen eine Ausführungsform eines Oxidierens des verbleibenden Abschnitts des in 11 dargestellten Opferhalbleitermaterials 10 dar, um ein erstes Oxid 79 mit einer ersten Dicke T1 (wie von der Seitenwand S4 des verbleibenden Abschnitts des Opferhalbleitermaterials 10 aus gemessen) auf dem verbleibenden Abschnitt des Opferhalbleitermaterials 10 mit einer größeren Dicke als ein zweites Oxid 78 mit einer zweiten Dicke T2 auszubilden, das sich auf den Finnenstrukturen 5 befindet. 18A ist eine seitliche Querschnittsansicht durch den verbleibenden Abschnitt des Opferhalbleitermaterials 10, und 18B ist eine seitliche Querschnittsansicht durch eine der Finnenstrukturen 5.
  • Die Differenz in der Dicke zwischen dem ersten Oxid 79, das in 18A dargestellt wird, und dem zweiten Oxid 78, das in 18B dargestellt wird, ist eine Funktion des Oxidationsprozesses und der Differenz zwischen der Zusammensetzung des Opferhalbleitermaterials 10 und der Finnenstrukturen 5. Wenn zum Beispiel das Opferhalbleitermaterial 10 aus Silicium-Germanium (SiGe) besteht und die Finnenstrukturen 5 aus Silicium (Si) bestehen, führt die höhere Oxidationsgeschwindigkeit des Silicium-Germaniums (SiGe) des Opferhalbleitermaterials 10 im Vergleich zu der Oxidationsgeschwindigkeit des Siliciums (Si) der Finnenstrukturen 5 zu einem ersten Oxid 79 auf dem Opferhalbleitermaterial 10 mit einer größeren Dicke als das zweite Oxid 80 auf den Finnenstrukturen 5.
  • Bei dem Oxidationsprozess, der auf die Finnenstrukturen 5 und das Opferhalbleitermaterial 10 angewandt wird, kann es sich um einen beliebigen thermischen Oxidationsprozess handeln. Ein Tempern zur thermischen Oxidation kann eine Ofentemperung, eine schnelle thermische Temperung und Kombinationen davon beinhalten. Bei einigen Ausführungsformen kann die thermische Oxidation bei einer Temperatur im Bereich von 800°C bis 1.100°C über einen Zeitraum von 10 Sekunden bis 2 Stunden in einer Sauerstoff enthaltenden Umgebung ausgeführt werden. Bei einer Ausführungsform beinhaltet die Umgebung für die eingesetzte thermische Oxidation ein Sauerstoff enthaltendes Gas wie zum Beispiel O2, Luft, Ozon, NO, NO2 und sonstige ähnliche Sauerstoff enthaltende Gase. Gemische aus den zuvor genannten Sauerstoff enthaltenden Gasen werden hierin ebenfalls in Betracht gezogen. Das Sauerstoff enthaltende Gas kann allein verwendet werden, oder ihm kann ein Inertgas wie zum Beispiel He, Ar, N2, Kr, Xe oder Gemische davon beigemischt werden.
  • Unter Bezugnahme auf 18A kann es sich bei einer Ausführungsform bei dem ersten Oxid 79, das auf dem Opferhalbleitermaterial 10 ausgebildet wird, um ein Germanium enthaltendes Oxid handeln. Beispielsweise kann das Opferhalbleitermaterial 10 aus Silicium (Si), Germanium (Ge) und Sauerstoff (O) bestehen. Bei einer Ausführungsform kann der Siliciumgehalt im Bereich von 20 AT% bis 33 AT% liegen, der Germaniumgehalt kann im Bereich von 0 AT% bis 20 AT% liegen, und der Sauerstoffgehalt kann im Bereich von 60 AT% bis 67 AT% liegen. Bei einer weiteren Ausführungsform kann der Siliciumgehalt im Bereich von 25 AT% bis 33 AT% liegen, der Germaniumgehalt kann im Bereich von 0 AT% bis 10 AT% liegen, und der Sauerstoffgehalt kann im Bereich von 65 AT% bis 67 AT% liegen. Die Dicke des ersten Oxids 79 kann im Bereich von 5 nm bis 20 nm liegen. Bei einer weiteren Ausführungsform kann die Dicke des ersten Oxids 79 im Bereich von 5 nm bis 10 nm liegen.
  • Unter Bezugnahme auf 18B kann es sich bei einer Ausführungsform bei dem zweiten Oxid 78, das auf der Finnenstruktur 5 ausgebildet wird, um Siliciumoxid handeln. Der Siliciumgehalt kann im Bereich von 25 AT% bis 33 AT% liegen, und der Sauerstoffgehalt kann im Bereich von 60 AT% bis 67 AT% liegen. Das zweite Oxid 78 enthält üblicherweise kein Germanium (Ge). Die Dicke des zweiten Oxids 78 kann im Bereich von 2 nm bis 10 nm liegen. Bei einer weiteren Ausführungsform kann die Dicke des zweiten Oxids 78 im Bereich von 2 nm bis 5 nm liegen.
  • 19 ist eine seitliche Querschnittsansicht durch eine der Finnenstrukturen 5, die eine Ausführungsform eines Entfernens des zweiten Oxids 78 von der in 18B dargestellten Struktur darstellt. Bei einer Ausführungsform ist der Ätzprozess zum Entfernen des zweiten Oxids 78 zumindest gegenüber den Finnenstrukturen 5 selektiv. Bei einigen Ausführungsformen kann der Ätzprozess zum Entfernen des zweiten Oxids 78 auch gegenüber der Ersatz-Gate-Struktur 15 und der dielektrischen Fläche 4 selektiv sein. Bei dem Ätzprozess zum Entfernen des zweiten Oxids 78 kann es sich um einen isotropen Ätzprozess wie zum Beispiel eine Nassätzung in einer HF enthaltenden Lösung handeln. Der Ätzprozess zum Entfernen des zweiten Oxids 78 ist üblicherweise eine zeitlich festgelegte Ätzung. Aufgrund der größeren Dicke des ersten Oxids 79 kann das zweite Oxid 78 vollständig entfernt werden, wohingegen zumindest ein Abschnitt des ersten Oxids 79 verbleibt, um das Abstandselement 80 bereitzustellen, das sich auf den Seitenwänden der nachfolgend ausgebildeten funktionalen Gate-Struktur befindet, wie in den 20B und 21B dargestellt. Die von dem ersten Oxid entfernte Dicke 79, d. h. die geätzte Menge, die aus dem Ätzprozess resultiert, der das zweite Oxid 78 entfernt, kann im Bereich von 2 nm bis 10 nm liegen. Bei einer Ausführungsform kann die von dem ersten Oxid entfernte Dicke 79, d. h. die geätzte Menge, die aus dem Ätzprozess resultiert, der das zweite Oxid 78 entfernt, im Bereich von 2 nm bis 5 nm liegen.
  • Die 20A und 20B stellen eine Ausführungsform eines Ausbildens eines Source- und Drain-Bereichs 85 aus einem epitaktischen Halbleitermaterial, der sich von einer ersten Seitenwand einer ersten Finnenstruktur 5 zu einer zweiten Seitenwand einer angrenzenden Finnenstruktur 5 erstreckt, und eines Ausbildens einer Zwischenebenen-Dielektrikumschicht 90 über einem freigelegten Abschnitt der Finnenstrukturen 5 dar, die in 19 dargestellt sind. 20A ist eine seitliche Querschnittsansicht durch eine der Finnenstrukturen 5, und 20B ist eine seitliche Querschnittsansicht durch das Opferhalbleitermaterial 10. Die Source- und Drain-Bereiche 85 aus dem epitaktischen Halbleitermaterial ähneln den Source- und Drain-Bereichen 55 aus dem epitaktischen Halbleitermaterial, die unter Bezugnahme auf 15 beschrieben werden. Daher ist die Beschreibung der Source- und Drain-Bereiche 55 aus dem epitaktischen Halbleitermaterial, die in 15 dargestellt sind, für die Source- und Drain-Bereiche 85 aus dem epitaktischen Halbleitermaterial geeignet, die in den 20A und 20B dargestellt sind. Die Zwischenebenen-Dielektrikumschicht 90 ähnelt der Zwischenebenen-Dielektrikumschicht 20, die in 3A dargestellt ist. Daher ist die obige Beschreibung der Zwischenebenen-Dielektrikumschicht 20, die in 3A dargestellt ist, für die Zwischenebenen-Dielektrikumschicht 90 geeignet, die in den 20A und 20B dargestellt ist.
  • Die 21A und 21B stellen eine Ausführungsform eines Entfernens der Ersatz-Gate-Struktur 15 und des verbleibenden Abschnitts des Opferhalbleitermaterials 10, um eine erste Öffnung, die die Finnenstrukturen 5 freilegt, und eine zweite Öffnung auszubilden, die die dielektrische Fläche 4 freilegt, und eines Ausbildens einer funktionalen Gate-Struktur 95 in der ersten und der zweiten Öffnung dar, die sich in direktem Kontakt mit einem Kanalabschnitt der Finnenstrukturen 5 befindet. 21A ist eine seitliche Querschnittsansicht durch die Finnenstrukturen 5, und 21B ist eine seitliche Querschnittsansicht durch den Abschnitt der Struktur, aus dem das Opferhalbleitermaterial entfernt worden ist. Die Ersatz-Gate-Struktur 15 kann mit einer Ätzung entfernt werden, die selektiv gegenüber den Finnenstrukturen 5, dem dielektrischen Abstandselement 80 und der Zwischenebenen-Dielektrikumschicht 60 ist, um die erste Öffnung bereitzustellen. Bei einigen Ausführungsformen kann nach dem Entfernen der Ersatz-Gate-Struktur 15 der verbleibende Abschnitt des Opferhalbleitermaterials 10 entfernt werden, um die zweite Öffnung bereitzustellen. Bei einer Ausführungsform kann der verbleibende Abschnitt des Opferhalbleitermaterials 10 mit einer Ätzung entfernt werden, die selektiv gegenüber den Finnenstrukturen 5, dem dielektrischen Abstandselement 80, der dielektrischen Fläche 4 und der Zwischenebenen-Dielektrikumschicht 90 ist. Weitere Einzelheiten bezüglich der Ätzprozesse zum Entfernen der Ersatz-Gate-Struktur 15 und des verbleibenden Opferhalbleitermaterials 10 werden unter Bezugnahme auf die vorherigen Ausführungsformen erörtert.
  • Die funktionale Gate-Struktur 95, die das zumindest eine funktionale Gate-Dielektrikum 96 und den zumindest einen funktionalen Gate-Leiter 97 beinhaltet, die in den 21A und 21B dargestellt ist, ähnelt der funktionalen Gate-Struktur 35, die das zumindest eine funktionale Gate-Dielektrikum 36 und den zumindest einen funktionalen Gate-Leiter 77 beinhaltet, die oben unter Bezugnahme auf die 8A bis 8C beschrieben worden ist. Daher ist die obige Beschreibung der funktionalen Gate-Struktur 35, die in den 8A bis 8C dargestellt ist, für die in den 21A und 21B dargestellte funktionale Gate-Struktur 95 geeignet.
  • Unter Bezugnahme auf die 21A und 21B kann sich das dielektrische Abstandselement 80, z. B. das dielektrische Abstandselement 80, das aus einem Germanium enthaltenden Oxid besteht, von einer ersten Finnenstruktur 5, z. B. der Finnenstruktur 5, die aus Silicium besteht, zu einer angrenzenden Finnenstruktur 5, z. B. der Finnenstruktur 5, die aus Silicium besteht, erstrecken. Das dielektrische Abstandselement 80 befindet sich nur auf den Seitenwänden der funktionalen Gate-Struktur 95, befindet sich jedoch nicht auf den Seitenwänden der Finnenstrukturen 5. Das dielektrische Abstandselement 80 steht mit der zumindest einen funktionalen Gate-Dielektrikumschicht 96 der funktionalen Gate-Struktur 95 in direktem Kontakt. Das dielektrische Abstandselement 80 kann eine obere Fläche aufweisen, die mit einer oberen Fläche der Finnenstrukturen 5 im Wesentlichen koplanar ist. Unter Bezugnahme auf 21B ist bei einer Ausführungsform die Seitenwand S4 der funktionalen Gate-Struktur 95 im Wesentlichen senkrecht zu der oberen Fläche der dielektrischen Fläche 4, wobei sich die Ebene, die durch die Seitenwand S4 der funktionalen Gate-Struktur 95 definiert wird, und eine Ebene, die durch eine obere Fläche der dielektrischen Fläche 4 definiert wird, in einem Winkel α3 von 90° +/– 10° schneiden. Bei einer weiteren Ausführungsform schneiden sich die Ebene, die durch die Seitenwand S4 der funktionalen Gate-Struktur 95 definiert wird, und eine Ebene, die durch eine obere Fläche der dielektrischen Fläche 4 definiert wird, in einem Winkel α3 von 90° +/– 5°. Bei einer noch weiteren Ausführungsform schneiden sich die Ebene, die durch die Seitenwand S4 der funktionalen Gate-Struktur 95 definiert wird, und eine Ebene, die durch eine obere Fläche der dielektrischen Fläche 4 definiert wird, in einem Winkel α3 von 90°.
  • Bei einigen Ausführungsformen steht bei dem unter Bezugnahme auf die 1 bis 4C, 11 und 18A bis 21B beschriebenen Verfahren, in dem die dielektrischen Finnenabdeckungen 6 von den Finnenstrukturen 5 entfernt werden, das zumindest eine funktionale Gate-Dielektrikum 96 in direktem Kontakt mit einer Seitenwand und einer oberen Fläche für jede der Finnenstrukturen 5, und bei der Halbleitereinheit, die durch das Verfahren ausgebildet wird, handelt es sich um eine Tri-Gate-Halbleitereinheit. Bei anderen Ausführungsformen steht bei dem unter Bezugnahme auf die 1 bis 4C, 11 und 18A bis 21B beschriebenen Verfahren, in dem die dielektrischen Finnenabdeckungen 6 nicht von der oberen Fläche der Finnenstrukturen 5 entfernt werden, das zumindest eine funktionale Gate-Dielektrikum 96 in direktem Kontakt mit einer Seitenwand für jede der Finnenstrukturen 5 und ist durch die dielektrische Finnenabdeckung von einer oberen Fläche für jede der Finnenstrukturen 5 getrennt. Bei dieser Ausführungsform handelt es sich bei der Halbleitereinheit um eine FinFET-Halbleitereinheit.
  • Die vorliegende Offenbarung ist zwar insbesondere in Bezug auf bevorzugte Ausführungsformen derselben dargestellt und beschrieben worden, für Fachleute versteht es sich jedoch, dass die obigen und andere Änderungen in Formen und Einzelheiten vorgenommen werden können, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Die vorliegende Erfindung soll daher nicht auf die genauen beschriebenen und veranschaulichten Formen und Einzelheiten beschränkt werden, sondern soll in den Umfang der beigefügten Ansprüche fallen.

Claims (31)

  1. Verfahren zum Fertigen einer Halbleitereinheit, das aufweist: Ausbilden eines epitaktischen Halbleitermaterials auf Seitenwänden zumindest einer Finnenstruktur, die sich auf einer Substratfläche befindet, wobei die zumindest eine Finnenstruktur eine erste Zusammensetzung aufweist, die sich von einer zweiten Zusammensetzung des epitaktischen Halbleitermaterials unterscheidet; Ausbilden einer Ersatz-Gate-Struktur auf einem Kanalabschnitt der zumindest einen Finnenstruktur; Ausbilden einer Zwischenebenen-Dielektrikumschicht über einem freigelegten Abschnitt der zumindest einen Finnenstruktur, wobei die Zwischenebenen-Dielektrikumschicht eine obere Fläche aufweist, die mit einer oberen Fläche der Ersatz-Gate-Struktur koplanar ist; Entfernen der Ersatz-Gate-Struktur mit einer Ätzung, die gegenüber der zumindest einen Finnenstruktur, dem epitaktischen Halbleitermaterial und der Zwischenebenen-Dielektrikumschicht selektiv ist, wobei das Entfernen der Ersatz-Gate-Struktur eine erste Öffnung zu der zumindest einen Finnenstruktur bereitstellt; Entfernen eines freigelegten Abschnitts des epitaktischen Halbleitermaterials mit einer anisotropen Ätzung, um eine zweite Öffnung bereitzustellen, die auf der Substratfläche endet; und Ausbilden einer funktionalen Gate-Struktur, die zumindest einen Abschnitt der ersten Öffnung und der zweiten Öffnung füllt.
  2. Verfahren nach Anspruch 1, wobei die zumindest eine Finnenstruktur zumindest zwei Finnenstrukturen beinhaltet.
  3. Verfahren nach Anspruch 2, wobei das Ausbilden des epitaktischen Halbleitermaterials auf den Seitenwänden zumindest einer Finnenstruktur ein epitaktisches Aufwachsen der zweiten Zusammensetzung des Halbleitermaterials auf den Seitenwänden der zumindest zwei Finnenstrukturen aufweist, wobei sich die zweite Zusammensetzung des Halbleitermaterials von einer ersten Finnenstruktur zu einer angrenzenden zweiten Finnenstruktur erstreckt.
  4. Verfahren nach Anspruch 3, wobei sich eine dielektrische Finnenabdeckung auf jeder der zumindest zwei Finnenstrukturen befindet, wobei die dielektrische Finnenabdeckung vor dem Ausbilden der Ersatz-Gate-Struktur entfernt wird.
  5. Verfahren nach Anspruch 4, wobei eine obere Fläche jeder der zumindest zwei Finnenstrukturen von einer oberen Fläche des epitaktischen Halbleitermaterials um eine Größenordnung von nicht mehr als 10 nm vertikal versetzt ist.
  6. Verfahren nach Anspruch 1, wobei das Verfahren nach dem Ausbilden der zweiten Öffnung und vor dem Ausbilden der Ersatz-Gate-Struktur des Weiteren aufweist: Anwenden einer isotropen Ätzung auf die zweite Öffnung, die zumindest gegenüber der Zwischenebenen-Dielektrikumschicht selektiv ist, wobei die isotrope Ätzung eine Breite der zweiten Öffnung vergrößert, um einen Unterätzungsbereich bereitzustellen, der unter der Zwischenebenen-Dielektrikumschicht liegt; Abscheiden einer konformen dielektrischen Schicht mit einer ersten Dielektrizitätskonstante innerhalb der zweiten Öffnung im Anschluss an die isotrope Ätzung; und anisotropes Ätzen der konformen dielektrischen Schicht, wobei sich ein verbleibender Abschnitt der konformen dielektrischen Schicht in dem Unterätzungsbereich befindet und ein dielektrisches Abstandselement bereitstellt.
  7. Verfahren nach Anspruch 6, wobei das Ausbilden der funktionalen Gate-Struktur ein Füllen zumindest eines Abschnitts der ersten Öffnung und der zweiten Öffnung aufweist, wobei die funktionale Gate-Struktur ein funktionales Gate-Dielektrikum mit einer zweiten Dielektrizitätskonstante beinhaltet, wobei die zweite Dielektrizitätskonstante größer als die erste Dielektrizitätskonstante ist.
  8. Halbleitereinheit, die aufweist: zumindest zwei Finnenstrukturen, die sich auf einer Substratfläche befinden; eine Gate-Struktur, die sich auf den zumindest zwei Finnenstrukturen befindet, wobei die Gate-Struktur zumindest ein High-k-Gate-Dielektrikum, das zumindest mit den Seitenwänden der beiden Finnenstrukturen in direktem Kontakt steht, und zumindest einen Gate-Leiter auf dem zumindest einen High-k-Gate-Dielektrikum beinhaltet; ein dielektrisches Abstandselement mit einer Dielektrizitätskonstante, die kleiner als die Dielektrizitätskonstante des High-k-Gate-Dielektrikums ist, wobei sich das dielektrische Abstandselement von einer ersten Finnenstruktur zu einer angrenzenden Finnenstruktur erstreckt und eine obere Fläche aufweist, die im Wesentlichen mit einer oberen Fläche der zumindest zwei Finnenstrukturen koplanar ist, wobei das dielektrische Abstandselement mit dem zumindest einen High-k-Gate-Dielektrikum der Gate-Struktur in direktem Kontakt steht; und ein epitaktisches Halbleitermaterial, das mit den zumindest zwei Finnenstrukturen in direktem Kontakt steht und durch das dielektrische Abstandselement von der Gate-Struktur getrennt ist.
  9. Halbleitereinheit nach Anspruch 8, wobei die Gate-Struktur eine Seitenwand aufweist, die im Wesentlichen senkrecht zu der Substratfläche ist.
  10. Halbleitereinheit nach Anspruch 8, wobei das epitaktische Halbleitermaterial einen Source-Bereich und einen Drain-Bereich für die Halbleitereinheit bereitstellt.
  11. Halbleitereinheit nach Anspruch 8, wobei das zumindest eine High-k-Gate-Dielektrikum mit einer Seitenwand und einer oberen Fläche für jede der zumindest zwei Finnenstrukturen in direktem Kontakt steht und es sich bei der Halbleitereinheit um eine Tri-Gate-Halbleitereinheit handelt.
  12. Halbleitereinheit nach Anspruch 9, wobei sich eine dielektrische Finnenabdeckung auf der oberen Fläche jeder der zumindest zwei Finnenstrukturen befindet, das zumindest eine High-k-Gate-Dielektrikum mit einer Seitenwand für jede der zumindest zwei Finnenstrukturen in direktem Kontakt steht und durch die dielektrische Finnenabdeckung von einer oberen Fläche für jede der zumindest zwei Finnenstrukturen getrennt ist und es sich bei der Halbleitereinheit um eine FinFET-Halbleitereinheit handelt.
  13. Verfahren zum Fertigen einer Halbleitereinheit, das aufweist: epitaktisches Ausbilden eines Opferhalbleitermaterials auf zumindest zwei Finnenstrukturen, wobei sich das Opferhalbleitermaterial von einer ersten Seitenwand einer ersten Finnenstruktur zu einer zweiten Seitenwand einer angrenzenden Finnenstruktur der zumindest zwei Finnenstrukturen erstreckt; Ausbilden einer Ersatz-Gate-Struktur auf einem Kanalabschnitt jeder der zumindest zwei Finnenstrukturen; anisotropes Ätzen des Opferhalbleitermaterials selektiv gegenüber zumindest der Ersatz-Gate-Struktur und den zumindest zwei Finnenstrukturen, wobei sich ein verbleibender Abschnitt des Opferhalbleitermaterials unter der Ersatz-Gate-Struktur befindet; Ausbilden eines dielektrischen Abstandselements auf Seitenwänden der Ersatz-Gate-Struktur und des verbleibenden Abschnitts des Opferhalbleitermaterials; Entfernen der Ersatz-Gate-Struktur und des verbleibenden Halbleitermaterials, um eine Öffnung zu einem Kanalabschnitt zu jeder der zumindest zwei Finnenstrukturen bereitzustellen; und Ausbilden einer funktionalen Gate-Struktur in der Öffnung zu dem Kanalabschnitt der zumindest zwei Finnenstrukturen.
  14. Verfahren nach Anspruch 13, wobei das Opferhalbleitermaterial eine andere Zusammensetzung als die zumindest zwei Finnenstrukturen aufweist.
  15. Verfahren nach Anspruch 13, wobei das Opferhalbleitermaterial durch einen epitaktischen Aufwachsprozess ausgebildet wird.
  16. Verfahren nach Anspruch 13, wobei eine obere Fläche jeder der zumindest zwei Finnenstrukturen von einer oberen Fläche des Opferhalbleitermaterials um eine Größenordnung von nicht mehr als 10 nm vertikal versetzt ist.
  17. Verfahren nach Anspruch 13, wobei das Ausbilden des dielektrischen Abstandselements auf den Seitenwänden der Ersatz-Gate-Struktur und des verbleibenden Abschnitts des Opferhalbleitermaterials aufweist: Abscheiden einer konformen dielektrischen Schicht auf Flächen der Ersatz-Gate-Struktur, der Substratfläche, des verbleibenden Abschnitts des Opferhalbleitermaterials und der zumindest zwei Finnenstrukturen; anisotropes Ätzen der konformen dielektrischen Schicht, wobei sich ein erster verbleibender Abschnitt der konformen dielektrischen Schicht auf den Seitenwänden der Ersatz-Gate-Struktur, den Seitenwänden der zumindest zwei Finnenstrukturen und Seitenwänden des verbleibenden Abschnitts des Opferhalbleitermaterials befindet; und Entfernen des ersten verbleibenden Abschnitts der konformen dielektrischen Schicht von den Seitenwänden der zumindest zwei Finnenstrukturen, wobei sich ein zweiter verbleibender Abschnitt der konformen dielektrischen Schicht auf den Seitenwänden der Ersatz-Gate-Struktur und den Seitenwänden des verbleibenden Abschnitts des Opferhalbleitermaterials befindet, wobei der zweite verbleibende Abschnitt der konformen dielektrischen Schicht das dielektrische Abstandselement bereitstellt.
  18. Verfahren nach Anspruch 13, wobei nach dem Ausbilden des dielektrischen Abstandselements ein epitaktisches Source- und Drain-Bereichs-Halbleitermaterial ausgebildet wird, das sich von der ersten Seitenwand einer ersten Finnenstruktur zu einer zweiten Seitenwand einer angrenzenden Finnenstruktur der zumindest zwei Finnenstrukturen erstreckt.
  19. Verfahren nach Anspruch 13, das des Weiteren ein Ausbilden einer Zwischenebenen-Dielektrikumschicht über einem freigelegten Abschnitt der zumindest zwei Finnenstrukturen aufweist, wobei die Zwischenebenen-Dielektrikumschicht eine obere Fläche aufweist, die mit einer oberen Fläche der Ersatz-Gate-Struktur koplanar ist, und das Entfernen der Ersatz-Gate-Struktur und des verbleibenden Halbleitermaterials, um die Öffnung zu dem Kanalabschnitt zu jeder der zumindest zwei Finnenstrukturen bereitzustellen, eine Ätzung aufweist, die zumindest gegenüber den zumindest zwei Finnenstrukturen, dem dielektrischen Abstandselement und der Zwischenebenen-Dielektrikumschicht selektiv ist.
  20. Verfahren nach Anspruch 19, wobei das Ausbilden der funktionalen Gate-Struktur ein Abscheiden eines High-k-Gate-Dielektrikums auf den Seitenwänden und dem Boden der Öffnung und ein Füllen der Öffnung mit einem Gate-Leitermaterial aufweist, wobei die Seitenwand der funktionalen Gate-Struktur im Wesentlichen senkrecht zu der oberen Fläche der Substratfläche ist, wobei sich die Ebene, die durch die Seitenwand der funktionalen Gate-Struktur definiert wird, und eine Ebene, die durch eine obere Fläche der Substratfläche definiert wird, in einem Winkel von 90° +/– 5° schneiden.
  21. Halbleitereinheit, die aufweist: zumindest zwei Finnenstrukturen auf einer Substratfläche; eine Gate-Struktur, die sich auf den zumindest zwei Finnenstrukturen befindet, wobei die Gate-Struktur zumindest ein Gate-Dielektrikum, das zumindest mit den Seitenwänden der beiden Finnenstrukturen in direktem Kontakt steht, und zumindest einen Gate-Leiter auf dem zumindest einen Gate-Dielektrikum beinhaltet, wobei die Seitenwand der Gate-Struktur im Wesentlichen senkrecht zu der oberen Fläche der Substratfläche ist, wobei sich die Ebene, die durch die Seitenwand der Gate-Struktur definiert wird, und eine Ebene, die durch eine obere Fläche der Substratfläche definiert wird, in einem Winkel von 90° +/– 5° schneiden; und ein epitaktisches Halbleitermaterial mit den zumindest zwei Finnenstrukturen in direktem Kontakt steht.
  22. Halbleitereinheit nach Anspruch 21, wobei das epitaktische Halbleitermaterial einen Source-Bereich und einen Drain-Bereich für die Halbleitereinheit bereitstellt.
  23. Halbleitereinheit nach Anspruch 21, wobei das zumindest eine Gate-Dielektrikum mit einer Seitenwand und einer oberen Fläche für jede der zumindest zwei Finnenstrukturen in direktem Kontakt steht und es sich bei der Halbleitereinheit um eine Tri-Gate-Halbleitereinheit handelt, oder sich eine dielektrische Finnenabdeckung auf der oberen Fläche jeder der zumindest zwei Finnenstrukturen befindet und das zumindest eine Gate-Dielektrikum mit einer Seitenwand für jede der zumindest zwei Finnenstrukturen in direktem Kontakt steht und durch die dielektrische Finnenabdeckung von einer oberen Fläche für jede der zumindest zwei Finnenstrukturen getrennt ist und es sich bei der Halbleitereinheit um eine FinFET-Halbleitereinheit handelt.
  24. Verfahren zum Ausbilden einer Halbleitereinheit, das aufweist: Ausbilden zumindest zweier Finnenstrukturen, die aus einem ersten Halbleitermaterial bestehen, auf einer Substratfläche; epitaktisches Ausbilden eines Opferhalbleitermaterials eines zweiten Halbleitermaterials auf den zumindest zwei Finnenstrukturen, wobei sich das Opferhalbleitermaterial von einer ersten Seitenwand einer ersten Finnenstruktur zu einer zweiten Seitenwand einer angrenzenden Finnenstruktur der zumindest zwei Finnenstrukturen erstreckt; Ausbilden einer Ersatz-Gate-Struktur auf einem Kanalabschnitt jeder der zumindest zwei Finnenstrukturen; anisotropes Ätzen des Opferhalbleitermaterials selektiv gegenüber zumindest der Ersatz-Gate-Struktur und den zumindest zwei Finnenstrukturen, wobei sich ein verbleibender Abschnitt des Opferhalbleitermaterials unter der Ersatz-Gate-Struktur befindet; Oxidieren zumindest der zumindest zwei Finnenstrukturen und des verbleibenden Abschnitts des Opferhalbleitermaterials, wobei ein erstes Oxid auf dem verbleibenden Abschnitt des Opferhalbleitermaterials eine erste Dicke aufweist und ein zweites Oxid auf den zumindest zwei Finnenstrukturen eine zweite Dicke aufweist, wobei die erste Dicke größer als die zweite Dicke ist; Entfernen des zweiten Oxids; Entfernen der Ersatz-Gate-Struktur und des verbleibenden Halbleitermaterials, um eine Öffnung zu einem Kanalabschnitt zu jeder der zumindest zwei Finnenstrukturen bereitzustellen; und Ausbilden einer funktionalen Gate-Struktur in der Öffnung zu dem Kanalabschnitt der zumindest zwei Finnenstrukturen.
  25. Verfahren nach Anspruch 24, wobei es sich bei dem ersten zweiten Halbleitermaterial um einen Germanium enthaltenden Halbleiter handelt und es sich bei dem zweiten Halbleitermaterial um einen Silicium enthaltenden Halbleiter handelt, der kein Germanium beinhaltet.
  26. Verfahren nach Anspruch 24, wobei das Oxidieren zumindest der zumindest zwei Finnenstrukturen und des verbleibenden Abschnitts des Opferhalbleitermaterials eine thermische Temperung in einer Sauerstoff enthaltenden Atmosphäre aufweist.
  27. Verfahren nach Anspruch 24, wobei das Entfernen des zweiten Oxids eine isotrope Ätzung aufweist, die das zweite Oxid von einer Seitenwandfläche der zumindest zwei Finnenstrukturen entfernt.
  28. Halbleitereinheit, die aufweist: zumindest zwei Finnenstrukturen; eine Gate-Struktur, die sich auf den zumindest zwei Finnenstrukturen befindet, wobei die Gate-Struktur zumindest ein Gate-Dielektrikum, das zumindest mit den Seitenwänden der beiden Finnenstrukturen in direktem Kontakt steht, und zumindest einen Gate-Leiter auf dem zumindest einen Gate-Dielektrikum beinhaltet; ein dielektrisches Abstandselement aus einem Germanium enthaltenden Oxid, das sich von einer ersten Finnenstruktur zu einer angrenzenden Finnenstruktur erstreckt und eine obere Fläche aufweist, die im Wesentlichen mit einer oberen Fläche der zumindest zwei Finnenstrukturen koplanar ist, wobei das dielektrische Abstandselement mit der Gate-Struktur in direktem Kontakt steht; und ein epitaktisches Halbleitermaterial, das mit den zumindest zwei Finnenstrukturen in direktem Kontakt steht und durch das dielektrische Abstandselement von der Gate-Struktur getrennt ist.
  29. Halbleitereinheit nach Anspruch 28, wobei die Seitenwände der Gate-Struktur im Wesentlichen senkrecht zu der oberen Fläche einer Substratfläche sind, auf der sich die zumindest zwei Finnenstrukturen befinden, wobei sich die Ebene, die durch die Seitenwand der Gate-Struktur definiert wird, und eine Ebene, die durch eine obere Fläche der Substratfläche definiert wird, in einem Winkel von 90° +/– 5° schneiden.
  30. Halbleitereinheit nach Anspruch 29, wobei das epitaktische Halbleitermaterial einen Source-Bereich und einen Drain-Bereich für die Halbleitereinheit bereitstellt.
  31. Halbleitereinheit nach Anspruch 30, wobei das zumindest eine Gate-Dielektrikum mit einer Seitenwand und einer oberen Fläche für jede der zumindest zwei Finnenstrukturen in direktem Kontakt steht und es sich bei der Halbleitereinheit um eine Tri-Gate-Halbleitereinheit handelt, oder sich eine dielektrische Finnenabdeckung auf der oberen Fläche jeder der zumindest zwei Finnenstrukturen befindet und das zumindest eine Gate-Dielektrikum mit einer Seitenwand für jede der zumindest zwei Finnenstrukturen in direktem Kontakt steht und durch die dielektrische Finnenabdeckung von einer oberen Fläche für jede der zumindest zwei Finnenstrukturen getrennt ist und es sich bei der Halbleitereinheit um eine FinFET-Halbleitereinheit handelt.
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