DE102014223603A1 - Halbleiterscheibe und Verfahren zu deren Herstellung - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 71
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 230000006835 compression Effects 0.000 claims abstract description 19
- 238000007906 compression Methods 0.000 claims abstract description 19
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 24
- 229910052799 carbon Inorganic materials 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 7
- 239000013078 crystal Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 63
- 239000010410 layer Substances 0.000 description 60
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- -1 hydrogen ions Chemical class 0.000 description 2
- BUHVIAUBTBOHAG-FOYDDCNASA-N (2r,3r,4s,5r)-2-[6-[[2-(3,5-dimethoxyphenyl)-2-(2-methylphenyl)ethyl]amino]purin-9-yl]-5-(hydroxymethyl)oxolane-3,4-diol Chemical compound COC1=CC(OC)=CC(C(CNC=2C=3N=CN(C=3N=CN=2)[C@H]2[C@@H]([C@H](O)[C@@H](CO)O2)O)C=2C(=CC=CC=2)C)=C1 BUHVIAUBTBOHAG-FOYDDCNASA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02488—Insulating materials
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
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- Crystallography & Structural Chemistry (AREA)
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Abstract
Halbleiterscheibe umfassend eine Substratscheibe und eine erste Schicht aus einkristallinem Silizium, die unter einem Kompressionsdruck von nicht weniger als 500 MPa steht und die Substratscheibe bedeckt, und Verfahren zur Herstellung der Halbleiterscheibe.
Description
- Gegenstand der Erfindung ist eine Halbleiterscheibe umfassend eine Substratscheibe und eine erste Schicht aus einkristallinem Silizium, die die Substratscheibe bedeckt. Gegenstand der Erfindung ist auch ein Verfahren zur Herstellung der Halbleiterscheibe.
- Wegen ihrer besonderen Leistungsfähigkeit werden FinFET-Transistoren immer häufiger als Schaltelemente elektronischer Bauelemente eingesetzt. In Folge dessen besteht auch ein zunehmendes Verlangen nach Halbleiterscheiben, die sich besonders zur Herstellung von FinFET-Transistoren eignen. Typische Strukturen eines FinFET-Transistors, nachfolgend FinFET-Strukturen genannt, sind der FinFET-Kanal und Source/Drain-Bereiche, die am FinFET-Kanal angrenzen.
- Die Leistungsfähigkeit eines FinFET-Transistors mit einem FinFET-Kanal aus einkristallinem Silizium kann gesteigert werden, indem der FinFET-Kanal einem Kompressionsdruck ausgesetzt wird. Gemäß der
US 2011/0073952 A1 - Der Kompressionsdruck wirkt jedoch nicht gleichmäßig zwischen der Spitze und der Basis des FinFET-Kanals, sondern nimmt von der Spitze zur Basis hin ab. Dieser Umstand beeinträchtigt die Leistungsfähigkeit eines FinFET-Transistors, der mit einem solchen FinFET-Kanal ausgestattet ist.
- Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterscheibe und ein Verfahren zu deren Herstellung zur Verfügung zu stellen, die sich besser zur Herstellung von FinFET-Transistoren und darauf basierenden elektronischen Bauelementen eignet, indem sie ermöglicht, im FinFET-Kanal für einen gleichmäßigeren Kompressionsdruck zu sorgen.
- Gelöst wird die Aufgabe durch eine Halbleiterscheibe umfassend eine Substratscheibe und eine erste Schicht aus einkristallinem Silizium, die unter einem Kompressionsdruck von nicht weniger als 500 MPa steht und die Substratscheibe bedeckt.
- Die Halbleiterscheibe verfügt über eine Schicht aus einkristallinem Silizium, die unabhängig von der Wirkung zusätzlicher komprimierender Source/Drain-Bereiche unter definiertem Kompressionsdruck steht. Die Schicht steht zur Verfügung, um daraus im Zuge der Herstellung von FinFET-Transistoren FinFET-Kanäle zu schaffen, die aus dem Material der Schicht bestehen, nämlich aus einkristallinem Silizium, das kompressiv verspannt ist.
- Entsprechend umgesetzt, besteht der FinFET-Kanal aus dem Material der ersten Schicht, und am FinFET-Kanal angrenzende Source/Drain-Bereiche komprimieren den FinFET-Kanal zusätzlich. Im Ergebnis beträgt der Unterschied des Kompressionsdrucks im FinFET-Kanal zwischen der Spitze des FinFET-Kanals und der Basis des FinFET-Kanals, bezogen auf den Kompressionsdruck an der Spitze, nicht mehr als 20 %, vorzugsweise nicht mehr als 5 %. Besonders bevorzugt ist es, wenn kein Unterschied besteht.
- Gelöst wird die Aufgabe des Weiteren durch ein Verfahren zur Herstellung einer Halbleiterscheibe, umfassend das Bereitstellen einer Substratscheibe und das Bedecken der Substratscheibe mit einer ersten Schicht aus einkristallinem Silizium, die unter einem Kompressionsdruck von nicht weniger als 500 MPa steht.
- Der Begriff „bedecken“ wird in dieser Beschreibung in einem weiten Sinn verwendet. Entweder liegt die erste Schicht aus einkristallinem Silizium direkt auf der Substratscheibe oder sie liegt auf einer zweiten Schicht aus einkristallinem Silizium, die nicht weniger als 1,3 × 1020 und nicht mehr als 21 × 1020 Atome/cm3 an Kohlenstoff enthält, und die zweite Schicht liegt direkt auf der Substratscheibe.
- Die Substratscheibe ist eine Halbleiterscheibe aus einkristallinem Silizium oder eine Halbleiterscheibe aus einkristallinem Silizium mit einer darauf liegenden Oxidschicht. Ist die Oxidschicht vorhanden, hat entweder die erste Schicht oder die zweite Schicht direkten Kontakt zur Oxidschicht der Substratscheibe.
- Zum Erzeugen der ersten Schicht wird gemäß einer Ausgestaltung der Erfindung einkristallines Silizium auf einer Halbleiterscheibe aus einkristallinem Silizium, die Kohlenstoff enthält, epitaktisch abgeschieden. Die Kohlenstoff-Konzentration beträgt nicht weniger als 1,3 × 1020 und nicht mehr als 21 × 1020 Atome/cm3. Die Halbleiterscheibe wird vorzugsweise folgendermaßen bereitgestellt. Zunächst wird ein mit Kohlenstoff dotierter Einkristall aus Silizium aus einer Schmelze gezüchtet und davon Halbleiterscheiben abgetrennt. Es kann beispielsweise das Verfahren verwendet werden, das in der
US 2006/0266278 A1 - Das Produkt des beschriebenen Verfahrens ist eine erfindungsgemäße Halbleiterscheibe, bei der die erste Schicht aus einkristallinem Silizium auf der Substratscheibe liegt, wobei die Substratscheibe eine Halbleiterscheibe aus einkristallinem Silizium ist, die nicht weniger als 1,3 × 1020 und nicht mehr als 21 × 1020 Atome/cm3 an Kohlenstoff enthält.
- Gemäß einer weiteren Ausgestaltung der Erfindung wird die Kohlenstoff in hoher Konzentration enthaltende Halbleiterscheibe aus einkristallinem Silizium, auf der die erste Schicht aus einkristallinem Silizium abgeschieden wurde, als Donor-Scheibe eingesetzt, um die erste Schicht aus einkristallinem Silizium durch Bonden und Abspalten auf eine Substratscheibe zu übertragen. Die Substratscheibe ist in diesem Fall vorzugsweise eine Halbleiterscheibe aus einkristallinem Silizium mit einer darauf liegenden Oxidschicht. Eine solche Halbleiterscheibe lässt sich beispielsweise herstellen, indem die polierte Oberseite einer Halbleiterscheibe aus einkristallinem Silizium oxidiert wird.
- Zum Bonden und Abspalten der ersten Schicht aus einkristallinem Silizium wird vorzugsweise ein Verfahren eingesetzt, das zur Herstellung von SOI-Scheiben (engl. silicon on insulator) verwendet wird. Ein solches Verfahren ist beispielsweise in der
EP 1 998 368 A2 beschrieben. Es umfasst das Implantieren von Wasserstoff-Ionen in eine Donorscheibe, die das Kristallgitter der Donorscheibe lokal derart schwächen, dass eine oberflächennahe Schicht von der Donorscheibe getrennt werden kann. Zu diesem Zweck wird die Donorscheibe zunächst auf eine Handhabungsscheibe (engl. handle wafer) gebondet und anschließend im Bereich der implantierten Wasserstoff-Ionen abgespalten, wobei die oberflächennahe Schicht auf der Handhabungsscheibe gebondet bleibt. - Die Substratscheibe aus einkristallinem Silizium mit einer darauf liegenden Oxidschicht wird als Handhabungsscheibe eingesetzt. Die Donorscheibe wird so auf die Substratscheibe gebondet, dass die erste Schicht auf der Oxidschicht der Substratscheibe zu liegen kommt. Anschließend wird die an die Substratscheibe gebondete erste Schicht vom Rest der Donorscheibe abgespalten und die auf die Handhabungsscheibe gebondete erste Schicht aus einkristallinem Silizium gegebenenfalls poliert.
- Das Produkt der beschriebenen Vorgehensweise ist eine erfindungsgemäße Halbleiterscheibe, wobei die Substratscheibe eine Halbleiterscheibe aus einkristallinem Silizium mit einer darauf liegenden Oxidschicht ist und die erste Schicht aus einkristallinem Silizium auf der Oxidschicht liegt.
- Gemäß einer weiteren Ausgestaltung der Erfindung wird als Donorscheibe eine Halbleiterscheibe verwendet, die eine Konzentration an Kohlenstoff von nicht weniger als 1,3 × 1020 und nicht mehr als 21 × 1020 Atome/cm3 enthält. Die Handhabungsscheibe ist eine Halbleiterscheibe aus einkristallinem Silizium mit einer darauf liegenden Oxidschicht. Die Donorscheibe wird so auf die Substratscheibe gebondet, dass sie auf der Oxidschicht der Handhabungsscheibe zu liegen kommt. Anschließend wird von der Donorscheibe eine Schicht vom Rest der Donorscheibe abgespalten. Diese von der Donorscheibe auf die Handhabungsscheibe übertragene Schicht bildet eine zweite Schicht aus einkristallinem Silizium. Die zweite Schicht aus einkristallinem Silizium enthält eine Konzentration an Kohlenstoff von nicht weniger als 1,3 × 1020 und nicht mehr als 21 × 1020 Atome/cm3. In einem nachfolgenden Schritt wird die zweite Schicht aus einkristallinem Silizium epitaktisch beschichtet, wobei die kompressiv verspannte erste Schicht aus einkristallinem Silizium entsteht. Zweckmäßigerweise wird die zweite Schicht poliert, bevor sie epitaktisch beschichtet wird.
- Das Produkt der beschriebenen Vorgehensweise ist eine erfindungsgemäße Halbleiterscheibe, wobei die Substratscheibe eine Halbleiterscheibe mit einer darauf liegenden Oxidschicht ist und die zweite Schicht aus einkristallinem Silizium, die nicht weniger als 1,3 × 1020 und nicht mehr als 21 × 1020 Atome/cm3 an Kohlenstoff enthält, auf der Oxidschicht liegt und die erste Schicht aus einkristallinem Silizium auf der zweiten Schicht aus einkristallinem Silizium liegt.
- Eine erfindungsgemäße Halbleiterscheibe weist gemäß einer weiteren Ausgestaltung der Erfindung Strukturen von FinFET-Transistoren auf, wobei einem Transistor zugeordneten FinFET-Strukturen einen FinFET-Kanal umfassen, der aus Material der ersten Schicht aus einkristallinem Silizium besteht, und am FinFET-Kanal angrenzende Source/Drain-Bereiche, die den FinFET-Kanal zusätzlich komprimieren.
- Die FinFET-Strukturen werden erzeugt, indem bekannte Maßnahmen zur Anwendung kommen wie Maskieren und Ätzen im Fall des Erzeugens des FinFET-Kanals und epitaktisches Abscheiden im Fall der Source/Drain-Bereiche. Die Source/Drain-Bereiche haben die Zusammensetzung Si1-xGex, wobei vorzugsweise 0,04 ≤ x ≤ 0,51 und besonders bevorzugt 0,1 ≤ x ≤ 0,35 gilt. Vorzugsweise wird eine Vielzahl von FinFET-Kanälen erzeugt und diese werden vorzugsweise zu funktionstüchtigen FinFET-Transistoren und elektronischen Bauelementen weiterverarbeitet.
- Die Erfindung wird nachfolgend unter Verweis auf Zeichnungen weiter erläutert.
-
1 bis3 zeigen in Schnittansicht den Aufbau erfindungsgemäßer Halbleiterscheiben. -
4 zeigt in perspektivischer Darstellung schematisch die erste Schicht1 mit erfindungsgemäßem FinFET-Kanal und angrenzenden Source/Drain-Bereichen. - Wie in den
1 bis3 dargestellt, bedeckt die kompressiv verspannte erste Schicht1 aus einkristallinem Silizium eine Substratscheibe. - Die erste Schicht
1 aus einkristallinem Silizium hat eine Dicke, die mindestens der Höhe eines FinFET-Kanals entspricht. Vorzugsweise ist die Dicke der ersten Schicht1 größer als die Höhe eines FinFET-Kanals. - In der Ausgestaltung gemäß
1 ist die Substratscheibe eine Halbleiterscheibe2 aus einkristallinem Silizium, die nicht weniger als 1,3 × 1020 und nicht mehr als 21 × 1020 Atome/cm3 an Kohlenstoff enthält. In der Ausgestaltung gemäß2 ist die Substratscheibe eine Halbleiterscheibe3 aus einkristallinem Silizium mit einer darauf liegenden Oxidschicht4 . In der Ausgestaltung gemäß3 ist die Substratscheibe ebenfalls eine Halbleiterscheibe3 aus einkristallinem Silizium mit einer darauf liegenden Oxidschicht4 . Auf der Oxidschicht4 liegt eine zweite Schicht5 aus einkristallinem Silizium, die nicht weniger als 1,3 × 1020 und nicht mehr als 21 × 1020 Atome/cm3 an Kohlenstoff enthält, und auf der zweiten Schicht5 liegt die kompressiv verspannte erste Schicht1 aus einkristallinem Silizium. - Der in
4 dargestellte FinFET-Kanal6 ist aus der kompressiv verspannten ersten Schicht1 aus einkristallinem Silizium herausgearbeitet worden und besteht deshalb aus demselben Material wie die erste Schicht1 . In einem oberen Bereich, der die Spitze8 umfasst, komprimieren insbesondere Source/Drain-Bereiche7 den FinFET-Kanal6 und in einem unteren Bereich, der die Basis9 umfasst, wird der FinFET-Kanal6 insbesondere durch die darunterliegende erste Schicht1 komprimiert. Nimmt man gleiche Kompression an der Spitze8 des FinFET-Kanals an, so ist der Unterschied des Kompressionsdrucks im FinFET-Kanal6 zwischen der Spitze8 und der Basis9 des FinFET-Kanals6 in einem erfindungsgemäß ausgebildeten FinFET-Kanal deutlich geringer als in einem FinFET-Kanal aus einkristallinem Silizium, das nur durch angrenzende Source/Drain-Bereiche unter Kompressionsdruck steht. - ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
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- US 2011/0073952 A1 [0003]
- US 2006/0266278 A1 [0012]
- EP 1998368 A2 [0015]
Claims (12)
- Halbleiterscheibe umfassend eine Substratscheibe und eine erste Schicht aus einkristallinem Silizium, die unter einem Kompressionsdruck von nicht weniger als 500 MPa steht und die Substratscheibe bedeckt.
- Halbleiterscheibe nach Anspruch 1, dadurch gekennzeichnet, dass die erste Schicht aus einkristallinem Silizium auf der Substratscheibe liegt und die Substratscheibe eine Halbleiterscheibe aus einkristallinem Silizium ist, die nicht weniger als 1,3 × 1020 und nicht mehr als 21 × 1020 Atome/cm3 an Kohlenstoff enthält.
- Halbeiterscheibe nach Anspruch 1, dadurch gekennzeichnet, dass die Substratscheibe eine Halbleiterscheibe aus einkristallinem Silizium mit einer darauf liegenden Oxidschicht ist und eine zweite Schicht aus einkristallinem Silizium, die nicht weniger als 1,3 × 1020 und nicht mehr als 21 × 1020 Atome/cm3 an Kohlenstoff enthält, auf der Oxidschicht liegt und die erste Schicht aus einkristallinem Silizium auf der zweiten Schicht aus einkristallinem Silizium liegt.
- Halbeiterscheibe nach Anspruch 1, dadurch gekennzeichnet, dass die Substratscheibe eine Halbleiterscheibe aus einkristallinem Silizium mit einer darauf liegenden Oxidschicht ist und die erste Schicht aus einkristallinem Silizium auf der Oxidschicht liegt.
- Halbleiterscheibe nach einem der Ansprüche 1 bis 4, gekennzeichnet durch Strukturen von FinFET-Transistoren, wobei einem Transistor zugeordnete FinFET-Strukturen einen FinFET-Kanal umfassen, der aus Material der ersten Schicht aus einkristallinem Silizium besteht, und am FinFET-Kanal angrenzende Source/Drain-Bereiche, die den FinFET-Kanal zusätzlich komprimieren.
- Halbleiterscheibe nach Anspruch 5, dadurch gekennzeichnet, dass der Unterschied des Kompressionsdrucks im FinFET-Kanal zwischen einer Spitze und einer Basis des FinFET-Kanals, bezogen auf den Kompressionsdruck an der Spitze, nicht mehr als 20 % beträgt.
- Halbleiterscheibe nach Anspruch 5 oder Anspruch 6, dadurch gekennzeichnet, dass die Source/Drain-Bereiche die Zusammensetzung Si1-xGex haben, wobei und 0,04 ≤ x ≤ 0,51 ist.
- Verfahren zur Herstellung einer Halbleiterscheibe umfassend das Bereitstellen einer Substratscheibe; das Bedecken der Substratscheibe mit einer ersten Schicht aus einkristallinem Silizium, die unter einem Kompressionsdruck von nicht weniger als 500 MPa steht.
- Verfahren nach Anspruch 8, umfassend das epitaktische Abscheiden der ersten Schicht aus einkristallinem Silizium auf der Substratscheibe, wobei die Substratscheibe eine Halbleiterscheibe aus einkristallinem Silizium ist, die nicht weniger als 1,3 × 1020 und nicht mehr als 21 × 1020 Atome/cm3 an Kohlenstoff enthält.
- Verfahren nach Anspruch 8, umfassend das Bereitstellen der Substratscheibe in Form einer Halbleiterscheibe aus einkristallinem Silizium mit einer darauf liegenden Oxidschicht; das Bereitstellen einer Halbleiterscheibe aus einkristallinem Silizium, die nicht weniger als 1,3 × 1020 und nicht mehr als 21 × 1020 Atome/cm3 an Kohlenstoff enthält und die mit der ersten Schicht aus einkristallinem Silizium beschichtet ist; das Bonden der bereitgestellten Halbleiterscheibe und der Substratscheibe derart, dass die erste Schicht aus einkristallinem Silizium auf der Oxidschicht liegt; und das Abspalten der den Kohlenstoff enthaltenden Halbleiterscheibe unter Zurücklassen der ersten Schicht aus einkristallinem Silizium auf der Oxidschicht.
- Verfahren nach Anspruch 8, umfassend das Bereitstellen der Substratscheibe in Form einer Halbleiterscheibe aus einkristallinem Silizium mit einer darauf liegenden Oxidschicht; das Bereitstellen einer Halbleiterscheibe aus einkristallinem Silizium, die nicht weniger als 1,3 × 1020 und nicht mehr als 21 × 1020 Atome/cm3 an Kohlenstoff enthält; das Bonden der bereitgestellten Halbleiterscheibe und der Substratscheibe derart, dass die den Kohlenstoff enthaltende Halbleiterscheibe auf der Oxidschicht liegt; und das Abspalten eines Teils der den Kohlenstoff enthaltenden Halbleiterscheibe unter Zurücklassen einer zweiten Schicht aus einkristallinem Silizium auf der Oxidschicht, wobei die zweite Schicht nicht weniger als 1,3 × 1020 und nicht mehr als 21 × 1020 Atome/cm3 an Kohlenstoff enthält; und das epitaktische Beschichten der zweiten Schicht aus einkristallinem Silizium mit der ersten Schicht aus einkristallinem Silizium.
- Verfahren nach einem der Ansprüche 8 bis 11, umfassend das Erzeugen eines FinFET-Kanals durch Ätzen der ersten Schicht aus einkristallinem Silizium, wobei der FinFET-Kanal aus Material der ersten Schicht aus einkristallinem Silizium besteht; und das epitaktische Abscheiden von Source/Drain-Bereichen, die am FinFET-Kanal angrenzen und ihn zusätzlich komprimieren.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102014223603.7A DE102014223603B4 (de) | 2014-11-19 | 2014-11-19 | Halbleiterscheibe und Verfahren zu deren Herstellung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102014223603.7A DE102014223603B4 (de) | 2014-11-19 | 2014-11-19 | Halbleiterscheibe und Verfahren zu deren Herstellung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102014223603A1 true DE102014223603A1 (de) | 2016-05-19 |
DE102014223603B4 DE102014223603B4 (de) | 2018-05-30 |
Family
ID=55855622
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102014223603.7A Active DE102014223603B4 (de) | 2014-11-19 | 2014-11-19 | Halbleiterscheibe und Verfahren zu deren Herstellung |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE102014223603B4 (de) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
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2014
- 2014-11-19 DE DE102014223603.7A patent/DE102014223603B4/de active Active
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Also Published As
Publication number | Publication date |
---|---|
DE102014223603B4 (de) | 2018-05-30 |
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