DE112009001477T5 - Kostengünstige Substrate mit Hochwiderstands-Eigenschaften und Verfahren zum Herstellen derselben - Google Patents

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Abstract

Verfahren zum Herstellen eines Substrats mit Hochwiderstands-(HR-)Eigenschaften für darin ausgebildete Vorrichtungen, wobei das Verfahren umfasst:
Bereitstellen eines Trägers mit einem ersten spezifischen Widerstand;
Bereitstellen einer HR-Halbleiterschicht auf dem Träger, wobei die HR-Schicht eine Dicke zwischen 20 nm und 5000 nm und einen spezifischen Widerstand aufweist, der größer ist als der erste spezifische Widerstand des Trägers;
Bereitstellen einer Isolierschicht mit einer Dicke zwischen 10 nm und 200 nm auf der HR-Halbleiterschicht oder auf der Oberfläche eines Donatorsubstrats;
Verbinden des Substrats mit dem Donatorsubstrat; und
Reduzieren der Dicke des Donatorsubstratabschnitts.

Description

  • Hintergrund der Erfindung
  • Die vorliegende Erfindung betrifft Substrate, die so strukturiert sind, dass in einer oberen Schicht derselben ausgebildete Vorrichtungen Eigenschaften aufweisen, die denen der gleichen Vorrichtungen ähnlich sind, welche in einem standardmäßigen Hochwiderstands-Substrat ausgebildet sind, und Verfahren zum Herstellen solcher Substrate.
  • Hintergrund der Erfindung
  • Beispiele für bekannte Substrate mit hohem spezifischen elektrischen Widerstand, ”HR”-Substrate, sind in den Dokumenten US 2006/0166451 und US 2007/0032040 beschrieben. Solche bekannten Substrate umfassen grundsätzlich eine obere Schicht, in der oder auf der Hochfrequenz-Vorrichtungen ausgebildet werden, eine Isolierschicht unter der oberen Schicht und einen Hochwiderstands-Träger. In einigen Fällen können weitere Schichten zwischen der Isolierschicht und dem Träger vorgesehen sein, um die Eigenschaften eines hohen spezifischen elektrischen Widerstands des Substrats weiter zu verbessern.
  • Obwohl bekannte HR-Substrate für Vorrichtungen mit verbesserter Leistung geeignet sind, da sie einen reduzierten Signalverlust im Träger oder einen verbesserten Rauschabstand aufgrund reduzierten Nebensprechens bieten, haben sie einen bedeutenden Nachteil: die Kosten dafür können hoch sein. Dies ist teilweise darauf zurückzuführen, dass bekannte HR-Substrate Hochwiderstands-Träger aufweisen, die im Vergleich zu herkömmlichen Nicht-HR-Trägern mit hohen Kosten verbunden sind. Hohe Kosten sind ein besonderes Problem, wenn Substrate zum Herstellen von Vorrichtungen verwendet werden, die in preissensible Produkte eingebaut werden, wie z. B. in Konsumgüter der Telekommunikationsmärkte.
  • Die höheren Kosten von HR-Trägern entstehen häufig dadurch, dass die Herstellung dieser Träger zusätzliche Schritte erforderlich macht. Bei monokristallinem Silizium umfassen solche zusätzlichen Schritte häufig ein mehrschrittiges und langwieriges Tempern zum Abscheiden von in dem Träger vorhandenem Sauerstoff. Solche zusätzlichen Schritte können ferner z. B. das Ausbilden einer zusätzlichen Schicht zwischen der Isolierschicht und dem Träger oder das Entfernen einer Oberflächenschicht des Trägers zur weiteren Erhöhung oder Beibehaltung des hohen spezifischen Widerstands des Substrats und so weiter umfassen.
  • Übersicht über die Erfindung
  • Die vorliegende Erfindung stellt Hochwiderstands-, ”HR”-, Substrate bereit – das heißt Substrate, die so strukturiert sind, dass in einer oberen Schicht derselben ausgebildete Vorrichtungen Eigenschaften aufweisen, die denen der gleichen Vorrichtungen ähnlich sind, welche in einem standardmäßigen Hochwiderstands-Substrat ausgebildet sind –, die einfacher herzustellen und kostengünstiger sind als bekannte HR-Substrate. Erfindungsgemäße HR-Substrate finden Anwendung in der Mikroelektronik, der Optoelektronik, der Fotovoltaik, in mikroelektromechanischen Vorrichtungen und insbesondere in Vorrichtungen, die bei hohen Frequenzen von typischerweise mehr als 100 MHz arbeiten, wie z. B. Radiofrequenzvorrichtungen, die bei Telekommunikations- oder Radaranwendungen zu finden sind.
  • Grundsätzlich ersetzt die Erfindung bekannte teurere HR-Substrate durch kostengünstigere HR-Substrate, und zwar HR-Substrate, die eine obere Schicht und einen Träger umfassen. Statt des hohen spezifischen Widerstands des Trägers zum Erhalten des hohen spezifischen Widerstands des fertigen Substrats bietet die Erfindung einen hohen spezifischen Widerstand des fertigen Substrats mittels eines Trägers mit einer Oberflächenschicht aus einem kostengünstigeren Hochwiderstands-Halbleitermaterial. Entsprechend kann der Träger einen standardmäßigen spezifischen Widerstand und wahlweise eine geringere Qualität aufweisen und somit kostengünstiger sein. Die Erfindung schafft ferner kostengünstige Verfahren zum Herstellen von HR-Substraten.
  • Genauer gesagt stellt die Erfindung Substrate mit Hochwiderstands-Eigenschaften bereit, die einen Träger mit einem standardmäßigen spezifischen Widerstand, eine Hochwiderstands-Halbleiterschicht auf dem Trägersubstrat, eine Isolierschicht auf der Hochwiderstands-Schicht und eine obere Schicht auf der Isolierschicht aufweisen. Die Hochwiderstands-Halbleiterschicht kann einen spezifischen Widerstand von mehr als 1000 Ohm/cm haben. Wahlweise weisen die bereitgestellten Substrate ferner eine Diffusionssperrschicht auf, die zwischen dem Träger und der Halbleiterschicht angeordnet ist.
  • Die Erfindung schafft ferner Verfahren zum Herstellen eines Substrats mit Hochwiderstands-Eigenschaften. Die Verfahren umfassen das Bereitstellen eines Trägers mit einem standardmäßigen spezifischen Widerstand, das Ausbilden einer Halbleiterschicht auf dem Trägersubstrat zum Ausbilden einer ersten Zwischenstruktur, das Anordnen einer Isolierschicht auf der ersten Zwischenstruktur, das Verbinden der Zwischenstruktur mit einem Donatorsubstrat zum Bilden einer zweiten Zwischenstruktur und schließlich das Reduzieren der Dicke des Donatorsubstrats der zweiten Zwischenstruktur zum Ausbilden des Substrats. Wahlweise umfassen die erfindungsgemäßen Verfahren ferner das Anordnen einer Diffusionssperrschicht auf dem Träger vor dem Schritt des Ausbildens der Hochwiderstands-Halbleiterschicht.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Merkmale und Vorteile der Erfindung werden anhand der folgenden Beschreibungen offensichtlich, die auf die beiliegenden Zeichnungen Bezug nehmen, welche beispielhafte, jedoch nicht als Einschränkung anzusehende Ausführungsformen der Erfindung zeigen und für die gilt:
  • 1 zeigt eine Ausführungsform der erfindungsgemäßen Substrate;
  • 2 zeigt eine weitere Ausführungsform der erfindungsgemäßen Substrate;
  • 3a bis 3e zeigen eine Ausführungsform von Verfahren zum Herstellen von Substraten; und
  • 4a bis 4f zeigen eine weitere Ausführungsform von Verfahren zum Herstellen von Substraten.
  • Detaillierte Beschreibung bevorzugter Ausführungsformen
  • Die hier beschriebenen bevorzugten Ausführungsformen und besonderen Beispiele dienen nur als Beispiele für den Umfang der Erfindung und dürfen nicht als Einschränkung der vorliegenden Erfindung angesehen werden. Der Umfang der vorliegenden Erfindung ist durch die Patentansprüche festgelegt.
  • 1 zeigt erfindungsgemäße Ausführungsformen von Substraten 1, die so strukturiert sind, dass in einer oberen Schicht derselben ausgebildete Vorrichtungen Eigenschaften aufweisen, die denen der gleichen Vorrichtungen ähnlich sind, welche in einem standardmäßigen Hochwiderstands-Substrat ausgebildet sind. Diese erfindungsgemäßen Substrate werden hier auch einfacher als ”HR”-Substrate bezeichnet. Das Substrat 1 kann einen von seiner endgültigen Anwendung abhängigen Durchmesser von z. B. 300 mm, 200 mm oder andere Durchmesser aufweisen.
  • Das Substrat 1 umfasst eine obere Schicht 5, in der oder auf der am Ende Vorrichtungen ausgebildet werden. In einigen Fällen können Vorrichtungen, z. B. bekannte CMOS-Vorrichtungen, nach bekannten Techniken direkt auf oder in der oberen Schicht 5 ausgebildet werden. In anderen Fällen, z. B. bei Galliumnitrid-HEMT-Vorrichtungen, sind weitere (in 1 nicht gezeigte) Schichten auf der oberen Schicht 5 vorgesehen. Die obere Schicht kann verschiedene Materialien aufweisen, die entsprechend der Anwendung der Vorrichtung ausgewählt werden, z. B. monokristallines Silizium, Siliziumkarbid, Galliumnitrid und ähnliches. Die Dicke der oberen Schicht 5 kann ebenfalls entsprechend der Anwendung, des Erfordernisses und der Herstellungsmöglichkeiten der Vorrichtung ausgewählt werden, variiert aber typischerweise zwischen ungefähr 10 nm und ungefähr 1 Mikrometer. Es sei darauf hingewiesen, dass die Dicke der oberen Schicht 5 die HR-Eigenschaften des Substrats 1 nicht beeinflusst.
  • Das HR-Substrat 1 umfasst ferner eine Isolierschicht 4, auf der die obere Schicht 5 angeordnet ist. Die Isolierschicht 4 umfasst üblicherweise Siliziumdioxid, da dieses Material entweder durch Abscheiden oder durch Oxidierenlassen eines Siliziumsubstrats leicht ausgebildet werden kann. Die Isolierschicht kann ferner Siliziumnitrid, high-k-Dielektrikum-Materialien, low-k-Dielektrikum-Materialien oder eine Kombination aus Schichten aus solchen Materialien umfassen. Die Isolierschicht kann von einigen wenigen nm bis 10 nm bis 100 nm, bis zu 200 nm dick sein oder andere Dicken aufweisen.
  • Das HR-Substrat 1 umfasst ferner einen Träger 2, der im Gegensatz zu dem, was beim Stand der Technik bekannt ist, einen standardmäßigen spezifischen Widerstand aufweist. Ein Träger mit einem standardmäßigen spezifischen Widerstand ist ein Träger, der nicht dazu vorgesehen ist, HR-Eigenschaften zu bieten, und der daher einen spezifischen Widerstand aufweist, der für diesen bestimmten Typ von Träger und Dotierungsniveau standardmäßig oder normal ist. Beispielsweise kann der standardmäßige oder normale spezifische Widerstand zwischen ungefähr 8 Ohm/cm und ungefähr 30 Ohm/cm liegen. Solche Träger mit standardmäßigem spezifischem Widerstand kosten weniger als HR-Träger und können ferner so ausgewählt werden, dass sie ökonomische Kristallinitätseigenschaften oder andere Merkmale aufweisen. Beispielsweise können Träger Quarz polykristallines Silizium, polykristallines Siliziumkarbid, polykristallines Aluminiumnitrid und ähnliches umfassen. Es kann sich ferner um ein wiedergewonnenes Siliziumwafer handeln, das in vorhergehenden Herstellungsschritten verwendet worden ist.
  • Das HR-Substrat 1 umfasst ferner eine Hochwiderstands-Halbleiterschicht 3, die auf dem Trägersubstrat, jedoch unter der Isolierschicht 4 angeordnet ist. Da der hohe spezifische Widerstand des Substrats 1 im Wesentlichen auf den hohen spezifischen Widerstand der Halbleiterschicht 3 zurückzuführen ist, wird bevorzugt, dass die HR-Halbleiterschicht einen ausreichenden spezifischen Widerstand und eine ausreichende Dicke aufweist, so dass der spezifische Widerstand des Substrats 1 für die vorgesehene Anwendung geeignet ist. Bei bevorzugten Ausführungsformen weist die HR-Halbleiterschicht 3 einen spezifischen Widerstand von mehr als ungefähr 103 Ohm/cm oder bei einer starker bevorzugten Variante von mehr als ungefähr 104 Ohm/cm und eine Dicke zwischen ungefähr 20 nm und 5000 nm auf.
  • Die HR-Halbleiterschicht 3 umfasst vorzugsweise amorphes Silizium mit einem hohen spezifischen Widerstand aufgrund des Mangelns einer Dotierung (oder Mangelns einer vorsätzlichen Dotierung), z. B. mit Konzentrationen von entweder p- oder n-Dotiersubstanzen von vorzugsweise weniger als ungefähr 5 × 1012/cm3. Wahlweise kann der spezifische Widerstand dieser Schicht durch Dotieren mit einer Stickstoffspezies mit einer Dichte von z. B. zwischen 1013/cm3 und 1015/cm3 erhöht werden. Schichten aus amorphem Silizium werden bevorzugt, da sie zu niedrigen Kosten und auf zahlreichen Arten von Trägern bereitgestellt werden können. Die HR-Halbleiterschicht 3 kann ferner polykristallines Silizium oder bei einer weniger bevorzugten Variante monokristallines Silizium umfassen.
  • 2 zeigt eine weitere Ausführungsform eines HR-Substrats 11 nach der Erfindung, das mehrere Elemente umfasst, welche entsprechenden Elementen der vorhergehenden Ausführungsformen ähnlich sind. Ähnliche Elemente umfassen: einen Träger 2 mit einem standardmäßigen oder normalen spezifischen Widerstand, eine Hochwiderstands-Halbleiterschicht 3, die auf dem Trägersubstrat angeordnet ist und einen spezifischen Widerstand von vorzugsweise mehr als 103 Ohm/cm aufweist, eine Isolierschicht 4, die auf der Hochwiderstands-Schicht 2 angeordnet ist, und eine obere Schicht 5, die auf der Isolierschicht angeordnet ist. Bereits vorhandene Beschreibungen dieser Elemente werden hier nicht wiederholt.
  • Im Gegensatz zu vorhergehenden Ausführungsformen umfasst das HR-Substrat 11 ferner eine Diffusionssperrschicht 6 oben auf dem Träger 2, jedoch unter der Hochwiderstands-Halbleiterschicht 3.
  • Die Diffusionssperre verhindert oder begrenzt die Diffusion von Fremdstoffen oder Dotiersubstanzen von dem Träger in die HR-Halbleiterschicht, wodurch wahrscheinlich deren hoher spezifischer Widerstand reduziert würde. Eine solche Diffusionssperre ist besonders vorteilhaft, wenn der Träger 2 solche Dotiersubstanzen oder Fremdstoffe aufweisen kann. Die Diffusionssperrschicht 6 kann eine einzelne oder mehrere Schichten aus Siliziumdioxid, Siliziumnitrid, Kombinationen aus diesen Materialien oder andere Materialen umfassen und kann eine Dicke von mindestens 20 nm aufweisen. Bei bevorzugten Ausführungsformen weist die Diffusionssperrschicht 6 nitridreiches Siliziumnitrid, z. B. SixNy, auf, das mehr Stickstoffatome enthält als stöchiometrisches, z. B. Si3N4, Siliziumnitrid. Nitridreiches Siliziumnitrid, das beispielsweise durch chemische Dampfphasenabscheidung, die plasmagestützt sein kann, erzeugt worden ist, ist bekannterweise sowohl eine Diffusionssperre als auch ein Hochwiderstands-Dielektrikum.
  • Es sei angemerkt, dass eine Diffusion von Dotiersubstanzen und Fremdstoffen von der oberen Schicht 5 in die Hochwiderstands-Halbleiterschicht 3 von der Isolierschicht 4 ähnlich begrenzt oder verhindert wird und durch Auswahl geeigneter Materialien für diese Schicht sogar noch weiter reduziert werden kann. Zum Beispiel kann die Isolierschicht 4 eine nitridreiche Siliziumnitridschicht umfassen, die als wirksame Diffusionssperrschicht fungieren kann.
  • Die Diffusionssperrschicht 6 dieser bevorzugten Ausführungsform weist Vorteile auf, die über das einfache Fungieren zum wirksamen Verhindern einer Diffusion von Dotiersubstanzen oder Fremdstoffen in die Hochwiderstands-Halbleiterschicht 3 hinausgehen. Diese Diffusionssperrschicht ist auch ein Hochwiderstands-Dielektrikum, das zu dem hohen spezifischen Widerstand des Substrats beitragen kann und eine Quelle von N-Spezies bilden kann, die in die Hochwiderstands-Halbleiterschicht 3 wandern und deren spezifischen Widerstand weiter erhöhen kann.
  • 3a bis 3e zeigen Ausführungsformen von Verfahren zum Herstellen von Substraten 1 nach der Erfindung.
  • 3a zeigt einen Anfangsträger 2 mit einem standardmäßigen spezifischen Widerstand, der z. B. ein monokristallines Siliziumwafer mit einem spezifischen Widerstand zwischen ungefähr 8 Ohm/cm und ungefähr 30 Ohm/cm umfassen kann.
  • 3b zeigt einen nächsten Schritt, bei dem eine erste Zwischenstruktur 7 durch Platzieren und/oder Ausbilden einer Hochwiderstands-Halbleiterschicht 3 auf dem Träger 2 ausgebildet wird. Die HR-Halbleiterschicht 3 kann z. B. durch Abscheiden einer undotierten amorphen oder polykristallinen Siliziumschicht mittels chemischer Dampfphasenabscheidung oder physikalischer Dampfphasenabscheidung auf dem Träger 2 ausgebildet werden.
  • 3c und 3d zeigen Alternativen für den nächsten Schritt, bei dem eine Isolierschicht 4 auf der ersten Zwischenstruktur 7 ausgebildet und/oder platziert wird. Die in 3c gezeigte Alternative umfasst das Ausbilden der Isolierschicht 4 durch Abscheiden von Isoliermaterial auf der HR-Halbleiterschicht 3 der ersten Zwischenstruktur oder durch Oxidierenlassen von undotiertem Silizium der HR-Halbleiterschicht 3, wenn diese Schicht Silizium aufweist.
  • Bei der in 3d gezeigten Alternative wird zuerst die Isolierschicht 4 im Wesentlichen auf oder in einem Donatorsubstrat 8 ausgebildet und wird dann während des Verbindens der ersten Zwischenstruktur 7 mit dem Donatorsubstrat 8 die Isolierschicht 4 auf der ersten Zwischenstruktur 7 platziert, um eine zweite Zwischenstruktur zu 9 bilden, wie in 3e gezeigt. Wahlweise kann das Donatorsubstrat 8 anfangs eine Oberflächenisolierschicht umfassen.
  • 3e zeigt einen weiteren Schritt, bei dem die erste Zwischenstruktur 7 und das Donatorsubstrat 8 miteinander verbondet werden, um die zweite Zwischenstruktur 9 zu bilden. Bei der in 3c gezeigten Alternative weist die erste Zwischenstruktur 7 bereits die Oberflächenisolierschicht 4 auf, wohingegen bei der in 3d gezeigten Alternative das Donatorsubstrat 8 die Oberflächenisolierschicht 4 aufweist. Das Verbonden des Donatorsubstrats 8 mit der ersten Zwischenstruktur 7 kann wahlweise dadurch vereinfacht werden, dass vor dem Schritt des Verbindens ein weiterer Schritt des Polierens der freiliegenden Fläche der Zwischenstruktur 7 und/oder des Substrats 8 und/oder der Isolierschicht 4 durchgeführt wird.
  • Bei einem abschließenden Schritt, der nicht gezeigt ist, wird die Dicke des Donatorsubstrats 8 der zweiten Zwischenstruktur 9 durch Anwendung bekannter Dickenreduziertechniken, z. B. Schleif- und Rückätztechniken, Smart Cut®-Techniken (bei denen eine Ionenimplantation und Fraktur durchgeführt wird) und anderer Techniken, reduziert, um das fertige Substrat 1 zu bilden.
  • Bei den Schritten des Verbindens und/oder des Reduzierens der Dicke kann es vorteilhaft sein, Wärmebehandlungen durchzuführen. Obwohl solche Behandlungen die Beschaffenheit der Hochwiderstands-Halbleiterschicht 3 umwandeln kann, z. B. von einer amorphen Schicht, wie anfangs abgeschieden, in eine polykristalline Schicht 3 nach der Wärmebehandlung, wird nicht davon ausgegangen, dass der hohe spezifische Widerstand dieser Schicht wesentlich verändert wird.
  • 4a bis 4f zeigen Ausführungsformen von Verfahren zum Herstellen eines HR-Substrats 11, das, wie beschrieben, eine Diffusionssperrschicht 6 oben auf einem Träger 2, jedoch unter einer HR-Halbleiterschicht 3 umfasst. Die vorliegende Ausführungsform weist Ähnlichkeiten mit der vorhergehenden Ausführungsform auf, z. B. hinsichtlich der Art der Materialien, des spezifischen Widerstands der Materialien und eines wahlweise durchzuführenden Schritts des Polierens vor dem Verbinden. Bereits vorhandene Beschreibungen dieser Schritte werden hier nicht wiederholt.
  • 4a zeigt einen Anfangsträger 2 mit standardmäßigem spezifischem Widerstand.
  • 4b zeigt einen nächsten Schritt, bei dem die Diffusionssperrschicht 6 auf dem Träger 2 ausgebildet und/oder platziert wird, vorzugsweise durch chemische Dampfphasenabscheidung (wahlweise plasmagestützt) eines nitridreichen Siliziumnitridmaterials. Die Diffusionssperrschicht 6 ermöglicht eine größere Flexibilität beim Herstellungsprozess.
  • 4c zeigt einen weiteren Schritt des Ausbildens und/oder Platzierens der HR-Halbieiterschicht 3 auf der Diffusionssperrschicht 6.
  • 4d und 4e zeigen alternative Schritte zum Ausbilden und/oder Platzieren der Isolierschicht 4 auf der HR-Halbleiterschicht 3. Diese Schritte sind den in 3c und 3d gezeigten Schritten ähnlich, und die entsprechenden bereits vorhandenen Beschreibungen werden hier nicht wiederholt.
  • 4f zeigt einen weiteren Schritt, bei dem die Zwischenstruktur mit dem Donatorsubstrat 8 verbunden wird, um eine zweite Zwischenstruktur 9 zu bilden.
  • Bei einem abschließenden (nicht gezeigten) Schritt wird die Dicke des Donatorsubstrats 8 der zweiten Zwischenstruktur 9 durch Anwendung bekannter Dickenreduziertechniken reduziert, um das fertige Substrat 11 zu bilden.
  • Wahlweise kann der spezifische Widerstand der HR-Halbleiterschicht 3 durch Einbringen einer Stickstoffspezies in diese Schicht z. B. durch Ausbilden einer Diffusionssperrschicht 6, die stickstoffreich ist, so dass die Stickstoffspezies bei der Bearbeitung in die Hochwiderstands-Schicht 3 wandern kann, oder durch Implantieren einer Stickstoffspezies, z. B. Stickstoffionen, durch die obere Schicht 5 und die Isolierschicht 4, weiter erhöht werden. Eine bevorzugte Konzentration der Stickstoffspezies liegt zwischen 1013/cm3 und 1015/cm3.
  • Zusammenfassung
  • Kostengünstige Substrate mit Hochwiderstands-Eigenschaften und Verfahren zum Herstellen derselben
  • Bei einer Ausführungsform stellt die Erfindung Substrate bereit, die so strukturiert sind, dass in einer oberen Schicht derselben ausgebildete Vorrichtungen Eigenschaften aufweisen, die denen der gleichen Vorrichtungen ähnlich sind, welche in einem standardmäßigen Hochwiderstands-Substrat ausgebildet sind. Erfindungsgemäße Substrate weisen auf: einen Träger mit einem standardmäßigen spezifischen Widerstand, eine Halbleiterschicht, die auf dem Träger ausgebildet ist und einen hohen spezifischen Widerstand aufweist, der vorzugsweise größer ist als ungefähr 1000 Ohm/cm, eine Isolierschicht, die auf der Hochwiderstands-Schicht angeordnet ist, und eine obere Schicht, die auf der Isolierschicht angeordnet ist. Die Erfindung schafft ferner Verfahren zum Herstellen solcher Substrate.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 2006/0166451 [0002]
    • US 2007/0032040 [0002]

Claims (20)

  1. Verfahren zum Herstellen eines Substrats mit Hochwiderstands-(HR-)Eigenschaften für darin ausgebildete Vorrichtungen, wobei das Verfahren umfasst: Bereitstellen eines Trägers mit einem ersten spezifischen Widerstand; Bereitstellen einer HR-Halbleiterschicht auf dem Träger, wobei die HR-Schicht eine Dicke zwischen 20 nm und 5000 nm und einen spezifischen Widerstand aufweist, der größer ist als der erste spezifische Widerstand des Trägers; Bereitstellen einer Isolierschicht mit einer Dicke zwischen 10 nm und 200 nm auf der HR-Halbleiterschicht oder auf der Oberfläche eines Donatorsubstrats; Verbinden des Substrats mit dem Donatorsubstrat; und Reduzieren der Dicke des Donatorsubstratabschnitts.
  2. Verfahren nach Anspruch 1, bei dem der spezifische Widerstand des Trägers ein standardmäßiger spezifischer Widerstand zwischen 8 Ohm/cm und 30 Ohm/cm ist und bei dem der spezifische Widerstand der HR-Halbleiterschicht größer als 103 bis 104 Ohm/cm ist.
  3. Verfahren nach Anspruch 1, bei dem das Bereitstellen der HR-Halbleiterschicht ferner das Abscheiden einer undotierten Siliziumschicht umfasst.
  4. Verfahren nach Anspruch 1, das ferner das Implantieren von Stickstoffionen in die HR-Halbleiterschicht umfasst.
  5. Verfahren nach Anspruch 1, bei dem das Bereitstellen der Isolierschicht ferner das Abscheiden der Isolierschicht und/oder das Oxidierenlassen der HR-Halbleiterschicht oder der Oberfläche des Donatorsubstrats umfasst.
  6. Verfahren nach Anspruch 1, bei dem die Isolierschicht auf der Oberfläche des Donatorsubstrats vorgesehen ist und bei dem der Schritt des Verbindens ferner das in-Kontakt-bringen des Substrats mit der Isolierschicht auf der Oberfläche des Donatorsubstrats umfasst.
  7. Verfahren nach Anspruch 1, das ferner das Bereitstellen einer Diffusionssperrschicht mit einer Dicke von mehr als 20 nm auf dem Träger vor dem Schritt des Bereitstellens der HR-Halbleiterschicht umfasst.
  8. Verfahren nach Anspruch 1, das ferner das Herstellen eines oder mehrerer elektronischer Vorrichtungen in der oberen Halbleiterschicht umfasst, wobei die hergestellten Vorrichtungen HR-Eigenschaften aufweisen, die einen reduzierten Signalverlust und/oder einen verbesserten Rauschabstand umfassen, wenn die Vorrichtungen bei Frequenzen von mehr als 0,1 GHz arbeiten.
  9. Substrat mit Hochwiderstands-(HR-)Eigenschaften für darin ausgebildete Vorrichtungen, wobei das Substrat umfasst: einen Träger mit einem ersten spezifischen Widerstand; eine HR-Halbleiterschicht, die auf dem Träger angeordnet ist, wobei die Schicht einen spezifischen Widerstand aufweist, der größer ist als der erste spezifische Widerstand des Trägers; eine Isolierschicht, die auf der HR-Halbleiterschicht angeordnet ist; und eine obere Halbleiterschicht, die auf der Isolierschicht angeordnet ist und für die Vorrichtungsherstellung geeignet ist.
  10. Substrat nach Anspruch 9, bei dem der spezifische Widerstand des Trägers ein standardmäßiger spezifischer Widerstand zwischen 8 Ohm/cm und 30 Ohm/cm ist und bei dem der spezifische Widerstand der HR-Halbleiterschicht größer ist als 103 bis 104 Ohm/cm
  11. Substrat nach Anspruch 9, bei dem der Träger Quarz, monokristallines Silizium, polykristallines Silizium, polykristallines Siliziumkarbid und/oder polykristallines Aluminiumnitrid aufweist.
  12. Substrat nach Anspruch 9, bei dem die HR-Halbleiterschicht undotiertes amorphes Silizium und/oder undotiertes polykristallines Silizium aufweist.
  13. Substrat nach Anspruch 9, bei dem die HR-Halbleiterschicht ferner eine Stickstoffspezies mit einer Konzentration zwischen 1013 und 1015/cm3 umfasst.
  14. Substrat nach Anspruch 9, bei dem die Dicke der HR-Halbleiterschicht zwischen 20 nm und 5000 nm liegt.
  15. Substrat nach Anspruch 9, das ferner eine Diffusionssperrschicht mit einer Dicke von mehr als 20 nm, die zwischen dem Träger und der HR-Halbleiterschicht angeordnet ist, umfasst.
  16. Substrat nach Anspruch 15, bei dem die Diffusionssperrschicht eine oder mehrere Schichten umfasst, die Siliziumdioxid, nitridreiches Siliziumnitrid und Siliziumnitrid aufweisen.
  17. Substrat nach Anspruch 9, bei dem die Isolierschicht eine Dicke zwischen 10 nm und 200 nm aufweist und Siliziumdioxid, Siliziumnitrid, high-k-Dielektrikum-Material, low-k-Dielektrikum-Material und/oder Siliziumoxid aufweist.
  18. Substrat nach Anspruch 9, bei dem die obere Schicht monokristallines Silizium aufweist.
  19. Substrat nach Anspruch 9, das ferner eine oder mehrere elektronische Vorrichtungen, die in der oberen Halbleiterschicht ausgebildet sind, umfasst.
  20. Substrat nach Anspruch 9, bei dem die HR-Eigenschaften einen reduzierten Signalverlust und/oder einen verbesserten Rauschabstand umfassen, wenn darin ausgebildete Vorrichtungen bei Frequenzen von mehr als 0,1 GHz arbeiten.
DE112009001477T 2008-06-30 2009-05-21 Kostengünstige Substrate mit Hochwiderstands-Eigenschaften und Verfahren zum Herstellen derselben Active DE112009001477B4 (de)

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DE (1) DE112009001477B4 (de)
FR (1) FR2933233B1 (de)
WO (1) WO2010002515A2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015211087A1 (de) * 2015-06-17 2016-12-22 Soitec Verfahren zur Herstellung eines Hochwiderstands-Halbleiter-auf-Isolator-Substrates

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2935067B1 (fr) * 2008-08-14 2011-02-25 Commissariat Energie Atomique Procede de fabrication d'une structure semi-conductrice plan de masse enterre
US8492868B2 (en) * 2010-08-02 2013-07-23 International Business Machines Corporation Method, apparatus, and design structure for silicon-on-insulator high-bandwidth circuitry with reduced charge layer
FR2967812B1 (fr) 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
JP6228462B2 (ja) * 2011-03-16 2017-11-08 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッドＭｅｍｃ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ハンドルウエハ内に高抵抗率領域を有するシリコン・オン・インシュレータ構造体およびそのような構造体の製法
FR2973158B1 (fr) * 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
FR2973159B1 (fr) 2011-03-22 2013-04-19 Soitec Silicon On Insulator Procede de fabrication d'un substrat de base
FR2983342B1 (fr) * 2011-11-30 2016-05-20 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure limitant la formation de defauts et heterostructure ainsi obtenue
US8741739B2 (en) * 2012-01-03 2014-06-03 International Business Machines Corporation High resistivity silicon-on-insulator substrate and method of forming
US8536035B2 (en) 2012-02-01 2013-09-17 International Business Machines Corporation Silicon-on-insulator substrate and method of forming
JP5978986B2 (ja) * 2012-12-26 2016-08-24 信越半導体株式会社 高周波半導体装置及び高周波半導体装置の製造方法
US20140197462A1 (en) * 2013-01-14 2014-07-17 International Rectifier Corporation III-Nitride Transistor with High Resistivity Substrate
US8951896B2 (en) 2013-06-28 2015-02-10 International Business Machines Corporation High linearity SOI wafer for low-distortion circuit applications
FI130149B (en) * 2013-11-26 2023-03-15 Okmetic Oyj High Resistive Silicon Substrate with Reduced RF Loss for RF Integrated Passive Device
KR101983166B1 (ko) * 2013-12-27 2019-05-28 삼성전기주식회사 반도체 소자 및 반도체 소자의 제조 방법
EP3573094B1 (de) 2014-11-18 2023-01-04 GlobalWafers Co., Ltd. Hochresistiver halbleiter-auf-isolator-wafer und verfahren zur herstellung
US10381260B2 (en) * 2014-11-18 2019-08-13 GlobalWafers Co., Inc. Method of manufacturing high resistivity semiconductor-on-insulator wafers with charge trapping layers
JP2016143820A (ja) * 2015-02-04 2016-08-08 信越半導体株式会社 貼り合わせ半導体ウェーハ及びその製造方法
CN107533953B (zh) * 2015-03-03 2021-05-11 环球晶圆股份有限公司 具有可控膜应力的在硅衬底上沉积电荷捕获多晶硅膜的方法
JP6344271B2 (ja) * 2015-03-06 2018-06-20 信越半導体株式会社 貼り合わせ半導体ウェーハ及び貼り合わせ半導体ウェーハの製造方法
FR3037438B1 (fr) 2015-06-09 2017-06-16 Soitec Silicon On Insulator Procede de fabrication d'un element semi-conducteur comprenant une couche de piegeage de charges
FR3058561B1 (fr) 2016-11-04 2018-11-02 Soitec Procede de fabrication d'un element semi-conducteur comprenant un substrat hautement resistif
FR3062238A1 (fr) 2017-01-26 2018-07-27 Soitec Support pour une structure semi-conductrice
FR3064820B1 (fr) 2017-03-31 2019-11-29 Soitec Procede d'ajustement de l'etat de contrainte d'un film piezoelectrique
FR3079345B1 (fr) * 2018-03-26 2020-02-21 Soitec Procede de fabrication d'un substrat pour dispositif radiofrequence
US20210183691A1 (en) * 2018-07-05 2021-06-17 Soitec Substrate for an integrated radiofrequency device, and process for manufacturing same
FR3094573B1 (fr) 2019-03-29 2021-08-13 Soitec Silicon On Insulator Procede de preparation d’une couche mince de materiau ferroelectrique
FR3098642B1 (fr) 2019-07-12 2021-06-11 Soitec Silicon On Insulator procédé de fabrication d'une structure comprenant une couche mince reportée sur un support muni d’une couche de piégeage de charges
FR3113184B1 (fr) 2020-07-28 2022-09-16 Soitec Silicon On Insulator Procede de preparation d’un substrat support, et procede de report d’une couche mince sur ce substrat support
FR3121548B1 (fr) 2021-03-30 2024-02-16 Soitec Silicon On Insulator Procede de preparation d’un substrat avance, notamment pour des applications photoniques
WO2022023630A1 (fr) 2020-07-28 2022-02-03 Soitec Procede de report d'une couche mince sur un substrat support muni d'une couche de piegeage de charges
FR3129028B1 (fr) 2021-11-09 2023-11-10 Soitec Silicon On Insulator Procede de preparation d’un substrat support muni d’une couche de piegeage de charges
FR3129029B1 (fr) 2021-11-09 2023-09-29 Soitec Silicon On Insulator Procede de preparation d’un substrat support muni d’une couche de piegeage de charges
FR3137493B1 (fr) 2022-06-29 2024-10-04 Soitec Procede de fabrication d’une structure comportant une couche barriere a la diffusion d’especes atomiques
FR3137490B1 (fr) 2022-07-04 2024-05-31 Soitec Silicon On Insulator Procede de fabrication d’une structure comportant une couche barriere a la diffusion d’especes atomiques
FR3145444A1 (fr) 2023-01-27 2024-08-02 Soitec Structure comprenant une couche superficielle reportee sur un support muni d’une couche de piegeage de charges a contamination limitee et procede de fabrication

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060166451A1 (en) 2003-09-26 2006-07-27 Jean-Pierre Raskin Process for manufacturing a multilayer structure made from semiconducting materials
US20070032040A1 (en) 2003-09-26 2007-02-08 Dimitri Lederer Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4300150A (en) * 1980-06-16 1981-11-10 North American Philips Corporation Lateral double-diffused MOS transistor device
US4771016A (en) * 1987-04-24 1988-09-13 Harris Corporation Using a rapid thermal process for manufacturing a wafer bonded soi semiconductor
US5750000A (en) * 1990-08-03 1998-05-12 Canon Kabushiki Kaisha Semiconductor member, and process for preparing same and semiconductor device formed by use of same
DE4232844A1 (de) 1992-09-30 1994-03-31 Siemens Ag Belichtungsverfahren und Maske für die optische Projektionslithographie
US5399507A (en) * 1994-06-27 1995-03-21 Motorola, Inc. Fabrication of mixed thin-film and bulk semiconductor substrate for integrated circuit applications
JP2006066928A (ja) * 1994-09-09 2006-03-09 Renesas Technology Corp 半導体装置の製造方法
JP2647022B2 (ja) 1994-10-24 1997-08-27 日本電気株式会社 パターン形成方法
US5773151A (en) * 1995-06-30 1998-06-30 Harris Corporation Semi-insulating wafer
US6391744B1 (en) * 1997-03-19 2002-05-21 The United States Of America As Represented By The National Security Agency Method of fabricating a non-SOI device on an SOI starting wafer and thinning the same
JPH10335615A (ja) * 1997-05-22 1998-12-18 Harris Corp 半導体デバイスに関する改良
US6140163A (en) * 1997-07-11 2000-10-31 Advanced Micro Devices, Inc. Method and apparatus for upper level substrate isolation integrated with bulk silicon
US6063713A (en) * 1997-11-10 2000-05-16 Micron Technology, Inc. Methods for forming silicon nitride layers on silicon-comprising substrates
JP3523531B2 (ja) * 1999-06-18 2004-04-26 シャープ株式会社 半導体装置の製造方法
US6166411A (en) * 1999-10-25 2000-12-26 Advanced Micro Devices, Inc. Heat removal from SOI devices by using metal substrates
FR2810448B1 (fr) * 2000-06-16 2003-09-19 Soitec Silicon On Insulator Procede de fabrication de substrats et substrats obtenus par ce procede
JP4216483B2 (ja) * 2001-02-15 2009-01-28 株式会社東芝 半導体メモリ装置
US6645795B2 (en) * 2001-05-03 2003-11-11 International Business Machines Corporation Polysilicon doped transistor using silicon-on-insulator and double silicon-on-insulator
US6912330B2 (en) * 2001-05-17 2005-06-28 Sioptical Inc. Integrated optical/electronic circuits and associated methods of simultaneous generation thereof
US20020170487A1 (en) * 2001-05-18 2002-11-21 Raanan Zehavi Pre-coated silicon fixtures used in a high temperature process
JP4322453B2 (ja) * 2001-09-27 2009-09-02 株式会社東芝 半導体装置およびその製造方法
US6646307B1 (en) * 2002-02-21 2003-11-11 Advanced Micro Devices, Inc. MOSFET having a double gate
FR2838865B1 (fr) * 2002-04-23 2005-10-14 Soitec Silicon On Insulator Procede de fabrication d'un substrat avec couche utile sur support de resistivite elevee
US6743662B2 (en) * 2002-07-01 2004-06-01 Honeywell International, Inc. Silicon-on-insulator wafer for RF integrated circuit
US6812527B2 (en) * 2002-09-05 2004-11-02 International Business Machines Corporation Method to control device threshold of SOI MOSFET's
US6664598B1 (en) * 2002-09-05 2003-12-16 International Business Machines Corporation Polysilicon back-gated SOI MOSFET for dynamic threshold voltage control
US6835983B2 (en) * 2002-10-25 2004-12-28 International Business Machines Corporation Silicon-on-insulator (SOI) integrated circuit (IC) chip with the silicon layers consisting of regions of different thickness
US7176108B2 (en) * 2002-11-07 2007-02-13 Soitec Silicon On Insulator Method of detaching a thin film at moderate temperature after co-implantation
FR2847077B1 (fr) * 2002-11-12 2006-02-17 Soitec Silicon On Insulator Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation
TWI265217B (en) * 2002-11-14 2006-11-01 Komatsu Denshi Kinzoku Kk Method and device for manufacturing silicon wafer, method for manufacturing silicon single crystal, and device for pulling up silicon single crystal
US6946373B2 (en) * 2002-11-20 2005-09-20 International Business Machines Corporation Relaxed, low-defect SGOI for strained Si CMOS applications
US7102206B2 (en) * 2003-01-20 2006-09-05 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate, method for fabricating the same, and method for fabricating semiconductor device
JP2004335642A (ja) 2003-05-06 2004-11-25 Canon Inc 基板およびその製造方法
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US7018873B2 (en) * 2003-08-13 2006-03-28 International Business Machines Corporation Method of making a device threshold control of front-gate silicon-on-insulator MOSFET using a self-aligned back-gate
US7034362B2 (en) * 2003-10-17 2006-04-25 International Business Machines Corporation Double silicon-on-insulator (SOI) metal oxide semiconductor field effect transistor (MOSFET) structures
US7089515B2 (en) * 2004-03-09 2006-08-08 International Business Machines Corporation Threshold voltage roll-off compensation using back-gated MOSFET devices for system high-performance and low standby power
US7160753B2 (en) * 2004-03-16 2007-01-09 Voxtel, Inc. Silicon-on-insulator active pixel sensors
US8138061B2 (en) * 2005-01-07 2012-03-20 International Business Machines Corporation Quasi-hydrophobic Si-Si wafer bonding using hydrophilic Si surfaces and dissolution of interfacial bonding oxide
US7462552B2 (en) * 2005-05-23 2008-12-09 Ziptronix, Inc. Method of detachable direct bonding at low temperatures
US7387946B2 (en) * 2005-06-07 2008-06-17 Freescale Semiconductor, Inc. Method of fabricating a substrate for a planar, double-gated, transistor process
JP2007165492A (ja) * 2005-12-13 2007-06-28 Seiko Instruments Inc 半導体集積回路装置
US7417288B2 (en) * 2005-12-19 2008-08-26 International Business Machines Corporation Substrate solution for back gate controlled SRAM with coexisting logic devices
US20070190681A1 (en) * 2006-02-13 2007-08-16 Sharp Laboratories Of America, Inc. Silicon-on-insulator near infrared active pixel sensor array
US7585711B2 (en) * 2006-08-02 2009-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor-on-insulator (SOI) strained active area transistor
US20080124847A1 (en) * 2006-08-04 2008-05-29 Toshiba America Electronic Components, Inc. Reducing Crystal Defects from Hybrid Orientation Technology During Semiconductor Manufacture
JP4631833B2 (ja) * 2006-09-04 2011-02-16 ソニー株式会社 半導体装置
FR2906078B1 (fr) 2006-09-19 2009-02-13 Commissariat Energie Atomique Procede de fabrication d'une structure micro-technologique mixte et une structure ainsi obtenue
US7755140B2 (en) * 2006-11-03 2010-07-13 Intel Corporation Process charging and electrostatic damage protection in silicon-on-insulator technology
EP2095415B1 (de) * 2006-12-26 2010-10-27 S.O.I.Tec Silicon on Insulator Technologies Verfahren zum herstellen einer halbleiter-auf-isolator-struktur
FR2910702B1 (fr) 2006-12-26 2009-04-03 Soitec Silicon On Insulator Procede de fabrication d'un substrat mixte
US7883990B2 (en) * 2007-10-31 2011-02-08 International Business Machines Corporation High resistivity SOI base wafer using thermally annealed substrate
US8344503B2 (en) * 2008-11-25 2013-01-01 Freescale Semiconductor, Inc. 3-D circuits with integrated passive devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060166451A1 (en) 2003-09-26 2006-07-27 Jean-Pierre Raskin Process for manufacturing a multilayer structure made from semiconducting materials
US20070032040A1 (en) 2003-09-26 2007-02-08 Dimitri Lederer Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015211087A1 (de) * 2015-06-17 2016-12-22 Soitec Verfahren zur Herstellung eines Hochwiderstands-Halbleiter-auf-Isolator-Substrates
US10002882B2 (en) 2015-06-17 2018-06-19 Soitec Method for manufacturing a high-resistivity semiconductor-on-insulator substrate including an RF circuit overlapping a doped region in the substrate
DE102015211087B4 (de) * 2015-06-17 2019-12-05 Soitec Verfahren zur Herstellung eines Hochwiderstands-Halbleiter-auf-Isolator-Substrates

Also Published As

Publication number Publication date
WO2010002515A3 (en) 2010-07-29
JP2011524650A (ja) 2011-09-01
FR2933233A1 (fr) 2010-01-01
KR20100129333A (ko) 2010-12-08
DE112009001477B4 (de) 2012-12-06
FR2933233B1 (fr) 2010-11-26
WO2010002515A2 (en) 2010-01-07
CN102017075B (zh) 2012-02-22
KR101126563B1 (ko) 2012-03-22
CN102017075A (zh) 2011-04-13
US7977705B2 (en) 2011-07-12
US20090321873A1 (en) 2009-12-31

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