DE112011101488T5

DE112011101488T5 - Transistor mit durch einen durch Implantation entspannten vergrabenen Stressor induzierter Längsverspannung im Kanal

Info

Publication number: DE112011101488T5
Application number: DE112011101488T
Authority: DE
Inventors: Paul A. Clifton
Original assignee: Acorn Technologies Inc
Current assignee: Acorn Technologies Inc
Priority date: 2010-04-28
Filing date: 2011-04-26
Publication date: 2013-02-07
Also published as: WO2011137096A1; TW201205685A; US20110269281A1; US8361868B2

Abstract

Verfahren zum Herstellen von Feldeffekttransistoren entspannen eine vergrabene Stressorschicht, um Verspannung in einer Silizium-Oberflächenschicht über der vergrabenen Stressorschicht zu induzieren. Die vergrabene Stressorschicht wird entspannt und die Oberflächenschicht wird durch Implantation in zumindest die vergrabene Stressorschicht, vorzugweise auf beiden Seiten eines Abschnitts der zu spannenden Oberflächenschicht, verspannt. Zum Beispiel kann das Implantieren von Ionen durch die Oberflächen-Siliziumschicht auf beiden Seiten der Gate-Struktur der bevorzugten FET-Ausführung in eine darunter liegende Stressorschicht Verspannung in einem Kanalbereich des FET induzieren. Dieses Verfahren kann mit einem Silizium- oder Silizium-auf-Isolator-Substrat mit einer vergrabenen Siliziumgermaniumschicht beginnen, die eine zweckmäßige Dicke und Germaniumkonzentration aufweist. Es können andere Stressormaterialien verwendet werden.

Description

STAND DER TECHNIK
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft verspannte Halbleitervorrichtungen, die verspannte aktive Schichten einbeziehen, und Verfahren zur Herstellung solcher Vorrichtungen. Die Erfindung betrifft genauer gesagt Verfahren zum Herstellen verspannter Halbleitervorrichtungen, in denen eine biaxiale Verspannung für die aktiven Bereiche von Vorrichtungen mit kleiner Geometrie bereitgestellt werden kann.
2. Beschreibung des Standes der Technik
Verspanntes Silizium wird weithin als eine wichtige Technologie zum Erhalten gewünschter Fortschritte bei der Leistung von integrierten Schaltungen angesehen. Eine Verbesserung der Beweglichkeit ergibt sich aus einer Kombination aus einer verringerten effektiven Masse der Ladungsträger und einer verringerten Zwischentalstreuung (Phononstreuung). Für MOS-Feldeffekttransistoren (MOSFETs), die auf herkömmlichen {100}-orientierten Siliziumsubstraten mit einer Leitung primär entlang der <110>-Kristallachsen hergestellt sind, erreichen n-Kanal-MOSFETs eine verbesserte Leistung mit induzierter biaxialer Zugverspannung in der oberen Siliziumschicht entlang sowohl der Breiten- als auch der Längenachse des aktiven Bereichs. p-Kanal-MOSFETs weisen mit induzierter uniaxiler Zugverspannung in der oberen Siliziumschicht lediglich entlang der Breitenachse (Querzugverspannung) eine verbesserte Leistung auf. p-Kanal-MOSFETs weisen auch mit induzierter uniaxialer Druckverspannung in der oberen Siliziumschicht lediglich entlang der Längenachse (Längszugverspannung) eine verbesserte Leistung auf. Druckverspannung kann selektiv in einer Siliziumoberflächenschicht, zum Beispiel durch die Verwendung eingelassener selektiver epitaktischer Siliziumgermaniumstressoren in den Source- und Drain-Bereichen eines MOSFETs zum Induzieren einer gewünschten uniaxialen Druckverspannung entlang der Längenachse (längs), bereitgestellt werden.
Verspanntes Silizium wird herkömmlich erhalten, indem zuerst eine dicke Schicht aus Siliziumgermaniumlegierung (SiGe) auf einem Siliziumsubstrat wachsen gelassen wird. Die Siliziumgermaniumschicht wird auf eine Dicke wachsen gelassen, die ausreicht, damit die Siliziumgermaniumschicht an ihrer Oberfläche in einen unverspannten Zustand entspannt ist. Die Gitterkonstante der Siliziumgermanium-Oberfläche in der Ebene ist ähnlich wie diejenige eines Bulk-Kristalls aus Siliziumgermanium mit derselben Zusammensetzung. Siliziumgermaniumlegierungen weisen größere Gitterkonstanten auf als Silizium. Daher stellt die entspannte Oberfläche der Siliziumgermaniumschicht eine Gitterkonstante in der Ebene bereit, die größer ist als diejenige von Silizium. Eine darauf folgende dünne Schicht aus Silizium wird epitaktisch auf der entspannten Oberfläche der Siliziumgermaniumschicht wachsen gelassen. Die dünne epitaktische Schicht aus Silizium nimmt die größere Gitterkonstante des Siliziumgermaniums in der Ebene an und wächst in einem verspannten Zustand, mit Bindungen in dem in der Wachstumsebene länglichen Kristallgitter. Dieser Ansatz, der manchmal als substratverspannte Silizium- oder „virtuelle Substrattechnologie” bezeichnet wird, lässt eine dünne pseudomorphe Schicht aus Silizium auf der entspannten Oberfläche einer Siliziumgermaniumschicht wachsen.
Solange die verspannte Siliziumschicht nicht eine „kritische Dicke” für die Entspannung der Verspannung überschreitet und mit etwas Sorgfalt vorgegangen wird, wird die Zugverspannung in der verspannten Siliziumschicht über die verschiedenen Schritte der Implantation und der thermischen Verarbeitung hinweg beibehalten, die typisch für die CMOS-Herstellung sind.
Die Verwendung einer entspannten Siliziumgermaniumschicht als ein „virtuelles Substrat” zum Verspannen einer anschließend abgeschiedenen epitaktischen Siliziumschicht erfordert zwangsläufig die Annahme einer sehr hohen Versetzungsdichte in der Siliziumgermaniumschicht, da der Siliziumgermanium-Entspannungsmechanismus von Natur aus plastisch ist. Mit anderen Worten, die Entspannung in der Siliziumgermaniumschicht erfolgt durch die Erzeugung von verspannungslösenden Fehlversetzungen. Eine Siliziumgermaniumschicht, die dünner ist als die kritische Dicke auf einem Siliziumsubstrat, wird nicht entspannt und weist wenige Fehlversetzungen auf. Wenn die Siliziumgermaniumschicht dicker ist als die kritische Dicke, wird das verspannte Gitter einer plastischen Verformung unterzogen und es findet eine Entspannung durch die Keimbildung und Ausbreitung von Fehlversetzungen statt. Ein Bruchteil der Fehlversetzungen verursacht Fadenversetzungen (mindestens 10⁴ bis 10⁵ cm^–2), die sich durch die darüber liegende verspannte Siliziumschicht ausbreiten. Fadenversetzungen stellen starke Mängel dar und verursachen mehrere unerwünschte Folgen in MOSFETs, die Leckstrom an der Source/Drain-Verbindung, eine Verminderung der Kanalbeweglichkeit, eine Veränderlichkeit der Schwellenspannung und erweiterte Diffusionswege, die zu möglichen Drain-Source-Kurzschlüssen in Kurzkanal-MOSFETS führen, umfassen.
Heutige FET- und Kontaktherstellungsstrategien sind in Jan et al., „A 45 nm Low Power System-On-Chip Technology with Dual Gate (Logic and I/O) High-k/Metal Gate Strained Silicon Transistors", International Electron Devices Meeting (IEDM) 2008 und in Watanabe et al., „A Low Power 40 nm CMOS Technology Featuring Extremely High Density of Logic (2100 kGate/mm2) and SRAM (0.195 μm2) for Wide Range of Mobile Applications with Wireless System", International Electron Devices Meeting (IEDM) 2008 veranschaulicht. Diese Abhandlungen beschreiben jeweils Vorrichtungen mit hoher Dichte und niedriger Energie, die in System-on-Chip-Anwendungen, wie denjenigen verwendet werden können, die gewöhnlich in drahtlosen Systemen verwendet werden.
Für Vorrichtungen mit sehr kleiner Geometrie ist es üblich, Ionenimplantation zu verwenden, um Teile der Source- und Drain-Bereiche von MOSFETs amorph zu machen, und es werden insbesondere typischerweise ultraflache Source- oder Drain-Erweiterungen hergestellt, indem zuerst eine Implantation durchgeführt wird, um zumindest die Erweiterungsabschnitte der Source- und Drain-Bereiche amorph zu machen. Dies ermöglicht es, eine anschließende Dotierstoffimplantation flacher zu machen und besser zu kontrollieren, da das amorphe Material den Betrag der Kanalbildung der anschließend implantierten Dotierstoffe begrenzt. Diese so genannte „Voramorphisierung” stellt flachere Profile und Verbindungen für das Dotierstoffimplantat bereit. Epitaktisches Festphasennachwachsen durch schnelle thermische Verfahren sorgt für eine minimale Diffusion und eine hohe Aktivierung von implantierten Dotierstoffen.
KURZDARSTELLUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Gesichtspunkte der vorliegenden Erfindung stellen ein Verfahren zum Herstellen einer Halbleitervorrichtung bereit, das das Bereitstellen eines Substrats umfasst, das eine Halbleiter-Oberflächenschicht aufweist. Das Substrat weist eine Stressorschicht auf, die in einer Tiefe innerhalb des Substrats positioniert ist und der Halbleiter-Oberflächenschicht benachbart positioniert ist, wo die Stressorschicht in einem im Vergleich zur Halbleiter-Oberflächenschicht gespannten Zustand bereitgestellt wird. Über der Halbleiter-Oberflächenschicht ist eine Gate-Struktur gebildet. Ein erster Abschnitt der Stressorschicht unter der Gate-Struktur ist entspannt, um einen ersten Abschnitt der Halbleiter-Oberflächenschicht unter der Gate-Struktur zu verspannen, wobei das Verspannen durch Implantieren in einen zweiten und dritten Abschnitt der Stressorschicht, die mit dem zweiten und dritten Abschnitt der Halbleiter-Oberflächenschicht fluchten, bewerkstelligt wird. Das Verfahren umfasst das Bilden jeweiliger Source- und Drain-Bereiche in mindestens einem Teil des zweiten und dritten Abschnitts der Halbleiter-Oberflächenschicht.
Ein anderer Gesichtspunkt der vorliegenden Erfindung stellt ein Verfahren zum Herstellen einer Halbleitervorrichtung bereit, das das Bereitstellen eines Substrats umfasst, das eine Halbleiter-Oberflächenschicht aufweist. Das Substrat weist eine Stressorschicht auf, die in einer Tiefe innerhalb des Substrats positioniert ist und der Halbleiter-Oberflächenschicht benachbart positioniert ist, und die Stressorschicht wird in einem im Vergleich zur Halbleiter-Oberflächenschicht gespannten Zustand bereitgestellt. Es werden Gräben gebildet, um einen Bereich auf dem Substrat abzugrenzen, der auf mindestens zwei Seiten des Bereichs Gräben aufweist, wobei zwei der Gräben, die den Bereich abgrenzen, durch eine erste seitliche Ausdehnung getrennt sind. Über der Halbleiter-Oberflächenschicht in dem Bereich sind mehrere Gate-Strukturen gebildet, wobei sich die Gate-Strukturen zwischen den Gräben erstrecken, die durch die erste seitliche Ausdehnung getrennt sind. Erste Abschnitte der Stressorschicht unter den Gate-Strukturen sind entspannt, um erste Abschnitte der Halbleiter-Oberflächenschicht unter den Gate-Strukturen zu verspannen, wobei das Entspannen durch das Implantieren von Ionen durch den zweiten und dritten Abschnitt der Halbleiter-Oberflächenschicht bewerkstelligt wird, um die Spannung in zumindest dem zweiten und dritten Abschnitt der Stressorschicht zu vermindern. Entsprechende Source- und Drain-Bereiche sind in mindestens einem Teil des zweiten und dritten Abschnitts der Halbleiter-Oberflächenschicht gebildet.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 veranschaulicht eine schematische Draufsicht einer Anordnung von Feldeffekttransistoren und Grabenisolationsstrukturen, die Nutzen aus bestimmten Gesichtspunkten von bevorzugten Ausführungsformen der vorliegenden Erfindung ziehen können.
2 veranschaulicht schematisch eine Querschnittsansicht durch eines der Feldeffekttransistor-Gates in der Anordnung von 1.
3 und 4 veranschaulichen Verfahren gemäß Gesichtspunkten der vorliegenden Erfindung zur Bildung eines in Längsrichtung verspannten Silizium-Oberflächenbereichs, der in einer Anordnung wie derjenigen, die in 1 und 2 veranschaulicht ist, bereitgestellt werden kann oder in einer anderen Anordnung bereitgestellt werden kann.
AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Bevorzugte Ausführungsformen der vorliegenden Erfindung stellen eine Verspannung in Längsrichtung für einen Kanalbereich in einer oberen Halbleiterschicht in einem Feldeffekttransistor (FET) bereit, indem eine vergrabene Stressorschicht bereitgestellt wird und dann ein Abschnitt der vergrabenen Stressorschicht elastisch entspannt wird, um eine Verspannung im Kanalbereich innerhalb der oberen Halbleiterschicht zu induzieren. Für eine bevorzugte n-Kanal-FET-Ausführung wird die Zugverspannung vorzugsweise entlang der Längsrichtung des Kanals induziert. Am meisten zu bevorzugen ist es, wenn eine Implantation verwendet wird, um zu bewirken, dass die vergrabene Stressorschicht elastisch unter dem Kanal des FET entspannt wird. Die Entspannung der vergrabenen Stressorschicht induziert eine Verspannung in der darüber liegenden oberen Halbleiterschicht, die eine verbesserte Vorrichtungsleistung für einen beispielhaften n-Kanal-FET bereitstellt, der einen Kanalbereich in der verspannten oberen Halbleiterschicht bildet. Die darauf folgende Verarbeitung fährt mit dem Bereitstellen von dielektrischen Schichten und Zusammenschaltungen fort und stellt die FETs und die anderen Abschnitte der integrierten Schaltung fertig.
In besonders bevorzugten Ausführungen entspannen Verfahren zum Herstellen von Feldeffekttransistoren eine vergrabene Siliziumgermanium-Stressorschicht, um eine Verspannung in einer darüber liegenden Silizium-Oberflächenschicht zu induzieren, die eine zusammenhängende Grenzfläche mit der vergrabenen Stressorschicht aufweist. Die vergrabene Stressorschicht ist vorzugsweise entspannt und die Oberflächenschicht wird durch Implantation in mindestens die vergrabene Stressorschicht, vorzugsweise auf beiden Seiten eines Abschnitts der Oberflächenschicht, die zu verspannen ist, verspannt. Das Implantieren von Ionen durch die Oberflächen-Siliziumschicht und in die vergrabene Stressorschicht auf beiden Seiten der Gate-Struktur des bevorzugten FET kann Verspannung im Kanalbereich des FET induzieren. In einigen Ausführungsformen macht die Implantation Abschnitte der vergrabenen Siliziumgermaniumschicht amorph, um die Verspannung in der vergrabenen Siliziumgermaniumschicht abzubauen und eine Verspannung in der Silizium-Oberflächenschicht zu erzeugen, wo sie über dem vergleichsweise entspannten Abschnitt der vergrabenen Siliziumgermaniumschicht liegt. In anderen Ausführungsformen kann die Implantation Punktdefekte, wie beispielsweise Leerstellen, in der vergrabenen Siliziumgermaniumschicht bilden, wobei die Leerstellen eine Dichte aufweisen, die ausreicht, um die lokale Verminderung der Spannung in der vergrabenen Siliziumgermaniumschicht zu ermöglichen. In anderen Ausführungsformen kann die Implantation Versetzungsringe in den Bereichen eines kristallinen vergrabenen Stressors induzieren, wie beispielsweise Siliziumgermanium, die plastisch entspannt sind.
Die Amorphisierung eines Teils einer vergrabenen Siliziumgermaniumschicht wirkt zur Verminderung der Spannung in diesem Teil der Schicht und ermöglicht so einen gewissen Grad an elastischer Entspannung der Verspannung in benachbarten Teilen der vergrabenen Siliziumgermaniumschicht, die nicht amorphisiert sind. Wenn zum Beispiel zwei Endabschnitte eines Streifens aus vergrabenem Siliziumgermanium ausreichend implantiert werden, um sie amorph zu machen, werden diese zwei Abschnitte der Siliziumgermaniumschicht entspannt und der mittlere, nicht implantierte Abschnitt des Siliziumgermaniumstreifens wird elastisch entspannt. Die elastische Entspannung des mittleren, immer noch kristallinen Abschnitts des Siliziumgermaniumstreifens wird für eine kürzere Länge des mittleren Abschnitts, der die zwei amorphen Abschnitte des Siliziumgermaniumstreifens trennt, vollständiger sein. Die Entspannung der Verspannung im mittleren, kristallinen Abschnitt der vergrabenen Siliziumgermaniumschicht erzeugt wiederum eine Verspannung in dem immer noch kristallinen Abschnitt der Siliziumschicht, der über dem immer noch kristallinen aber zumindest teilweise elastisch entspannten Abschnitt der vergrabenen Siliziumgermaniumschicht liegt.
Ein alternatives Verfahren führt eine Ionenimplantation durch, um Versetzungsringe an der oberen oder unteren Grenzfläche der Stressorschicht oder ihr benachbart zu erzeugen. Die Versetzungsringe beeinflussen sich gegenseitig, um Fehlversetzungen an der Grenzfläche zwischen der Stressorschicht und dem darunter liegenden Silizium oder an der Grenzfläche zwischen dem Stressor und der darüber liegenden Siliziumschicht zu werden und vermindern dadurch die seitliche Spannung in der Stressorschicht durch plastische Entspannung erheblich. Den Bereichen, wo die Stressorschicht plastisch entspannt wird, benachbart, sind Bereiche der Stressorschicht, die nicht plastisch entspannt werden, in der Lage, sich elastisch zu entspannen, um Verspannung in der darüber liegenden Halbleiterschicht zu induzieren. Wenn die Stressorschicht zum Beispiel aus Siliziumgermanium besteht und die benachbarten Schichten aus Silizium sind, werden die implantierten Bereiche aus Siliziumgermanium beschädigt und durch Fehlversetzungen plastisch entspannt und die benachbarten unbeschädigten Bereiche aus Siliziumgermanium sind in der Lage, sich seitlich auszudehnen, um eine Zugverspannung in dem Silizium über und unter den unbeschädigten Bereichen des Siliziumgermaniumstressors zu induzieren.
Ein Vorteil der beschriebenen Verfahren zum Induzieren von Verspannung in dem Halbleiterkanal ist, dass die Implantation auf Bereiche des Halbleiterkörpers isoliert ist, die den Kanal nicht beeinträchtigen. Beschädigungen im Bereich zwischen der Source und dem Drain sind unerwünscht, da sie einen nachteiligen Einfluss auf die Elektronen- oder Löcherbeweglichkeit im Transistorkanal haben können, die Veränderlichkeit der Schwellenspannung auf nachteilige Weise steigern können oder den Leckstrom zwischen Source und Drain auf nachteilige Weise erhöhen können, wenn der Transistor in seinem ausgeschalteten Zustand ist. Bereiche mit Halbleiterschaden werden vorzugsweise auf hochdotierte Source- und Drain-Bereiche begrenzt, wo die Wirkungen des Schadens auf die Leistung der Vorrichtung relativ unkritisch sind.
Eine alternative Strategie führt eine hohe Konzentration von Leerstellen in einen Teil einer vergrabenen Siliziumgermaniumschicht ein, zum Beispiel durch ein zweckmäßiges Implantationsverfahren. Die hohe Konzentration von Leerstellen in der vergrabenen Siliziumgermaniumschicht entspannt die Verspannung in diesem Teil der Schicht und ermöglicht so einen gewissen Grad an elastischer Entspannung der Verspannung in benachbarten Teilen der Siliziumgermaniumschicht, die nicht wesentlich durch die Einführung von Leerstellen entspannt werden. Hier können erneut Leerstellen in zwei Abschnitte eines Siliziumgermaniumstreifens eingeführt werden, die durch einen mittleren Abschnitt des Siliziumgermaniumstreifens getrennt sind, der kristallin bleibt und durch die Verminderung der Spannung in den zwei benachbarten Abschnitten des Siliziumgermaniumstreifens elastisch entspannt wird. Das Entspannen der Verspannung im immer noch kristallinen Abschnitt der vergrabenen Siliziumgermaniumschicht erzeugt wiederum eine elastische Verspannung im immer noch kristallinen Abschnitt der darüber liegenden Siliziumschicht zwischen den implantierten Bereichen der Siliziumgermaniumschicht. Die resultierende Zugverspannung in dem darüber liegenden Abschnitt der Siliziumoberflächenschicht ist für die Bildung der Vorrichtung einschließlich für die Kanäle von n-Kanal-FETs und die aktiven Bereiche anderer Vorrichtungen erwünscht. Ein Vorteil der Verwendung eines durch Leerstellen induzierten Spannungsentspannungsmechanismus ist, dass die erwünschte Entspannung ohne die Bildung von Fehlversetzungen erreicht werden kann.
Die hier verwendeten Strategien können verwendet werden, um verspannte Siliziumkanalbereiche für seitlich eng beabstandete FETs bereitzustellen, was für gegenwärtige fortgeschrittene Gestaltungen mit einem geringen Abstand zwischen Merkmalen schwierig sein kann. Der nächste Teil dieser Erörterung veranschaulicht ferner die physikalischen Grundsätze, die an der hier mit Bezug auf ein Patent erörterten Verspannungskonstruktion beteiligt sind. Was in dem Patent beschrieben wird, kann in Kombination mit Gesichtspunkten der Strategien verwendet werden, die hier beschrieben und veranschaulicht sind.
Die US-Patentschrift 7,338,834 „Strained Silicon with Elastic Edge Relaxation” beschreibt eine Strategie zur wirksamen Bildung einer verspannten aktiven Siliziumschicht durch Bereitstellen einer Siliziumgermaniumschicht mit einer unterkritischen Dicke, die unter einer aktiven Schicht aus Silizium vergraben ist. Für die vorliegenden Zwecke wird mit dem Begriff „kritische Dicke” die Bezeichnung der Dicke beabsichtigt, über der aufgrund der plastischen Entspannung eine Dichte von Versetzungen auftritt, die ausreicht, um eine erhebliche Auswirkung auf die Leistung von integrierten Schaltungen aufzuweisen, die unter Verwendung eines Substrats hergestellt werden, das die Stressorschicht enthält, und der Begriff „unterkritische Dicke” bezeichnet eine Dicke einer verspannten Schicht, die ausreichend klein ist, damit dort eine Dichte von Versetzungen vorliegt, die in einem fertigen integrierten Schaltungsprodukt vorhanden sind, die ausreichend gering ist, damit die Leistung eines solchen Produkts nicht erheblich vermindert wird. Die vergrabene Siliziumgermaniumschicht ist in ihrem Zustand, so wie sie gebildet wird, gespannt und die aktive Schicht ist in ihrem Zustand, so wie sie gebildet wird, unverspannt. Die vergrabene Siliziumgermanium-Stressorschicht induziert eine Verspannung in der aktiven Siliziumschicht, zum Beispiel während des Verfahrens zur Bildung von Grabenisolationsstrukturen. Insbesondere werden Gräben durch die aktive Siliziumschicht, durch die Siliziumgermanium-Stressorschicht und vorzugsweise in das Substrat geätzt. Die Umverteilung der Verspannung von der vergrabenen Stressorschicht an die obere Halbleiterschicht wird durch Randentspannung bewerkstelligt, wie in der US-Patentschrift 7,338,834 beschrieben, die für alle Zwecke durch Bezugnahme hier aufgenommen ist. Durch eine zweckmäßige Beabstandung der Gräben um die gesamte Oberflächenschicht einer Vorrichtung kann eine biaxiale Spannung in der oberen Halbleiterschicht der Vorrichtung eingeführt werden. Die Bildung von Gräben, die einen Abschnitt eines Substrats oder einer Vorrichtung umgeben, ist, insbesondere in den im nächsten Abschnitt erörterten Geometrien, nicht immer durchführbar oder erwünscht. Für solche kleineren Geometrien können Gesichtspunkte der vorliegenden Erfindung genutzt werden, um sogar dann eine Verspannung in einer Oberflächen-Siliziumschicht bereitzustellen, wenn nicht genug Raum für die Bildung von Gräben vorhanden ist. In besonders bevorzugten Ausführungen werden Gesichtspunkte der Verspannungskonstruktion des Patents in Kombination mit Gesichtspunkten der vorliegenden Erfindung verwendet, um eine zweidimensionale Verspannungskonstruktion bereitzustellen.
Watanabe et al. beschreiben in dem Artikel "A Low Power 40 nm CMOS Technology Featuring Extremely High Density of Logic (2100 kGate/mm2) and SRAM (0.195 μm2) for Wide Range of Mobile Applications with Wireless System", International Electron Devices Meeting (IEDM) 2008 die Bildung von Feldeffekttransistoren, in denen keine Grabenisolationsstruktur zwischen benachbarten FETs gebildet wird. Es gibt Fälle, in denen kein Isolationsgraben zwischen benachbarten FETs geätzt wird, und der aktive Bereich von jedem FET kann mit einem großen Abstand von einem Graben beabstandet sein, der parallel zur Querrichtung ist. Folglich kann es schwierig sein, die Verfahren anzuwenden, die in der US-Patentschrift 7,338,834 beschrieben werden, um eine Längsverspannung in der oberen Halbleiterschicht im aktiven Bereich von mindestens einigen FETs in den Anordnungen zu induzieren, die im Artikel von Watanabe et al. veranschaulicht sind. Die FETs in den Anordnungen, die im Artikel von Watanabe et al. veranschaulicht sind, können sogar dann aus den in der US-Patentschrift 7,388,834 erörterten Gründen nicht die gewünschten Eigenschaften aufweisen, wenn die aktiven FET-Bereiche sich in dünnen Siliziumschichten über einer Siliziumgermanium-Stressorschicht befinden. Solche FET-Anordnungen sind typisch in statischen Speichern mit wahlfreiem Zugriff (Static Random Access Memory – SDRAM) mit Zellengestaltungen mit hoher Dichte, wo eine Mehrzahl der n-Kanal-FETs insbesondere aktive Bereiche aufweist, die nicht durch eine Grabenisolation entlang der Längsrichtung unterbrochen sind.
Eine bevorzugte Ausführung der vorliegenden Erfindung stellt ein Halbleitersubstrat bereit, das eine Halbleiter-Stressorschicht aufweist, die unter einer Halbleiter-Oberflächenschicht vergraben ist. Die Oberflächenschicht ist meistens eine dünne Schicht aus Silizium und die vergrabene Stressorschicht kann Siliziumgermanium sein, das eine zweckmäßige Germaniumkonzentration und Dicke aufweist, wobei die Dicke und Zusammensetzung der Oberfläche und Stressorschichten Eigenschaften aufweisen, die gemäß der Erörterung in dem vorhergehend aufgenommenen Patent ausgewählt werden. Die Verarbeitung stellt Gate-Strukturen bereit, die leitende Gates und eine Isolation für mindestens zwei FETs umfasst, die nahe aneinander positioniert sind, ohne dass eine Grabenisolationsstruktur zwischen den mindestens zwei FET-Gate-Strukturen gebildet ist. Die Gates der mindestens zwei FETs sind in ihren jeweiligen aktiven Bereichen allgemein parallel zueinander, aber es können einige Abweichungen von einer allgemein parallelen Anordnung vorhanden sein, solange das Verfahren hier eine Längsverspannung für die obere Halbleiterschicht von einem oder mehreren der mindestens zwei FETs bereitstellt. Nach der Bildung der Gate-Strukturen implantieren bevorzugte Ausführungsformen vorzugsweise Atome in die Siliziumoberflächenschicht und die Siliziumgermaniumschicht, um die Siliziumgermaniumschicht zu entspannen. Wie unten ausführlicher erörtert, kann die Entspannung zum Beispiel dadurch bewerkstelligt werden, dass das Siliziumgermanium in einem oder mehreren Bereichen, die dem Siliziumgermanium benachbart sind, das unter dem Kanalbereich liegt, amorph gemacht wird oder indem Leerstellenstrukturen oder eine geeignete Konzentration von verspannungslösenden Versetzungen in dem Siliziumgermanium erzeugt wird, das dem Siliziumgermanium benachbart ist, das unter dem Kanalbereich liegt. Die Verarbeitung wird dann allgemein fortgesetzt, um durch Implantieren zweckmäßiger Dotierstoffatome in das Substrat Source- und Drain-Bereiche zu bilden. Das hier beschriebene Verfahren zur Verspannungserzeugung stimmt mit bekannten Verfahren zur Source- und Drain-Bildung, einschließlich Verfahren zur flachen Source-Drain-Erweiterung (herkömmlich Low-Doped Drain (LDD) (schwach dotierter Drain) genannt) überein. Das Verfahren zur Erzeugung der Amorphisierungsverspannung eignet sich besonders gut zur Verwendung mit einem flachen Source- oder Drain-Erweiterungsverfahren, da die Amorphisierung, die zur Entspannung der Siliziumgermaniumschicht und zur Erzeugung von Verspannung in der Oberflächen-Siliziumschicht verwendet wird, bei der Kontrolle der Dotierstoff-Implantationstiefe und der Verteilung für die flache Erweiterung nützlich ist. Selbstverständlich können, wenn keine Erweiterung verwendet wird, typische Souce- oder Drain-Erzeugungsverfahren verwendet werden.
In die Offenbarung sind der Text und die Lehren der US-Patentschrift 7,338,834 mit dem Titel „Strained Silicon with Elastic Edge Relaxation” durch Bezugnahme vollumfänglich aufgenommen. Die US-Patentschrift 7,338,834 erörtert elastische Randentspannung und ihre Verwendung bei der wirksamen Erzeugung von verspannten Siliziumbereichen und das Patent wird spezifisch für seine Lehren in Bezug auf die Verspannungsentspannung und Bildung verspannter Bereiche eines Materials vollumfänglich aufgenommen. In bestimmten bevorzugten Ausführungsformen werden Isolationsgräben verwendet, um einzelne FETs oder Gruppen von FETs teilweise zu isolieren. Diese Isolationsgräben sind vorzugsweise in Bezug auf Abschnitte eines FET oder einer Gruppe von FETs positioniert, um die Randentspannung zu erleichtern oder zu bewirken und es einer vergrabenen Stressorschicht zu ermöglichen, teilweise Spannung auf eine darüber liegende aktive Schicht zu übertragen. Dieser induzierte Verspannungsbetrieb erfolgt, wie in der US-Patentschrift 7,338,834 beschrieben.
In einigen der bevorzugten Ausführungen, die hier beschrieben werden, können Isolationsgräben nur nahe Abschnitte des aktiven Bereichs von jedem FET sein und daher könnten die Isolationsabschnitte die Randentspannung nur für die Abschnitte der FETs bereitstellen, die in der Nähe der Isolationsgräben liegen. 1 veranschaulicht schematisch eine Anordnung, in der ein Substrat 10 mit Isolationsgräben 12, 14 versehen ist, die eine Menge von Transistoren isolieren, die entlang eines Streifens aus Silizium des Substrats 10 angeordnet sind. Wie in der Draufsicht in 1 veranschaulicht, können die Gates 16, 18 des Arrays von Transistoren ausreichend nahe bereitgestellt werden, um die Bildung von Isolationsgräben zwischen benachbarten Gates entlang des Streifens auszuschließen. In alternativen Ausführungen kann die in 1 veranschaulichte Anordnung ausgewählt werden, um die Bildung gemeinsamer Kontakte sogar in Situationen zu erleichtern, in denen Verfahrenserwägungen die Bildung von Isolationsgräben zwischen Gates entlang des Streifens zulassen würden. Da die Anordnung der FETs entlang des Streifens keine Isolationsgräben zwischen benachbarten FETs bildet, werden die Gräben nicht ohne weiteres verwendet, um Längsspannung von einer darunter liegenden Stressorschicht auf eine darüber liegende Halbleiterschicht zu übertragen.
2 veranschaulicht einen Querschnitt durch den Streifen von 1 und spezifisch durch das Gate 16. Wie veranschaulicht, weist das Substrat 10 eine vergrabene Stressorschicht 20 auf, die eine Siliziumgermaniumschicht sein kann, wie in der US-Patentschrift 7,338,834 beschrieben. Die Siliziumgermaniumschicht kann einen Germaniumatomanteil zwischen 10% bis 100% oder entsprechend einen x-Wert von etwa 0.1 bis 1.0 in Si_1-xGe_x aufweisen. Alternativ kann die vergrabene Stressorschicht ein anderes zweckmäßiges Stressormaterial sein. Das Substrat 10 kann vorzugsweise ein Siliziumsubstrat oder ein Silizium-auf-Isolator-Substrat oder ein anderes Substrat sein. Wie in dem Patent erörtert, ist die bevorzugte Siliziumgermanium-Stressorschicht 20 in einem druckgespannten Zustand gebildet. Die vergrabene Siliziumgermanium-Stressorschicht 20 induziert Verspannung in der oberen Siliziumschicht 22, wenn die den Isolationsstrukturen 12, 14 zugehörigen Isolationsgräben durch die obere Siliziumschicht 22 und die vergrabene Stressorschicht 20 geätzt werden. In bevorzugten Ausführungen liegen die veranschaulichten Gräben ausreichend nahe beieinander, um eine Randentspannung und eine induzierte Verspannung quer durch im Wesentlichen die gesamte seitliche Ausdehnung der oberen Siliziumschicht 22 zu ermöglichen. Andererseits werden die unten beschriebenen implantatinduzierten Entspannungsstrategien vorzugsweise unabhängig davon angewandt, ob die obere Siliziumschicht quer durch die in 2 veranschaulichte Breite gespannt ist.
Eine herkömmliche oder fortgeschrittenere Verarbeitung wird durchgeführt, um die Gate-Strukturen zu bilden, die Gate-Dielektrika und Gate-Elektroden umfassen, um die in 2 schematisch im Querschnitt veranschaulichte Struktur bereitzustellen. Ein FET, der eine Gate-Elektrode 16 umfasst, ist in 2 schematisch veranschaulicht. Vorzugsweise ist die obere Siliziumschicht 22 unter der gesamten Querseitenausdehnung der Gate-Elektrode 16 gespannt, um auf die in der US-Patentschrift 7,338,834 erörterte Weise, in den Fällen, in denen es erwünscht ist, Querspannung bereitzustellen. 3 veranschaulicht schematisch drei Transistoren im Querschnitt mit den gezeigten Gate-Elektroden 16, 18 und anderen Strukturen, wie beispielsweise den Gate-Isolationsstrukturen, die nicht gezeigt sind. Vor der Implantation ist die obere Siliziumschicht 22 in 3 nicht in die Längsrichtung (die in der Veranschaulichung in der Ebene liegt) verspannt, da die Entspannung der Stressorschicht nicht in der Längsrichtung erfolgt ist. Die Implantation zweckmäßiger Ionen 28 durch gewünschte Abschnitte der Oberflächen-Siliziumschicht 22, die nicht durch die Gates 16, 18 geschützt sind, wird dann für die gewünschten Abschnitte 30, 32 der vergrabenen Stressorschicht 20 durchgeführt, um Abschnitte der vergrabenen Stressorschicht zu entspannen, die den implantierten Abschnitten der vergrabenen Stressorschicht 20 benachbart sind, wie in 4 veranschaulicht. Wie in der Folge erörtert, können verschiedene Strategien verwendet werden, um die Spannung in implantierten Abschnitten der Stressorschicht zu vermindern und die benachbarten Abschnitte der vergrabenen Stressorschicht elastisch zu entspannen, deren Spannung nicht durch die Implantation vermindert wird.
In hier beschriebenen bevorzugten Verfahren wird eine Zugverspannung in Längsrichtung im Kanalbereich eines Transistors mit einer vergrabenen Siliziumgermanium-Druckschicht zwischen seiner Source und seinem Drain induziert, indem die Verspannung lokal in zumindest einem Teil des Source- und einem Teil des Drain-Bereichs entspannt wird. Die lokale Entspannung der Spannung wird durch Amorphisierung bis zu einer Tiefe induziert, die mindestens so tief ist wie die untere Grenzfläche der Siliziumgermaniumschicht, indem eine ausreichend hohe Dosis von Ionen implantiert wird. Alternativ wird die lokale Entspannung der Spannung durch Einführung einer hohen Konzentration von Leerstellen oder Versetzungen in der Nähe von freiliegenden Abschnitten der Siliziumgermaniumschicht durch Implantieren einer ausreichend hohen Dosis von Ionen in diese Regionen induziert.
Wenn das Amorphisierungsverfahren angewandt wird, werden die amorphisierten Bereiche anschließend durch epitaktisches Festphasen-Nachwachsen („SEG”) in einem Schritt des thermischen Glühens nach dem Amorphisierungsschritt nachwachsen gelassen, um im Wesentlichen monokristallin zu sein. Epitaktisches Festphasen-Nachwachsen durch schnelle thermische Verfahren stellt eine minimale Diffusion und eine hohe Aktivierung der implantierten Dotierstoffe bereit, wenn diese vorhanden sind, welches beide erwünschte Attribute sind. Wenn das Amorphisierungsverfahren auf eine vergrabene Siliziumgermanium-Stressorschicht kombiniert mit einer Halbleiter-Oberflächenschicht aus Silizium angewandt wird, kann die Ionenspezies, die verwendet wird, um die Amorphisierung zu bewirken, aus Ionen von Elementen, wie beispielsweise Argon oder Silizium, die die elektrischen Eigenschaften von Silizium nicht erheblich ändern, oder Ionen von Spezies bestehen, wie beispielsweise Germanium oder Arsen, die die elektrischen Eigenschaften von Silizium ändern.
Die Bereiche, die durch die spannungsmindernde Ionenimplantation beeinflusst werden, werden durch das Gate-Muster abgegrenzt, in dem Gate-Strukturen, die über Kanalbereichen liegen, die eingehenden Ionen absorbieren und die Kanalbereiche vor der Exposition gegenüber der Auswirkung der Ionen schützen. Gate-Strukturen können aus dem Gate-Dielektrikum und der Elektrode allein oder aus dem Gate-Dielektrikum und der Elektrode mit zusätzlichen Gate-Seitenwand-Abstandsstücken bestehen, die entlang ihrer Seitenwände gebildet sind. In der Branche sind Standardverfahren zur Bildung der Gate-Seitenwand-Abstandsstücke durch konformes Abscheiden einer dünnen Schicht, gefolgt von einem anisotropen Ätzen der dünnen Schicht bekannt. Die Gate-Struktur kann aus einem Opfer-Gate bestehen, das zum Beispiel aus Polysilizium gebildet ist, das als eine Schablonenstruktur für Transistorkonstruktionszwecke dient und später durch eine Gate-Elektrode aus Metall in einem „Ersatz-Metall-Gate-Verfahren” ersetzt wird. Darüber hinaus können die Seitenwand-Abstandsstücke Opfer sein, die zum Zweck des Auffindens der Implantatbereiche verwendet und später entfernt werden. Die Verwendung von Opfer-Seitenwand-Abstandsstücken ermöglicht es, die Positionierung der Implantatbereiche von der Unterbringung der flachen dotierten Erweiterung oder der tiefen dotierten Source-/Drain-Bereiche zu entkoppeln, um eine größere Flexibilität beim Erreichen optimaler Verspannung und Dotierungsprofile in Transistorstrukturen zu ermöglichen.
Zu den Zwecken dieser Erfindung wird bevorzugt, dass der amorphisierte Bereich des Halbleiters mindestens so tief ist wie die untere Grenzfläche der vergrabenen Siliziumgermaniumschicht. Die Amorphisierung kann der Implantierung von n-Typ-Dotierstoffen in den flachen Source-/Drain-Erweiterungsbereichen von n-Kanal-MOSFETS vorangehen oder gleichzeitig mit der Implantierung von n-Typ-Dotierstoffen in den flachen Source-/Drain-Erweiterungsbereichen von n-Kanal-MOSFETs erfolgen. Die Amorphisierung kann der Implantation von n-Typ-Dotierstoffen in den tiefen Source-/Drain-Bereichen von n-Kanal-MOSFETs vorangehen oder kann gleichzeitig mit der Implantation von n-Typ-Dotierstoffen in den tiefen Source-/Drain-Bereichen von n-Kanal-MOSFETs erfolgen. Die Implantation von Ionen kann in einem Winkel, der senkrecht zur Wafer-Oberfläche ist, oder in einem anderen Winkel erfolgen, der nicht senkrecht zur Wafer-Oberfläche ist. Die Verwendung von nicht senkrechten oder „geneigten” Implantaten ermöglicht einen weiteren Grad an Kontrolle über die Unterbringung der amorphisierten Bereiche in Bezug zum Kanalbereich eines Transistors.
Die Amorphisierung eines Teils einer vergrabenen Siliziumgermaniumschicht wirkt zur Verminderung der Spannung in diesem Teil der Schicht und erlaubt so einen gewissen Grad an elastischer Entspannung der Verspannung in benachbarten Teilen der Siliziumgermaniumschicht, die nicht amorphisiert werden.
Die Änderung der Verspannung in einem Siliziumkanal durch Amorphisierung wurde in einem Artikel von IBM (Yin et al., „Uniaxial Strain Relaxation an Ultra-Thin Strained-Si Directly On Insulator (SSDOI) Substrates", 8th International Conference an Solid-State and Integrated Circuit Technology, 2006) aufgezeigt und berichtet. In diesem Artikel beschreiben die Autoren, wie die Amorphisierung von Bereichen von zugverspanntem Silizium, die einem Kanalbereich benachbart sind, eine Verringerung der Verspannung im Kanalbereich bewirkt. Der Artikel beschreibt auch die Rekristallisation des amorph gemachten Bereichs durch Implantation durch seitliche Festphasen-Epitaxie. Die Absicht der im IBM-Artikel beschriebenen Arbeit war die absichtliche Verminderung der Zugverspannung in Längsrichtung in den Kanalbereichen von p-Kanal-MOSFETs, wo sie sich nicht günstig auf die Leistung des Transistors auswirkt, was im Gegensatz zur Erzeugung von Verspannung im Kanal eines n-Kanal-FET steht, die hier beschrieben wird.
Der Artikel von Hollander et al., „Strain Relaxation of Pseudomorphic SiGe-Si(100) Heterostructures by Si+ Ion Implantation", Nuclear Instruments and Methods in Physics Research B 242 (2006) erörtert die Verspannungsentspannung in pseudomorphen Siliziumgermaniumschichten (mit einer Molarität von Germanium von x = 0.21 bis 0.33). Die Siliziumgermaniumschichten wurden durch chemische Gasphasenabscheidung oder Molekularstrahlepitaxie auf einer (100)-Fläche aus Silizium oder Silizium-auf-Isolator wachsen gelassen, die Siliziumionenimplantation mit einer niedrigen Fluenz (2 × 10¹⁴ cm²), gefolgt von einem Glühen, unterzogen wurde. Die Verspannungsentspannung von bis zu 75% der anfänglichen pseudomorphen Verspannung wurde nach der Implantation von Siliziumionen bei solchen niedrigen Fluenzen bei Temperaturen beobachtet, die so niedrig wie 850°C waren.
Ein alternatives Verfahren zum Entspannen einer vergrabenen verspannten Siliziumgermaniumschicht ist das Einführen einer hohen Konzentration von Leerstellen in einen Teil einer vergrabenen Siliziumgermaniumschicht. Die Leerstellen wirken zur Entspannung der Verspannung in diesem Teil der Schicht und ermöglichen so einen gewissen Grad an elastischer Entspannung der Verspannung in benachbarten Teilen der Siliziumgermaniumschicht, die keine hohe Konzentration an Leerstellen aufweisen und immer noch kristallin sind.
In einer anderen Ausführungsform der Erfindung wird eine hohe Konzentration an Punktdefekten durch eine Ionenimplantation mit hoher Dosis in der Nähe einer vergrabenen pseudomorphen Siliziumgermaniumschicht an entgegengesetzten Enden eines Transistorkanals induziert. Die Konzentration an Punktdefekten ist geringer als eine Konzentration, die erforderlich ist, um die Amorphisierung des Siliziumgermanium-Kristallgitters zu bewirken. Zwischengitter-Punktdefekte diffundieren schnell von der Siliziumgermaniumschicht weg, während Leerstellendefekte sich in der Siliziumgermaniumschicht anhäufen, wo sie eine lokale Verminderung der Druckverspannung in der Siliziumgermaniumschicht an entgegengesetzten Enden des Kanalbereichs bewirken. Angrenzende Abschnitte der Siliziumgermaniumschicht, die unter dem Transistorkanalbereich liegen und die somit nicht der Ionenimplantation ausgesetzt sind, die die Punktdefekte bewirkt, bleiben unter Druckspannung. Die Druckspannung wird elastisch entlastet, da die benachbarten entspannten Siliziumgermaniumbereiche die Entlastung der Druckspannung durch seitliche Bewegung der Atome in der Siliziumgermaniumschicht ermöglichen, die unter dem Kanal liegt, und somit wird die Zugverspannung in der darüber liegenden Kanalschicht induziert, die vorwiegend aus Silizium besteht.
Der Artikel von A. F. Vyatkin mit dem Titel „The role of point defects in strain relaxation in epitaxially grown SiGe structures", der in Thin Solid Films (2005) veröffentlicht wurde, ist eine Veranschaulichung, wie das Erzeugen einer hohen Konzentration von Punktdefekten durch Implantation die Spannung in einer vergrabenen Schicht aus druckgespanntem Siliziumgermanium entspannen kann. Gemäß Vyatkin „ist die Atomdichte der dünnen pseudomorphen SiGe-Schicht aufgrund des Gitterkonstantenunterschieds zwischen dem Si-Substrat und der dünnen Si-Ge-Schicht höher als diejenige der vollständig entspannten dünnen Schicht (obwohl das SiGe-Gitter in der Richtung außerhalb der Ebene gemäß der Poissonzahl vergrößert ist; dies gleicht gleichwohl nicht die Gitterkonzentration in der Ebene aus). Das bedeutet, dass die Verspannungsentspannung in einem solchen System in der Atomumverteilung bestehen sollte, um die intrinsische Atomdichte der dünnen SiGe-Schicht wiederherzustellen”. Unter Beachtung von „Punktdefekten (Leerstellen und Zwischengitter), die in das Si-Substrat der epitaktischen SiGe/Si-Heterostruktur in der Nähe der Grenzfläche von einer externen Quelle eingeführt werden. Wenn die Diffusionsbeweglichkeit von Punktdefekten groß genug ist, was für Leerstellen und Zwischengitter in Si und SiGe bei hohen Temperaturen gilt, würden sie vom Ursprungsort (zum Beispiel von einer Kollisionskaskade) in unterschiedliche Richtungen diffundieren. Für Leerstellen ist es energetisch günstiger, in die SiGe-Schicht zu diffundieren, da diese Schicht geschrumpft ist, während die Zwischengitteratome sich in der Si-Schicht in der Nähe der Grenzfläche konzentrieren würden, da diese Schicht unter Zugspannung steht. Wenn sie in die SiGe-Schicht kommen, würden die Leerstellen die Atomdichte der Schicht bis herunter auf die Atomdichte einer vollständig entspannten dünnen SiGe-Schicht vermindern. Dies kann durch eine Atomumordnung von Atomen und Leerstellen durchgeführt werden, die zu einem Atomgitter der dünnen SiGe-Schicht mit einer intrinsischen Atomdichte (oder Gitterkonstante) und ohne verbrauchte Leerstellen während der Atomumordnung führen würde. Das bedeutet, dass die Verspannungsentspannung über eine Atomumordnung einer anfangs verspannten Schicht auf Kosten der elastischen Fehlanpassungsenergie erfolgen kann. ”Gemäß dem Mechanismus, der durch A. F. Vyatkin vorgeschlagen wird, kann die Spannungsentspannung in pseudomorphen, in der Ebene druckgespannten Siliziumgermaniumschichten durch die Wirkung von Leerstellen auf dem Siliziumgermaniumgitter erhalten werden, ohne dass die Amorphisierung der Siliziumgermaniumschicht erforderlich ist. Die Leerstellen können durch Implantieren von Siliziumionen, Argonionen oder gegebenenfalls anderen Ionen gebildet werden.
Für die Ausführungsformen, die eine Implantation in die Stressorschicht umfassen, kann das Implantieren zum Bilden von Source- und Drain-Bereichen, einschließlich der Bildung von flachen Erweiterungen wie gewünscht, einschließlich einer selektiven flachen Amorphisierung, während, vor oder nach dem Schritt der Implantation durchgeführt werden, der verwendet wird, um die Spannung in der vergrabenen Stressorschicht zu vermindern. Vorzugsweise wird ein begrenztes thermisches Glühen, das die Leerstellen oder die Entspannung nicht wesentlich verändert, verwendet, um die Implantation von Source-/Drain-Dotierstoffen wie gewünscht im Anschluss an die Entspannung zu aktivieren.
Im Anschluss an die Entspannung der Stressorschicht, der Verspannungserzeugung im Kanal und der Source-/Drain-Bildung wird das Verfahren von der in 4 veranschaulichten Stufe fortgesetzt, um die Herstellung der FETs abzuschließen und sie auf die gewünschte Art zu verbinden. Es versteht sich, dass in 4 und den anderen Zeichnungen nur ein Abschnitt eines viel größeren Wafers oder Werkstücks gezeigt wird.
In den hier erörterten Ausführungen ist es möglich, eine biaxiale Verspannung für den aktiven Bereich eines FET unter Verwendung einer Kombination von Grabenisolationsstrukturen, die durch die vergrabene Stressorschicht und in das Substrat erweitert sind, und eine Verminderung der ionenimplantatinduzierten Spannung in den Source- und Drain-Bereichen bereitzustellen. Eine solche biaxiale Verspannung ist für n-Kanal-FETs am vorteilhaftesten.
Wie vorhergehend erörtert, können verschiedene Materialien als Stressorschichten ausgewählt werden. Zusätzlich zu Siliziumgermanium, das vorhergehend hauptsächlich erörtert wurde, kann eine dünne Schicht aus Siliziumnitrid oder Siliziumoxinitrid, das mit einer integrierten Spannung abgeschieden wird oder eine Spannung aufweist, die nach der Abscheidung induziert wird, als eine Stressorschicht bereitgestellt werden. Das Bereitstellen von Siliziumnitrid oder Siliziumoxinitrid als eine Stressorschicht kann gegenüber Siliziumgermanium bedeutende Vorteile bei der Herstellung haben, zum Beispiel, wo Feldeffekttransistoren gewünscht werden, die in Silizium-auf-Isolator-Wafern (SOI) gebildet sind. Die Verwendung von Siliziumnitrid als eine vergrabene Stressorschicht stellt zusätzliche Flexibilität bereit, da Siliziumnitrid in einem entweder druck- oder zuggespannten Zustand abgeschieden werden kann und aus diesem Grund verwendet werden kann, um entweder Zug- oder Druckspannung in einer darüber liegenden Siliziumschicht durch elastische Randentspannung der Siliziumnitridschicht zu induzieren.
Eine vergrabene Siliziumnitrid-Stressorschicht kann durch Techniken zum Waferbonden bereitgestellt werden. Zum Beispiel werden verschiedene Verfahren zum Bilden einer vergrabenen verspannten Siliziumnitrid- oder Siliziumoxinitrid-Schicht durch Waferbonden in der US-Patentschrift 6,707,106 von Wristers et al. beschrieben, die für diese und ihre anderen Lehren durch Bezugnahme hier aufgenommen ist. Die gespannte Siliziumnitridschicht kann eine Siliziumoxidschicht auf einer oder beiden ihrer oberen und unteren Flächen aufweisen. Wenn eine Siliziumoxidschicht zwischen der gespannten Siliziumnitrid- und der oberen aktiven Halbleiterschicht liegt, kann die Siliziumoxid-Halbleiter-Grenzfläche im Vergleich zu einer Siliziumnitrid-Silizium-Grenzfläche bessere elektrische Eigenschaften aufweisen. Andererseits kann die in der oberen Halbleiterschicht durch Randentspannung induzierte Spannung geringer sein, wenn die dazwischenliegende Siliziumoxidschicht aufgrund ihrer niedrigeren Viskosität, wenn sie über die Glasübergangstemperatur erhitzt wird, und ihres niedrigeren Elastitzitätsmoduls, als ein Spannungsdämpfer wirkt. Aus diesem Grund kann es in einigen Umständen zu bevorzugen sein, dass die vergrabene Siliziumnitridschicht in direktem Kontakt mit der oberen aktiven Halbleiterschicht steht.
Das Implantieren von Ionen in zuggespanntes Siliziumnitrid kann verwendet werden, um die Zugspannung in der Siliziumnitridschicht zu vermindern. Wenn eine solche Implantation in zwei Bereiche einer vergrabenen zuggespannten Nitridschicht durchgeführt wird, die von einem unimplantierten Abschnitt der gespannten Nitridschicht getrennt ist, kann die Spannung in den implantierten Bereichen vermindert werden und einen Abschnitt der vergrabenen zuggespannten Siliziumnitridschicht entspannen, der nicht implantiert wurde, und in der Ebene eine Druckverspannung in einem Abschnitt einer Halbleiterschicht induzieren, die über dem Abschnitt der vergrabenen zuggespannten Siliziumnitridschicht liegt, die nicht implantiert wurde.
Die gespannte Siliziumnitridschicht kann auf einem Donator-Siliziumwafer, zum Beispiel durch plasmaunterstützte chemische Gasphasenabscheidung (Plasma Enhanced Chemical Vapor Deposition – PECVD) oder durch chemische Niederdruck-Gasphasenabscheidung (Low Pressure Chemical Vapor Deposition – LPCVD), abgeschieden werden. Durch Variieren der Eingangsfaktoren in einem PECVD-Verfahren können vorhersehbare Beträge an entweder eingebauter Zug- oder Druckspannung im Bereich 1.7 GPa Zugspannung bis 3.0 GPa Druckspannung selektiv in eine abgeschiedene dünne Siliziumnitridschicht integriert werden. Dann kann eine dünne Schicht aus Siliziumdioxid auf der dünnen Nitridschicht auf dem Donator-Wafer abgeschieden werden. Der so gebildete geschichtete Silizium-Siliziumnitrid-Siliziumdioxid-Donator-Wafer kann dann unter Verwendung eines Standardverfahrens zum Wafer-Bonden, das eine Kombination von angewandtem Druck und thermischem Glühen beinhaltet und dessen praktische Anwendung in der Halbleiterindustrie weithin verbreitet ist und in dem vorhergehend aufgenommenen Patent von Wristers beschrieben wird, an einen Silizium-Handle-Wafer gebondet werden. Der Silizium-Handle-Wafer kann wahlweise ein Siliziumdioxid aufweisen, das auf ihm gebildet wird, bevor das Wafer-Bonden durchgeführt wird, um das Bonding-Verfahren zu erleichtern oder zu verbessern. Anschließend kann eine Mehrheit des Donator-Wafers durch ein Standard-Wafer-Trennungsverfahren, wie beispielsweise das Smart-Cut^Tm-Verfahren, das durch SOITEC Silicon On Insulator Technologies, ein Unternehmen aus Bernin in Frankreich, eingesetzt wird, entfernt werden, wobei eine dünne Schicht aus Silizium mit der gewünschten Dicke auf den Siliziumnitrid-Schichten angebracht gelassen wird.
In den vorhergehend beschriebenen Ausführungen kann ein geeignetes Substrat ein Silizium-Wafer oder ein Silizium-auf-Isolator-Substrat (SOI) sein. Andere Halbleiter können in verschiedenen Anwendungen als das Substrat verwendet werden. Ein Beispiel einer geeigneten Stressorschicht für diese Ausführung ist Siliziumgermanium, das in einer geringeren als seiner kritischen Dicke gebildet wird. Ein anderes Beispiel könnte Siliziumnitrid sein, das in einem zweckmäßig gespannten Zustand abgeschieden werden kann, welcher für verschiedene Anwendungen eine Zug- oder Druckspannung sein könnte. Im Fach sind zahlreiche Arten der Bildung eines Halbleitersubstrats mit einer vergrabenen Stressorschicht bekannt. Unabhängig von der Art der Stressorschicht und der Art ihrer Bildung, stellen besonders bevorzugte Ausführungsformen der vorliegenden Erfindung eine Halbleiter-Oberflächenschicht bereit, die in einem aktiven Bereich für eine Vorrichtung wie beispielsweise einen FET gebildet ist. Die Halbleiter-Oberflächenschicht kann Silizium, Germanium oder Kohlenstoff in der Form von Graphen, ein Verbindungshalbleiter, der Elemente der Gruppe 4 enthält, ein Verbindungshalbleiter, der Elemente der Gruppe 3 und der Gruppe 5 enthält, oder ein Verbindungshalbleiter, der Elemente der Gruppe 2 und der Gruppe 6 enthält, sein. Für eine Silizium-Oberflächenschicht ist ein aktiver Bereich, der eine biaxiale Spannung aufweist, für n-Typ-FETs am vorteilhaftesten und die bevorzugte Stressorschicht ist eine, die Druckspannung aufweist, wie sie innerhalb des vergrabenen Stressorsubstrats gebildet wird, was bei der bevorzugten Siliziumgermaniumschicht der Fall ist. Zweckmäßige Germaniumkonzentrationen können zum Beispiel in der Größenordnung von 10% bis 100% liegen und die Dicke einer solchen druckgespannten Siliziumgermaniumschicht liegt wünschenswerterweise in der Nähe der kritischen Dicke für eine solche Schicht, unterschreitet diese aber. Die kritischen Dicken variieren gemäß der Zusammensetzung, sind bekannt und können für verschiedene Germaniumkonzentrationen in Siliziumgermanium auf einem Siliziumsubstrat berechnet werden. Es ist wahrscheinlicher, dass die Werte für die kritische Dicke zu praktischen Zwecken experimentell bestimmt werden: Im besonderen Fall von MOSFETs wird die kritische Dicke als der Wert der Dicke bestimmt, über dem aufgrund der Erzeugung von Fehlversetzungen eine nicht vertretbare Verminderung der Leistung des integrierten Schaltungsprodukts erhalten wird.
Bevorzugte Verfahren, die die vorhergehend beschriebenen umfassen, können die relativen Beträge von Spannung, die entlang jeder der Hauptachsen einer Halbleitervorrichtung, die zum Beispiel der Breitenachse und Längenachse eines FET entsprechen, gerichtet ist, auswählen und bis zu einem gewissen Grad kontrollieren. Der Betrag an Spannung, der entlang der Längsrichtung angewandt wird, wird teilweise durch Positionieren der beschädigten oder implantierten Bereiche innerhalb der vergrabenen Stressorschicht bestimmt. Die Positionierung der beschädigten oder implantierten Bereiche wird wiederum durch die Breite von Abstandshaltern auf den Gate-Seitenwänden und den Winkel bestimmt, in dem die Ionen implantiert werden. Allgemein ist der Zwischenraum unter diesen Anordnungen ausreichend gering, um eine wirksame Entspannung und induzierte Spannung von dem Siliziumgermanium oder der anderen Stressorschicht auf das Silizium oder die andere aktive Schicht zu ermöglichen. Wo keine Zugverspannung entlang der Längsachse in der Halbleiter-Oberflächenschicht einer Halbleitervorrichtung erwünscht ist, zum Beispiel in p-Kanal-FETs, werden die spannungsändernden Implantatbereiche vorzugsweise nicht in die vergrabene Schicht einbezogen und so wird die Wirkung des durch die Implantation induzierten elastischen Entspannungsmechanismus vermieden.
In einer anderen Ausführungsform können die vergrabene Stressorschicht und die aktive Oberflächen-Halbleiterschicht später im Laufe der Verarbeitung gebildet werden. Insbesondere kann das Werkstück oder der Wafer ein herkömmlicher oder SOI-Wafer sein, der auf die herkömmliche Weise durch die Strukturierung von Gräben für Grabenisolationsstukturen verarbeitet wird. Die Gräben können dann mit einem Isolator gefüllt werden, der entweder ein Stück weit verträglich ist oder entfernt werden kann. Bevorzugte Ausführungen dieses Gesichtspunkts fahren dann mit dem selektiven Abscheiden von zunächst einer vergrabenen Stressorschicht und dann einer Oberflächen-Siliziumschicht wie gewünscht auf dem Wafer fort. In einer Ausführung könnten sowohl die vergrabene Stressorschicht als auch die Oberflächen-Siliziumschicht nur auf Abschnitten des Substrats abgeschieden werden, wo biaxiale Spannung in der Oberflächen-Siliziumschicht bevorzugt wird. Zum Beispiel könnte die selektive Abscheidung vergrabenes Stressormaterial und Oberflächensilizium nur auf denjenigen Bereichen abscheiden, in denen n-Kanal-FETs zu bilden sind. Dieses Verfahren der selektiven Abscheidung kann zum Beispiel erreicht werden, wenn die Grabenisolationsstrukturen mit einem zweckmäßigen Material, wie beispielsweise Siliziumoxid gefüllt werden und die anderen Abschnitte des Wafers, die keine Stressorschicht empfangen sollen, mit einer Maskierungsschicht aus Soliziumoxid bedeckt werden. Dann werden Siliziumgermanium (als eine vergrabene Stressorschicht), gefolgt von Silizium (als eine aktive Oberflächenschicht) selektiv unter Verwendung allgemein bekannter Verfahren zum selektiven Abscheiden auf den freiliegenden Siliziumoberflächen des Substrats abgeschieden. Das maskierende Siliziumoxid kann dann entfernt werden und der Wafer einer weiteren Verarbeitung unterzogen werden, um Vorrichtungen zu bilden, die FETs umfassen. Die in 3 und 4 veranschaulichten Implantationsentspannungsverfahren können auf denjenigen Abschnitten des Substrats praktisch angewandt werden, in denen eine vergrabene Stressorschicht und eine Oberflächen-Siliziumschicht gebildet werden.
Alternativ kann diese Ausführungsform das vergrabene Stressormaterial selektiv auf denjenigen Orten abscheiden, wo eine biaxiale Spannung für die Oberflächen-Siliziumschicht bevorzugt wird, und die Oberflächen-Siliziumschicht über allen aktiven Bereichen des Substrats abscheiden. Dieses Verfahren ist wie dasjenige, das im vorhergehenden Abschnitt durch die selektive Abscheidung der vergrabenen Stressorschicht beschrieben wird. Nach diesem Verfahren würde das maskierende Siliziumoxid entfernt und dann würde Silizium selektiv auf den freiliegenden Silizium- und vergrabenen Stressorschicht-Oberflächen abgeschieden. Die Verarbeitung wird auf den verschiedenen Abschnitten des Wafers fortgesetzt, wie in der vorhergehenden Erörterung dargelegt.
In noch einer anderen Abwandlung können sowohl eine vergrabene Stressorschicht als auch eine Oberflächen-Siliziumschicht selektiv auf allen aktiven Bereichen abgeschieden werden, die auf der Oberfläche des Wafers freiliegen. Am meisten zu bevorzugen ist es, wenn die vergrabene Stressorschicht und die Oberflächen-Siliziumschicht nicht auf den Abschnitten des Wafers abgeschieden werden, wo Grabenisolationsstrukturen vorhanden sind, da die Grabenisolationsstrukturen auf ihren Oberflächen ein zweckmäßiges Material aufweisen, wie beispielsweise das Siliziumoxid, das verwendet wird, um die Gräben zu füllen. Im Anschluss an das selektive Abscheiden wird die Verarbeitung fortgesetzt, wie vorhergehend mit Bezug auf 3 und 4 erörtert.
Für alle dieser Ausführungsformen der selektiven Abscheidung können die vergrabene Stressorschicht und die Oberflächenschicht die Merkmale und Eigenschaften (wie beispielsweise die Dicke und die Zusammensetzung) aufweisen, die vorhergehend oder in den Erörterungen in der US-Patentschrift 7,338,834 erörtert wurden. Zum Beispiel können Schichten aus Siliziumgermanium mit einer zweckmäßigen Dicke (d. h. geringer als die kritische Dicke) selektiv als eine vergrabene Stressorschicht abgeschieden werden und eine zweckmäßige Dicke von Silizium kann selektiv als eine aktive Schicht abgeschieden werden.
Wenn eine zweckmäßige vergrabene Stressorschicht und eine zweckmäßige Oberflächenschicht selektiv auf einem Bereich mit einer zweckmäßigen Größe eines Wafers abgeschieden werden, kann die vergrabene Stressorschicht entlang der Ausdehnung von einer (uniaxial) oder zwei (biaxial) seitlichen Ausdehnung/en eine Spannung in einer darüber liegenden Silizium-Oberflächenschicht induzieren. Hier bezieht sich ein Bereich mit einer zweckmäßigen Größe eines Wafers auf eine seitliche Abmessung des Bereichs. Für eine ausreichend geringe seitliche Abmessung entlang einer Achse kann die vergrabene Stressorschicht Verspannung quer durch die Ausdehnung der darüber liegenden aktiven Silizium-Oberflächenschicht entlang dieser Achse induzieren. Für ausreichend geringe seitliche Abmessungen entlang zweier Achsen kann die vergrabene Stressorschicht eine biaxiale Spannung quer durch die seitliche Ausdehnung der aktiven Oberflächen-Siliziumschicht entlang der zwei Achsen induzieren. Für diese kleinen seitlichen Abmessungen befinden sich die vergrabene Stressorschicht und die Oberflächenschicht in einem ausgeglichenen Spannungszustand, wenn sie wachsen gelassen werden, und so ist die Oberflächenschicht in ihrem gewachsenen Zustand auf gewünschte Weise gespannt, solange die Schicht ausreichend dünn ist, um ihre Oberfläche nicht durch einen plastischen Verformungsmechanismus, wie beispielsweise die Erzeugung von Fehlversetzungen, zu entspannen. Die zweckmäßigen Abmessungen für den Substratbereich, auf dem die vergrabene Stressorschicht und die aktive Oberflächenschicht selektiv abzuscheiden sind, sind dieselben, wie diejenigen, die in der US-Patentschrift 7,338,834 für die Grabentrennungen identifiziert werden. Wenn die beidseitige Verspannung innerhalb einer aktiven Oberflächenschicht unter Verwendung einer selektiven Abscheidung auf einem Bereich mit einer zweckmäßigen Größe des Substrats bewerkstelligt wird, ist die seitliche Ausdehnung des Bereichs des Substrats durch umgebende Gräben von Grabenisolationsstrukturen abgegrenzt. Im Wesentlichen erzeugt dieses Verfahren der selektiven Abscheidung strukturell und funktionell ähnliche Ergebnisse, wie diejenigen, die in der US-Patentschrift 7,338,834 erörtert werden.
Wenn dieses Verfahren der selektiven Abscheidung verwendet wird, um einen Streifen aus aktivem Silizium bereitzustellen, wie derjenige, der in 1 und 2 veranschaulicht ist, sind die Gräben 12, 14 vorzugsweise ausreichend nahe beabstandet, um einen gewissen Grad an Entspannung des vergrabenen Stressors und an Oberflächenschichtspannung über der seitlichen Ausdehnung zwischen den Gräben zu erzielen. In diesem Stadium der Verarbeitung wurde die aktive Oberflächenschicht uniaxialer Spannung unterzogen. In einigen Ausführungen kann dies die einzige Spannung sein, die angewandt wird. Weitere Verarbeitung, wie beispielsweise das Glühen des Grabenfüllungsmaterials oder das Ersetzen des Grabenfüllungsmaterials könnten dann ausgeführt werden, um ein in gewünschter Weise starres Grabenisolationsmaterial zur weiteren Verarbeitung bereitzustellen. Nachdem ein zweckmäßig starres Grabenisolationsmaterial bereitgestellt wurde, kann das vorhergehend in Bezug auf 3 und 4 beschriebene Verfahren wie gewünscht durchgeführt werden, um eine Entspannung entlang einer zweiten Achse bereitzustellen und um eine biaxiale Spannung für die Oberflächenschicht bereitzustellen.
Für die vorhergehend beschriebenen Ausführungen des selektiven Abscheidens werden die Isolationsgräben in gewünschter Weise mit einem zweckmäßigen Material gefüllt, um das selektive Abscheiden zu erleichtern. Dieses Material ist in gewünschter Weise auch ausreichend verträglich, um die Entspannung des Stressormaterials und der Oberflächenschicht während des Wachstums zuzulassen. Wenn das Material nicht ausreichend verträglich ist, kann es erforderlich sein, das Material zu entfernen, um die Spannung wirksam in der Oberflächenschicht zu induzieren. Allgemein ist es wünschenswert, eine dichte Siliziumoxid- oder Siliziumnitrid-Linerschicht auf den Wänden des Grabens wachsen zu lassen oder abzuscheiden und dann den Graben mit zusätzlichem zweckmäßigem Material zu füllen. Ein bevorzugtes verträgliches Material zum Füllen der Isolationsgräben ist Siliziumoxid, das durch chemische Gasphasenabscheidung von einer Tetraethylorthosilikat-Dampfquelle (TEOS) abgeschieden wird. Allgemein ist dieses Material ausreichend verträglich, um die gewünschte induzierte Verspannung innerhalb der Oberflächenschicht zuzulassen. Nach den Verfahren des selektiven Abscheidens wird das TEOS-Siliziumdioxid anschließend durch thermisches Glühen gemäß Standardverfahren, die in der Branche gut bekannt sind, verdichtet. Die geglühte TEOS-Grabenfüllung verursacht allgemein zusätzliche Zugverspannung in dem System, die seitlich auf die aktive Schicht oder Silizium-Oberflächenschicht angewandt wird. Unabhängig davon, ob das TEOS oder das andere Material ausreichend verträglich ist oder nicht, um die Induzierung von Spannung in der Oberflächenschicht zuzulassen, ist es möglich, das anfängliche Grabenfüllungsmaterial zu entfernen und dieses Material mit herkömmlichen Grabensisolationsfüllungsmaterialien zu ersetzen.
Im Anschluss an die vorhergehend beschriebenen Verfahren zur selektiven Abscheidung und die Verfahren zum Füllen der Gräben kann wie in 3 und 4 veranschaulicht wie gewünscht weitere Verarbeitung durchgeführt werden, um FETs herzustellen, die uniaxial oder biaxial verspannte Oberflächenschichten, wie beispielsweise uniaxiale oder biaxiale aktive Silizium-Verspannungsschichten aufweisen. Bestimmte bevorzugte Ausführungsformen stellen n-Kanal-FETs bereit, die biaxial verspannte aktive Siliziumschichten aufweisen.
Die durch dieses Verfahren in die obere Siliziumschicht induzierte Verspannung kann im Allgemeinen in ihrer Verteilung nicht gleichförmig sein, weist aber eine ausreichende Größe auf, um die Elektronenbeweglichkeit in der Ebene oder die Löcherbeweglichkeit oder beide bis zu einem gewünschten Maß zu verbessern und somit die elektrische Leistung von MOS-Transistoren, die Kanäle aufweisen, die zumindest teilweise in der Schicht gebildet sind, zu verbessern. Als solches ermöglicht das Verfahren die Herstellung von verspannten Bulk-MOS-Vorrichtungen und verspannten MOS-SOI-Vorrichtungen mit im Vergleich zu herkömmlichen Verfahren potentiell geringen Kosten und geringer Anzahl von Defekten.
Die vorliegende Erfindung wurde im Hinblick auf bestimmte bevorzugte Ausführungsformen beschrieben. Der Durchschnittsfachmann wird verstehen, dass verschiedene Abwandlungen und Änderungen an den hier beschriebenen spezifischen bevorzugten Ausführungsformen vorgenommen werden könnten, ohne von den Lehren der vorliegenden Erfindung abzuweichen. Folglich wird nicht beabsichtigt, die vorliegende Erfindung auf die spezifischen hier beschriebenen Ausführungsformen zu beschränken sondern die vorliegende Erfindung wird stattdessen durch die beigefügten Ansprüche definiert.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 7338834 [0020, 0020, 0021, 0023, 0023, 0023, 0025, 0026, 0049, 0050, 0050]
US 7388834 [0021]
US 6707106 [0041]

Zitierte Nicht-Patentliteratur

Jan et al., „A 45 nm Low Power System-On-Chip Technology with Dual Gate (Logic and I/O) High-k/Metal Gate Strained Silicon Transistors”, International Electron Devices Meeting (IEDM) 2008 [0006]
Watanabe et al., „A Low Power 40 nm CMOS Technology Featuring Extremely High Density of Logic (2100 kGate/mm2) and SRAM (0.195 μm2) for Wide Range of Mobile Applications with Wireless System”, International Electron Devices Meeting (IEDM) 2008 [0006]
”A Low Power 40 nm CMOS Technology Featuring Extremely High Density of Logic (2100 kGate/mm2) and SRAM (0.195 μm2) for Wide Range of Mobile Applications with Wireless System”, International Electron Devices Meeting (IEDM) 2008 [0021]
Yin et al., „Uniaxial Strain Relaxation an Ultra-Thin Strained-Si Directly On Insulator (SSDOI) Substrates”, 8th International Conference an Solid-State and Integrated Circuit Technology, 2006 [0032]
Hollander et al., „Strain Relaxation of Pseudomorphic SiGe-Si(100) Heterostructures by Si+ Ion Implantation”, Nuclear Instruments and Methods in Physics Research B 242 (2006) [0033]
A. F. Vyatkin mit dem Titel „The role of point defects in strain relaxation in epitaxially grown SiGe structures”, der in Thin Solid Films (2005) [0036]

Claims

Verfahren zum Herstellen einer Halbleitervorrichtung, das Folgendes umfasst: Bereitstellen eines Substrats, das eine Halbleiter-Oberflächenschicht aufweist, wobei das Substrat eine Stressorschicht aufweist, die in einer Tiefe innerhalb des Substrats positioniert ist und der Halbleiter-Oberflächenschicht benachbart positioniert ist; Bilden einer Gate-Struktur über der Halbleiter-Oberflächenschicht; Entspannen eines ersten Abschnitts der Stressorschicht unter der Gate-Struktur, derart, dass ein erster Abschnitt der Halbleiter-Oberflächenschicht unter der Gate-Struktur verspannt wird, wobei das Entspannen durch Implantieren in einen zweiten und einen dritten Abschnitt der Stressorschicht bewerkstelligt wird, die mit einem zweiten und einem dritten Abschnitt der Halbleiter-Oberflächenschicht ausgerichtet sind; und Bilden entsprechender Source- und Drain-Bereiche in zumindest einem Teil des zweiten und dritten Abschnitts der Halbleiter-Oberflächenschicht.
Verfahren nach Anspruch 1, das ferner das selektive Bilden der Stressorschicht auf Abschnitten des Substrats umfasst.
Verfahren nach Anspruch 1, wobei das Substrat Silizium umfasst, wobei die Stressorschicht Siliziumgermanium umfasst und die Halbleiter-Oberflächenschicht Silizium umfasst.
Verfahren nach Anspruch 3, wobei das Entspannen durch Implantieren von Ionen von dem zweiten und dritten Abschnitt der Halbleiter-Oberflächenschicht und in den zweiten und dritten Abschnitt der Stressorschicht bewerkstelligt wird.
Verfahren nach Anspruch 4, wobei im Anschluss an das Implantieren zumindest der zweite und dritte Abschnitt der Halbleiter-Oberflächenschicht geglüht werden, um den zweiten und dritten Abschnitt der Halbleiter-Oberflächenschicht zu rekristallisieren.
Verfahren nach Anspruch 1, wobei die Stressorschicht vor dem Entspannen eine Schicht aus Siliziumnitrid in einem Zustand mit eingebauter Zugspannung ist.
Verfahren nach Anspruch 6, wobei das Entspannen durch Implantieren von Ionen durch den zweiten und dritten Abschnitt der Halbleiter-Oberflächenschicht und in den zweiten und dritten Abschnitt der Stressorschicht bewerkstelligt wird.
Verfahren nach Anspruch 7, wobei im Anschluss an das Implantieren zumindest der zweite und dritte Abschnitt der Halbleiter-Oberflächenschicht geglüht werden, um den zweiten und dritten Abschnitt der Halbleiter-Oberflächenschicht zu rekristallisieren.
Verfahren nach Anspruch 1, wobei das Entspannen eine Längsverspannung innerhalb des ersten Abschnitts der Halbleiter-Oberflächenschicht induziert, um einen längs verspannten Kanalbereich eines Feldeffekttransistors bereitzustellen.
Verfahren nach Anspruch 9, wobei das Entspannen durch Implantieren von Ionen durch den zweiten und dritten Abschnitt der Halbleiter-Oberflächenschicht und zumindest in den zweiten und dritten Abschnitt der Stressorschicht bewerkstelligt wird, und wobei die Halbleiter-Oberflächenschicht Silizium umfasst.
Verfahren nach Anspruch 10, wobei die Stressorschicht vor dem Entspannen eine Schicht aus Siliziumnitrid ist.
Verfahren nach Anspruch 10, wobei die Stressorschicht vor dem Entspannen eine Schicht aus Siliziumnitrid in einem Zustand mit eingebauter Zugspannung ist.
Verfahren nach Anspruch 10, wobei die Stressorschicht vor dem Entspannen eine Schicht aus Siliziumgermanium ist.
Verfahren nach Anspruch 9, wobei das Entspannen durch Implantieren von Ionen durch den zweiten und dritten Abschnitt der Halbleiter-Oberflächenschicht, um zumindest Abschnitte des zweiten und dritten Abschnitts der Stressorschicht amorph zu machen, und dann durch Glühen der amorphen Abschnitte der Halbleiter-Oberflächenschicht bewerkstelligt wird, und wobei die Halbleiter-Oberflächenschicht Silizium umfasst.
Verfahren nach Anspruch 14, wobei die Stressorschicht vor dem Entspannen eine Schicht aus Siliziumgermanium ist.
Verfahren zum Herstellen einer Halbleitervorrichtung, das Folgendes umfasst: Bereitstellen eines Substrats, das eine Halbleiter-Oberflächenschicht aufweist, wobei das Substrat eine Stressorschicht aufweist, die in einer Tiefe innerhalb des Substrats positioniert ist und der Halbleiter-Oberflächenschicht benachbart positioniert ist, wobei die Stressorschicht in einem im Vergleich zur Halbleiter-Oberflächenschicht gespannten Zustand bereitgestellt wird; Bilden von Gräben zum Abgrenzen eines Bereichs auf dem Substrat, der Gräben auf mindestens zwei Seiten des Bereichs aufweist, wobei zwei der Gräben den Bereich abgrenzen, der durch eine erste seitliche Ausdehnung getrennt ist; Bilden mehrerer Gate-Strukturen über der Halbleiter-Oberflächenschicht in dem Bereich, wobei die Gate-Strukturen sich zwischen den durch die erste seitliche Ausdehnung getrennten Gräben erstrecken; Entspannen von ersten Abschnitten der Stressorschicht unter den Gate-Strukturen, derart, dass erste Abschnitte der Halbleiter-Oberflächenschicht unter den Gate-Strukturen verspannt werden, wobei das Entspannen durch Implantieren von Ionen durch den zweiten und dritten Abschnitt der Halbleiter-Oberflächenschicht zur Verminderung von Spannung in zumindest dem zweiten und dritten Abschnitt der Stressorschicht bewerkstelligt wird; und Bilden entsprechender Source- und Drain-Bereiche in zumindest einem Teil des zweiten und dritten Abschnitts der Halbleiter-Oberflächenschicht.
Verfahren nach Anspruch 16, wobei die Halbleiter-Oberflächenschicht Silizium umfasst und das Entspannen eine Längsverspannung innerhalb der ersten Abschnitte der Halbleiter-Oberflächenschicht induziert, um einen längs verspannten Kanalbereich eines Feldeffekttransistors bereitzustellen, der eine der Gate-Strukturen und eine Menge von Source- und Drain-Bereichen umfasst.
Verfahren nach Anspruch 17, wobei die Stressorschicht vor dem Entspannen eine Schicht aus Siliziumnitrid ist.
Verfahren nach Anspruch 17, wobei die Stressorschicht vor dem Entspannen eine Schicht aus Siliziumgermanium ist.