DE112011102840B4 - Halbleiter, der durch elastische Kantenrelaxation eines Stressors in Kombination mit einer vergrabenen Isolierschicht verspannt wird - Google Patents

Halbleiter, der durch elastische Kantenrelaxation eines Stressors in Kombination mit einer vergrabenen Isolierschicht verspannt wird Download PDF

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Abstract

Verfahren zum Herstellen eines Halbleiter-Bauelements mit den folgenden Schritten: Vorsehen eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats) mit einer vergrabenen verspannten Isolatorstruktur auf einem Basissubstrat, wobei das SOI-Substrat eine Halbleiter-Oberflächenschicht hat; Ätzen durch die Halbleiter-Oberflächenschicht und die vergrabene verspannte Isolatorstruktur hindurch und in das Basissubstrat hinein in einer Struktur, die durch eine Maskenschicht definiert ist, wodurch die Halbleiter-Oberflächenschicht über zumindest einen Teil einer lateralen Ausdehnung der Halbleiter-Oberflächenschicht zwischen Wanden eines oder mehrerer Gräben verspannt wird, die bei dem Ätzen ausgebildet werden; und Ausbilden eines integrierten Schaltungsbauelements mit einem aktiven Bereich in der Halbleiter-Oberflächenschicht.

Description

  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft verspannte Halbleiter-auf-Isolator-Bauelemente, von denen einige verspannte aktive Schichten verwenden, die Silicium enthalten, und sie betrifft Silicium-auf-Isolator-Substrate (SOI-Substrate), die vergrabene druck- oder zugverspannte Isolatorstrukturen haben. Die vorliegende Erfindung betrifft insbesondere Metall-Oxid-Halbleiter-Bauelemente (MOS-Bauelemente), die unter Verwendung von SOI-Substraten mit einer vergrabenen druckverspannten Isolierschicht ausgebildet werden, um MOS-Bauelemente mit verspannten aktiven Siliciumbereichen zur Verfügung zu stellen, sowie Verfahren zur Herstellung solcher MOS-Bauelemente.
  • 2. Beschreibung des Standes der Technik
  • Verspanntes Silicium wird allgemein als eine wichtige Technologie zum Erzielen von erwünschten Fortschritten bei der Leistung von integrierten Schaltungen angesehen. Eine Erhöhung der Beweglichkeit resultiert aus der Kombination aus einer verringerten effektiven Trägermasse und einer verringerten Zwischentalstreuung (Photonenstreuung). Bei n-Kanal-MOS-Feldeffekttransistoren (FET) wird eine bessere Leitung mit einer induzierten biaxialen Zugverspannung in der oberen Siliciumschicht entlang der Breiten- und Längsachse des aktiven Bereichs erreicht. P-Kanal MOSFETs zeigen eine verbesserte Leistung bei einer induzierten uniaxialen Zugverspannung in der oberen Siliciumschicht nur entlang der Breitenachse (transversale Zugverspannung). P-Kanal-MOSFETs zeigen außerdem eine verbesserte Leistung bei einer induzierten uniaxialen Druckverspannung in der oberen Siliciumschicht nur entlang der Längsachse (longitudinale Druckverspannung). Die Druckverspannung kann selektiv in einer Silicium-Oberflächenschicht zum Beispiel unter Verwendung von selektiven epitaxialen SiGe-Stressoren in den Source- und Drain-Bereichen eines MOSFETs bereitgestellt werden, um eine gewünschte Druckverspannung entlang der Längsachse (longitudinal) zu induzieren.
  • Verspanntes Silicium wird herkömmlich zunächst durch Aufwachsen einer dicken Schicht aus einer Silicium-Germanium-Legierung (SiGe) auf ein Siliciumsubstrat erhalten. Die SiGe-Schicht wird bis zu einer so großen Dicke aufgewachsen, dass die SiGe-Schicht an ihrer Oberfläche zu einem unverspannten Zustand relaxiert wird. Die planare Gitterkonstante der SiGe-Oberfläche ist der eines massiven SiGe-Kristalls mit der gleichen Zusammensetzung ähnlich. SiGe-Legierungen haben größere Gitterkonstanten als Silicium. Dadurch liefert die relaxierte Oberfläche der SiGe-Schicht eine planare Gitterkonstante, die größer als die von Silicium ist. Eine nachfolgende dünne Schicht aus Silicium wird epitaxial auf die relaxierte Oberfläche der SiGe-Schicht aufgewachsen. Die dünne Epitaxialschicht aus Silicium nimmt die größere planare Gitterkonstante des SiGe an und wächst in einem verspannten Zustand, wobei sich die Bindungen in dem Kristallgitter in der Wachstumsebene dehnen. Bei dieser Methode, die gelegentlich auch als Technologie des substratverspannten Siliciums oder des „virtuellen Substrats” bekannt ist, wird eine dünne pseudomorphische Schicht aus verspanntem Silicium auf der relaxierten Oberfläche der SiGe-Schicht aufgewachsen.
  • Solange die verspannte Siliciumschicht nicht eine „kritische Dicke” für die Verspannungsrelaxation überschreitet und man etwas aufpasst, wird die Zugverspannung in der verspannten Siliciumschicht über die verschiedenen Implantations- und Wärmebehandlungsschritte hinweg aufrechterhalten, die für die CMOS-Fertigung typisch sind.
  • Die Verwendung von relaxiertem SiGe als ein „virtuelles Substrat” zum Verspannen einer nachfolgend abgeschiedenen Silicium-Epitaxialschicht erfordert zwangsläufig die Akzeptanz einer hohen Versetzungsdichte in der SiGe-Schicht, da der Mechanismus der SiGe-Relaxation dem Wesen nach plastisch ist. Mit anderen Worten, eine Relaxation in der SiGe-Schicht geschieht durch die Erzeugung von Fehlanpassungsversetzungen, die Verspannung abbauen. Eine dünne SiGe-Schicht mit einer geeigneten Germanium-Konzentration, die epitaxial auf ein Siliciumsubstrat aufgewachsen wird, ist nicht spannungsrelaxiert und zeigt wenige Fehlanpassungsversetzungen, wenn die SiGe-Schicht nicht dicker als ein „kritische Dicke” ist, bei der Fehlanpassungsversetzungen entstehen. Wenn hingegen die SiGe-Schicht dicker als die „kritische Dicke” ist, wird das verspannte SiGe-Gitter plastisch verformt und ein großer Teil der oder die gesamte Fehlanpassungsspannung wird durch die Nukleation und Ausbreitung von Fehlanpassungsversetzungen abgebaut. Ein Teil der resultierenden Fehlanpassungsversetzungen führt zu aneinandergereihten Versetzungen (mindestens 104 bis 105 cm–2), die sich durch die darüber liegende verspannte Siliciumschicht ausbreiten. Aneinandergereihte Versetzungen stellen ausgedehnte Störstellen dar und haben zahlreiche unerwünschte Folgen bei MOSFETs, wie etwa Leckstellen in der Source-/Drain-Sperrschicht, Verringerung der Kanalbeweglichkeit, Änderung der Schwellenspannung und verbesserte Diffusionswege, die zu einem potentiellen Drain-Source-Kurzschluss bei Kurzkanal-MOSFETs führen.
  • Silicium-auf-Isolator-Wafer bieten bestimmte Vorteile gegenüber herkömmlichen Wafern aus massivem Silicium und gewinnen Bedeutung bei der CMOS-Fertigung. Ein SOI-Wafer kann zum Beispiel eine Schicht aus Silicium auf einer Schicht aus einem Isolator haben. Bei der Silicium-auf-Saphir-Technologie (SOS-Technologie) ist der Isolator ein Wafer aus einem Saphir (kristallines Aluminiumoxid). Die großtechnische Nutzung von SOS ist jedoch auf Grund hoher Wafer-Kosten, begrenzter Wafer-Durchmesser und begrenzter Verfügbarkeit ziemlich eingeschränkt. SOI mit einer vergrabenen Oxidschicht zwischen der oberen (aktiven) Siliciumstruktur und einer darunter liegenden kristallinen Silicium-Wirtssubstanz oder „Handle”-Wafer ist die bevorzugte SOI-Konfiguration für CMOS-Anwendungen. Die vergrabene Oxidschicht-Struktur (meistens als „BOX”-Schichtstruktur abgekürzt) kann durch eine hochdosige Implantation von Sauerstoffionen und Ausheilen (das zum Beispiel unter Verwendung des so genannten SIMOX-Verfahrens realisiert wird) ausgebildet werden. Die BOX-Schicht kann auch dadurch ausgebildet werden, dass eine Schicht aus Silicium von einem Donator-Wafer auf eine BOX-Schicht auf einem Handle-Wafer Wafer-gebondet wird. Die gebondete dünne Siliciumschicht kann dadurch von dem Donator-Wafer getrennt werden, dass der Donator-Wafer vor dem Bonden einer Wasserstoffionen-Implantation unterzogen wird, um eine Störstellenschicht in einer Tiefe zu erzeugen, die der gewünschten Dicke der dünnen Siliciumschicht entspricht, und dass anschließend eine Kraft aufgebracht wird, um die Silicium-auf-Isolator-Waferstruktur seitlich entlang der Ebene der Störstellenschicht zu segmentieren und den Silicium-auf-Isolator-Wafer von dem Donator-Wafer zu trennen. Ein Beispiel für einen Prozess, bei dem BOX-Schichten mit diesem Verfahren ausgebildet werden, ist in dem US-Patent Nr. 6.372.609 beschrieben. Wafer, die mit diesem Smart-Cut-Verfahren hergestellt werden, können von der Fa. Soitec, Inc. aus Bernin, Frankreich, bezogen werden. Die BOX-Schichten von herkömmlichen SOI-Wafern sind nicht druckverspannt.
  • Wenn die Siliciumschicht auf der BOX-Schicht dicker als ungefähr 50 nm ist, wird die Siliciumschicht bei einem normalen Betrieb von CMOS-Transistoren nicht vollständig verarmt. Solche Wafer sind als teilweise verarmte SOI-Wafer bekannt. Wenn die Siliciumschicht auf der BOX-Schicht dünner als ungefähr 50 nm ist, kann die Siliciumschicht bei einem normalen Betrieb von CMOS-Transistoren vollständig verarmt werden, und solche Wafer sind als vollständig veramte SOI-Wafer (auch als Ultra-Thin-Body-SOI) bekannt. Vollständig verarmte Ultra-Thin-Body-MOSFETs, die in einem ultradünnen SOI hergestellt werden, haben mehrere günstige Merkmale, die jeweils zu einer verbesserten Leistung eines Transistors oder einer integrierten Schaltung beitragen, wie etwa geringe Empfindlichkeit gegenüber Halbleiter-Body-Dotierung, niedrige Source- und Drain-Sperrschicht-Kapazitäten, verbesserte elektrische Isolation zwischen benachbarten MOSFETs und verbesserte Steuerung von Kurzkanal-Effekten.
  • Die Technologie des vollständig verarmten SOI, bei dem die aktiven Bereiche des Halbleiters eine planare Zugverspannung haben, könnte vereinte Vorteile eines Ultra-Thin-Body-Halbleiters auf einem Isolator und von verspanntem Silicium haben. Es sind verschiedene Methoden zum Erhalten von „verspanntem Silicium auf einem Isolator” beschrieben worden. In der US 7 534 701 B2 , das Ghyselen et al. erteilt wurde, ist ein Verfahren zur Herstellung von verspanntem Silicium auf einem Isolator beschrieben, bei dem eine verspannte Silicium-Schutzschicht zunächst auf einer relaxierten Oberfläche von einkristallinem Siliciumgermanium ausgebildet wird und anschließend auf einen Handle-Wafer mit einer Oxidschicht so gebondet wird, dass die verspannte Siliciumschicht auf den Handle-Wafer übertragen wird. Die Zugverspannung wird nach der Trennung des Siliciumgermaniums in der verspannten dünnen Siliciumschicht zum Beispiel durch das vorstehend beschriebene Smart-Cut-Verfahren beibehalten.
  • In der US 6 372 609 B1 ist die Ausbildung eines SOI-Wafers mit einer vergrabenen druckverspannten Siliciumnitridschicht in dem ineffektiven Versuch beschrieben, eine Zugverspannung in der dünnen oberen Siliciumschicht (Silicium-Oberflächenschicht) zu erzeugen. Bei dem Wristers-Patent wird nicht wirklich eine effektive Verspannung in der oberen Halbleiterschicht induziert. Bei dem in dem Wristers-Patent beschriebenen Verfahren wird eine BOX-Struktur mit einer Schicht aus druckverspanntem Siliciumnitrid ausgebildet, und die endgültige Struktur des Bauelements ist die BOX-Struktur, die sich zwischen einem aktiven Bereich und einem Substrat befindet. Die druckverspannte Siliciumnitridschicht ist jedoch in der Ebene des Wafers zusammenhängend (nicht unterbrochen) und kann sich daher von der Konfiguration im ausgebildeten Zustand aus nicht seitlich ausdehnen oder zusammenziehen. Es besteht keine Möglichkeit für eine Kantenrelaxation der vergrabenen verspannten Siliciumnitridschicht und in dieser Weise stellt das Wristers-Patent keinen Mechanismus zum Induzieren einer Verspannung in dem aktiven Siliciumbereich oder zum Relaxieren der vergrabenen druckverspannten Siliciumnitridschicht zur Verfügung.
  • In der US 2009/0278201 A1 werden MOSFET-Bauelemente mit verspannten Kanälen auf SOI-Wafern beschrieben. Der Ausgangspunkt ist ein Wafer mit einer vergrabenen Siliciumoxidschicht (BOX) auf einem Substrat, mit einer Siliciumnitridschicht darauf und einer aktiven Silicium-Oberflächenschicht, in der MOSFETs aufgebaut werden sollen. Die Siliciumnitridschicht kann in einem Zustand einer Druck- oder Zugverspannung bis zu einer maximalen Größe von 200 MPa abgeschieden werden. Von diesem Ausgangspunkt aus werden durch die aktive Siliciumschicht und die darunter liegende Siliciumnitridschicht Isolationsgräben geschnitten, die aber an der BOX unterbrochen werden. Dann wird ein Teil des Source- und Drain-Siliciums in der aktiven Schicht entfernt und durch ein druck- oder zugverspanntes Material (z. B. Siliciumgermanium oder Silicium-Kohlenstoff) ersetzt, um eine longitudinale Druck- oder Zugverspannung in dem Kanalgebiet des MOSFETs zu induzieren. Statt eine signifikante Verspannung in dem Kanalgebiet durch Kantenrelaxation und Dehnung der Siliciumnitridschicht zu erzielen, ist in der Patentschrift von Chatty das primäre Verfahren zum Induzieren einer Verspannung in dem Kanalgebiet das bekannte Verfahren des „eingebetteten Source-/Drain-Stressors”. Die Patentschrift von Chatty konzentriert sich auf die Verwendung einer vergrabenen Siliciumnitridschicht als ein Verstärkungsteil, gegen das die Kraft eines eingebetteten Stressors in Source-/Drain-Gebieten wirken kann, um die gewünschte Verspannung in dem Kanalgebiet zu erzeugen. In der Patentschrift wird erklärt, dass in dem Fall, dass kein eingebetteter Source-/Drain-Stressor vorhanden ist, Messungen zeigen, dass es keinen Unterschied bei der Verspannung in dem Kanal gibt, entweder wenn (1) die Siliciumnitrid-Versteifungsschicht vorhanden ist, oder (2) der Siliciumnitrid-Stressor nicht vorhanden ist. Es ist daher klar, dass die Patentschrift von Chatty nicht versucht, durch die Verwendung eines vergrabenen Siliciumnitrid-Stressors zusammen mit einer Kantenrelaxation eine Verspannung in dem Kanal zu induzieren.
  • Ferner sind aus der US 7 019 326 B2 und aus der US 7 338 834 B2 allgemeine Herstellungsverfahren für einen MOSFET bekannt, wobei aus diesen Dokumenten auch eine Struktur mit einer verspannten Halbleiterschicht bekannt ist.
  • Kurze Darstellung der Erfindung
  • Bei einem Aspekt der Erfindung wird ein Verfahren zum Herstellen eines Halbleiter-Bauelements zur Verfügung gestellt, das das Vorsehen eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats) mit einer vergrabenen verspannten Isolatorstruktur auf einem Basissubstrat aufweist. Das SOI-Substrat hat eine Halbleiter-Oberflächenschicht. Das Verfahren geht mit dem Ätzen durch die Halbleiter-Oberflächenschicht und die vergrabene verspannte Isolatorstruktur hindurch und in das Basissubstrat hinein in einer Struktur weiter, die durch eine Maskenschicht definiert ist. Das Ätzen durch die vergrabene verspannte Isolatorstruktur bewirkt eine planare Verspannung in der Halbleiter-Oberflächenschicht über zumindest einen Teil einer seitlichen Ausdehnung der Halbleiter-Oberflächenschicht zwischen Wänden eines oder mehrerer Gräben hinweg, die bei dem Ätzen ausgebildet werden. Es wird ein integriertes Schaltungsbauelement, zum Beispiel ein MOS-Transistor, mit einem aktiven Bereich in der Halbleiter-Oberflächenschicht ausgebildet.
  • Bei einem weiteren Aspekt der Erfindung wird ein Verfahren zum Herstellen eines Halbleiter-Bauelements zur Verfügung gestellt, das das Vorsehen eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats) mit einer vergrabenen Isolatorstruktur auf einem Basissubstrat aufweist. Das SOI-Substrat hat eine Halbleiter-Oberflächenschicht. Das Verfahren geht weiter mit dem Ätzen durch die Halbleiter-Oberflächenschicht und die vergrabene verspannte Isolatorstruktur hindurch und in das Basissubstrat hinein in einer Struktur, die durch eine Maskenschicht definiert ist. Das Verfahren weist weiterhin das Implantieren von Ionen in oder durch die vergrabene Isolatorstruktur zum Induzieren einer Verspannung in der vergrabenen Isolatorstruktur auf, sodass durch den Mechanismus der Kantenrelaxation die Halbleiter-Oberflächenschicht über zumindest einen seitlichen Teil der Halbleiter-Oberflächenschicht zwischen Wänden eines oder mehrerer Gräben hinweg verspannt wird, die bei dem Ätzen ausgebildet werden. Es wird ein integriertes Schaltungsbauelement ausgebildet, das einen aktiven Bereich in der Halbleiter-Oberflächenschicht hat.
  • Bei einem weiteren Aspekt der Erfindung wird ein Halbleiter-Bauelement zur Verfügung gestellt, das mindestens einen MOSFET aufweist, wobei das Halbleiter-Bauelement ein Substrat, das aus Silicium besteht, und eine oder mehrere Grabenisolationsstrukturen mit einer ersten und einer zweiten Wand hat, die sich teilweise in das Substrat erstrecken. Ein Grenzschichtbereich des Substrats verläuft zwischen der ersten und der zweiten Wand, und auf dem Grenzschichtbereich des Substrats ist eine vergrabene Isolatorstruktur vorgesehen. Die vergrabene Isolatorstruktur erstreckt sich in einer seitlichen Ausdehnung zwischen der ersten und der zweiten Wand. Die vergrabene Isolatorstruktur besteht aus einem Material, das von einem Verspannungszustand nach der Ausbildung aus teilweise relaxiert ist, und die vergrabene Isolatorstruktur hat eine obere Isolierschicht. Auf der vergrabenen Isolatorstruktur ist eine Halbleiter-Oberflächenschicht ausgebildet, die sich zwischen der ersten und der zweiten Wand erstreckt und eine Verspannung hat, die über zumindest einen Teil der Halbleiter-Oberflächenschicht induziert ist, die sich zwischen der ersten und der zweiten Wand erstreckt, wobei die Verspannung durch Kantenrelaxation der Verspannung in der vergrabenen Isolatorstruktur induziert wird. Eine dielektrische Gate-Schicht auf der Halbleiter-Oberflächenschicht trennt die Halbleiter-Oberflächenschicht von einer Gate-Elektrode, sodass die Halbleiter-Oberflächenschicht zumindest einen Teil eines Kanalgebiets eines MOSFET-Bauelements bereitstellt.
  • Bei besonders bevorzugten Ausführungsformen wird, wenn die eine oder mehreren vergrabenen Isolierschichten eine integrierte Druckverspannung haben, diese Verspannung durch Kantenrelaxation zumindest teilweise relaxiert, wenn Isolationsgräben geätzt werden, und die Oberflächenschicht wird in der Ebene der Schichten zumindest teilweise zugverspannt. Gleichermaßen wird, wenn die eine oder mehreren vergrabenen Isolierschichten eine integrierte Zugverspannung haben, diese Verspannung durch Ätzen von Gräben zumindest teilweise relaxiert, und die Oberflächenschicht wird in der Ebene der Schichten zumindest teilweise druckverspannt.
  • Bei einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen eines Halbleiter-Bauelements zur Verfügung gestellt, das die folgenden Schritte aufweist: Bereitstellen eines ersten Substrats, das aus Silicium besteht; und Abscheiden einer Siliciumgermanium-Schicht (nachstehend als „SixGe1-x-Schicht” abgekürzt) auf dem ersten Substrat. Die SixGe1-x-Schicht hat eine höhere Germanium-Konzentration als das erste Substrat, sodass die SixGe1-x-Schicht in einem Zustand der planaren Druckverspannung ist. Auf einer Oberfläche wird ein zweites Substrat vorgesehen, das eine Isolierschicht hat, und das zweite Substrat wird so befestigt, dass sich die Isolierschicht mit der SixGe1-x-Schicht verbindet. Ein Teil des ersten Substrats wird entfernt, sodass auf der SixGe1-x-Schicht eine Silicium-Oberflächenschicht zurückbleibt. Das Verfahren weist weiterhin das Ätzen von Gräben durch die Silicium-Oberflächenschicht, die verspannte SixGe1-x-Schicht und die Isolierschicht hindurch und in das zweite Substrat hinein in einer Struktur auf, die durch eine Maskenschicht definiert ist, sodass die Silicium-Oberflächenschicht zumindest über einen Teil der Breite der Silicium-Oberflächenschicht zwischen Wänden eines oder mehrerer Gräben hinweg verspannt wird, die bei dem Ätzen ausgebildet werden. Es wird ein integriertes Schaltungsbauelement ausgebildet, das einen aktiven Bereich in der Silicium-Oberflächenschicht hat.
  • Bei einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zum Herstellen eines Halbleiter-Bauelements zur Verfügung gestellt, das den Schritt des Bereitstellens eines ersten Substrats aufweist, das aus Silicium besteht. Auf dem ersten Substrat wird eine SixGe1-x-Schicht abgeschieden, die eine höhere Germanium-Konzentration als das erste Substrat hat, sodass die SixGe1-x-Schicht in einem Zustand der planaren Druckverspannung ist. Bei dem Verfahren wird ein zweites Substrat mit einer Isolierschicht auf einer Oberfläche vorgesehen, und das zweite Substrat wird so befestigt, dass sich die Isolierschicht mit der SixGe1-x-Schicht verbindet. Ein Teil des zweiten Substrats wird entfernt, sodass auf der Isolierschicht eine Silicium-Oberflächenschicht zurückbleibt. Das Verfahren weist weiterhin das Ätzen durch die Silicium-Oberflächenschicht, die Isolierschicht und die verspannte SixGe1-x-Schicht hindurch und in das erste Substrat hinein in einer Struktur auf, die durch eine Maskenschicht definiert ist, sodass die Silicium-Oberflächenschicht zumindest über einen Teil ihrer Breite zwischen Wanden eines oder mehrerer Gräben hinweg verspannt wird, die bei dem Ätzen ausgebildet werden. Es wird ein integriertes Schaltungsbauelement ausgebildet, das einen aktiven Bereich in der Silicium-Oberflächenschicht hat.
  • Kurze Beschreibung der Zeichnungen
  • 1 zeigt schematisch einen SOI-Wafer gemäß einem Aspekt der vorliegenden Erfindung.
  • 2 zeigt schematisch den Wafer von 1 nach einer weiteren Bearbeitung.
  • 3 stellt den Wafer von 2 nach einer weiteren Bearbeitung dar.
  • 4 stellt den Wafer von 3 nach einer weiteren Bearbeitung dar.
  • Die 5, 6 und 7 stellen Teile eines CMOS-Bauelements gemäß bevorzugten Ausführungsformen der vorliegenden Erfindung dar.
  • Detaillierte Beschreibung der bevorzugten Ausführungsformen
  • Bei besonders bevorzugten Implementierungen der vorliegenden Erfindung kann ein Halbleiter-auf-Isolator-Wafer bereitgestellt oder verwendet werden, der eine druck- oder zugverspannte vergrabene Isolatorstruktur enthält. Diese druck- oder zugverspannten vergrabenen Isolierschichten und weitere Implementierungen von druck- oder zugverspannten Isolatorstrukturen werden hier als verspannte BOX-Strukturen oder -Schichten bezeichnet. Bevorzugte SOI-Wafer mit verspannten BOX-Strukturen können vorteilhaft verwendet werden, um verspannte Halbleiterbereiche und -schichten bereitzustellen oder um verspannte aktive Bereiche in Strukturen von Halbleiter-Bauelementen bereitzustellen. Es ist zu erwarten, dass diese Strukturen die Vorteile sowohl der Technologie des verspannten Siliciums als auch der SOI-Technologie erreichen. Die Erfindung kann allgemeiner auf Halbleiter-auf-Isolator-Wafer angewendet werden, bei denen der Halbleiter ein anderes Material als Silicium ist, zum Beispiel Germanium, Siliciumgermanium, ein III-V-Verbindungs-Halbleiter, ein II-VI-Verbindungs-Halbleiter, Siliciumcarbid oder ein Kohlenstoff im Nanobereich in der Form von Graphen oder Nanoröhrchen. Bauelemente, die in einem dieser Halbleitersysteme hergestellt werden, können von der Zug- oder Druckverspannung profitieren, die entlang einer oder mehrerer planarer Achsen induziert wird.
  • Bei bevorzugten Implementierungen der Erfindung werden MOS-Transistoren durch Ätzen von Isolationsgräben in ein bevorzugtes Halbleiter-auf-Isolator-Substrat, das eine verspannte BOX-Struktur hat, ausgebildet, um aktive Bereiche des Transistors auf der Oberfläche des Halbleiter-auf-Isolator-Substrats zu definieren. Die Halbleiter-Oberflächenschicht hat vorzugsweise eine Dicke von bis zu 50 nm. Am besten werden die Gräben so tief ausgebildet, dass sie durch die verspannte BOX-Struktur hindurch dringen und in einem gewissen Abstand in den darunter liegenden Halbleiterteil des Substrats eindringen. Die darüber liegenden dünnen aktiven Bereiche des Halbleiters erhalten eine Zug- oder Druckverspannung, die durch elastische Kantenrelaxation planar induziert wird. Ohne weitere Bearbeitung ist die Zug- oder Druckverspannung normalerweise biaxial planar, und bei Bedarf können weitere Verfahren angewendet werden, um eine uniaxiale Verspannung zu erzielen. Darüber hinaus können die relativen Beträge der Verspannungen, die entlang der einzelnen Hauptachsen eines Halbleiter-Bauelements verlaufen, die der Breitenachse und der Längsachse eines MOSFETs entsprechen, über den Abstand der Isolationsgräben einzeln gesteuert werden, der von dem Layout der Maske bestimmt wird, die zum Definieren des aktiven Bereichs des Bauelements verwendet wird. Wenn zum Beispiel eine planare Verspannung in dem Halbleiter entlang einer bestimmten Achse in einem Halbleiter-Bauelement nicht erwünscht ist, werden die Gräben entlang dieser Achse vorzugsweise so weit voneinander beabstandet, dass der Effekt des Mechanismus der Kantenrelaxation entsprechend minimiert wird. Die Isolationsgräben werden anschließend unter Verwendung eines der Grabenisolationsfüllverfahren, die in der CMOS-IC-Branche bereits gut etabliert sind oder die möglicherweise in der Zukunft eingeführt werden, mit einem geeigneten Isolator gefüllt. Vorzugsweise wird die Verfüllung der Gräben durchgeführt, um die gewünschten Verspannungseigenschaften von benachbarten aktiven Bereichen aufrechtzuerhalten oder zu erzielen. Auf den aktiven Bereichen, die dadurch ausgebildet werden, dass Gräben in SOI-Wafer mit verspannten BOX-Strukturen bis zu einer ausreichenden Tiefe und mit einem entsprechenden Abstand geätzt werden, können weitere Bauelemente vorteilhaft ausgebildet werden.
  • Durch entsprechende Auswahl der Isolierschicht, des Substrats und der Halbleiter-Oberflächenschicht kann der Isolator druck- oder zugverspannt werden, und die Oberflächenschicht kann planar zug- oder druckverspannt werden. Hierbei sind Silicium-Oberflächenschichten besonders zweckmäßig, und daher wird in der nachstehenden Diskussion der Schwerpunkt auf Silicium-auf-Isolator-Substrate (SOI-Substrate) und -Bauelemente gelegt. Es dürfte wohlbekannt sein, dass die hier erörterten Strategien in verschiedenen Systemen implementiert werden können, wie etwa zug- oder druckverspannte Systeme, andere Oberflächenschichten als solche aus reinem Silicium und andere Isolatoren als die, die hier speziell erörtert werden. Es können auch mehrere Schichten auf dem Substrat und der Halbleiter-Oberflächenschicht vorhanden sein.
  • In der Regel ist es bei einigen Anwendungen möglich, eine vergrabene Schicht, die kein Isolator ist, gleichgültig, ob druck- oder zugverspannt, zu verwenden. In diesem Zusammenhang kann die Struktur, die die Silicium-Oberflächenschicht gegen das Substrat isoliert, eine Metall- oder leitende Schicht als Teil der Struktur verwenden. Es dürfte dennoch wohlverstanden sein, dass ein Silicium-auf-Isolator-Substrat oder -Bauelement eine besonders bevorzugte Implementierung der vorliegenden Erfindung ist.
  • Eine planare Zugverspannung kann auf einem Bereich einer dünnen Schicht aus Silicium dadurch erzeugt werden, dass in einer darunter liegenden Schicht eine planare Druckverspannung erzeugt wird und dicht beabstandete Isolationsgräben durch beide Schichten hindurch geätzt werden. Die dünne Schicht aus Silicium hat vorzugsweise eine Dicke bis zu 50 nm, und die Gräben werden vorzugsweise so tief geätzt, dass gewährleistet wird, dass die druckverspannte Schicht durch elastische Kantenrelaxation lateral relaxieren kann. Dadurch wird die Verspannung in der druckverspannten Schicht in der Nähe der Isolationsgräben reduziert und in benachbarten Schichten (oben und unten) in der Nähe der Isolationsgräben sowie in der dünnen Siliciumschicht auf der druckverspannten Schicht wird eine planare Zugverspannung induziert. Wenn die darunter liegende druckverspannte Schicht mindestens teilweise isolierend ist, kann nach dem Ätzen der Isolationsgräben der Bereich des isolierten Siliciums auf der Oberseite zum Herstellen eines Silicium-auf-Isolator(SOI)-Bauelements, wie etwa eines vollständig verarmten MOS-Transistors, verwendet werden. Wie dargelegt wird, kann das problemlos mit entsprechenden Verspannungen und Geometrien gemäß der vorliegenden Erfindung erreicht werden. In dieser Weise ermöglicht das Verfahren die Herstellung von verspannten dünnen Body-SOI-Bauelementen potentiell zu günstigeren Kosten und mit geringeren Störstellendichten als bei anderen in Erwägung gezogenen Verfahren.
  • Bei bevorzugten Implementierungen ist die Verspannungsverteilung quer durch eine Halbleiter-Oberflächenschicht zwischen den Gräben ungleichmäßig und oft kann sie einen Spitzenwert in der Nähe des lateralen Mittelpunkts zwischen den Gräben haben. Bei einigen Geometrien kann die Halbleiter-Oberflächenschicht einen Bereich haben, der an ihren Rand in der Nähe eines Grabens angrenzt, wo die planare Verspannung fast Null ist oder einen anderen Charakter (z. B. eine Druckverspannung statt einer Zugverspannung) als die planare Verspannung hat, die die Schicht aufnehmen soll.
  • In der US 7 338 834 B2 mit dem Titel „Strained Silicon with Elastic Edge Relaxation” sind unter anderem eine dünne (dünner als die kritische Dicke) Epitaxialschicht aus Siliciumgermanium, die auf einen Siliciumwafer unter biaxialer Druckverspannung aufgewachsen wird, und eine Dünnschicht aus Silicium beschrieben, die epitaxial auf die Siliciumgermaniumschicht aufgewachsen wird. Wenn wie bei der herkömmlichen CMOS-Bearbeitung flache Grabenisolationsstrukturen ausgebildet werden, wird die Druckverspannung in dem Siliciumgermanium an den Seitenwänden der Gräben elastisch relaxiert, und die benachbarten Siliciumschichten über und unter der Siliciumgermaniumschicht werden über eine bestimmte Strecke von den Seitenwänden der Gräben aus planar zugverspannt. Durch Steuern des Abstands der Isolationsgräben, was das Gleiche ist wie das Steuern der Breite und Länge der aktiven Bereiche, können der Betrag und die Größe der Zugverspannung in der oberen Siliciumschicht einzeln in der Breiten- und Längsrichtung eingestellt werden, wie es für bestimmte Anwendungen bevorzugt ist. Bei bevorzugten Verfahren und Implementierungen der vorliegenden Erfindung werden aktive Bereiche mit verspanntem Silicium, das durch elastische Kantenrelaxation eingebracht wird, zum Beispiel dadurch ausgebildet, dass entsprechende Grabenisolationsstrukturen in gewünschten Abständen auf einem SOI-Substrat ausgebildet werden, das eine verspannte BOX-Struktur verwendet.
  • Bei einer speziellen Ausführungsform kann eine Ionenimplantation genutzt werden, um eine Druckverspannung in einer vergrabenen Schicht aus Siliciumnitrid zu induzieren, die verspannt sein kann oder auch nicht, bevor die Ionenimplantation erfolgt. Diese besondere Ausführungsform für das Verfahren ist günstig, wenn die integrierte Schaltung im Laufe ihrer Herstellung bei hohen Temperaturen bearbeitet werden muss, wobei die hohen Temperaturen den möglichen Effekt haben, dass sie die integrierte Druckverspannung in einer Schicht aus abgeschiedenem Siliciumnitrid verringern. Eine durch Ionenimplantation induzierte Verspannung kann relativ spät in dem Herstellungsprozess nach Hochtemperaturschritten zum Abbau der Verspannung implementiert werden, zum Beispiel nach der Ausführung von Schritten, die mit der Herstellung der Grabenisolation (shallow trench isolation; STI) verbunden sind. Darüber hinaus kann eine durch Ionenimplantation induzierte Verspannung selektiv für eine bestimmte Teilmenge von MOSFETs in einer integrierten Schaltung verwendet werden, indem eine Maskenstruktur für Implantationen verwendet wird, die lithografisch in einer Fotoresistschicht ausgebildet wird. Es kann zum Beispiel vorteilhaft sein, nur das Siliciumnitrid zu implantieren, das sich unter n-Kanal-MOSFETs befindet, um eine Zugverspannung in n-Kanälen zu induzieren und zu vermeiden, dass eine Zugverspannung in p-Kanälen induziert wird.
  • Bei einer weiteren Implementierung der Erfindung wird eine verspannte aktive Schicht unter Verwendung einer dünnen Schicht aus Ge oder SiGe unter der aktiven Schicht erzeugt. Der Wafer wird dadurch hergestellt, dass eine druckverspannte Schicht aus Ge oder SiGe mit einer geringeren Dicke als der kritischen Dicke auf einen Donator-Wafer abgeschieden wird. Die Germanium- oder Siliciumgermanium-Oberflächenschicht des Donator-Wafers wird anschließend auf den Produktwafer gebondet. Dann wird der größte Teil des Donator-Wafers mit dem Smart-Cut-Verfahren getrennt, das in der US 7 534 701 B2 beschrieben ist, sodass eine dünne und an dieser Stelle noch unverspannte Silicium-Oberflächenschicht zurückbleibt. Der resultierende Wafer hat der Reihe nach ein Siliciumsubstrat, eine Schicht aus SiO2 oder einem anderen Isolator, eine Schicht aus Ge oder SiGe, die eine geringere Dicke als die kritische Dicke hat, und die Silicium-Oberflächenschicht mit einer Dicke von 5 nm bis 50 nm. Bei der Herstellung von integrierten Schaltungen werden Isolationsgräben in entsprechenden Abständen geschnitten, um einen Teil der Verspannung in der vergrabenen Ge- oder SiGe-Schicht abzubauen, sodass die gewünschte Verspannung in der aktiven Siliciumschicht induziert wird.
  • Bei einer weiteren Implementierung hat ein Wafer die folgenden aufeinander folgenden Schichten: ein Substrat, eine Schicht aus SiGe, eine Isolierschicht und eine Silicium-Oberflächenschicht. Die SiGe-Schicht ist druckverspannt, wenn sie abgeschieden wird. Bei der Herstellung von Bauelementen werden Isolationsgräben in entsprechenden Abständen geschnitten, um einen Teil der Verspannung in der SiGe-Schicht abzubauen, wodurch eine Verspannkraft über die Isolierschicht auf die darüber liegende Siliciumschicht übertragen wird. Da die Isolierschicht das SiGe von der aktiven Siliciumschicht trennt, beeinträchtigen Störstellen in der SiGe-Schicht nicht die aktive Siliciumschicht, und daher ist der Betrag der Druckverspannung in der SiGe-Schicht nicht auf die kritische Dicke beschränkt. Das Ergebnis ist, dass die Silicium-Oberflächenschicht, in der Bauelemente ausgebildet werden, zugverspannt wird.
  • Bei einer bevorzugten Implementierung der Erfindung wird ein SOI-Wafer oder -Substrat mit einer integrierten Druckverspannung in einer vergrabenen Isolierschicht (BOX-Schicht) hergestellt. Die Druckverspannung kann von einer Struktur stammen, die aus einer Schicht aus Siliciumnitrid besteht oder eine solche Schicht hat, die durch chemische Aufdampfung (CVD) vorteilhaft unter Bedingungen abgeschieden werden kann, die eine integrierte Druckverspannung bewirken. Solche Abscheidungsbedingungen sind in der Branche der Silicium-IC-Bearbeitung bestens bekannt. Der SOI-Wafer wird vorzugsweise unter Verwendung eines Waferbondverfahrens hergestellt. Der Hauptunterschied zwischen der hier beschriebenen Bearbeitung und der herkömmlichen Bearbeitung eines gebondeten SOI besteht darin, dass bei dieser Bearbeitung eine vergrabene Isolierschicht (BOX-Schicht) ausgebildet wird, die eine Schicht aus einem druck- oder zugverspannten Material enthält, wie in 1 gezeigt ist (wodurch eine verspannte BOX-Struktur 12 entsteht), anstatt eine herkömmliche BOX-Schicht auszubilden, die nur aus unverspanntem Siliciumdioxid besteht. Aspekte des Waferbond- und Schichtdefinitionsverfahrens sind zum Beispiel in dem US-Patent Nr. 6.372.609 , das Wristers et al. erteilt wurde, zu finden, dessen Inhalt hinsichtlich dieser und weiterer Grundsätze hiermit im Rahmen dieser Anmeldung in vollem Umfang als geoffenbart gilt. Die obere Siliciumschicht (Schicht 14 in 1), in der Transistoren hergestellt werden, ist zu Beginn der Transistor-Herstellung nominell unverspannt, und sie hat eine bevorzugte Dicke von bis 50 nm.
  • Die Verspannung, die in dem Substrat oder Wafer durch die bevorzugte verspannte BOX-Struktur erzeugt wird, wird dann durch bevorzugte Verfahren, die der aktuellen CMOS-Bearbeitung entsprechen (aber nicht von dieser abgeändert sind), teilweise auf Teile der aktiven Oberflächenschicht relaxiert. Bei der normalen CMOS-IC-Bearbeitung wird die Grabenisolation für die Isolation von Bauelementen verwendet, und bei bevorzugten Ausführungsformen wird die Ausbildung von Isolationsgräben zum Relaxieren der Verspannung in der BOX-Struktur genutzt. Bei bevorzugten Verfahren werden Isolationsgräben durch die verspannte BOX-Struktur hindurch und mit einem geringen Abstand in das darunter liegende Silicium- oder andere Substrat geätzt. Wenn die Gräben geätzt werden, relaxiert die Druck- oder Zugverspannung in der verspannten BOX-Struktur elastisch an den Rändern der aktiven Bereiche (d. h., an den Seitenwänden der Gräben), und die zumindest teilweise relaxierte BOX-Struktur trägt eine elastische Verspannung in das Silicium auf beiden Seiten (d. h., über und unter) der verspannten BOX-Struktur über eine bestimmte Strecke ab der Seitenwand des Grabens ein. Es dürfte klar sein, dass die verspannte BOX-Struktur in der Regel nicht vollständig relaxiert wird und die Restspannung der BOX-Struktur teilweise durch die Verspannung ausgeglichen wird, die in dem aktiven Oberflächenbereich induziert wird.
  • Wie bereits dargelegt worden ist, beschreibt die US 6 372 609 B1 zwar eine vergrabene druckverspannte Siliciumnitridschicht, aber es stellt keinen Mechanismus zum Induzieren einer Verspannung in einem aktiven Siliciumbereich über der vergrabenen druckverspannten Siliciumnitridschicht bereit. Im Gegensatz dazu stellen bevorzugte Implementierungen der vorliegenden Erfindung vorzugsweise eine Kantenrelaxation durch Ausbilden von Grabenisolationsstrukturen oder anderen Gräben zur Verfügung. Das Ausbilden von Grabenisolationsstrukturen oder anderen Formen von Gräben ist zum Einbauen einer Verspannung in einzelne Transistoren bei einem Halbleiter-Bauelement bevorzugt, wenn der Ausgangspunkt für die Herstellung von Bauelementen ein Wafer ist, der eine vergrabene Isolationsstruktur mit einer Stressorschicht in dem gesamten Wafer enthält.
  • Vorzugsweise werden bei dem hier beschriebenen Verfahren Gräben nicht nur durch die aktive Schicht und die verspannte Siliciumnitridschicht hindurch geätzt, sondern sie werden auch in und eventuell durch die BOX-Schicht und teilweise in das Substrat geätzt. Dadurch braucht sich die verspannte Siliciumnitridschicht nicht mehr so stark in die Isolationsgrabengebiete hinein auszudehnen (oder zusammenzuziehen), wodurch eine starke Verspannung in dem gesamten aktiven Silicium-Oberflächenbereich erzeugt wird, wenn der Abstand zwischen den Grabenwänden in der Größenordnung von 800 nm oder weniger ist, wie es zurzeit für Bauelemente mit kleinen Geometrien branchenüblich ist. Vorzugsweise sollte die vergrabene Stressorschicht, sei es nun Siliciumnitrid oder ein anderes Material, eine planare Verspannung mit einer Größe von mehr als 200 MPa, besser mehr als 1 GPa, haben. Simulationen zeigen, dass durch dieses Verfahren der Kantenrelaxation genauso viel Verspannung in dem Kanalgebiet von MOSFETs induziert werden kann wie durch die Verwendung von eingebetteten Source-/Drain-Stressoren in Volumen-FETs.
  • Der Mechanismus hier ist dem ähnlich, der in der US 7 338 834 B2 mit dem Titel „Strained Silicon with Elastic Edge Relaxation” („Verspanntes Silicium mit elastischer Kantenrelaxation”) erörtert wird, auf dessen Inhalt vorstehend Bezug genommen worden ist. In der US 7 338 834 B2 ist in erster Linie die Verwendung eines vergrabenen Siliciumgermanium-Stressormaterials beschrieben, das epitaxial auf ein Silicium- oder anderes Substrat aufgewachsen wird. Jedoch können bestimmte bevorzugte BOX-Materialien, wie etwa Siliciumnitrid oder eine Schichtstruktur aus Siliciumnitrid und Siliciumoxid, zurzeit noch nicht epitaxial aufgewachsen werden und können somit nicht in einer einfachen Weise angeordnet werden. Bei bevorzugten Implementierungen der vorliegenden Erfindung können Stressoren genutzt werden, die sich nicht ohne weiteres epitaxial abscheiden (oder aufwachsen) lassen. Als eine praktische Konsequenz können bevorzugte Implementierungen der vorliegenden Erfindung eine druck- oder zugverspannte Isolierschicht zur Verfügung stellen, die zahlreiche praktische Vorzüge haben kann, wie etwa hinsichtlich der Kosten und Flexibilität der Fertigung.
  • Bei aktuell bevorzugten Implementierungen werden Siliciumsubstrate und aktive Siliciumbereiche verwendet. Bevorzugte Verfahren, die hier beschrieben werden, können auch zum Herstellen von Bauelementen verwendet werden, die Oberflächenschichten oder Substrate (oder beides) haben, die aus anderen Halbleitermaterialien als Silicium ausgebildet werden. Hierzu gehören unter anderem Siliciumgermanium, Germanium, Galliumarsenid, Galliumnitrid, Indiumphosphid und Siliciumcarbid. Mit den hier beschriebenen Verfahren kann die Halbleiter-Oberflächenschicht auch entweder planar zugverformt oder planar druckverspannt werden. Bei bevorzugten Implementierungen der vorliegenden Erfindung werden Gräben bis zu einer Tiefe geätzt, die größer als die Gesamtdicke der Halbleiter-Oberflächenschicht und der vergrabenen verspannten Isolierschicht ist, normalerweise bis zu einer Tiefe von etwa 300 nm bis 400 nm, was dem ähnlich ist, was bei der Herstellung von herkömmlichen integrierten Schaltungen mit Volumen-CMOS praktiziert wird. Aber die Tiefe der Gräben kann auch kleiner sein, wenn die obere Halbleiterschicht und die vergrabene verspannte Isolierschicht viel dünner sind, als es für einen künftigen ultradünnen Body/ultradünne BOX mit einer aktiven Siliciumoberfläche von ungefähr 10 nm und einer Dicke des vergrabenen Isolators von ungefähr 20 nm vorgeschlagen wird. Das steht im Gegensatz zu der herkömmlichen SOI-Bearbeitung, bei der normalerweise keine Gräben durch die BOX-Schicht hindurch geätzt werden, da Ätzen durch eine herkömmliche BOX-Schicht nicht nötig ist, um eine elektrische Trennung von Transistoren zu erreichen. Das Ätzen von tieferen Gräben für eine tiefere STI in SOI-Substraten geschieht problemlos mit der herkömmlichen Prozesstechnologie für integrierte Schaltungen. Die vorliegende Erfindung ist für vollständig verarmte ultradünne Body-SOI-Anwendungen besonders gut geeignet, da die Übertragung der Verspannung in die darüber liegende Siliciumschicht am effektivsten ist, wenn die aktive Siliciumschicht dünn ist. Dieser Grundsatz der Bevorzugung von dünnen Oberflächenschichten gilt auch für alle vorgenannten Nicht-Silicium-Halbleitermaterialien.
  • Eine bevorzugte Stressorschicht in einer bevorzugten BOX-Struktur mit einer integrierten Druckverspannung kann zweckmäßigerweise Siliciumnitrid sein, das mit einer integrierten Druckverspannung abgeschieden wird. Die Verspannung kann mehr als 1 GPa betragen. Die Abscheidungsbedingungen zum Erreichen dieses Ziels sind in der IC-Fertigungsbranche bekannt, in der handelsübliche Einrichtungen und Verfahren verwendet werden. Wenn die druckverspannte Schicht Siliciumnitrid ist, kann sie vorzugsweise dünne Schichten aus Oxid auf einer oder beiden Flächen der druckverspannten Nitridschicht enthalten, wenn Grenzschichten auf der oberen (aktiven) Siliciumschicht oder dem darunter liegenden Siliciumsubstratwafer ausgebildet werden. Siliciumoxid-Grenzschichten an Silicium haben oft Bond- und elektrische Eigenschaften, die denen von Siliciumnitrid-Grenzschichten an Silicium überlegen sind.
  • Bei einer weiteren Ausführungsform der Erfindung kann eine Druckverspannung durch Implantation von Ionen in einer vergrabenen Nitridschicht induziert werden. Zum Implantieren von Ionen in oder durch die gesamte Siliciumnitridschicht, die sich über einen Siliciumwafer erstreckt, kann eine Deckimplantation verwendet werden. Alternativ kann die Implantation von Ionen dadurch selektiv für die Nitridschicht, die sich unter einem Teil und nicht unbedingt allen der MOSFETs in einer hergestellten integrierten Schaltung befindet, verwendet werden, dass nur die Nitridschicht unter ausgewählten MOSFETs mit einer moderaten Ionendosis implantiert wird. Durch Induzieren einer Druckverspannung in Nitridbereichen durch selektive (maskierte) Implantation kann das vorteilhafte Ergebnis erreicht werden, dass eine Zugverspannung nur in der darüber liegenden Halbleiterschicht der ausgewählten MOSFETs induziert wird. Bei einer besonders vorteilhaften Ausführungsform mit einer Silicium-Kanalschicht kann dadurch, dass eine Implantationsmaske, die fotolithografisch in einer Fotoresistschicht definiert ist, verwendet wird und nur die unter den n-Kanal-MOSFET-Bauelementen liegende Siliciumnitridschicht implantiert wird, eine Zugverspannung nur in den Kanalschichten von n-Kanal-MOSFETs induziert werden und in den Silicium-Kanalschichten von p-Kanal-MOSFETs verhindert werden.
  • Mittels Waferbondverfahren kann eine vergrabene Stressorschicht aus Siliciumnitrid auf einer Oberfläche eines Siliciumwafers vorgesehen werden. Verschiedene Verfahren zum Ausbilden einer vergrabenen verspannten Schicht aus Siliciumnitrid oder Siliciumoxidnitrid durch Waferbonden sind zum Beispiel in der US 6 707 106 B1 beschrieben. Das Direktbonden von Nitrid-Halbleiteroberflächen ist in den folgenden Dokumenten beschrieben worden: in der US 5 503 704 A mit dem Titel „Nitrogen Based Low Temperature Direct Bonding” („Niedrigtemperatur-Direktbonden auf Stickstoffbasis”); in der US 5 904 860 A mit dem Titel „Method for Direct Bonding Nitride Bodies” („Verfahren zum Direktbonden von Nitridbodies”) und in mehreren Artikeln, wie etwa Bower et al., „Low Temperature Si3N4 Direct Bonding” („Niedrigtemperatur-Direktbonden mit Si3N4”), App. Phys. Letts., Jg. 62, S. 3485–3487 (1993), Yi et al. „Systematic Low Temperature Silicon Bonding Using Pressure and Temperature” („Systematisches Niedrigtemperatur-Bonden von Silicium durch Druck und Temperatur”), Jap. J. Appl. Phys., Jg. 37, S. 737–741 (1998), und Harendt et al., „Silicon Fusion Bonding and its Characterization” („Schmelzbonden von Silicium und seine Charakterisierung”), J. Micromechanical Microengineering, Jg. 2, S. 113–116 (1992).
  • Es ist wünschenswert, die integrierte Verspannung in der vergrabenen Siliciumnitrid-Stressorschicht (oder einer anderen Stressorschicht) aufrechtzuerhalten, sodass sie zum Induzieren einer Verspannung in einer darüber liegenden Halbleiterschicht genutzt werden kann, wenn die Gräben geätzt werden. Daher ist es vorteilhaft, das Direktbonden von Siliciumnitrid auf einen Silicium- oder anderen Wafer bei einer so niedrigen Temperatur durchzuführen, dass die integrierte Verspannung (gleichgültig, ob Zug- oder Druckverspannung) in einer direkt gebondeten Siliciumnitridschicht aufrechterhalten wird. Siliciumwafer, die mit einem dünnen thermischen Siliciumoxid beschichtet waren, wurden auf eine Siliciumnitridschicht mit einer Dicke von 140 nm direktgebondet, um nach dem Ausheilen bei 800°C homogene gebondete Wafer mit einer Bondfestigkeit von 0,9 Jm–2 zu erhalten. Mit einer weiteren Strategie wurden starke Bondverbindungen zwischen den Siliciumnitridschichten dadurch erhalten, dass Si3N4-Schichten miteinander in Kontakt gebracht wurden und anschließend bei Temperaturen zwischen 90°C und 300°C ausgeheilt wurden. Siliciumwafer mit Siliciumnitridschichten mit einer Dicke von 30 nm auf ihrer Oberfläche wurden miteinander in Kontakt gebracht und dann vier Stunden bei 400°C ausgeheilt, um eine geschätzte Bondfestigkeit von 1,0 bis 2,8 Jm–2 zu erhalten. Bei einer weiteren Strategie wurde das Direktbonden für zwei Siliciumwafer realisiert, die jeweils eine Oberfläche hatten, die mit einem Oxidnitrid, das durch Plasma-unterstützte chemische Aufdampfung (PECVD) abgeschieden worden war, einem PECVD-Nitrid oder einem Tiefdruck-CVD-Nitrid (LPCVD-Nitrid) bedeckt waren. Die Wafer wurden miteinander in Kontakt gebracht und 1 bis 10 Stunden in Luft bei Temperaturen in dem Bereich von 200°C bis 500°C ausgeheilt, wodurch stabile Bondverbindungen entstanden.
  • Eine spontane Bondung von Siliciumwafern, die mit Siliciumoxidnitrid- oder Siliciumnitridschichten beschichtet sind, kann auftreten, wenn die Oberflächenrauheit der Oxidnitrid- oder Nitridschichten kleiner als 0,5 nm (RMS) ist. Bei PECVD-Oxidnitrid- oder -Nitridschichten ist in der Regel ein Polieren der Oberfläche durch chemisch-mechanische Planarisierung erforderlich, um die Rauheit zu verringern und eine Bondung zu ermöglichen oder die Bondstellengüte zu verbessern. Das Bonden von doppelseitig polierten Siliciumwafer-Paaren entweder mit einer oder ohne eine LPCVD-Siliciumnitrid-Oberflächenschicht war zum Beispiel beim Bonden von Flächen erfolgreich, die entweder Si-Si3N4- oder Si3N4-Si3N4-Flächen waren. Eine „physikalische Aktivierung” vor dem Bonden wurde dadurch erreicht, dass ein Wafer eines Paars oder beide Wafer einer Sauerstoff- oder Argon-Plasma-Entladung ausgesetzt wurden, an die sich sofort ein 5-minütiges Eintauchen in vollentsalztes Wasser und eine Schleudertrocknung anschlossen. Nach dem Bonden bei Raumtemperatur wurden alle Wafer zwei Stunden bei 150°C ausgeheilt, und darin schloss sich ein zweiter Ausheilungsschritt für weitere zwei Stunden bei 350°C an. Die Bondfestigkeit erhöhte sich von 1,1 Jm–2 nach dem Bonden bei Raumtemperatur auf 2,2 Jm–2 nach dem zweistündigen Ausheilen bei 350°C, und noch höhere Ausheilungstemperaturen führten zu noch festeren Bondstellen.
  • Darüber hinaus ist es unter Verwendung einer Bondschicht aus Siliciumnitrid möglich, Halbleiter-auf-Isolator-Wafer herzustellen, bei denen der Grundwafer Silicium ist und die obere Halbleiterschicht aus einem anderen Material als Silicium besteht. Ein Beispiel für solche heterogenen Halbleiter auf einem Isolator mit vergrabenem Nitrid wird in Miclaus et al., „Wafer Bonding of (211) Cd0.96Zn0.04Te on (001) Silicon” [„Waferbonden von Cd0,96Zn0,04Te (211) auf Silicium (001)”], J. Electron. Materials, Jg. 32, S. 552–555 (2004), vorgeschlagen. In dem Artikel von Miclaus et al. wird zwar das Bonden einer Verbindungshalbleiterschicht auf eine vergrabene Siliciumnitrid-Isolierschicht beschrieben, aber es wird kein Verfahren zum Induzieren einer Verspannung in der Verbindungshalbleiterschicht beschrieben. Die Bondungsstrategie in dem Artikel von Miclaus et al. kann mit den hier beschriebenen Verspannungs- und Kantenrelaxations-Strategien verwendet werden, um eine Verspannung in Verbindungshalbleiter-Materialien zu induzieren, unter anderem in Materialien der Gruppen II bis VI, wie etwa Cadmiumtellurid, Cadmiumzinktellurid und Qecksilbercadmiumtellurid, sowie in Materialien der Gruppen II bis V, wie etwa Galliumarsenid, Indiumgalliumarsenid, Indiumphosphid, Galliumnitrid, Indiumgalliumnitrid und Aluminiumnitrid.
  • Bei bestimmten bevorzugten Ausführungsformen kann eine BOX-Struktur aus einer druck- oder zugverspannten Siliciumnitridschicht hergestellt werden, die eine Siliciumdioxidschicht auf ihrer Ober- oder Unterseite oder auf beiden Seiten hat. Wenn eine Siliciumoxidschicht zwischen die verspannte Siliciumnitridschicht und die obere aktive Halbleiterschicht geschichtet wird, kann die Grenzschicht zwischen dem Siliciumdioxid und dem Halbleiter weit bessere elektrische Eigenschaften als eine Grenzschicht zwischen Siliciumnitrid und einem Halbleiter haben. Andererseits kann die Verspannung, die durch Kantenrelaxation in der oberen Halbleiterschicht induziert wird, verringert werden, wenn die dazwischen liegende Siliciumdioxidschicht auf Grund der ihr eigenen mechanischen Nachgiebigkeit und verringerten Viskosität während der Ausheilungszyklen bei hohen Temperaturen als ein Verspannungspuffer wirkt. Daher kann es in einigen Situationen vorteilhaft sein, wenn die vergrabene Siliciumnitridschicht in direktem Kontakt mit der obersten aktiven Halbleiterschicht ist. Bei weiteren Ausführungsformen kann ein anderes Isoliermaterial als Siliciumdioxid, das eine größere Steifigkeit als Siliciumdioxid hat, zwischen die verspannte Siliciumnitridschicht und die aktive Halbleiter-Oberflächenschicht geschichtet werden. Zu den Isoliermaterialien mit einem hohen Elastizitätsmodul (entsprechend niedriger Nachgiebigkeit) und guten elektrischen Isoliereigenschaften gehören Aluminiumnitrid, Aluminiumoxid, Hafniumoxid und Hafniumoxidnitrid, die alle mit den bekannten Verfahren der chemischen Aufdampfung (CVD) oder Atomlagenabscheidung (ALD) abgeschieden werden können. Im Vergleich zu dem Elastizitätsmodul für Siliciumnitrid, der in Abhängigkeit von den Bedingungen für die Abscheidung und Behandlung der Siliciumnitrid-Dünnschicht 200 bis 320 GPa betragen kann, haben Aluminiumnitrid und Aluminiumoxidnitrid einen Kompressionsmodul von 200 GPa bzw. 206 bis 214 GPa, und für Aluminiumoxid wird ein Elastizitätsmodul von 150 bis 180 GPa berichtet. Für ALD-Hafniumoxid(HfO2)-Dünnschichten und ALD-Aluminiumoxid(Al2O3)-Dünnschichten ist ein Elastizitätsmodul von 180 GPa bis 260 GPa gemessen worden. Im Allgemeinen werden Isoliermaterialien mit einem Elastizitätsmodul in dem Bereich von 150 GPa bis 250 GPa für eine dielektrische Schicht zwischen der vergrabenen Siliciumnitrid-Stressorschicht und der aktiven Halbleiter-Oberflächenschicht bevorzugt.
  • Nun wird ein bevorzugtes Verfahren zum Herstellen einer vergrabenen Siliciumnitridschicht beschrieben, die in direktem Kontakt mit einer oberen aktiven Halbleiterschicht ist. Bei einem beispielhaften Verfahren kann zunächst eine Siliciumnitrid-Dünnschicht hoher Güte auf der Oberfläche eines Donator-Siliciumwafers durch thermisches Nitrieren, zum Beispiel unter Verwendung einer Plasmaquelle von freien Stickstoffatomen oder einer Quelle von molekularem Stickstoff, wie etwa Ammoniak (NH3), und durch Erhitzen auf eine hohe Temperatur in dem Bereich von 300°C bis 1050°C ausgebildet werden, und dann kann eine verspannte Siliciumnitrid- oder -oxidnitridschicht abgeschieden werden, woran sich eine Abscheidung einer Dünnschicht aus Siliciumoxid anschließt. Der Zweck einer Nitrid-Dünnschicht hoher Güte ist es, eine Grenzschicht in einer entsprechend hohen Güte mit einer geringen Grenzschicht-Störstellen- und -Haftstellendichte zwischen dem Siliciumnitrid und dem Silicium vorzusehen, was eine wünschenswerte Voraussetzung für eine gute Leistung und Zuverlässigkeit von MOS-Transistoren ist, die nachfolgend dicht an der Grenzschicht hergestellt werden. Der so ausgebildete Mehrschicht-Wafer aus Silicium, Siliciumnitrid und Siliciumoxid kann dann auf einen Silicium-Handle-Wafer gebondet werden, wobei ein normales Verfahren zum Waferbonden verwendet wird, das eine Kombination aus aufgebrachtem Druck und thermischer Ausheilung umfasst, wie es häufig in der Halbleiterbranche praktiziert wird und vorstehend beschrieben worden ist, unter anderem in der vorgenannten US 6 707 106 B1 . Der Silicium-Handle-Wafer kann optional eine Siliciumoxidschicht haben, die auf ihm ausgebildet wird, bevor das Waferbonden durchgeführt wird, um den Bondprozess zu erleichtern oder zu verbessern. Anschließend kann der größte Teil des Donator-Wafers mit einem normalen Wafer-Trennverfahren, wie etwa dem Smart-Cut-Verfahren, das von der Fa. Soitec verwendet wird, entfernt werden, sodass eine dünne Schicht aus Silicium mit der gewünschten Dicke zurückbleibt, die an den Siliciumnitridschichten haftet.
  • Wie vorstehend dargelegt worden ist, kann ein bevorzugtes Verfahren zum Ausbilden einer BOX das Ausbilden einer Siliciumnitridschicht hoher Güte, das anschließende Abscheiden einer druck- oder zugverspannten Siliciumnitridschicht und das anschließende Abscheiden einer Siliciumoxidschicht umfassen. Das Abscheiden der verspannten Siliciumnitridschicht kann zum Beispiel durch Plasma-unterstützte chemische Aufdampfung (PECVD) oder Tiefdruck-CVD (LPCVD) realisiert werden. Durch Ändern der Eingangsfaktoren bei dem CVD-Verfahren können vorhersagbare Beträge von 1,7 GPa für die integrierte Zugverspannung bis –3,0 GPa für die integrierte Druckverspannung selektiv in einer abgeschiedenen Siliciumnitrid-Dünnschicht verwendet werden. Zum Beispiel beschreiben Arghavani et al. in „A Reliable and Manufacturable Method to Induce a Stress of > 1 GPa an a P-Channel MOSFET in High Volume Manufacturing” („Ein zuverlässiges und großtechnisch machbares Verfahren zum Induzieren einer Verspannung von mehr als 1 GPa bei einem p-Kanal-MOSFET im Rahmen der Massenfertigung”), IEEE Electron Device Letters, Jg. 27, Nr. 2, S. 114–116 (2006), wie eine Siliciumnitrid-Dünnschicht mit einer integrierten Zugverspannung von 1,2 GPa durch LPCVD ausgebildet werden kann und eine Siliciumnitrid-Dünnschicht mit einer integrierten Druckverspannung von fast –3,0 GPa durch PECVD ausgebildet werden kann. Darüber hinaus kann ein Zugverspannungswert von fast 2,0 GPa auch mit UV-gehärteten LPCVD-Siliciumnitridschichten erzielt werden.
  • Alternativ kann die druckverspannte Schicht ein Metall sein, das mit einer integrierten Verspannung abgeschieden wird und mit einem bekannten herkömmlichen Verfahren ausgebildet wird, wie etwa Sputtern mit einem niedrigen Gasdruck normalerweise in dem Bereich von 0,1 mTorr bis 10 mTorr. Die Metallschicht mit der integrierten Druckverspannung kann Wolfram, Molybdän, Titan oder eine Legierung aus diesen Metallen oder eine Metallverbindung sein, wie etwa ein Nitrid von W, Mo oder Ti, ein Silicid von W, Mo, Ti, Co oder Ni oder ein Borid von Hf oder La. Wenn die druckverspannte Schicht ein Metall ist, wird die Schicht am besten dadurch von der oberen Schicht aus Silicium (oder einem anderen Halbleiter) elektrisch getrennt, dass gewährleistet wird, dass eine dünne Isolierschicht, wie etwa Siliciumdioxid, zwischen das Metall und die Silicium- (oder andere) Oberflächenschicht geschichtet wird.
  • Bei bevorzugten Verfahren und Implementierungen kann Siliciumnitrid mit einer integrierten Druckverspannung als die Stressorschicht in der verspannten BOX-Struktur abgeschieden werden. Bei bevorzugten Verfahren zum Erzeugen und Verwenden der verspannten BOX-Struktur können dünne Oxidschichten sowohl vor als auch nach der Abscheidung des Siliciumnitrids auf den Grundwafer vor dem Waferbonden abgeschieden werden. Mit dieser besonders bevorzugten BOX-Struktur werden Siliciumoxidschichten, die dünner als die Nitridschicht sind, auf beiden Seiten der Siliciumnitridschicht bereitgestellt, um einen direkten Kontakt mit der Nitridschicht und den benachbarten Siliciumschichten zu vermeiden. Darüber hinaus kann es vorteilhaft sein, die aktive Siliciumschicht auf eine Oxid-Oberfläche anstatt auf eine Nitrid-Oberfläche zu bonden.
  • Bei besonders bevorzugten Implementierungen wird verspanntes Siliciumnitrid auf beiden Seiten des Silicium-Grundwafers abgeschieden, um ein Durchbiegen des Wafers dadurch zu vermeiden, dass entsprechende Verspannungen auf jeder Seite des Grundwafers bereitgestellt werden. Es ist zweckmäßig, den Wafer sowohl durch (a) das SOI-Bonden als auch (b) die Lithografie eben zu halten, bei der die aktiven Bereiche und die entsprechende Isolationsgrabenstruktur definiert werden. Wenn sich Nitrid auf beiden Flächen des Siliciumwafers befindet, besteht ein Spannungsgleichgewicht, wodurch sichergestellt wird, dass ein Durchbiegen des Wafers vermieden wird oder zumindest begrenzt wird. Nachdem die Isolationsgräben geätzt worden sind, um eine Kantenrelaxation zu realisieren und somit eine Verspannung in der Halbleiter-Oberflächenschicht zu induzieren, wird bei bevorzugten Implementierungen die Siliciumnitridschicht, die die Verspannung ausgleicht, von der Rückseite des Silicium- oder anderen Wafers abgeätzt, da die Verspannung auf der Vorderseite zu einem großen Teil durch die Gräben abgebaut wird und somit nach dem Ätzen der Gräben eine ausgleichende Verspannung auf der Rückseite in der Regel nicht erforderlich ist und in der Regel auch nicht erwünscht ist.
  • Bei weiteren Implementierungen eines SOI-Substrats mit einer verspannten BOX-Struktur werden abgeschiedene leitende Dünnschichten mit einer integrierten Druckverspannung als die Stressorschicht in der verspannten BOX-Struktur verwendet. Die verspannte BOX-Struktur kann zum Beispiel aus einer eingebetteten Schicht aus einem elektrisch leitenden druckverspannten Material bestehen, das auf einer oder beiden Seiten mit einem Isolator verkapselt ist. Feuerfeste Metalle, wie etwa Wolfram, Molybdän und Titan, oder deren Legierungen können mit einer integrierten Druckverspannung zweckmäßig unter Verwendung von Sputter-Verfahren unter Bedingungen abgeschieden werden, die in der Branche der CMOS-IC-Bearbeitung bekannt sind. Die Wahl des verspannten Metalls wird durch die Forderung eingeschränkt, dass es chemisch und physikalisch so stabil sein muss, dass es dem Wärmebudget und den Wärmeschocks widersteht, die mit der CMOS-IC-Fertigung verbunden sind. Zu weiteren Optionen für die eingebettete leitende verspannte Schicht gehören Metallboride (wie etwa LaB6 und HfB2), Metallcarbide (wie etwa HfC) und Metallnitride (wie etwa HfN, TaN und TiN). Eine weitere Alternative besteht darin, eine Schicht aus undotiertem amorphem Silicium abzuscheiden und die Schicht durch eine hochdosige Ionenimplantation mit Arsen-Atomen stark zu dotieren und anschließend den Wafer auszuheilen, um das Arsen zu aktivieren und das amorphe Silicium in polykristallines Silicium umzuwandeln, das dadurch druckverspannt wird.
  • Wenn eine leitende druckverspannte Schicht in die BOX eingebettet wird, um eine verspannte BOX zu erzeugen, kann die leitende Schicht anschließend als ein hinteres Gate für SOI-MOSFETs verwendet werden, die über der BOX-Struktur hergestellt werden.
  • Bei einem weiteren bevorzugten Verfahren und einer weiteren bevorzugten Implementierung wird als eine vergrabene Stressorschicht eine Schicht aus Ge oder SiGe verwendet, die eine geringere Dicke als die kritische Dicke hat, die in dem US 7 338 834 B2 definiert ist. Ein erstes Verfahren besteht darin, einen Wafer bereitzustellen, bei dem eine Schicht aus Ge oder SiGe, die eine geringere Dicke als die kritische Dicke hat, zwischen einer Siliciumschicht und einer BOX vorzusehen, die ein Siliciumsubstrat bedeckt.
  • Bei dieser Implementierung wird in einem ersten Schritt eine Ge- oder SiGe-Schicht auf ein Donator-Substrat abgeschieden. Diese Schicht, die eine geringere Dicke als die kritische Dicke hat, wird druckverspannt. Dies steht im Gegensatz zu anderen bekannten Verfahren, bei denen eine dicke Pufferschicht aus SiGe mit einer abgestuften Zusammensetzung in einer im Wesentlichen unverspannten Form abgeschieden wird und dann eine Schicht aus unverspanntem SiGe mit einer konstanten Zusammensetzung abgeschieden wird, die anschließend zum Verspannen der aktiven Siliciumschicht verwendet wird. Mit dieser herkömmlichen Struktur werden die unvermeidlichen Versetzungen abgeschwächt, die durch die abgestufte SiGe-Pufferschicht entstehen. Bei der vorliegenden Implementierung gibt es nur sehr wenige oder gar keine Versetzungen, da die Ge- oder SiGe-Dicke bewusst kleiner als die kritische Dicke gehalten wird, insbesondere um die Versetzungen zu minimieren oder zu eliminieren. Nachdem die Ge- oder SiGe-Donatorschicht hergestellt worden ist, wird sie auf den aufnehmenden Wafer gebondet, der aus einer Schicht aus SiO2 (oder aus einem anderen Isolator) auf einem Siliciumsubstrat besteht. Der Prozess geht dann mit dem Entfernen aller Schichten außer einer dünnen aktiven Siliciumschicht von dem aufnehmenden Substrat unter Verwendung bekannter Verfahren weiter, wie etwa dem Smart-Cut-Verfahren.
  • Auf dieser Stufe ist die aktive Siliciumschicht im Wesentlichen noch unverspannt. Nachdem die Smart-Cut-Trennung erfolgt ist, wird der aufnehmende (endgültige) Wafer oft an den Kanten herausgedrückt, da sich das Ge oder SiGe etwas ausdehnen kann. Das liegt daran, dass die verbleibende aktive dünne Schicht aus Silicium (5 bis 20 nm) keine ausreichende Kraft hat, um das komprimierte Ge oder SiGe vollständig zurückzuhalten, und die BOX außerdem so nachgiebig ist, dass eine geringe Ausdehnung des Ge oder SiGe in der Nähe der Waferkante möglich wird. Im Inneren des Wafers behält das Ge oder SiGe den größten Teil seiner Anfangsspannung. Dadurch hat die aktive Siliciumschicht im Inneren des Wafers bis nach der Ausbildung der Gräben nur eine sehr geringe Verspannung. Eine Modellierung der Verspannung zeigt, dass sich die Kantenrelaxation des Wafers in dem Bereich des Wafers vollständig auflöst, der mehr als 500 nm von der Kante entfernt ist. Bei einem 300-mm-Wafer wird nur ein vernachlässigbarer Teil des Oberflächensiliciums verspannt.
  • Der Wafer wird weiter bearbeitet, um Bauelemente aufzubauen. Zu der weiteren Bearbeitung gehört das Schneiden von Isolationsgräben mit entsprechenden Abständen, um eine Zugverspannung in der aktiven Siliciumschicht zu induzieren, wenn sich die Ge- oder SiGe-Schicht in die Hohlräume ausdehnt, die durch das Schneiden der Isolationsgräben durch Kantenrelaxation entstehen, wie vorstehend dargelegt worden ist.
  • Für künftige Bauelemente mit einer sehr dünnen aktiven Siliciumschicht, die einen vollständig verarmten Zustand herstellen kann, kann eine dünne Schicht aus Ge, die möglicherweise eine Dicke von weniger als 5 nm hat, zweckmäßig sein und sie kann eine Verspannung mit einem günstigen Betrag induzieren. Für eine dickere aktive Schicht kann eine Schicht aus SiGe zweckmäßiger sein, die eine geringere Dicke als die kritische Dicke hat.
  • Bei einer weiteren Implementierung wird eine Schicht aus SiGe auf dem aufnehmenden Substrat angeordnet, und dann wird auf der SiGe-Schicht eine aktive Siliciumschicht mit einem vergrabenen Isolator erzeugt. Bei diesem Prozess wird ein SOI-Wafer hergestellt, bei dem eine Schicht aus SiGe zwischen den vergrabenen Isolator und das Siliciumsubstrat geschichtet wird. Die SiGe-Schicht wird druckverspannt und kann eine größere Dicke als die kritische Dicke haben. Dies steht im Gegensatz zu anderen Verfahren, die hier und in US 7 338 834 B2 erörtert worden sind, wo darauf Acht gegeben wird, Versetzungen zu vermeiden, indem sichergestellt wird, dass die SiGe-Schicht eine geringere Dicke als die kritische Dicke hat. Der Grund dafür, weshalb in diesem Fall die Dicke größer als die kritische Dicke sein kann, liegt darin, dass die Isolierschicht zwischen die SiGe-Schicht und die darüber liegende aktive Siliciumschicht geschichtet ist, sodass sich Versetzungen in der SiGe-Schicht nicht in die darüber liegende Siliciumschicht ausbreiten können. Die Fertigung von Bauelementen umfasst das Ausbilden von Isolationsgräben, wie an anderer Stelle in dieser Anmeldung näher dargelegt worden ist. Dadurch kann sich die SiGe-Schicht unter der BOX ausdehnen. Dadurch wird wiederum eine Zugspannkraft über die BOX auf die aktive Siliciumschicht übertragen.
  • Wenn bei der nachfolgenden Bearbeitung die BOX über eine Schwellentemperatur hinaus erwärmt wird, kann sie weich werden und möglicherweise zu fließen beginnen. Wenn die BOX erwärmt wird und weich wird, kann die in der aktiven Siliciumschicht induzierte Zugverspannung verringert werden, da die viskose Schicht aus Siliciumdioxid die Stressorschicht von der darüber liegenden aktiven Siliciumschicht entkoppelt. Wenn die BOX Siliciumdioxid ist, liegt die Obergrenze für die Temperatur, bei der es nicht zu einer Erweichung kommt, bei etwa 850°C. Andere Isoliermaterialien, die für den vergrabenen Isolator verwendet werden könnten, haben möglicherweise günstigere thermische Eigenschaften.
  • Wenn die Isolationsgräben mit einem Material gefüllt werden, das sich an die aktive Siliciumschicht bindet und eine geringe Nachgiebigkeit hat, wird ein Teil der Verspannung, die von der SiGe-Schicht unter der BOX-Struktur induziert wird, auch dann beibehalten, wenn bei der nachfolgenden Bearbeitung die BOX selbst erweicht.
  • Die Kräfte, die eine Verspannung erzeugen, sind in der Regel additiv, und das SiGe-unter-BOX-Verfahren kann in Kombination mit anderen Verfahren zum Erzeugen einer Verspannung praktiziert werden.
  • Im Anschluss an die Ausbildung eines gewünschten SOI-Substrats, das eine verspannte BOX-Struktur hat, werden mit einem weiteren bevorzugten Verfahren Gräben bei einem Grabenisolationsprozess geätzt. Die Gräben definieren aktive Bereiche eines Bauelements, wie etwa Kanäle von MOSFETs, in der Silicium-Oberflächenschicht. Die Gräben werden am besten so angeordnet, dass die aktiven Bereiche eine Querausdehnung, wie etwa die Breite eines MOSFETs, haben, die so klein ist, dass eine Relaxation über die gesamte Querausdehnung der verspannten BOX-Struktur zwischen den Gräben erfolgen kann. Die Querausdehnung kann etwa 500 nm oder besser etwa 200 nm betragen. Sobald die Gräben geschnitten worden sind, und ohne weitere Behandlung, kann die Druckverspannung in der verspannten BOX-Struktur teilweise relaxieren, am vorteilhaftesten in einem elastischen Prozess, in dem eine wesentliche Zugverspannung in der Silicium-Oberflächenschicht induziert wird. Fachleuten dürfte bekannt sein, dass bei zahlreichen modernen Konfigurationen aktive Bereiche eines Bauelements von einer zusammenhängenden Gruppe von miteinander verbundenen Gräben umgeben sind. Auch wenn eine solche Gruppe von miteinander verbundenen Gräben als ein einzelner Graben angesehen werden kann, werden bei der vorliegenden Erörterung der Klarheit halber die geätzten Öffnungen auf gegenüberliegenden Seiten eines aktiven Bereichs als unterschiedliche Gräben bezeichnet.
  • Die neue Grenze, die an der Oberfläche der Graben-Seitenwand entsteht, gestattet es der verspannten BOX-Struktur, sich nach außen auszudehnen und dabei eine Zugverspannung in den benachbarten Siliciumgittern über und unter der verspannten BOX-Struktur zu induzieren. Dadurch kann eine planare Zugkomponente der Verspannung in der darüber liegenden Siliciumschicht erhalten werden. Die Zugverspannung, die mit diesem Verfahren in der oberen Siliciumschicht induziert wird, kann zwar in der Regel eine ungleichmäßige Verteilung haben, aber sie ist so groß, dass sie die Elektronen- und Löcherbeweglichkeit in der gleichen Ebene auf eine gewünschte Größe verbessert und somit auch die elektrische Leistungsfähigkeit von MOS-Transistoren verbessert, die Kanäle haben, die zumindest teilweise in der Schicht ausgebildet sind.
  • 1 zeigt einen schematischen Querschnitt eines Substrats 10 mit einer BOX-Struktur 12 und einer Halbleiter-Oberflächenschicht 14, die mittels einer der vorstehend beschriebenen Strategien ausgebildet werden. Wie ebenfalls vorstehend dargelegt worden ist, können die Materialien für das Substrat 10, die BOX-Struktur 12 und die Halbleiter-Oberflächenschicht 14 zwar gemäß Aspekten der vorliegenden Erfindung breit ausgewählt werden, aber sie werden hier anhand einer besonders bevorzugten Ausführungsform mit einem Siliciumsubstrat 10; einer BOX-Struktur 12, die eine verspannte Siliciumnitridschicht und mindestens eine Oxid-Pufferschicht aufweist; und einer Silicium-Oberflächenschicht 14 beschrieben. Nach der Ausbildung eines bevorzugten SOI-Wafers, der in 1 gezeigt ist, geht ein bevorzugtes Verfahren weiter mit dem Ätzen von Gräben 16 und 18 durch die Schichten 14 und 12 hindurch und in das Substrat 10 hinein bis in eine ausreichende Tiefe, wobei die Gräben so dicht beabstandet sind, dass durch Kantenrelaxation eine Verspannung in dem größten Teil der Halbleiter-Oberflächenschicht 14 induziert wird. Das Endergebnis dieses Prozesses ist in 2 dargestellt. Die dargestellten Gräben 16 und 18 können durch eine Bearbeitung ausgebildet werden, die normalerweise für Grabenisolationsstrukturen verwendet wird, und sie werden vorzugsweise so ausgebildet, dass sie durch die verspannte BOX-Struktur verlaufen und teilweise in das darunter liegende Siliciumsubstrat 10 hinein reichen. Wie vorstehend dargelegt worden ist, können die Gräben verschiedene Teile eines Netzwerks von zusammenhängenden Gräben sein. Die Seitenwände der Gräben definieren einen Oberflächenbereich 20 des Substrats, eine verspannte BOX-Struktur 22 auf dem Substrat-Oberflächenbereich 20 und eine verspannte Silicium-Oberflächenschicht 24 auf der verspannten BOX-Struktur 22. Der Bereich 20, die Schicht 22 und die Schicht 24 erstrecken sich jeweils zwischen den Seitenwänden der Gräben 16 und 18. Wie vorstehend dargelegt worden ist, kann am besten durch Ätzen der Gräben die verspannte BOX-Struktur 22 relaxiert werden und eine Zugverspannung (oder Druckverspannung) in der Siliciumschicht 24 über der geätzten BOX-Struktur 22 induziert werden.
  • Die Verteilung der Verspannung in den verschiedenen Schichten nach der Ausbildung der Gräben ist inhomogen, und die endgültige Verspannungsverteilung ist stark von der Geometrie der aufeinander geschichteten Strukturen abhängig. Weitere Aspekte bei der Bestimmung der Verspannung in einem fertigen Bauelement sind das Material, das zum Füllen der geätzten Gräben verwendet wird, und die Verfahren zum Ätzen und zum Füllen der Gräben. Bei den meisten herkömmlichen CMOS-Grabenisolationsverfahren wird der Graben zunächst mit einem thermischen Oxid (einem Siliciumoxid, das bei hohen Temperaturen in einer oxidierenden Umgebung gezüchtet wird) ausgekleidet, und dann wird ein Füllmaterial (normalerweise Siliciumdioxid) abgeschieden und in einigen Fälle ausgeheilt. Dieses Füllverfahren bewirkt in dem System in der Regel eine zusätzliche Druckverspannung, die in die aktive Schicht übertragen werden kann. Die Grundsätze der linearen Überlagerung gelten für Verspannungen, das heißt, wenn das herkömmliche Grabenisolationsfüllschema verwendet wird, kann dieses ebenso eine zusätzliche Druckkomponente zu der Zugverspannung in der Siliciumschicht bewirken. Insgesamt ist die Nettoverspannung in der aktiven Siliciumschicht mehr eine Zugverspannung. Wie auf dem Fachgebiet bekannt ist, ist es darüber hinaus möglich, die Druckverspannung, die durch den Füllprozess für die Grabenisolationsstrukturen induziert wird, dadurch zu minimieren, dass die Prozessbedingungen für die Auskleidung, die dielektrische Füllung und die Verdichtungsausheilung modifiziert werden, wenn eine solche Ausheilung verwendet wird.
  • Ein bevorzugtes Herstellungsverfahren gemäß der vorliegenden Erfindung umfasst das Ausbilden von Gräben in einem SOI-Substrat, das eine verspannte BOX-Struktur unter einer relaxierten dünnen Silicium-Oberflächenschicht hat. Bei der herkömmlichen Grabenisolationstechnologie wird eine Hartmaske (normalerweise aus Siliciumnitrid) verwendet, um die Gräben zu strukturieren. Ausgehend von der in 1 gezeigten Struktur aus dem Siliciumsubstrat 10, der verspannten BOX-Struktur 12 und der Silicium-Oberflächenschicht 14 kann mit einem Verfahren, normalerweise thermische Oxidation oder chemische Aufdampfung (CVD), eine Oxid-Polsterschicht 30 ausgebildet werden, und anschließend wird eine Siliciumnitridschicht 32 durch CVD in der in 3 gezeigt Weise abgeschieden. Sowohl die Siliciumnitridschicht 32 als auch die Oxid-Polsterschicht 30 werden strukturiert, um ein Maskierungsoxid 34 und eine Nitrid-Hartmaske 36 auszubilden. Durch Ätzen unter Verwendung der Nitridmaske 36 als eine Hartmaske wird die in 4 dargestellte Struktur ausgebildet. Die Nitridmaske 36 dient nicht nur als eine Maske für das reaktive Ionenätzen (RIE), das zum Ätzen der Gräben genutzt wird, sondern auch als eine harte Stoppschicht für das chemisch-mechanische Polieren (CMP), das zum Planarisieren des Siliciumdioxids verwendet wird, das die Gräben füllt. Dadurch bleiben bei dem herkömmlichen Grabenisolationsverfahren das strukturierte Nitrid 36 und die Maske aus dem Oxid 34 so lange an der Stelle, bis die Planarisierung des Grabenfüllmaterials beendet ist.
  • Dadurch, dass die Nitrid-Hartmaske 36 an der Stelle bleibt, kann jedoch der elastische Verspannungsabbau inhibiert werden, wenn die Gräben geätzt werden, was oft dazu führt, dass die Druckverspannung in der geätzten verspannten BOX-Struktur 32 bestehen bleibt und die Silicium-Oberflächenschicht 24 nicht in dem gewünschten Umfang verspannt wird. Bei besonders bevorzugten Ausführungsformen wird das Grabenisolationsverfahren so modifiziert, dass die elastische Relaxation noch effizienter möglich wird. Zu den möglichen Modifikationen gehört die Verwendung einer Nitrid-Auskleidung für die Grabenisolationsstrukturen oder eines nachgiebigeren Polster-Oxids. Zum Beispiel kann nach dem Ätzen der Isolationsgräben die Nitrid-Hartmaske entfernt werden. Vorzugsweise wird die Hartmaske entfernt und es wird zugelassen, dass eine elastische Verspannungsrelaxation ungehindert stattfindet. Dann wird eine dünnere „Deck”schicht aus Nitrid konform auf der Isolationsgraben-Topografie abgeschieden. Diese Siliciumnitrid-Deckschicht wird als der Polierstopp für die CMP-Planarisierung verwendet, die nach dem Abscheiden eines Isolators, wie etwa Siliciumdioxid, zum Beispiel unter Verwendung einer chemischen Aufdampfung mit Plasma hoher Dichte durchgeführt wird. Die Nitridschicht wird anschließend von der Oberseite des aktiven Bereichs mit einem geeigneten Ätzverfahren entfernt und verbleibt auf den Seitenwänden und der Unterseite der Gräben.
  • Vorzugsweise wird eine weitere Bearbeitung durchgeführt, um n-MOSFET-Bauelemente und bei Bedarf p-Kanal-MOSFET-Bauelemente (p-MOSFET-Bauelemente) und CMOS-Schaltungen auszubilden. Ein Beispiel für einen Teil eines CMOS-Bauelements ist in 5 gezeigt, die einen zweidimensionalen Querschnitt durch einen MOSFET darstellt, der entlang der Längsachse des Bauelements ausgerichtet ist. Wie gezeigt ist, ist die teilweise relaxierte verspannte BOX-Struktur 22 auf dem Substrat 10 vorgesehen, und die verspannte Silicium-Oberflächenschicht 24 bedeckt die BOX-Struktur 22. Bei dem n-MOSFET-Teil des CMOS-Bauelements trennt ein Gate-Dielektrikum 50 eine Gate-Elektrode 52 von der Silicium-Oberflächenschicht 24. An beiden Enden der Schicht 24 sind n-Source- und -Drain-Bereiche 54 und 56 vorgesehen, sodass die Silicium-Oberflächenschicht 24 vollständig oder teilweise als das Kanalgebiet des dargestellten n-MOSFET-Bauelements wirkt. Bei der dargestellten Konfiguration sind an den Enden der Source- und Drain-Bereiche 54 und 56 flache Grabenisolationsstrukturen 58 und 60 ausgebildet.
  • Das beschriebene n-MOSFET-Bauelement wird vorzugsweise mit einem p-MOSFET in einem CMOS-Bauelement kombiniert. Bei dem p-MOSFET-Teil des CMOS-Bauelements, das in 6 gezeigt ist, trennt ein Gate-Dielektrikum 60 eine Gate-Elektrode 62 von einer Silicium-Oberflächenschicht 64. An beiden Enden der Silicium-Oberflächenschicht 64 sind p-Source- und -Drain-Elektroden 66 und 68 vorgesehen, sodass die Silicium-Oberflächenschicht 64 vollständig oder teilweise als das Kanalgebiet des p-MOSFET-Bauelements wirkt. Bei dieser Konfiguration eines CMOS-Bauelements sind vorzugsweise an den Enden der Source- und Drain-Bereiche 66 und 68 Grabenisolationsstrukturen 70 und 72 weit entfernt von dem Kanalgebiet oder überhaupt nicht ausgebildet, um zu vermeiden, dass durch die Kantenrelaxation der verspannten BOX-Struktur 22 eine signifikante longitudinale Zugverspannung in dem Kanalgebiet induziert wird. Durch Verwenden von SiGe-Source-/-Drain-Stressoren kann zusätzlich eine longitudinale Druckverspannung in den Kanal des p-MOSFETs eingebaut werden. Bei einigen Implementierungen können die SiGe-Source-/-Drain-Verspannungen zum Beispiel durch epitaxiales Aufwachsen teilweise über das Niveau des Kanals angehoben werden. Bei der orthogonalen Darstellung des p-MOSFET-Teils des CMOS-Bauelements, die in 7 gezeigt ist, trennt das Gate-Dielektrikum 60 die Gate-Elektrode 62 von der Silicium-Oberflächenschicht 64, und die Gate-Elektrode 62 erstreckt sich über Grabenisolationsstrukturen 74 und 76. Die Grabenisolationsstrukturen 74 und 76 werden vorzugsweise mit einem so geringen Abstand ausgebildet, dass die Breite des p-MOSFETs definiert wird und durch Kantenrelaxation der verspannten BOX-Struktur 22 eine Verspannung von mehr als 200 MPa über den größten Teil der Oberflächenschicht 64 hinweg induziert wird.
  • Bei einigen Implementierungen kann davon ausgegangen werden, dass durch eine effektive Kantenrelaxation ein Verspannungswert von mindestens 200 MPa an einer Stelle in dem Bereich einer Silicium-Oberflächenschicht zwischen zwei Gräben induziert wird. Andere Materialsysteme haben andere bevorzugte Verspannungswerte. Alternativ kann davon ausgegangen werden, dass in einigen Fällen durch eine effektive Kantenrelaxation ein gewünschter Verspannungswert in einer Oberflächenschicht über den größten Teil einer Querausdehnung der Oberflächenschicht hinweg entsteht. Bei einigen Implementierungen kann eingeschätzt werden, dass der größte Teil fünfzig Prozent oder mehr als fünfzig Prozent beträgt. Bei besonders bevorzugten Implementierungen, gleichgültig, ob bei diesen oder bei anderen hier erörterten Ausführungsformen, kann eingeschätzt werden, dass durch eine effektive Kantenrelaxation eine Verspannung von mehr als 200 MPa in einer Silicium-Oberflächenschicht über eine Querausdehnung von mehr als fünfzig Prozent der Querausdehnungsbreite der Silicium-Oberflächenschicht hinweg induziert wird.
  • Ein weiterer Aspekt ist der unterschiedliche Einfluss, den planare Verspannungskomponenten auf die Beweglichkeit von Trägern haben. Es ist allgemein bekannt, dass bei Elektronen (bei n-MOSFETs) eine Zugverspannung entlang der Längs- und Breitenachse von n-MOSFETs erwünscht ist, die entlang den <110>-Achsen eines (100)-orientierten Substrats ausgerichtet sind. Das heißt, bei n-MOSFETs sind die piezoelektrischen Koeffizienten so, dass die Beweglichkeit mit der biaxialen Zugverspannung zunimmt. Bei Löchern ist hingegen bei einem ähnlich orientierten p-MOSFET eine Zugverspannung nur entlang der Breitenachse wünschenswert, und eine uniaxiale Druckverspannung ist bei einem solchen p-MOSFET entlang der Längsachse wünschenswert. Das hat zur Verwendung von selektiv aufgewachsenen SiGe-Stressoren in den Source- und Drain-Bereichen von p-MOSFETs geführt, um die gewünschte uniaxiale Druckverspannung in dem Silicium-Kanalgebiet zu induzieren.
  • Bei alternativen Implementierungen der vorliegenden Erfindung kann eine uniaxiale Druckverspannung in der oberen Siliciumschicht bereitgestellt werden, die entlang der Länge des Kanals in einem p-MOSFET gerichtet ist, während immer noch eine Zugverspannung in der Breitenrichtung des p-MOSFET-Kanals erzielt wird. Bei bevorzugten Implementierungen kann die Methode des Eintragens einer Druckverspannung in den p-Kanal durch Aufwachsen von Schichten aus epitaxialem Siliciumgermanium selektiv in den Source- und Drain-Bereichen des p-MOSFETs vorteilhaft verwendet werden. Da Verspannungen linear überlagert werden, ist der Netto-Effekt dieser Maßnahme der Gleiche wie bei herkömmlichen druckverspannten Siliciumgermanium-Source-/-Drain-Implementierungen. Somit kann die selektive Siliciumgermanium-Source- und -Drain-Technologie effizient bei Implementierungen der vorliegenden Erfindung zum Induzieren einer uniaxialen Druckverspannung entlang der Länge eines p-MOSFETs in der gleichen Weise verwendet werden, wie eingebettete Siliciumgermanium-Source- und -Drain-Stressoren in der CMOS-Technologie verwendet werden, in der massives Silicium zum Einsatz kommt. Bei Aspekten der vorliegenden Erfindung kann eine uniaxiale transversale Zugverspannung in p-MOSFETs durch Kantenrelaxation einer vergrabenen druckverspannten Isolatorstruktur bereitgestellt werden, und diese transversale Zugverspannung führt zu einer Verbesserung der Beweglichkeit von Kanallöchern, die zu der Verbesserung der Löcherbeweglichkeit hinzu kommt, die durch eine uniaxiale longitudinale Druckverspannung entsteht. Diese Implementierung hat den wichtigen Vorzug, dass der Kanal eines p-MOSFETs eine transversale Zugverspannung erhalten kann, ohne dass diese von der longitudinalen Druckverspannung beeinträchtigt wird, die von den SiGe-Source-/-Drain-Stressoren eingebaut wird. Bei Ausführungsformen mit extrem dünnem Silicium auf einem Isolator, bei denen die Siliciumschicht zu dünn ist, um Platz für einen eingebetteten Siliciumgermanium-Stressor zu haben, können die Siliciumgermanium-Source- und -Drain-Stressoren stattdessen erhabene Epitaxialschichten sein, die selektiv auf die extrem dünnen Silicium-Source- und -Drain-Bereiche abgeschieden werden.
  • Bei einer weiteren Ausführungsform der Erfindung kann eine Druckverspannung durch eine Implantation von Ionen in einer vergrabenen Nitridschicht induziert werden. Eine vergrabene Siliciumnitridschicht wird zum Beispiel durch Waferbonden oder ein anderes Verfahren erzeugt, wie vorstehend dargelegt worden ist, aber in einem vergleichsweise unverspannten oder einem zugverspannten Zustand. Die Bearbeitung wird so lange fortgesetzt, bis sie geeignet ist, um eine Verspannung zu induzieren, zum Beispiel nach der Ausbildung der Isolationsgräben. Ionen von Elementen wie Phosphor, Bor, Kohlenstoff, Germanium, Silicium, Arsen, Antimon, Argon oder Sauerstoff werden mit einer Flächendosis in dem Bereich von 1·1013 bis 1·1015 Ionen/cm2 und mit einer Energie implantiert, die dazu geeignet ist, den Spitzenwert der Verteilung der implantierten Ionen in einer Tiefe ungefähr in der Mitte zwischen der Oberseite und der Unterseite der vergrabenen Nitridschicht zu positionieren. Sauerstoff und Germanium sind die Ionen, die zum Implantieren in oder durch eine Siliciumnitrid-Dünnschicht zurzeit besonders bevorzugt sind, um eine Verspannung zu induzieren, was das Erhöhen des Pegels der Druckverspannung oder das Verringern des Pegels der Zugverspannung in einer Schicht umfassen kann, die bereits verspannt ist. Bei künftigen Implementierungen werden möglicherweise andere Ionen zum Induzieren einer Verspannung oder zum Ändern des Pegels der Verspannung in einer Schicht favorisiert. Zum Implantieren von Ionen in oder durch eine ganze Siliciumnitridschicht, die sich über einen Siliciumwafer erstreckt, kann eine Deckimplantation verwendet werden. Alternativ kann die Implantation selektiv für Bereiche der Siliciumnitridschicht verwendet werden, die unter einem ausgewählten Teil der MOSFETs in einer hergestellten integrierten Schaltung liegen, mit dem Ergebnis, dass die Zugverspannung nur in der darüber liegenden Halbleiterschicht der ausgewählten MOSFETs induziert wird. Eine selektive Implantation in dem Nitrid, das sich unter Target-MOSFETs befindet, kann durch Verwenden einer Auswahlmaske für den Implantationsschritt erreicht werden, wobei die Auswahlmaske zum Beispiel lithografisch in einer Fotoresistschicht definiert wird.
  • Bevor die Ionenimplantation zum Induzieren einer Netto-Druckverspannung in einer vergrabenen Siliciumnitridschicht durchgeführt wird, kann das Siliciumnitrid eine integrierte Verspannung von ungefähr Null haben oder kann optional eine integrierte Zugverspannung haben. Nach der Implantation kann das vergrabene Nitrid druckverspannt sein oder eine vernachlässigbare Gesamtverspannung haben. Dieses Verfahren kann bevorzugt sein, um zum Beispiel eine Zugverspannung nur in den Kanälen von n-Kanal-MOSFETs dadurch zu induzieren, dass eine geeignete Ionenimplantationsmaske verwendet wird und eine Druckverspannung durch eine Implantation von Ionen nur in das vergrabene Nitrid induziert wird, das sich unter n-Kanälen befindet, und gleichzeitig vermieden wird, dass eine Druckverspannung in der Nitridschicht induziert wird, die sich unter p-Kanal-MOSFETs befindet. Die Druckverspannung, die durch die Implantation induziert wird, kann verwendet werden, um eine zuvor vorhandene Zugverspannung in einem Nitridbereich auszugleichen, oder sie kann verwendet werden, um eine Druckverspannung in einem Nitrid zu induzieren, das vorher keine signifikante integrierte Verspannung hatte. Es wird eine weitere Bearbeitung durchgeführt, wie zum Beispiel in den 1 bis 7 gezeigt ist, wobei die Implantation vorteilhaft an einem entsprechenden Punkt in den Prozessen durchgeführt wird, die in den 1 bis 7 dargestellt sind, wie etwa nach der Ausbildung der Gräben oder nach den meisten oder allen Hochtemperatur-Bearbeitungsschritten für die integrierte Schaltung.

Claims (45)

  1. Verfahren zum Herstellen eines Halbleiter-Bauelements mit den folgenden Schritten: Vorsehen eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats) mit einer vergrabenen verspannten Isolatorstruktur auf einem Basissubstrat, wobei das SOI-Substrat eine Halbleiter-Oberflächenschicht hat; Ätzen durch die Halbleiter-Oberflächenschicht und die vergrabene verspannte Isolatorstruktur hindurch und in das Basissubstrat hinein in einer Struktur, die durch eine Maskenschicht definiert ist, wodurch die Halbleiter-Oberflächenschicht über zumindest einen Teil einer lateralen Ausdehnung der Halbleiter-Oberflächenschicht zwischen Wanden eines oder mehrerer Gräben verspannt wird, die bei dem Ätzen ausgebildet werden; und Ausbilden eines integrierten Schaltungsbauelements mit einem aktiven Bereich in der Halbleiter-Oberflächenschicht.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Halbleiter-Oberflächenschicht eine Grenzschicht mit einer Siliciumnitridschicht hat, die Bestandteil der vergrabenen verspannten Isolatorstruktur ist.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die vergrabene verspannte Isolatorstruktur eine verspannte Siliciumnitridschicht aufweist und das SOI-Substrat in einem Prozess ausgebildet wird, der das Abscheiden von Siliciumnitrid auf eine erste und eine zweite Seite eines Wafers aufweist.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die verspannte Siliciumnitridschicht eine Zugverspannung von mehr als 200 MPa hat.
  5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die verspannte Siliciumnitridschicht eine Druckverspannung von weniger als –200 MPa hat.
  6. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass nach dem Ätzen das Siliciumnitrid von einer Oberfläche des SOI-Substrats entfernt wird, die einer Oberfläche gegenüberliegt, auf der das Ätzen durchgeführt wurde.
  7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Silicium-Oberflächenschicht durch ein Waferbondverfahren mit der vergrabenen verspannten Isolatorstruktur verbunden wird.
  8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Halbleiter-Oberflächenschicht eine Grenzschicht mit einer Siliciumnitridschicht hat, die Bestandteil der vergrabenen verspannten Isolatorstruktur ist.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die Grenzschicht durch thermische Nitrierung einer Silicium-Oberfläche ausgebildet wird.
  10. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Halbleiter-Oberflächenschicht eine Grenzschicht mit der vergrabenen verspannten Isolatorstruktur hat, die durch thermische Nitrierung einer Germanium-Oberfläche ausgebildet wird.
  11. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Halbleiter-Oberflächenschicht eine Grenzschicht mit der vergrabenen verspannten Isolatorstruktur hat, die durch thermische Nitrierung eines Halbleiters ausgebildet wird, der Germanium aufweist.
  12. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Halbleiter-Oberflächenschicht eine Grenzschicht mit der vergrabenen verspannten Isolatorstruktur hat, die durch thermische Nitrierung einer Silicium-Oberfläche ausgebildet wird.
  13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die vergrabene verspannte Isolatorstruktur Siliciumnitrid aufweist.
  14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass nach dem Ätzen das Siliciumnitrid von einer Oberfläche des SOI-Substrats entfernt wird, die einer Oberfläche gegenüberliegt, auf der das Ätzen durchgeführt wurde.
  15. Verfahren nach Anspruch 1, das weiterhin das Implantieren von Ionen in oder durch eine Stressorschicht in der vergrabenen verspannten Isolatorstruktur aufweist, um die Verspannung in der Stressorschicht selektiv zu ändern.
  16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass das Implantieren von Ionen in eine unverspannte Schicht durchgeführt wird.
  17. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass die vergrabene verspannte Isolatorstruktur eine verspannte Schicht aus Metall und mindestens eine Isolierschicht aufweist.
  18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass das Metall mindestens eines der Elemente Wolfram, Molybdän, Titan, Cobalt, Nickel, Hafnium oder Lanthan umfasst.
  19. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Halbleiter-Bauelement ein p-Kanal-MOS-Transistor mit einem Kanalgebiet in der Halbleiter-Oberflächenschicht ist und die Verspannung in der Halbleiter-Oberflächenschicht eine Zugverspannung in einer Querrichtung ist und mittels Siliciumgermanium-Stressoren in dem Source- oder Drain-Bereich oder in dem Source- und dem Drain-Bereich des p-Kanal-MOS-Transistors zusätzlich eine longitudinale Druckverspannung in dem Kanalgebiet induziert wird.
  20. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die vergrabene verspannte Isolatorstruktur eine verspannte Siliciumnitridschicht aufweist, wobei das Verfahren weiterhin eine Deckimplantation von Ionen in oder durch die verspannte Siliciumnitridschicht aufweist, um die Verspannung in der verspannten Siliciumnitridschicht zu ändern.
  21. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die vergrabene verspannte Isolatorstruktur eine Siliciumnitridschicht aufweist, wobei das Verfahren weiterhin das selektive Implantieren von Ionen in oder durch die Siliciumnitridschicht aufweist, um die Verspannung in der Siliciumnitridschicht zu ändern.
  22. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das integrierte Schaltungsbauelement ein MOS-Bauelement ist.
  23. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Halbleiter-Bauelement ein n-Kanal-MOSFET mit einem Kanalgebiet in der Halbleiter-Oberflächenschicht ist.
  24. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Querausdehnung der Halbleiter-Oberflächenschicht 500 nm oder weniger beträgt.
  25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, dass die Verspannung in der Halbleiter-Oberflächenschicht über die Querausdehnung der Halbleiter-Oberflächenschicht hinweg ungleichmäßig ist.
  26. Verfahren nach Anspruch 25, dadurch gekennzeichnet, dass die vergrabene Isolierschicht bei dem Ätzen unvollständig relaxiert wird.
  27. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass die Halbleiter-Oberflächenschicht Silicium ist und die vergrabene verspannte Isolatorstruktur so ausgebildet wird, dass sie eine Druckverspannung hat, wenn die Halbleiter-Oberflächenschicht ausgebildet wird.
  28. Verfahren nach Anspruch 27, dadurch gekennzeichnet, dass die Breite der Halbleiter-Oberflächenschicht 500 nm oder kleiner ist.
  29. Verfahren nach Anspruch 28, dadurch gekennzeichnet, dass die verspannte Siliciumnitridschicht eine Zugverspannung von mehr als 200 MPa hat.
  30. Verfahren nach Anspruch 28, dadurch gekennzeichnet, dass die verspannte Siliciumnitridschicht eine Druckverspannung von weniger als –200 MPa hat.
  31. Verfahren zum Herstellen eines Halbleiter-Bauelements mit den folgenden Schritten: Vorsehen eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats) mit einer vergrabenen Isolatorstruktur auf einem Basissubstrat, wobei das SOI-Substrat eine Halbleiter-Oberflächenschicht hat; Ätzen durch die Halbleiter-Oberflächenschicht und die vergrabene Isolatorstruktur hindurch und in das Basissubstrat hinein in einer Struktur, die durch eine Maskenschicht definiert ist; Implantieren von Ionen in oder durch die vergrabene Isolatorstruktur, um eine Verspannung in die vergrabene Isolatorstruktur einzubauen, wodurch die Halbleiter-Oberflächenschicht über zumindest einen lateralen Teil der Halbleiter-Oberflächenschicht zwischen Wänden eines oder mehrerer Gräben verspannt wird; und Ausbilden eines integrierten Schaltungsbauelements mit einem aktiven Bereich in der Halbleiter-Oberflächenschicht.
  32. Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass das integrierte Schaltungsbauelement ein MOS-Bauelement ist.
  33. Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass die vergrabene verspannte Isolatorstruktur eine Siliciumnitridschicht aufweist, wobei das Verfahren weiterhin das selektive Implantieren von Ionen in oder durch die Siliciumnitridschicht aufweist, um die Verspannung in der Siliciumnitridschicht zu ändern.
  34. Verfahren nach Anspruch 33, dadurch gekennzeichnet, dass die implantierten Ionen Sauerstoff- oder Germanium-Ionen sind.
  35. Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass die implantierten Ionen Sauerstoff- oder Germanium-Ionen sind.
  36. Halbleiter-Bauelement mit mindestens einem MOSFET, das Folgendes aufweist: ein Substrat, das Silicium umfasst und das eine erste und eine zweite Wand einer oder mehrerer Grabenisolationsstrukturen aufweist, die sich teilweise in das Substrat hinein erstrecken, wobei sich ein Grenzschichtbereich des Substrats zwischen der ersten und der zweiten Wand erstreckt; eine vergrabene Isolatorstruktur auf dem Substrat-Grenzschichtbereich, wobei sich die vergrabene Isolatorstruktur über eine laterale Ausdehnung zwischen der ersten und der zweiten Wand erstreckt, die vergrabene Isolatorstruktur ein Material umfasst, das von einem Verspannungszustand nach der Ausbildung aus teilweise relaxiert ist, und die vergrabene Isolatorstruktur eine obere Isolierschicht hat; eine Halbleiter-Oberflächenschicht, die auf der vergrabenen Isolatorstruktur ausgebildet ist, wobei sich die Halbleiter-Oberflächenschicht zwischen der ersten und der zweiten Wand erstreckt und eine Verspannung hat, die zumindest über einen Teil der Halbleiter-Oberflächenschicht hinweg induziert wird, die sich zwischen der ersten und der zweiten Wand erstreckt, wobei die Verspannung von der vergrabenen Isolatorstruktur induziert wird; und eine dielektrische Gate-Schicht auf der Halbleiter-Oberflächenschicht, die die Halbleiter-Oberflächenschicht von einer Gate-Elektrode trennt, so dass die Halbleiter-Oberflächenschicht zumindest einen Teil eines Kanalgebiets eines MOSFET-Bauelements bereitstellt.
  37. Bauelement nach Anspruch 36, dadurch gekennzeichnet, dass die teilweise Relaxation in der vergrabenen Isolatorstruktur über die Querausdehnung hinweg ungleichmäßig ist und die Verspannung in der Halbleiter-Oberflächenschicht über eine Ausdehnung zwischen der ersten und der zweiten Grabenisolationsstruktur hinweg ebenfalls ungleichmäßig ist.
  38. Bauelement nach Anspruch 36, dadurch gekennzeichnet, dass die laterale Ausdehnung weniger als 500 nm beträgt.
  39. Bauelement nach Anspruch 38, dadurch gekennzeichnet, dass die Halbleiter-Oberflächenschicht Silicium ist und eine planare Zugverspannung entlang zweier senkrechter Richtungen hat.
  40. Bauelement nach Anspruch 38, dadurch gekennzeichnet, dass die Halbleiter-Oberflächenschicht Silicium ist und eine Grenzschicht mit einer Siliciumnitridschicht hat, die Bestandteil der vergrabenen Isolatorstruktur ist.
  41. Bauelement nach Anspruch 38, dadurch gekennzeichnet, dass die vergrabene Isolatorstruktur eine Schicht aus Siliciumnitrid enthält, das in einer solchen Struktur implantiert ist, dass in darüber liegenden Teilen der Halbleiter-Oberflächenschicht selektiv eine Verspannung induziert wird.
  42. Verfahren zum Herstellen eines Halbleiter-Bauelements mit den folgenden Schritten: Bereitstellen eines ersten Substrats, das Silicium umfasst; Abscheiden einer Siliciumgermanium-Schicht (als „SixGe1-x-Schicht” abgekürzt) auf dem ersten Substrat, wobei die SixGe1-x-Schicht eine höhere Germanium-Konzentration als das erste Substrat hat, so dass die SixGe1-x-Schicht in einem Zustand der planaren Druckverspannung ist, Bereitstellen eines zweiten Substrats, das auf einer Oberfläche eine Isolierschicht hat, und Befestigen des zweiten Substrats so, dass sich die Isolierschicht mit der SixGe1-x-Schicht verbindet; Entfernen eines Teils des ersten Substrats, sodass auf der SixGe1-x-Schicht eine Silicium-Oberflächenschicht zurückbleibt; Ätzen durch die Silicium-Oberflächenschicht, die verspannte SixGe1-x-Schicht und die Isolierschicht hindurch und in das zweite Substrat hinein in einer Struktur, die durch eine Maskenschicht definiert ist, so dass die Silicium-Oberflächenschicht zumindest über einen Teil ihrer Breite zwischen den Wanden eines oder mehrerer Gräben hinweg verspannt wird, die bei dem Ätzen ausgebildet werden; und Ausbilden eines integrierten Schaltungsbauelements mit einem aktiven Bereich in der Silicium-Oberflächenschicht.
  43. Verfahren nach Anspruch 42, dadurch gekennzeichnet, dass die SixGe1-x-Schicht eine Germaniumschicht ist.
  44. Verfahren zum Herstellen eines Halbleiter-Bauelements mit den folgenden Schritten: Bereitstellen eines ersten Substrats, das Silicium umfasst; Abscheiden einer SixGe1-x-Schicht auf dem ersten Substrat, wobei die SixGe1-x-Schicht eine höhere Germanium-Konzentration als das erste Substrat hat, sodass die SixGe1-x-Schicht in einem Zustand der planaren Druckverspannung ist, Bereitstellen eines zweiten Substrats, das auf einer Oberfläche eine Isolierschicht hat, und Befestigen des zweiten Substrats so, dass sich die Isolierschicht mit der SixGe1-x-Schicht verbindet; Entfernen eines Teils des zweiten Substrats, so dass auf der Isolierschicht eine Silicium-Oberflächenschicht zurückbleibt; Ätzen durch die Silicium-Oberflächenschicht, die Isolierschicht und die verspannte SixGe1-x-Schicht hindurch und in das erste Substrat hinein in einer Struktur, die durch eine Maskenschicht definiert ist, so dass die Silicium-Oberflächenschicht zumindest über einen Teil ihrer Breite zwischen den Wanden eines oder mehrerer Gräben hinweg verspannt wird, die bei dem Ätzen ausgebildet werden; und Ausbilden eines integrierten Schaltungsbauelements mit einem aktiven Bereich in der Silicium-Oberflächenschicht.
  45. Verfahren nach Anspruch 44, dadurch gekennzeichnet, dass die SixGe1-x-Schicht eine Germaniumschicht ist.
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