CN113035716B - 基于22nm工艺的SONOS结构抗辐照FDSOI场效应管及其制备方法 - Google Patents

基于22nm工艺的SONOS结构抗辐照FDSOI场效应管及其制备方法 Download PDF

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Abstract

本发明涉及一种基于22nm工艺的SONOS结构抗辐照FDSOI场效应管及其制备方法，方法包括：制作SONOS结构、制作背栅、制作浅槽隔离、制作背板掺杂、制作高K栅氧和多晶硅栅、制作第一层Si3N4侧墙、制作轻掺杂源漏、制作源漏凸起、制作源漏区、表面清洗，器件完成。本发明在普通BOX层中加入Si3N4层，使BOX层分为上下两层，引入的势垒增加了电子和空穴的复合，减少了辐照作用下BOX层中陷阱俘获正电荷的数量，同时Si3N4层中产生陷阱负电荷，抵消BOX层中一部分陷阱正电荷的作用，使得BOX层界面附近的沟道深处不易反型，提高了器件抗辐照性能。

Description

基于22nm工艺的SONOS结构抗辐照FDSOI场效应管及其制备 方法
技术领域
本发明属于半导体器件技术领域，涉及一种基于22nm工艺的SONOS结构抗辐照FDSOI场效应管及其制备方法。
背景技术
随着半导体产业的快速发展，现在普通的体硅MOS(金属-氧化物-半导体)器件已经不能满足行业需求，FDSOI(全耗尽绝缘体上硅)器件因为其优越的栅极控制能力和较低的漏电流，成为了替代体硅器件的一种选择。FDSOI器件具有显著的高性能和低功耗优势，BOX层(埋氧层)和非常薄的顶部硅层可显著降低寄生电容和结的泄漏电流，这些优良特性对于半导体集成电路继续追逐摩尔定律有重大意义。而且由于其采用全介质隔离结构，使其在抗单粒子和抗剂量率方面优势突出，在航空航天领域和军事方面有广阔的应用前景。但是同样是由于全介质隔离结构导致其对总剂量效应敏感。目前CMOS制备工艺制备的传统常规22nmFDSOI场效应晶体管已经达到超深亚微米级，器件的栅氧化层在工艺尺寸达到65nm以下之后，对总剂量效应影响已经不明显，有很好的抗辐照特性。
但是，由于没有随着器件特征尺寸缩小的BOX结构对总剂量效应仍然敏感。辐照在BOX层中产生大量陷阱电荷，进而在沟道下界面形成漏电通路，进而导致FDSOI器件的阈值电压减小、关态泄漏电流增大以及亚阈值特性退化。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于22nm工艺的SONOS结构抗辐照FDSOI场效应管及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
本发明实施例提供了一种基于22nm工艺的SONOS结构抗辐照FDSOI场效应管的制备方法，包括以下步骤：
制备SONOS结构，所述SONOS结构包括从下到上依次层叠的第一P型衬底层、第一BOX层、第一Si3N4层、第二BOX层和第一Si层；
去除背栅区域的所述第一BOX层、所述第一Si3N4层、所述第二BOX层和所述第一Si层，以在所形成的背栅区槽内制备背栅；
去除浅槽隔离区域的部分厚度的所述第一P型衬底层、所述第一BOX层、所述第一Si3N4层、所述第二BOX层和所述第一Si层，以在所形成的浅槽隔离区槽内制备第一隔离槽区、第二隔离槽区和第三隔离槽区，剩余的所述第一BOX层、所述第一Si3N4层、所述第二BOX层和所述第一Si层为第三BOX层、第二Si3N4层、第四BOX层和第二Si层，且从下到上依次层叠的所述第三BOX层、所述第二Si3N4层、所述第四BOX层和所述第二Si层位于所述第一隔离槽区和所述第二隔离槽区之间，所述背栅位于所述第二隔离槽区和所述第三隔离槽区之间；
在所述第三BOX层下方的所述第一P型衬底层进行离子注入以形成背板掺杂区；
在部分所述第二Si层上制备栅极；
在所述栅极的两侧分别制备第一层Si3N4侧墙；
在所述第二Si层的上部分制备两个轻掺杂源漏区，两个所述轻掺杂源漏区之间为所述第二Si层；
在所述栅极两侧分别制备源区凸起和漏区凸起，其中，在所述源区凸起和所述栅极之间设置有第一层Si3N4侧墙，在所述漏区凸起和所述栅极之间设置有第一层Si3N4侧墙；
在所述第二Si层内制备源区和漏区，且在所述源区凸起和所述漏区凸起的上方、所述第一层Si3N4侧墙(121)的侧面形成第二层Si3N4侧墙，所述源区和所述漏区分别位于两个所述轻掺杂源漏区的两侧。
在本发明的一个实施例中，制备SONOS结构，包括：
选取所述第一P型衬底层；
利用干氧工艺在所述第一P型衬底层上生长第一BOX层；
利用原子层沉积方法在所述第一BOX层上沉积Si3N4材料，以制备第一Si3N4层；
在所述第一Si3N4层上沉积SiO2材料，以制备第五BOX层；
对第一硅片依次进行氧化和H+离子注入，以制备从下到上依次层叠的第二硅片、SiO2层；
将所述第五BOX层和所述SiO2层分别进行亲水性键合和低温剥离去除部分第二硅片，并保留所述第二硅片的第一Si层，其中，所述第五BOX层和所述SiO2层组成所述第二BOX层，以制备所述SONOS结构。
在本发明的一个实施例中，去除背栅区域的所述第一BOX层、所述第一Si3N4层、所述第二BOX层和所述第一Si层，以在所形成的背栅区槽内制备背栅，包括：
利用干氧工艺在所述第一Si层上生长第一SiO2缓冲层；
在所述第一SiO2缓冲层上生长第一Si3N4保护层；
在所述第一Si3N4保护层上旋涂第一光刻胶；
通过曝光和刻蚀去除掉背栅区域的所述第一BOX层、所述第一Si3N4层、所述第二BOX层和所述第一Si层，以形成所述背栅区槽；
在所述背栅区槽内外延生长Si材料，并对所述背栅区槽内的Si材料进行掺杂处理，以制备背栅；
去除所述背栅区域外的所述第一SiO2缓冲层、所述第一Si3N4保护层和所述第一光刻胶。
在本发明的一个实施例中，去除浅槽隔离区域的部分厚度的所述第一P型衬底层、所述第一BOX层、所述第一Si3N4层、所述第二BOX层和所述第一Si层，以在所形成的浅槽隔离区槽内制备第一隔离槽区、第二隔离槽区和第三隔离槽区，包括：
利用干氧工艺在所述第一Si层上生长第二SiO2缓冲层；
在所述第二SiO2缓冲层上生长第二Si3N4保护层；
在所述第二Si3N4保护层上旋涂第二光刻胶；
通过曝光和刻蚀去除掉浅槽隔离区域的部分厚度的所述第一P型衬底层、所述第一BOX层、所述第一Si3N4层、所述第二BOX层和所述第一Si层，以形成所述浅槽隔离区槽；
在所述浅槽隔离区槽内外延生长SiO2材料，以制备所述第一隔离槽区、所述第二隔离槽区和所述第三隔离槽区；
去除所述浅槽隔离区域外的所述第二SiO2缓冲层、所述第二Si3N4保护层和所述第二光刻胶。
在本发明的一个实施例中，在所述第三BOX层下方的所述第一P型衬底层进行离子注入以形成背板掺杂区；
对所述第二Si层进行热氧化处理，以使所述第二Si层的表面形成第三SiO2缓冲层；
在所述第三SiO2缓冲层上生长第三Si3N4保护层；
在所述第三Si3N4保护层上旋涂第三光刻胶；
通过在所述第三光刻胶上的注入窗口进行离子注入形成背板掺杂区；
去除剩余的所述第三SiO2缓冲层、所述第三Si3N4保护层和所述第三光刻胶。
在本发明的一个实施例中，在部分所述第二Si层上制备栅极，包括：
利用ALD工艺在部分所述第二Si层上沉积高K介质材料，以制备栅氧化层；
利用化学气相淀积方法在所述栅氧化层上制备多晶硅层；
利用干氧工艺使所述多晶硅层的表面形成第四SiO2缓冲层；
在所述第四SiO2缓冲层上生长第四Si3N4保护层；
在所述第四Si3N4保护层上旋涂第四光刻胶；
通过曝光和光刻形成所述栅极；
去除剩余的所述第四SiO2缓冲层、所述第四Si3N4保护层和所述第四光刻胶。
在本发明的一个实施例中，在所述第二Si层的上部分制备两个轻掺杂源漏区，两个所述轻掺杂源漏区之间为所述第二Si层，包括：
利用干氧工艺使所述栅极和所述第二Si层的表面形成第五SiO2缓冲层；
在所述第五SiO2缓冲层上旋涂第五光刻胶；
通过在所述第五光刻胶的注入窗口进行离子注入形成所述轻掺杂源漏区。
在本发明的一个实施例中，在所述栅极两侧分别制备源区凸起和漏区凸起，包括：
利用气相外延生长方法在所述第五光刻胶的注入窗口分别制备源区凸起和漏区凸起；
去除剩余的所述第五SiO2缓冲层和所述第五光刻胶。
在本发明的一个实施例中，在所述第二Si层内制备源区和漏区，且在所述源区凸起和所述漏区凸起的上方、所述第一层Si3N4侧墙的侧面形成第二层Si3N4侧墙，包括：
利用干氧工艺在所述第二Si层形成第六SiO2缓冲层；
在所述第六SiO2缓冲层上生长第五Si3N4保护层；
在所述第五Si3N4保护层上旋涂第六光刻胶；
在所述第六光刻胶的注入窗口对所述第五Si3N4保护层进行反应离子刻蚀形成第二层Si3N4侧墙；
在所述第六光刻胶的注入窗口进行离子注入分别形成所述源区和所述漏区；
去除剩余的所述第六SiO2缓冲层和所述第六光刻胶。
本发明的另一个实施例提供的一种基于22nm工艺的SONOS结构抗辐照FDSOI场效应管，所述基于22nm工艺的SONOS结构抗辐照FDSOI场效应管由上述任一项实施例所述的制备方法制备形成，所述基于22nm工艺的SONOS结构抗辐照FDSOI场效应管包括：
第一P型衬底层；
背板掺杂区，位于所述第一P型衬底层内；
第三BOX层，位于所述背板掺杂区之上；
第二Si3N4层，位于所述第三BOX层之上；
第四BOX层，位于所述第二Si3N4层之上；
第二Si层，位于所述第四BOX层；
第一隔离槽区、第二隔离槽区和第三隔离槽区，位于所述第一P型衬底层之上，且所述背板掺杂区、所述第三BOX层、所述第二Si3N4层、所述第四BOX层和所述第二Si层位于所述第一隔离槽区和所述第二隔离槽区；
背栅，位于所述第一P型衬底层之上，且所述背栅位于所述第二隔离槽区和所述第三隔离槽区；
源区和漏区，分别位于所述第二Si层内，且位于所述第二Si层的两端；
两个轻掺杂源漏区，位于所述源区和所述漏区之间，且两个所述轻掺杂源漏区之间为所述第二Si层；
栅极，位于所述两个所述轻掺杂源漏区之间的所述第二Si层之上；
两个第一层Si3N4侧墙，分别位于所述栅极的两侧；
源区凸起和漏区凸起，分别位于两个所述第一层Si3N4侧墙的两侧；
两个第二层Si3N4侧墙，分别位于所述两个第一层Si3N4侧墙的两侧，且分别位于所述源区凸起和所述漏区凸起的上方。
与现有技术相比，本发明的有益效果：
本发明在普通BOX层中加入Si3N4层，使BOX层分为上下两层，引入的势垒增加了电子和空穴的复合，减少了辐照作用下BOX层中陷阱俘获正电荷的数量，同时Si3N4层中产生陷阱负电荷，抵消BOX层中一部分陷阱正电荷的作用，使得BOX层界面附近的沟道深处不易反型，提高了器件抗辐照性能。
本发明与传统22nmFDSOI工艺相比，只在smart-cut工艺上增加了三步工序，带来的成本增加少，且没有带来面积上的增加，不影响集成电路的集成度。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
图1为本发明实施例提供的一种基于22nm工艺的SONOS结构抗辐照FDSOI场效应管的制备方法的流程示意图；
图2为本发明实施例提供的一种基于22nm工艺的SONOS结构抗辐照FDSOI场效应管的结构示意图；
图3为本发明实施例提供的仿真1的结果示意图；
图4为本发明实施例提供的仿真2的结果示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1、图2，图1为本发明实施例提供的一种基于22nm工艺的SONOS结构抗辐照FDSOI场效应管的制备方法的流程示意图；图2为本发明实施例提供的一种基于22nm工艺的SONOS结构抗辐照FDSOI场效应管的结构示意图。本发明提供一种基于22nm工艺的SONOS结构抗辐照FDSOI场效应管的制备方法，该制备方法包括以下步骤：
步骤1、制备SONOS结构，SONOS结构包括从下到上依次层叠的第一P型衬底层1、第一BOX层、第一Si3N4层、第二BOX层和第一Si层。
步骤1.1、选取第一P型衬底层1；
步骤1.2、利用干氧工艺在第一P型衬底层1上生长第一BOX层。
具体地，通过干氧工艺在1100-1250℃的温度下热氧化生长5-10nm厚度的薄SiO2层，以制备第一BOX层。
步骤1.3、利用原子层沉积(ALD，Atomic layer deposition)方法在第一BOX层上沉积Si3N4材料，以制备第一Si3N4层。
具体地，在第一BOX层上通过原子层沉积方法沉积5-10nm厚度的Si3N4层，以制备第一Si3N4层。
步骤1.4、在所述第一Si3N4层上沉积SiO2材料，以制备第五BOX层。
具体地，在第一Si3N4层上通过原子层沉积方法沉积5-8nm厚度的SiO2层，以制备第五BOX层。
步骤1.5、对第一硅片依次进行氧化和H+离子注入，以制备从下到上依次层叠的第二硅片、SiO2层。
具体地，使用基于Smart Cut的标准300mm SOI制造工艺对第一硅片依次进行厚度为5-10nm的氧化和H+离子注入，以制备得到从下到上依次层叠的第二硅片、SiO2层，即将第一硅片的表层氧化为SiO2层，剩余的第一硅片即为第二硅片。
步骤1.6、将第五BOX层和SiO2层分别进行亲水性键合和低温剥离去除部分第二硅片，并保留第二硅片的第一Si层，以制备SONOS结构，其中，第五BOX层和SiO2层组成第二BOX层。
具体地，首先将第五BOX层与第二硅片上的的SiO2层进行亲水性键合，之后在超高真空CVD反应室中，进行8h高温退火处理，温度为550℃，压强为2.1×10-2Pa，将生长有第一BOX层、第一Si3N4层和第五BOX层的第一P型衬底层1与第二硅片进行低温剥离，并保留了第二硅片的部分Si，该所保留的部分Si即为第一Si层。然后将顶层的第一Si层进行化学机械抛光(CMP，Chemical Mechanical Polish)处理，使得第一Si层厚度在15-18nm，再使用标准RCA清洗法进行硅片的清洗。
步骤2、去除背栅区域的第一BOX层、第一Si3N4层、第二BOX层和第一Si层，以在所形成的背栅区槽内制备背栅10。
步骤2.1、利用干氧工艺在第一Si层上生长第一SiO2缓冲层。
具体地，在1100-1250℃的温度下，在第一Si层上通过干氧工艺生长热氧化生长4-6nm厚度的薄SiO2层，以制备第一SiO2缓冲层。
步骤2.2、在第一SiO2缓冲层上生长第一Si3N4保护层。
具体地，通过原子层沉积方法在第一SiO2缓冲层上生长20-25nm厚度的Si3N4保护层，以制备第一Si3N4保护层。
步骤2.3、在第一Si3N4保护层上旋涂第一光刻胶。
步骤2.4、通过曝光和刻蚀去除掉背栅区域的第一BOX层、第一Si3N4层、第二BOX层和第一Si层，以形成背栅区槽。
具体地，通过曝光在第一Si3N4保护层周边的第一光刻胶上制作宽度30-40nm的窗口；再进行等离子刻蚀(RIE，Reactive ion etching)方法去除掉背栅区域的第一BOX层、第一Si3N4层、第二BOX层和第一Si层，以形成背栅区槽，将背栅区槽的第一P型衬底层1裸露出来。
步骤2.5、在背栅区槽内外延生长Si材料，并对背栅区槽内的Si材料进行掺杂处理，以制备背栅10。
具体地，将没有保护的第一P型衬底层1外延生长Si材料，再对外延区域(即背栅区槽内的Si材料)进行深度为40-60nm、浓度为2×1017cm-3至9×1017cm- 3的掺杂，以制备背栅10。
步骤2.6、去除背栅区域外的第一SiO2缓冲层、第一Si3N4保护层和第一光刻胶。
具体地，先进行CMP抛光，再清洗第一光刻胶，再在175-185℃的热磷酸中清洗去除第一SiO2缓冲层和第一Si3N4保护层。
步骤3、去除浅槽隔离区域的部分厚度的第一P型衬底层1、第一BOX层、第一Si3N4层、第二BOX层和第一Si层，以在所形成的浅槽隔离区槽内制备第一隔离槽区7、第二隔离槽区8和第三隔离槽区9，剩余的第一BOX层、第一Si3N4层、第二BOX层和第一Si层为第三BOX层3、第二Si3N4层4、第四BOX层5和第二Si层6，且从下到上依次层叠的第三BOX层3、第二Si3N4层4、第四BOX层5和第二Si层6位于第一隔离槽区7和第二隔离槽区8之间，背栅10位于第二隔离槽区8和第三隔离槽区9之间。其中，第一隔离槽区7和第二隔离槽区8为U形，第二隔离槽区8和第三隔离槽区9为U形。
步骤3.1、利用干氧工艺在第一Si层上生长第二SiO2缓冲层。
具体地，在第一Si层上通过干氧工艺热氧化生长4-6nm厚度的薄SiO2层，以制备第一SiO2缓冲层。
步骤3.2、在第二SiO2缓冲层上生长第二Si3N4保护层。
具体地，通过原子层沉积方法在第二Si3N4保护层上生长20-25nm厚度的Si3N4保护层，以制备第二Si3N4保护层。
步骤3.3、在第二Si3N4保护层上旋涂第二光刻胶。
步骤3.4、通过曝光和刻蚀去除掉浅槽隔离区域的部分厚度的第一P型衬底层1、第一BOX层、第一Si3N4层、第二BOX层和第一Si层，以形成浅槽隔离区槽。
具体地，通过曝光制作宽度30-40nm的隔离槽窗口，再通过等离子刻蚀方法来刻蚀浅槽隔离区域部分厚度的第一P型衬底层1、第一BOX层、第一Si3N4层、第二BOX层和第一Si层，得到40-60nm深U型的浅槽隔离区槽。
步骤3.5、在浅槽隔离区槽内外延生长SiO2材料，以制备第一隔离槽区7、第二隔离槽区8和所述第三隔离槽区9。
具体地，采用高深宽比工艺(High Aspect Ratio Process,HARP)方式将深U型的浅槽隔离区槽填满SiO2，以制备第一隔离槽区7、第二隔离槽区8和所述第三隔离槽区9。
步骤3.6、去除浅槽隔离区域外的第二SiO2缓冲层、第二Si3N4保护层和第二光刻胶。
具体地，首先进行CMP抛光，再清洗第二光刻胶，之后在175-185℃的热磷酸中清洗去除第二SiO2缓冲层和第二Si3N4保护层。
步骤4、在第三BOX层3下方的第一P型衬底层1进行离子注入以形成背板掺杂区2。
步骤4.1、对第二Si层6进行热氧化处理，以使第二Si层6的表面形成第三SiO2缓冲层。
具体地，在1100-1250℃的温度下进行热氧化处理，以使第二Si层6生长出4-6nmSiO2层作为缓冲隔离层，该缓冲隔离层即为第三SiO2缓冲层。
步骤4.2、在第三SiO2缓冲层上生长第三Si3N4保护层。
具体地，在第三SiO2缓冲层上生长20-25nm厚度的第三Si3N4保护层。
步骤4.3、在第三Si3N4保护层上旋涂第三光刻胶。
步骤4.4、通过在第三光刻胶上的注入窗口进行离子注入形成背板掺杂区2。
具体地，通过曝光在第一隔离槽区7、第二隔离槽区8之间刻蚀出240-260nm注入窗口，然后进行第一步离子注入，注入的为硼离子，注入能量为90-95keV，剂量为3.6×1013cm-3，之后进行第二步离子注入，注入的为硼离子，注入能量16-18keV，剂量1×1013cm-3，最终形成背板掺杂区2。
步骤4.5、去除剩余的第三SiO2缓冲层、第三Si3N4保护层和第三光刻胶。
具体地，清洗第三光刻胶，在175-185℃的热磷酸液中清洗去除第三SiO2缓冲层和第三Si3N4保护层。
步骤5、在部分第二Si层6上制备栅极11。
步骤5.1、利用ALD工艺在部分第二Si层6上沉积高K介质材料，以制备栅氧化层。
具体地，通过ALD工艺在部分第二Si层6上沉积一层4-5nm厚度的高K介质HfO2材料，以制备栅氧化层。
步骤5.2、利用化学气相淀积方法在栅氧化层上制备多晶硅层。
具体地，利用化学气相淀积方法在栅氧化层上沉积厚度50-60nm的多晶硅层。
步骤5.3、利用干氧工艺使多晶硅层的表面形成第四SiO2缓冲层。
具体地，在多晶硅层上通过干氧工艺热氧化生长第四SiO2缓冲层。
步骤5.4、在第四SiO2缓冲层上生长第四Si3N4保护层。
步骤5.5、在所述第四Si3N4保护层上旋涂第四光刻胶。
步骤5.6、通过曝光和光刻形成栅极11。
具体地，通过曝光、显影制作多晶硅栅窗口，然后刻蚀出宽度20-27nm多晶硅栅，以形成栅极11。
步骤5.7、去除剩余的第四SiO2缓冲层、第四Si3N4保护层和第四光刻胶。
具体地，清洗第四光刻胶，在175-185℃的热磷酸液中清洗去除第四SiO2缓冲层、第四Si3N4保护层。
步骤6、在栅极11的两侧分别制备第一层Si3N4侧墙121。
具体地，通过ALD工艺沉积厚度4-6nm的Si3N4材料，涂抹光刻胶，通过曝光、显影，刻蚀掉除侧墙以外的Si3N4，以制备第一层Si3N4侧墙121，之后清洗光刻胶。
步骤7、在第二Si层6的上部分制备两个轻掺杂源漏区17，两个轻掺杂源漏区17之间为第二Si层6。
步骤7.1、利用干氧工艺使栅极11第二Si层6的表面形成第五SiO2缓冲层。
具体地，利用干氧工艺在1100-1200℃的温度下对多晶硅栅(即栅极)与顶层Si(即第二Si层6)进行热氧化，使多晶硅栅与顶层Si表面生长出4-6nm的氧化层作为缓冲隔离层，该缓冲隔离层即为第五SiO2缓冲层。
步骤7.2、在第五SiO2缓冲层上旋涂第五光刻胶。
步骤7.3、通过在第五光刻胶的注入窗口进行离子注入形成轻掺杂源漏区17。
具体地，通过曝光在侧墙两侧的光刻胶上刻蚀出轻掺杂源漏区的注入窗口，并在该窗口内注入浓度为3×1018cm-5×1018cm-3的砷离子，形成深度为4-6nm的轻掺杂源漏区17。
步骤8、在栅极11两侧分别制备源区凸起13和漏区凸起14，其中，在源区凸起13和栅极11之间设置有第一层Si3N4侧墙121，在漏区凸起14和栅极11之间设置有第一层Si3N4侧墙121。
步骤8.1、利用气相外延生长方法在第五光刻胶的注入窗口分别制备源区凸起13和漏区凸起14。
具体地，利用气相外延生长方法在第五光刻胶的注入窗口内生长厚度17-24nm的源区凸起13和漏区凸起14，其中，硅源为SiCl4，高温1100-1200℃，通入的气体为H2。
步骤8.2、去除剩余的第五SiO2缓冲层和第五光刻胶。
具体地，清洗掉第五光刻胶，使用氢氟酸HF溶液去除表面氧化物(即第五SiO2缓冲层)。
步骤9、在第二Si层6内制备源区15和漏区16，且在源区凸起13和漏区凸起14的上方、第一层Si3N4侧墙12111的侧面形成第二层Si3N4侧墙122，源区15和漏区16分别位于两个轻掺杂源漏区17的两侧。
步骤9.1、利用干氧工艺在第二Si层6形成第六SiO2缓冲层。
具体地，利用干氧工艺在1100-1200℃的温度下进行热氧化，以使第二Si层6生长出4-6nm的氧化层作为缓冲隔离层，该缓冲隔离层即为第六SiO2缓冲层。
步骤9.2、在第六SiO2缓冲层上生长第五Si3N4保护层。
具体地，在第六SiO2缓冲层上生长20-25nm厚度的第五Si3N4保护层。
步骤9.3、在第五Si3N4保护层上旋涂第六光刻胶。
步骤9.4、在第六光刻胶的注入窗口对第五Si3N4保护层进行反应离子刻蚀形成第二层Si3N4侧墙122。
具体地，通过曝光在第六光刻胶上刻蚀出长方形的注入窗口，窗口边沿距第一层Si3N4侧墙121的距离为10-15nm；再在注入窗口内对第五Si3N4保护层进行反应离子刻蚀形成第二层Si3N4侧墙122。
步骤9.5、在第六光刻胶的注入窗口进行离子注入分别形成源区15和漏区16。
具体地，采用浓度为1×1019cm-3的砷离子注入对注入窗口内部进行掺杂，使栅极两侧形成深度为第二Si层6的长方形的源区15和漏区16。
步骤9.6、去除剩余的第六SiO2缓冲层和第六光刻胶。
具体地，清洗第六光刻胶，使用HF清洗去除第六SiO2缓冲层。
本发明在普通22nm FDSOI器件基础上，通过往BOX层中增加Si3N4层，改进了常规smart-cut工艺用于制造本发明的SONOS结构，制造成本增加少，且没有带来面积上的增加，不影响集成电路的集成度，增加的Si3N4层使BOX层分为上下两层，引入的势垒增加了电子和空穴的复合，减少了辐照作用下BOX层中陷阱俘获正电荷的数量，同时Si3N4层中辐照产生陷阱负电荷，抵消BOX层中一部分陷阱正电荷的作用，使得BOX层界面附近的沟道深处不易反型，能够提高FDSOI器件抗总剂量辐照能力，可用于大规模集成电路的制备。
实施例二
本实施例在上述实施例的基础上提供一种具体的基于22nm工艺的SONOS结构抗辐照FDSOI场效应管的制备方法，该制备方法包括以下步骤：
步骤1、制作SONOS结构。
1.1)通过干氧工艺在1200℃的温度下热氧化第一P型衬底层1生长10nm厚度的薄SiO2层，在SiO2层上通过原子层沉积方法沉积10nm厚度的Si3N4层，再在Si3N4层上沉积5nm厚度的SiO2层；
1.2)使用基于Smart Cut的标准300mm SOI制造工艺对第一硅片进行厚度5nm氧化和H+离子注入，以制备第二硅片，再将第一P型衬底层1和第二硅片进行亲水性键合；
1.3)在超高真空CVD反应室中，进行8h高温退火处理，温度为550℃，压强为2.1×10-2Pa，将第一P型衬底层1和第二硅片进行低温剥离；
1.4)将第一P型衬底层1的顶层Si(即第一Si层)经CMP处理到厚度18nm，再使用标准RCA清洗法进行硅片的清洗。
步骤2、制作背栅。
2.1)在顶层Si上通过干氧工艺在1200℃的温度下热氧化生长4nm厚度的薄SiO2缓冲层，再在SiO2缓冲层上生长20nm厚度的Si3N4保护层；
2.2)在Si3N4保护层上涂抹一层光刻胶，通过曝光在Si3N4保护层周边的光刻胶上制作宽度40nm的窗口并进行刻蚀，去除掉除了衬底的硅层之外的Si3N4、SiO2、Si和BOX；
2.3)将没有阻挡层保护的硅衬底外延生长Si材料，再对外延区域的Si材料进行深度为60nm、浓度为5×1017cm-3的掺杂；
2.4)再进行化学机械抛光，再清洗光刻胶，再在180℃的热磷酸中清洗去除SiO2缓冲层与Si3N4保护层。
步骤3、制作浅槽隔离。
3.1)在顶层Si上通过干氧工艺在1200℃的温度下热氧化生长4nm厚度的薄SiO2缓冲层，再在SiO2缓冲层上生长20nm厚度的Si3N4保护层；
3.2)通过曝光制作宽度40nm的隔离槽窗口，再通过等离子刻蚀方法来刻蚀顶层Si、BOX与部分硅衬底，得到60nm深U型槽；
3.3)再采用高深宽比工艺(HARP)方式将深U型槽填满SiO2；
3.4)再进行CMP抛光，再清洗光刻胶，再在180℃的热磷酸中清洗去除SiO2缓冲层与Si3N4保护层。
步骤4、背板掺杂。
4.1)在1200℃的温度下进行热氧化，生长出4nm厚度的氧化层作为缓冲隔离层，在缓冲隔离层上生长20nm厚度的Si3N4保护层，再在其上涂抹一层光刻胶，通过曝光在保护层上刻蚀出250nm的注入窗口；
4.2)第一步离子注入，注入离子为硼离子，注入能量为90keV，剂量为3.6×1013cm-3；
4.3)第二步离子注入，注入离子为硼离子，注入能量为16keV，剂量为1×1013cm-3；
4.4)清洗光刻胶，在180℃的热磷酸液中清洗去除SiO2缓冲层与Si3N4保护层。
步骤5、制作高k栅氧化层和多晶硅栅。
5.1)通过ALD工艺沉积一层4nm厚度的高K介质HfO2；
5.2)栅氧化层完成后，使用化学气相淀积的方法在550℃的温度下以SiH4为反应物生长厚度为58nm的多晶硅层，并在多晶硅层上通过干氧工艺在1200℃的温度下热氧化生长4nm厚度的薄SiO2缓冲层；
5.3)在SiO2缓冲层上生长20nm厚度的Si3N4保护层，在Si3N4保护层上制作一层光刻胶，通过曝光在保护层上方宽度为24nm多晶硅栅窗口，再光刻形成多晶硅栅；
5.4)清洗光刻胶，在180℃的热磷酸液中清洗去除SiO2缓冲层与Si3N4保护层。
步骤6、制作第一层Si3N4侧墙。
6.1)通过ALD工艺沉积厚度6nm的Si3N4材料，再涂抹光刻胶，通过曝光、显影，刻蚀掉除侧墙以外的Si3N4；
6.2)再清洗光刻胶。
步骤7、制作轻掺杂源漏区。
7.1)在顶层Si上通过干氧工艺在1200℃的温度下热氧化生长6nm厚度的薄SiO2缓冲层；
7.2)再在其上制作一层光刻胶，通过曝光第一层Si3N4侧墙两侧的光刻胶上刻蚀出轻掺杂源漏区的注入窗口；
7.3)在该窗口内注入浓度为5×1018cm-3的砷离子，形成深度为7nm的轻掺杂源漏区。
步骤8，制作源区凸起和漏区凸起。
8.1)利用气相外延生长法生长厚度为24nm的源区凸起和漏区凸起，硅源为SiCl4，高温1100℃通入H2，再清洗掉光刻胶，使用氢氟酸HF溶液去除表面氧化物。
步骤9，制作源区和漏区。
9.1)在顶层Si上通过干氧工艺在1200℃的温度下热氧化生长4nm厚度的薄SiO2缓冲层；
9.2)在薄SiO2缓冲层上生长20nm厚度的Si3N4保护层，再在其上制作一层光刻胶，通过曝光在保护层上刻蚀出长方形注入窗口，窗口边沿距离第一层Si3N4侧墙15nm；
9.3)再在注入窗口内对Si3N4层进行反应离子刻蚀形成第二层Si3N4侧墙，并采用浓度1×1019cm-3的砷离子注入对窗口内部进行掺杂，使栅极两侧形成深度为9nm的长方形的源区和漏区。
步骤10、源区和漏区掺杂完成后，清洗光刻胶，使用氢氟酸HF溶液除去SiO2缓冲层，完成基于22nm工艺的SONOS结构抗辐照FDSOI场效应管的制作。
实施例三
本实施例在上述实施例的基础上提供一种具体的基于22nm工艺的SONOS结构抗辐照FDSOI场效应管的制备方法，该制备方法制作底层BOX厚度为10nm、中间Si3N4层厚度为10nm，顶层BOX厚度为15nm的22nmFDSOI场效应晶体管，该制备方法包括以下步骤：
步骤1、制作SONOS结构。
1.1)通过干氧工艺在1250℃的温度下热氧化第一P型衬底层1生长10nm厚度的薄SiO2层，在SiO2层上通过原子层沉积方法沉积10nm厚度的Si3N4层，再在Si3N4层上沉积5nm厚度的SiO2层；
1.2)使用基于Smart Cut的标准300mm SOI制造工艺对第一硅片进行厚度10nm氧化和H+离子注入，以制备第二硅片，再将第一P型衬底层1和第二硅片进行亲水性键合；
1.3)在超高真空CVD反应室中，进行8h高温退火处理，温度为550℃，压强为2.1×10-2Pa，将第一P型衬底层1和第二硅片进行低温剥离；
1.4)将第一P型衬底层1的顶层Si(即第一Si层)经CMP处理到厚度16nm，再使用标准RCA清洗法进行硅片的清洗。
步骤2、制作背栅。
2.1)在顶层Si上通过干氧工艺在1250℃的温度下热氧化生长6nm厚度的薄SiO2缓冲层，再在SiO2缓冲层上生长25nm厚度的Si3N4保护层；
2.2)在Si3N4保护层上涂抹一层光刻胶，通过曝光在Si3N4保护层周边的光刻胶上制作宽度40nm的窗口并进行刻蚀，去除掉除了衬底的硅层之外的Si3N4、SiO2、Si和BOX；
2.3)将没有阻挡层保护的硅衬底外延生长Si材料，再对外延区域的Si材料进行深度为60nm、浓度为4×1017cm-3的掺杂；
2.4)再进行化学机械抛光，再清洗光刻胶，再在185℃的热磷酸中清洗去除SiO2缓冲层与Si3N4保护层。
步骤3、制作浅槽隔离。
3.1)在顶层Si上通过干氧工艺在1250℃的温度下热氧化生长6nm厚度的薄SiO2缓冲层，再在SiO2缓冲层上生长25nm厚度的Si3N4保护层；
3.2)通过曝光制作宽度40nm的隔离槽窗口，再通过等离子刻蚀方法来刻蚀顶层Si、BOX与部分硅衬底，得到60nm深U型槽；
3.3)再采用高深宽比工艺(HARP)方式将深U型槽填满SiO2；
3.4)再进行CMP抛光，再清洗光刻胶，再在185℃的热磷酸中清洗去除SiO2缓冲层与Si3N4保护层。
步骤4、背板掺杂。
4.1)在1150℃的温度下进行热氧化，生长出6nm厚度的氧化层作为缓冲隔离层，在缓冲隔离层上生长25nm厚度的Si3N4保护层，再在其上制作一层光刻胶，通过曝光在保护层上刻蚀出260nm的注入窗口；
4.2)第一步离子注入，注入离子为硼离子，注入能量为95keV，剂量为3.6×1013cm-3；
4.3)第二步离子注入，注入离子为硼离子，注入能量为18keV，剂量为1×1013cm-3；
4.4)清洗光刻胶，在185℃的热磷酸液中清洗去除SiO2缓冲层与Si3N4保护层。
步骤5、制作高k栅氧化层和多晶硅栅。
5.1)通过ALD工艺沉积一层4nm厚度的高K介质HfO2；
5.2)栅氧化层完成后，使用化学气相淀积的方法在550℃的温度下以SiH4为反应物生长厚度为58nm的多晶硅层，并在多晶硅层上通过干氧工艺在1250℃的温度下热氧化生长6nm厚度的薄SiO2缓冲层；
5.3)在SiO2缓冲层上生长25nm厚度的Si3N4保护层，在Si3N4保护层上制作一层光刻胶，通过曝光在保护层上方宽度为24nm多晶硅栅窗口，再光刻形成多晶硅栅；
5.4)清洗光刻胶，在185℃的热磷酸液中清洗去除SiO2缓冲层与Si3N4保护层。
步骤6、制作第一层Si3N4侧墙。
6.1)通过ALD工艺沉积厚度6nm的Si3N4侧墙，再涂抹光刻胶，通过曝光、显影，刻蚀掉除侧墙以外的Si3N4；
6.2)再清洗光刻胶。
步骤7、制作轻掺杂源漏区。
7.1)在顶层Si上通过干氧工艺在1250℃的温度下热氧化生长6nm厚度的薄SiO2缓冲层；
7.2)再在其上涂抹一层光刻胶，通过曝光第一层Si3N4侧墙两侧的光刻胶上刻蚀出轻掺杂源漏区的注入窗口；
7.3)在该窗口内注入浓度为4×1018cm-3的砷离子，形成深度为5nm的轻掺杂源漏区。
步骤8，制作源区凸起和漏区凸起。
8.1)利用气相外延生长法生长厚度为24nm的源区凸起和漏区凸起，硅源为SiCl4，高温1150℃通入H2，再清洗掉光刻胶，使用氢氟酸HF溶液去除表面氧化物。
步骤9，制作源区和漏区。
9.1)在顶层Si上通过干氧工艺在1250℃的温度下热氧化生长6nm厚度的薄SiO2缓冲层；
9.2)在薄SiO2缓冲层上生长25nm厚度的Si3N4保护层，再在其上制作一层光刻胶，通过曝光在保护层上刻蚀出长方形注入窗口，窗口边沿距离第一层Si3N4侧墙15nm；
9.3)再在注入窗口内对Si3N4层进行反应离子刻蚀形成第二层Si3N4侧墙，并采用浓度1×1019cm-3的砷离子注入对窗口内部进行掺杂，使栅极两侧形成深度为7nm的长方形的源区和漏区。
步骤10，源区和漏区掺杂完成后，清洗光刻胶，使用氢氟酸HF溶液除去SiO2缓冲层，完成基于22nm工艺的SONOS结构抗辐照FDSOI场效应管的制作。
本发明的效果可以通过以下仿真进一步说明：
一.仿真条件：
辐照参数：器件处于TG偏置，源极和漏极电压为0.8V，衬底和栅极电压为0V，氧化物陷阱最大浓度为5×1018cm-3，辐照剂量为0、100krad(SiO2)、200krad(SiO2)、400krad(SiO2)、600krad(SiO2)、800krad(SiO2)。
转移特性参数：漏极电压为0.05V，源极和衬底电压为0V，栅极电压从0V扫到1V。
器件三维模型通过Sentaurus软件的器件结构描述工具SDE生成，仿真物理环境通过器件模拟工具SDEVICES设置。
二.仿真内容：
仿真1
利用上述仿真参数仿真本发明实例二制作的器件和常规器件的电学特性，结果如图3，其中图3(a)是本发明器件与常规器件随辐照剂量累积，关态漏电流的增长趋势图；图3(b)是常规器件的转移特性曲线图；图3(c)是本发明实例二制作的器件的转移特性曲线。
从图3(a)中可以看出常规器件随辐照剂量累积，关态漏电流迅速增加，当辐照剂量累积至200krad(SiO2)时，常规器件已经出现明显的关态漏电流。而本发明器件在200krad(SiO2)以下的关态漏电几乎不增加，当总剂量累积至800krad(SiO2)时，关态漏电无明显增加，比常规器件关态漏电流小约2个数量级。
从图3(b)、图3(c)中可以看出，在氧化物空间陷阱电荷浓度低的优良工艺条件下，本发明器件无论在关态漏电流、阈值电压漂移以及亚阈值特性退化方面均优于常规器件。
仿真2
利用上述仿真参数仿真本发明实例三制作的器件和常规器件的电学特性，结果如图4，其中图4(a)是本发明器件与常规器件随辐照剂量累积，关态漏电流的增长趋势；其中图4(b)是常规器件的转移特性曲线；其中图4(c)是本发明实例三制作的器件的转移特性曲线。
从图4(a)中可以看出常规器件随着辐照剂量累积，关态漏电流迅速增加，当辐照剂量累积至200krad(SiO2)时，常规器件已经出现明显的关态漏电流。而本发明器件当总剂量累积至800krad(SiO2)时关态漏电流几乎不增加，比常规器件关态漏电流小约2个数量级。
从图4(b)、图4(c)中可以看出，在氧化物空间陷阱电荷浓度高的恶劣工艺条件下，本发明器件无论在关态漏电流、阈值电压漂移以及亚阈值特性退化方面均优于常规器件。
仿真结果表明：
本发明具有较强的抗总剂量辐照能力，在相同总剂量辐照条件下，关态漏电流较普通FDSOI器件明显降低；
本发明随剂量累积泄漏电流无明显增长，当辐照剂量累积至800krad(SiO2)时关态漏电流比普通22nmFDSOI器件小2个数量级，表现出十分良好的抗总剂量辐照能力。
实施例四
请参见图2，图2为本发明实施例提供的一种基于22nm工艺的SONOS结构抗辐照FDSOI场效应管的结构示意图。本发明提出一种基于22nm工艺的SONOS结构抗辐照FDSOI场效应管，该场效应管由实施例一所述的制备方法制备形成，该场效应管包括：
第一P型衬底层1；
背板掺杂区2，位于第一P型衬底层1内；
第三BOX层3，位于背板掺杂区2之上；
第二Si3N4层4，位于第三BOX层3之上；
第四BOX层5，位于第二Si3N4层4之上；
第二Si层6，位于第四BOX层5；
第一隔离槽区7、第二隔离槽区8和第三隔离槽区9，位于第一P型衬底层1之上，且背板掺杂区2、第三BOX层3、第二Si3N4层4、第四BOX层5和第二Si层6位于第一隔离槽区7和第二隔离槽区8；
背栅10，位于第一P型衬底层1之上，且背栅10位于第二隔离槽区8和第三隔离槽区9；
源区15和漏区16，分别位于第二Si层6内，且位于第二Si层6的两端；
两个轻掺杂源漏区17，位于源区15和漏区16之间，且两个轻掺杂源漏区17之间为第二Si层6；
栅极11，位于两个轻掺杂源漏区17之间的第二Si层6之上；
两个第一层Si3N4侧墙121，分别位于栅极11的两侧；
源区凸起13和漏区凸起14，分别位于两个第一层Si3N4侧墙121的两侧；
两个第二层Si3N4侧墙122，分别位于两个第一层Si3N4侧墙121的两侧，且分别位于源区凸起13和漏区凸起14的上方。
在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特数据点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特数据点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (8)

1.一种基于22nm工艺的SONOS结构抗辐照FDSOI场效应管的制备方法，其特征在于，包括以下步骤：
制备SONOS结构，所述SONOS结构包括从下到上依次层叠的第一P型衬底层(1)、第一BOX层、第一Si3N4层、第二BOX层和第一Si层；
去除背栅区域的所述第一BOX层、所述第一Si3N4层、所述第二BOX层和所述第一Si层，以在所形成的背栅区槽内制备背栅(10)；
去除浅槽隔离区域的部分厚度的所述第一P型衬底层(1)、所述第一BOX层、所述第一Si3N4层、所述第二BOX层和所述第一Si层，以在所形成的浅槽隔离区槽内制备第一隔离槽区(7)、第二隔离槽区(8)和第三隔离槽区(9)，剩余的所述第一BOX层、所述第一Si3N4层、所述第二BOX层和所述第一Si层为第三BOX层(3)、第二Si3N4层(4)、第四BOX层(5)和第二Si层(6)，且从下到上依次层叠的所述第三BOX层(3)、所述第二Si3N4层(4)、所述第四BOX层(5)和所述第二Si层(6)位于所述第一隔离槽区(7)和所述第二隔离槽区(8)之间，所述背栅(10)位于所述第二隔离槽区(8)和所述第三隔离槽区(9)之间；
在所述第三BOX层(3)下方的所述第一P型衬底层(1)进行离子注入以形成背板掺杂区(2)；
在部分所述第二Si层(6)上制备栅极(11)；
在所述栅极(11)的两侧分别制备第一层Si3N4侧墙(121)；
在所述第二Si层(6)的上部分制备两个轻掺杂源漏区(17)，两个所述轻掺杂源漏区(17)之间为所述第二Si层(6)；
在所述栅极(11)两侧分别制备源区凸起(13)和漏区凸起(14)，其中，在所述源区凸起(13)和所述栅极(11)之间设置有第一层Si3N4侧墙(121)，在所述漏区凸起(14)和所述栅极(11)之间设置有第一层Si3N4侧墙(121)；
在所述第二Si层(6)内制备源区(15)和漏区(16)，且在所述源区凸起(13)和所述漏区凸起(14)的上方、所述第一层Si3N4侧墙(121)的侧面形成第二层Si3N4侧墙(122)，所述源区(15)和所述漏区(16)分别位于两个所述轻掺杂源漏区(17)的两侧；
制备SONOS结构，包括：
选取所述第一P型衬底层(1)；
利用干氧工艺在所述第一P型衬底层(1)上生长第一BOX层；
利用原子层沉积方法在所述第一BOX层上沉积Si3N4材料，以制备第一Si3N4层；
在所述第一Si3N4层上沉积SiO2材料，以制备第五BOX层；
对第一硅片依次进行氧化和H+离子注入，以制备从下到上依次层叠的第二硅片、SiO2层；
将所述第五BOX层和所述SiO2层分别进行亲水性键合和低温剥离去除部分第二硅片，并保留所述第二硅片的第一Si层，以制备所述SONOS结构，其中，所述第五BOX层和所述SiO2层组成所述第二BOX层。
2.根据权利要求1所述的基于22nm工艺的SONOS结构抗辐照FDSOI场效应管的制备方法，其特征在于，去除背栅区域的所述第一BOX层、所述第一Si3N4层、所述第二BOX层和所述第一Si层，以在所形成的背栅区槽内制备背栅(10)，包括：
利用干氧工艺在所述第一Si层上生长第一SiO2缓冲层；
在所述第一SiO2缓冲层上生长第一Si3N4保护层；
在所述第一Si3N4保护层上旋涂第一光刻胶；
通过曝光和刻蚀去除掉背栅区域的所述第一BOX层、所述第一Si3N4层、所述第二BOX层和所述第一Si层，以形成所述背栅区槽；
在所述背栅区槽内外延生长Si材料，并对所述背栅区槽内的Si材料进行掺杂处理，以制备背栅(10)；
去除所述背栅区域外的所述第一SiO2缓冲层、所述第一Si3N4保护层和所述第一光刻胶。
3.根据权利要求1所述的基于22nm工艺的SONOS结构抗辐照FDSOI场效应管的制备方法，其特征在于，去除浅槽隔离区域的部分厚度的所述第一P型衬底层(1)、所述第一BOX层、所述第一Si3N4层、所述第二BOX层和所述第一Si层，以在所形成的浅槽隔离区槽内制备第一隔离槽区(7)、第二隔离槽区(8)和第三隔离槽区(9)，包括：
利用干氧工艺在所述第一Si层上生长第二SiO2缓冲层；
在所述第二SiO2缓冲层上生长第二Si3N4保护层；
在所述第二Si3N4保护层上旋涂第二光刻胶；
通过曝光和刻蚀去除掉浅槽隔离区域的部分厚度的所述第一P型衬底层(1)、所述第一BOX层、所述第一Si3N4层、所述第二BOX层和所述第一Si层，以形成所述浅槽隔离区槽；
在所述浅槽隔离区槽内外延生长SiO2材料，以制备所述第一隔离槽区(7)、所述第二隔离槽区(8)和所述第三隔离槽区(9)；
去除所述浅槽隔离区域外的所述第二SiO2缓冲层、所述第二Si3N4保护层和第二光刻胶。
4.根据权利要求1所述的基于22nm工艺的SONOS结构抗辐照FDSOI场效应管的制备方法，其特征在于，在所述第三BOX层(3)下方的所述第一P型衬底层(1)进行离子注入以形成背板掺杂区(2)；
对所述第二Si层(6)进行热氧化处理，以使所述第二Si层(6)的表面形成第三SiO2缓冲层；
在所述第三SiO2缓冲层上生长第三Si3N4保护层；
在所述第三Si3N4保护层上旋涂第三光刻胶；
通过在所述第三光刻胶上的注入窗口进行离子注入形成背板掺杂区(2)；
去除剩余的所述第三SiO2缓冲层、所述第三Si3N4保护层和所述第三光刻胶。
5.根据权利要求1所述的基于22nm工艺的SONOS结构抗辐照FDSOI场效应管的制备方法，其特征在于，在部分所述第二Si层(6)上制备栅极(11)，包括：
利用ALD工艺在部分所述第二Si层(6)上沉积高K介质材料，以制备栅氧化层；
利用化学气相淀积方法在所述栅氧化层上制备多晶硅层；
利用干氧工艺使所述多晶硅层的表面形成第四SiO2缓冲层；
在所述第四SiO2缓冲层上生长第四Si3N4保护层；
在所述第四Si3N4保护层上旋涂第四光刻胶；
通过曝光和光刻形成所述栅极(11)；
去除剩余的所述第四SiO2缓冲层、所述第四Si3N4保护层和所述第四光刻胶。
6.根据权利要求1所述的基于22nm工艺的SONOS结构抗辐照FDSOI场效应管的制备方法，其特征在于，在所述第二Si层(6)的上部分制备两个轻掺杂源漏区(17)，两个所述轻掺杂源漏区(17)之间为所述第二Si层(6)，包括：
利用干氧工艺使所述栅极(11)和所述第二Si层(6)的表面形成第五SiO2缓冲层；
在所述第五SiO2缓冲层上旋涂第五光刻胶；
通过在所述第五光刻胶的注入窗口进行离子注入形成所述轻掺杂源漏区(17)。
7.根据权利要求6所述的基于22nm工艺的SONOS结构抗辐照FDSOI场效应管的制备方法，其特征在于，在所述栅极(11)两侧分别制备源区凸起(13)和漏区凸起(14)，包括：
利用气相外延生长方法在第五光刻胶的注入窗口分别制备源区凸起(13)和漏区凸起(14)；
去除剩余的所述第五SiO2缓冲层和所述第五光刻胶。
8.根据权利要求1所述的基于22nm工艺的SONOS结构抗辐照FDSOI场效应管的制备方法，其特征在于，在所述第二Si层(6)内制备源区(15)和漏区(16)，且在所述源区凸起(13)和所述漏区凸起(14)的上方、所述第一层Si3N4侧墙(121)的侧面形成第二层Si3N4侧墙(122)，包括：
利用干氧工艺在所述第二Si层(6)形成第六SiO2缓冲层；
在所述第六SiO2缓冲层上生长第五Si3N4保护层；
在所述第五Si3N4保护层上旋涂第六光刻胶；
在所述第六光刻胶的注入窗口对所述第五Si3N4保护层进行反应离子刻蚀形成第二层Si3N4侧墙(122)；
在所述第六光刻胶的注入窗口进行离子注入分别形成所述源区(15)和所述漏区(16)；
去除剩余的所述第六SiO2缓冲层和所述第六光刻胶。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113611737A (zh) * 2021-08-05 2021-11-05 西安电子科技大学 基于22nm工艺条件的抗辐照FDSOI场效应管及其制备方法
CN113644115B (zh) * 2021-08-09 2023-03-21 西安电子科技大学 基于22nm工艺的抗辐照FDSOI场效应管及其制备方法
CN113921612A (zh) * 2021-10-09 2022-01-11 广东省大湾区集成电路与系统应用研究院 一种背栅调制器件及其制备方法、存储器、逻辑器件
WO2024087189A1 (zh) * 2022-10-28 2024-05-02 苏州大学 抗辐照场效应晶体管器件及其在抗辐照环境的应用

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1706038A (zh) * 2002-10-18 2005-12-07 先进微装置公司 通过掩埋氧化物层中的压缩材料导入张力应变硅的半导体器件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125879A (ja) * 1996-10-18 1998-05-15 Sony Corp 張り合わせｓｏｉ基板、その作製方法及びそれに形成されたｍｏｓトランジスター
US6888198B1 (en) * 2001-06-04 2005-05-03 Advanced Micro Devices, Inc. Straddled gate FDSOI device
JP2007180402A (ja) * 2005-12-28 2007-07-12 Toshiba Corp 半導体装置及びその製造方法
JP2008235598A (ja) * 2007-03-20 2008-10-02 Toshiba Corp 半導体記憶装置及びその製造方法
US20100038686A1 (en) * 2008-08-14 2010-02-18 Advanced Micro Devices, Inc. Soi substrates and devices on soi substrates having a silicon nitride diffusion inhibition layer and methods for fabricating
US8395213B2 (en) * 2010-08-27 2013-03-12 Acorn Technologies, Inc. Strained semiconductor using elastic edge relaxation of a stressor combined with buried insulating layer
US8748258B2 (en) * 2011-12-12 2014-06-10 International Business Machines Corporation Method and structure for forming on-chip high quality capacitors with ETSOI transistors
US9231063B2 (en) * 2014-02-24 2016-01-05 International Business Machines Corporation Boron rich nitride cap for total ionizing dose mitigation in SOI devices
US9997606B2 (en) * 2016-09-30 2018-06-12 International Business Machines Corporation Fully depleted SOI device for reducing parasitic back gate capacitance
US10559693B2 (en) * 2017-09-25 2020-02-11 Ahmad Houssam Tarakji Area-efficient single-legged SOI MOSFET structure immune to single-event-effects and bipolar latch-up
CN112086516B (zh) * 2020-08-10 2024-01-19 中国科学院微电子研究所 一种绝缘体上半导体结构及其抗总剂量辐照加固方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1706038A (zh) * 2002-10-18 2005-12-07 先进微装置公司 通过掩埋氧化物层中的压缩材料导入张力应变硅的半导体器件

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