JPH10125879A - 張り合わせｓｏｉ基板、その作製方法及びそれに形成されたｍｏｓトランジスター - Google Patents
張り合わせｓｏｉ基板、その作製方法及びそれに形成されたｍｏｓトランジスターInfo
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- JPH10125879A JPH10125879A JP27590396A JP27590396A JPH10125879A JP H10125879 A JPH10125879 A JP H10125879A JP 27590396 A JP27590396 A JP 27590396A JP 27590396 A JP27590396 A JP 27590396A JP H10125879 A JPH10125879 A JP H10125879A
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Abstract
(57)【要約】
【課題】 ＭＯＳトランジスターのチャネル領域とソー
ス／ドレイン領域で異なる厚さのSOI 層を有する張り合
わせＳＯＩ基板及びその作製方法を提供する。 【解決手段】 第１のSiウエハーの表面上に第１のシリ
コン酸化膜102 を形成し、この酸化膜102 の上に、第１
のＳｉウエハーに形成されるMOSFETのチャネル領域の上
方に位置する構造物103 を形成し、このＳｉウエハーに
構造物103 及び上記酸化膜102 を通して Smart Cut法に
おけるイオン注入を行う。これにより、上記Ｓｉウエハ
ーにおいて構造物103 の下方の領域におけるイオン注入
のピークレンジをその他の領域におけるイオン注入のピ
ークレンジより浅く形成する。構造物103 及び上記酸化
膜102 の上に第２のシリコン酸化膜106 を形成し、この
酸化膜106 の表面に第２のＳｉウエハー107 を張り合わ
せ、この後、第１のＳｉウエハーを上記イオン注入のピ
ークレンジの部分で切断する。
ス／ドレイン領域で異なる厚さのSOI 層を有する張り合
わせＳＯＩ基板及びその作製方法を提供する。 【解決手段】 第１のSiウエハーの表面上に第１のシリ
コン酸化膜102 を形成し、この酸化膜102 の上に、第１
のＳｉウエハーに形成されるMOSFETのチャネル領域の上
方に位置する構造物103 を形成し、このＳｉウエハーに
構造物103 及び上記酸化膜102 を通して Smart Cut法に
おけるイオン注入を行う。これにより、上記Ｓｉウエハ
ーにおいて構造物103 の下方の領域におけるイオン注入
のピークレンジをその他の領域におけるイオン注入のピ
ークレンジより浅く形成する。構造物103 及び上記酸化
膜102 の上に第２のシリコン酸化膜106 を形成し、この
酸化膜106 の表面に第２のＳｉウエハー107 を張り合わ
せ、この後、第１のＳｉウエハーを上記イオン注入のピ
ークレンジの部分で切断する。
Description
【０００１】
【発明の属する技術分野】この発明は、張り合わせＳＯ
Ｉ基板に係わり、特に、ＭＯＳトランジスターのチャネ
ル領域とソース／ドレイン領域で異なる厚さのＳＯＩ層
を有する張り合わせＳＯＩ基板、その作製方法及びそれ
に形成されたＭＯＳトランジスターに関する。
Ｉ基板に係わり、特に、ＭＯＳトランジスターのチャネ
ル領域とソース／ドレイン領域で異なる厚さのＳＯＩ層
を有する張り合わせＳＯＩ基板、その作製方法及びそれ
に形成されたＭＯＳトランジスターに関する。
【０００２】
【従来の技術】酸化膜のような絶縁膜上の単結晶シリコ
ン(Silicon on Insulator : SOI)層に形成されたＭＯＳ
トランジスターは、通常のＭＯＳトランジスターに比べ
て優れた耐放射線特性及びラッチアップ特性を有すると
ともに、ショートチャネル効果の抑制にも優れている。
特に、ウエハー張り合わせ技術を適用したＳＯＩ基板の
作製方法は、一般に極めて欠陥の少ないＳＯＩ層が得ら
れることから、近年最も注目される技術の一つになって
いる。
ン(Silicon on Insulator : SOI)層に形成されたＭＯＳ
トランジスターは、通常のＭＯＳトランジスターに比べ
て優れた耐放射線特性及びラッチアップ特性を有すると
ともに、ショートチャネル効果の抑制にも優れている。
特に、ウエハー張り合わせ技術を適用したＳＯＩ基板の
作製方法は、一般に極めて欠陥の少ないＳＯＩ層が得ら
れることから、近年最も注目される技術の一つになって
いる。
【０００３】上記ウエハー張り合わせ技術を用いてＳＯ
Ｉ基板を作製する方法の一つとして、最近、Smart Cut
Technology (Smart Cut Process)と称するものがフラン
スのSOITEC社において商業化されている。
Ｉ基板を作製する方法の一つとして、最近、Smart Cut
Technology (Smart Cut Process)と称するものがフラン
スのSOITEC社において商業化されている。
【０００４】以下、図面を参照して上記 Smart Cut Pro
cessについて説明する。図１１（ａ）〜図１１（ｄ）
は、従来の張り合わせＳＯＩ基板の作製方法（Smart Cu
t Process ）を示す断面図である。先ず、図１１（ａ）
に示すように、第１のＳｉウエハー1101の上には厚さが
例えば４００ｎｍの酸化膜層1102が熱酸化法により形成
される。
cessについて説明する。図１１（ａ）〜図１１（ｄ）
は、従来の張り合わせＳＯＩ基板の作製方法（Smart Cu
t Process ）を示す断面図である。先ず、図１１（ａ）
に示すように、第１のＳｉウエハー1101の上には厚さが
例えば４００ｎｍの酸化膜層1102が熱酸化法により形成
される。
【０００５】次に、図１１（ｂ）に示すように、第１の
Ｓｉウエハー1101には酸化膜層602を通して例えば水素
イオン1109が２×１０16／ｃｍ2 〜５×１０16／ｃｍ2
程度のドーズ量（これは半導体プロセスにおけるソース
／ドレイン領域形成時のドーズ量の１０倍程度）でイオ
ン注入が行われる。この際のイオン注入エネルギーは該
イオン注入のピークレンジ（Ｒｐ）1103が第１のＳｉウ
エハー1101中に存するように設定され、具体的にはＲｐ
は酸化膜層1102と第１のＳｉウエハー1101との境界面か
ら２５０ｎｍ程度の深さに設定される。
Ｓｉウエハー1101には酸化膜層602を通して例えば水素
イオン1109が２×１０16／ｃｍ2 〜５×１０16／ｃｍ2
程度のドーズ量（これは半導体プロセスにおけるソース
／ドレイン領域形成時のドーズ量の１０倍程度）でイオ
ン注入が行われる。この際のイオン注入エネルギーは該
イオン注入のピークレンジ（Ｒｐ）1103が第１のＳｉウ
エハー1101中に存するように設定され、具体的にはＲｐ
は酸化膜層1102と第１のＳｉウエハー1101との境界面か
ら２５０ｎｍ程度の深さに設定される。
【０００６】次に、上記酸化膜層1102の表面が洗浄され
た後、図１１（ｃ）に示すように、酸化膜層1102の表面
と第２のＳｉウエハー1104の表面とが張り合わされる。
この張り合わせは室温にて行われる。
た後、図１１（ｃ）に示すように、酸化膜層1102の表面
と第２のＳｉウエハー1104の表面とが張り合わされる。
この張り合わせは室温にて行われる。
【０００７】この後、上記張り合わされた第１、第２の
ウエハー1101、1104 は、図示せぬ拡散炉に入れられ、こ
の拡散炉によって４００℃〜５００℃程度の低温でアニ
ールされる。この際に、第１のウエハー1101は上記イオ
ン注入のピークレンジ（Ｒｐ）1103において切断され
る。これにより、図１１（ｄ）に示すように、第２のウ
エハー1104の上には酸化膜層（絶縁膜）1102を介して厚
さが２５０ｎｍ程度のＳＯＩ層（単結晶シリコン層）11
05が形成される。この結果、張り合わせＳＯＩ基板1110
が形成される。
ウエハー1101、1104 は、図示せぬ拡散炉に入れられ、こ
の拡散炉によって４００℃〜５００℃程度の低温でアニ
ールされる。この際に、第１のウエハー1101は上記イオ
ン注入のピークレンジ（Ｒｐ）1103において切断され
る。これにより、図１１（ｄ）に示すように、第２のウ
エハー1104の上には酸化膜層（絶縁膜）1102を介して厚
さが２５０ｎｍ程度のＳＯＩ層（単結晶シリコン層）11
05が形成される。この結果、張り合わせＳＯＩ基板1110
が形成される。
【０００８】次に、上記ＳＯＩ層1105の表面を５０ｎｍ
程度研磨することにより、ＳＯＩ層1105の表面における
切断に伴うダメージが除去される。この後、この張り合
わせＳＯＩ基板1110は１１００℃の高温でアニールされ
る。これは、張り合わせＳＯＩ基板1110の張り合わせ強
度を強化するとともに、ＳＯＩ層1105の表面近傍におけ
る結晶欠陥を低減するための処理である。このようにし
て従来の張り合わせＳＯＩ基板が作製される。この方法
によれば、厚さのばらつきが±５ｎｍという極めて均一
性の高いＳＯＩ層1105をウエハーの全表面上に形成する
ことができる。
程度研磨することにより、ＳＯＩ層1105の表面における
切断に伴うダメージが除去される。この後、この張り合
わせＳＯＩ基板1110は１１００℃の高温でアニールされ
る。これは、張り合わせＳＯＩ基板1110の張り合わせ強
度を強化するとともに、ＳＯＩ層1105の表面近傍におけ
る結晶欠陥を低減するための処理である。このようにし
て従来の張り合わせＳＯＩ基板が作製される。この方法
によれば、厚さのばらつきが±５ｎｍという極めて均一
性の高いＳＯＩ層1105をウエハーの全表面上に形成する
ことができる。
【０００９】この後、上記張り合わせＳＯＩ基板におけ
るＳＯＩ層1105には図示せぬＭＯＳトランジスターが形
成される。
るＳＯＩ層1105には図示せぬＭＯＳトランジスターが形
成される。
【００１０】
【発明が解決しようとする課題】ところで、現在ではＭ
ＯＳトランジスターの微細化が進み、ＭＯＳトランジス
ターのチャネル領域において必要とされるＳＯＩ層の厚
さも極めて薄いものとなる。このＳＯＩ層の厚さは例え
ば０．１８μｍ世代で約３０ｎｍである。これに対し
て、ＭＯＳトランジスターのソース／ドレイン領域にお
いて必要とされるＳＯＩ層の厚さは、チャネル領域にお
けるＳＯＩ層の厚さより厚いものとなる。もし、ソース
／ドレイン領域におけるＳＯＩ層の厚さを、チャネル領
域において必要とされるＳＯＩ層の厚さまで薄くする
と、ソース／ドレイン領域における寄生抵抗が増加する
ため、ＭＯＳトランジスターの性能上、好ましくない。
ＯＳトランジスターの微細化が進み、ＭＯＳトランジス
ターのチャネル領域において必要とされるＳＯＩ層の厚
さも極めて薄いものとなる。このＳＯＩ層の厚さは例え
ば０．１８μｍ世代で約３０ｎｍである。これに対し
て、ＭＯＳトランジスターのソース／ドレイン領域にお
いて必要とされるＳＯＩ層の厚さは、チャネル領域にお
けるＳＯＩ層の厚さより厚いものとなる。もし、ソース
／ドレイン領域におけるＳＯＩ層の厚さを、チャネル領
域において必要とされるＳＯＩ層の厚さまで薄くする
と、ソース／ドレイン領域における寄生抵抗が増加する
ため、ＭＯＳトランジスターの性能上、好ましくない。
【００１１】すなわち、ＭＯＳトランジスターの微細化
に伴い、チャネル領域におけるＳＯＩ層の厚さを薄くす
るとともに、ソース／ドレイン領域におけるＳＯＩ層の
厚さを厚くしたＳＯＩ基板が必要となる。
に伴い、チャネル領域におけるＳＯＩ層の厚さを薄くす
るとともに、ソース／ドレイン領域におけるＳＯＩ層の
厚さを厚くしたＳＯＩ基板が必要となる。
【００１２】しかしながら、上記従来の張り合わせＳＯ
Ｉ基板の作製方法（Smart Cut 法）では、ＳＯＩ層1105
の厚さを一定にしか形成できず、上述したような異なる
厚さを有するＳＯＩ層1105を形成することはできない。
Ｉ基板の作製方法（Smart Cut 法）では、ＳＯＩ層1105
の厚さを一定にしか形成できず、上述したような異なる
厚さを有するＳＯＩ層1105を形成することはできない。
【００１３】また、前述したように、ＳＯＩ層に形成さ
れたＭＯＳトランジスターはショートチャネル効果の抑
制にも優れているが、トランジスターの微細化がより進
むにつれて、ＳＯＩ層に形成されたＭＯＳトランジスタ
ーであってもショートチャネル効果が生じる。つまり、
ＭＯＳトランジスターのゲート長が短くなることによ
り、ドレインからの電気力線がチャネルが形成される部
分のＳＯＩ層を通ってソースに達し、その結果、リーク
電流が増大してしまうという問題が生じる。
れたＭＯＳトランジスターはショートチャネル効果の抑
制にも優れているが、トランジスターの微細化がより進
むにつれて、ＳＯＩ層に形成されたＭＯＳトランジスタ
ーであってもショートチャネル効果が生じる。つまり、
ＭＯＳトランジスターのゲート長が短くなることによ
り、ドレインからの電気力線がチャネルが形成される部
分のＳＯＩ層を通ってソースに達し、その結果、リーク
電流が増大してしまうという問題が生じる。
【００１４】この発明は上記のような事情を考慮してな
されたものであり、その目的は、ＭＯＳトランジスター
のチャネル領域とソース／ドレイン領域で異なる厚さの
ＳＯＩ層を有する張り合わせＳＯＩ基板及びその作製方
法を提供することにある。
されたものであり、その目的は、ＭＯＳトランジスター
のチャネル領域とソース／ドレイン領域で異なる厚さの
ＳＯＩ層を有する張り合わせＳＯＩ基板及びその作製方
法を提供することにある。
【００１５】また、この発明の目的は、ＭＯＳトランジ
スターのショートチャネル効果を抑制することが可能な
張り合わせＳＯＩ基板に形成されたＭＯＳトランジスタ
ーを提供することにある。
スターのショートチャネル効果を抑制することが可能な
張り合わせＳＯＩ基板に形成されたＭＯＳトランジスタ
ーを提供することにある。
【００１６】
【課題を解決するための手段】この発明に係る張り合わ
せＳＯＩ基板の作製方法は、上記課題を解決するため、
Ｓｉウエハーの表面上に第１の絶縁膜を形成する工程
と、上記第１の絶縁膜の上に、上記Ｓｉウエハーに形成
されるＭＯＳトランジスターのチャネル領域の上方に位
置する構造物を形成する工程と、上記Ｓｉウエハーに上
記構造物及び上記第１の絶縁膜を通して Smart Cut法に
おけるイオン注入を行うことにより、該Ｓｉウエハーに
おいて該構造物の下方の領域におけるイオン注入のピー
クレンジをその他の領域におけるイオン注入のピークレ
ンジより浅く形成する工程と、上記構造物及び上記第１
の絶縁膜の上に第２の絶縁膜を形成する工程と、上記第
２の絶縁膜の表面に半導体ウエハーを張り合わせる工程
と、上記Ｓｉウエハーを上記イオン注入のピークレンジ
の部分で切断する工程と、を具備することを特徴として
いる。
せＳＯＩ基板の作製方法は、上記課題を解決するため、
Ｓｉウエハーの表面上に第１の絶縁膜を形成する工程
と、上記第１の絶縁膜の上に、上記Ｓｉウエハーに形成
されるＭＯＳトランジスターのチャネル領域の上方に位
置する構造物を形成する工程と、上記Ｓｉウエハーに上
記構造物及び上記第１の絶縁膜を通して Smart Cut法に
おけるイオン注入を行うことにより、該Ｓｉウエハーに
おいて該構造物の下方の領域におけるイオン注入のピー
クレンジをその他の領域におけるイオン注入のピークレ
ンジより浅く形成する工程と、上記構造物及び上記第１
の絶縁膜の上に第２の絶縁膜を形成する工程と、上記第
２の絶縁膜の表面に半導体ウエハーを張り合わせる工程
と、上記Ｓｉウエハーを上記イオン注入のピークレンジ
の部分で切断する工程と、を具備することを特徴として
いる。
【００１７】この発明に係る張り合わせＳＯＩ基板は、
半導体基板と、上記半導体基板の表面上に張り合わされ
た絶縁膜と、上記絶縁膜の上に形成された単結晶シリコ
ンからなる層であって、ＭＯＳトランジスターのチャネ
ルを形成する領域の厚さが該ＭＯＳトランジスターのソ
ース／ドレインを形成する領域の厚さより薄く形成され
たＳＯＩ層と、を具備することを特徴としている。
半導体基板と、上記半導体基板の表面上に張り合わされ
た絶縁膜と、上記絶縁膜の上に形成された単結晶シリコ
ンからなる層であって、ＭＯＳトランジスターのチャネ
ルを形成する領域の厚さが該ＭＯＳトランジスターのソ
ース／ドレインを形成する領域の厚さより薄く形成され
たＳＯＩ層と、を具備することを特徴としている。
【００１８】また、半導体基板と、上記半導体基板の表
面上に張り合わされた凹部を有する絶縁膜と、上記凹部
内に形成された構造物と、上記構造物及び上記絶縁膜の
上に形成された単結晶シリコンからなる層であって、該
構造物の直上に位置するＭＯＳトランジスターのチャネ
ルを形成する領域の厚さが該ＭＯＳトランジスターのソ
ース／ドレインを形成する領域の厚さより薄く形成され
たＳＯＩ層と、を具備することを特徴としている。
面上に張り合わされた凹部を有する絶縁膜と、上記凹部
内に形成された構造物と、上記構造物及び上記絶縁膜の
上に形成された単結晶シリコンからなる層であって、該
構造物の直上に位置するＭＯＳトランジスターのチャネ
ルを形成する領域の厚さが該ＭＯＳトランジスターのソ
ース／ドレインを形成する領域の厚さより薄く形成され
たＳＯＩ層と、を具備することを特徴としている。
【００１９】この発明に係る張り合わせＳＯＩ基板に形
成されたＭＯＳトランジスターは、半導体基板と、上記
半導体基板の表面上に張り合わされた凹部を有する第１
の絶縁膜と、上記凹部内に形成された導電膜からなる構
造物と、上記構造物及び上記第１の絶縁膜の上に形成さ
れた第２の絶縁膜と、上記第２の絶縁膜の上に形成され
た単結晶シリコンからなる層であって、上記構造物の直
上部分の厚さが他の部分の厚さより薄く形成されたＳＯ
Ｉ層と、上記ＳＯＩ層における厚さが薄く形成された部
分の上にゲート絶縁膜を介して形成されたゲート電極
と、上記ＳＯＩ層における厚さが厚く形成された部分で
あって、上記ゲート電極の両側面下に位置する該ＳＯＩ
層に形成されたソース／ドレイン領域と、上記構造物と
電気的に接続された該構造物の電位を制御するための配
線と、を具備することを特徴としている。
成されたＭＯＳトランジスターは、半導体基板と、上記
半導体基板の表面上に張り合わされた凹部を有する第１
の絶縁膜と、上記凹部内に形成された導電膜からなる構
造物と、上記構造物及び上記第１の絶縁膜の上に形成さ
れた第２の絶縁膜と、上記第２の絶縁膜の上に形成され
た単結晶シリコンからなる層であって、上記構造物の直
上部分の厚さが他の部分の厚さより薄く形成されたＳＯ
Ｉ層と、上記ＳＯＩ層における厚さが薄く形成された部
分の上にゲート絶縁膜を介して形成されたゲート電極
と、上記ＳＯＩ層における厚さが厚く形成された部分で
あって、上記ゲート電極の両側面下に位置する該ＳＯＩ
層に形成されたソース／ドレイン領域と、上記構造物と
電気的に接続された該構造物の電位を制御するための配
線と、を具備することを特徴としている。
【００２０】また、上記配線が電源電位又は接地電位に
接続されていることを特徴としている。
接続されていることを特徴としている。
【００２１】この発明に係る張り合わせＳＯＩ基板の作
製方法は、Ｓｉウエハーの表面に第１の絶縁膜を形成す
ることにより、該Ｓｉウエハー表面に段差を設ける工程
と、上記第１の絶縁膜及び上記Ｓｉウエハーの上に第２
の絶縁膜を形成する工程と、上記第２の絶縁膜の表面を
平坦化する工程と、上記Ｓｉウエハーに上記第１及び第
２の絶縁膜を通して Smart Cut法におけるイオン注入を
行うことにより、該Ｓｉウエハーにおける一定の深さに
イオン注入のピークレンジを形成する工程と、上記第２
の絶縁膜の表面に半導体ウエハーを張り合わせる工程
と、上記Ｓｉウエハーを上記イオン注入のピークレンジ
の部分で切断する工程と、を具備することを特徴として
いる。
製方法は、Ｓｉウエハーの表面に第１の絶縁膜を形成す
ることにより、該Ｓｉウエハー表面に段差を設ける工程
と、上記第１の絶縁膜及び上記Ｓｉウエハーの上に第２
の絶縁膜を形成する工程と、上記第２の絶縁膜の表面を
平坦化する工程と、上記Ｓｉウエハーに上記第１及び第
２の絶縁膜を通して Smart Cut法におけるイオン注入を
行うことにより、該Ｓｉウエハーにおける一定の深さに
イオン注入のピークレンジを形成する工程と、上記第２
の絶縁膜の表面に半導体ウエハーを張り合わせる工程
と、上記Ｓｉウエハーを上記イオン注入のピークレンジ
の部分で切断する工程と、を具備することを特徴として
いる。
【００２２】また、上記段差をＬＯＣＯＳ法により形成
することを特徴としている。
することを特徴としている。
【００２３】また、Ｓｉウエハーの表面に段差を設ける
工程と、上記段差の内部及び上記Ｓｉウエハーの表面上
に絶縁膜を形成する工程と、上記第絶縁膜の表面を平坦
化する工程と、上記Ｓｉウエハーに上記絶縁膜を通して
Smart Cut法におけるイオン注入を行うことにより、該
Ｓｉウエハーにおける一定の深さにイオン注入のピーク
レンジを形成する工程と、上記絶縁膜の表面に半導体ウ
エハーを張り合わせる工程と、上記Ｓｉウエハーを上記
イオン注入のピークレンジの部分で切断する工程と、を
具備することを特徴としている。
工程と、上記段差の内部及び上記Ｓｉウエハーの表面上
に絶縁膜を形成する工程と、上記第絶縁膜の表面を平坦
化する工程と、上記Ｓｉウエハーに上記絶縁膜を通して
Smart Cut法におけるイオン注入を行うことにより、該
Ｓｉウエハーにおける一定の深さにイオン注入のピーク
レンジを形成する工程と、上記絶縁膜の表面に半導体ウ
エハーを張り合わせる工程と、上記Ｓｉウエハーを上記
イオン注入のピークレンジの部分で切断する工程と、を
具備することを特徴としている。
【００２４】また、上記段差をドライエッチング法によ
り形成することを特徴としている。
り形成することを特徴としている。
【００２５】この発明に係る張り合わせＳＯＩ基板は、
半導体基板と、上記半導体基板の表面上に張り合わされ
た凸部を有する絶縁膜と、上記絶縁膜の上に形成された
単結晶シリコンからなる層であって、上記凸部の上に位
置するＭＯＳトランジスターのチャネルを形成する領域
の厚さが、上記凸部以外の該絶縁膜上に位置する該ＭＯ
Ｓトランジスターのソース／ドレインを形成する領域の
厚さより薄く形成されたＳＯＩ層と、を具備することを
特徴としている。
半導体基板と、上記半導体基板の表面上に張り合わされ
た凸部を有する絶縁膜と、上記絶縁膜の上に形成された
単結晶シリコンからなる層であって、上記凸部の上に位
置するＭＯＳトランジスターのチャネルを形成する領域
の厚さが、上記凸部以外の該絶縁膜上に位置する該ＭＯ
Ｓトランジスターのソース／ドレインを形成する領域の
厚さより薄く形成されたＳＯＩ層と、を具備することを
特徴としている。
【００２６】上記張り合わせＳＯＩ基板は、第１の絶縁
膜の上に構造物を設け、この構造物はＳｉウエハーに形
成されるＭＯＳトランジスターのチャネル領域の上方に
位置している。このため、Smart Cut 法におけるイオン
注入によりＳｉウエハーの内部に形成されるピークレン
ジのうち構造物の下方のものだけ浅く形成することがで
きる。したがって、上記ピークレンジにおいてＳｉウエ
ハーを切断することにより形成されたＳＯＩ層は、構造
物の直上におけるＭＯＳトランジスターのチャネルを含
む領域において、その他の領域よりも構造物の厚さだけ
薄く形成することができる。つまり、このＳＯＩ基板に
ＭＯＳトランジスターを形成する場合、ＳＯＩ層の厚さ
を構造物の直上部分が他の部分より薄くなるように形成
しているため、該ＳＯＩ層において厚さが薄い部分にチ
ャネル領域を形成し、厚さが厚い部分にソース／ドレイ
ン領域を形成することが可能となる。この結果、ソース
／ドレイン領域の寄生抵抗が小さく且つ特性ばらつきも
小さいＭＯＳトランジスターの作製が可能となる。
膜の上に構造物を設け、この構造物はＳｉウエハーに形
成されるＭＯＳトランジスターのチャネル領域の上方に
位置している。このため、Smart Cut 法におけるイオン
注入によりＳｉウエハーの内部に形成されるピークレン
ジのうち構造物の下方のものだけ浅く形成することがで
きる。したがって、上記ピークレンジにおいてＳｉウエ
ハーを切断することにより形成されたＳＯＩ層は、構造
物の直上におけるＭＯＳトランジスターのチャネルを含
む領域において、その他の領域よりも構造物の厚さだけ
薄く形成することができる。つまり、このＳＯＩ基板に
ＭＯＳトランジスターを形成する場合、ＳＯＩ層の厚さ
を構造物の直上部分が他の部分より薄くなるように形成
しているため、該ＳＯＩ層において厚さが薄い部分にチ
ャネル領域を形成し、厚さが厚い部分にソース／ドレイ
ン領域を形成することが可能となる。この結果、ソース
／ドレイン領域の寄生抵抗が小さく且つ特性ばらつきも
小さいＭＯＳトランジスターの作製が可能となる。
【００２７】また、張り合わせＳＯＩ基板に形成された
ＭＯＳトランジスターは、ゲート電極の下方に導電膜か
らなる構造物を設け、この構造物とゲート電極とにより
チャネル形成領域を挟み、この構造物を配線と電気的に
接続して構造物の電位を制御する構成としている。した
がって、ＭＯＳトランジスターを駆動させた場合、ドレ
インからの電気力線が構造物に終端されるため、従来の
ＭＯＳトランジスターのようにドレインからの電気力線
がチャネルを通ってソースに達することを抑制できる。
この結果、リーク電流を抑制することができ、よって、
ＭＯＳトランジスターのショートチャネル効果を抑制す
ることができる。
ＭＯＳトランジスターは、ゲート電極の下方に導電膜か
らなる構造物を設け、この構造物とゲート電極とにより
チャネル形成領域を挟み、この構造物を配線と電気的に
接続して構造物の電位を制御する構成としている。した
がって、ＭＯＳトランジスターを駆動させた場合、ドレ
インからの電気力線が構造物に終端されるため、従来の
ＭＯＳトランジスターのようにドレインからの電気力線
がチャネルを通ってソースに達することを抑制できる。
この結果、リーク電流を抑制することができ、よって、
ＭＯＳトランジスターのショートチャネル効果を抑制す
ることができる。
【００２８】また、張り合わせＳＯＩ基板の作製方法
は、Ｓｉウエハーに段差を設け、この段差及びＳｉウエ
ハーの上に平坦化された絶縁膜を設け、この絶縁膜を通
してSmart Cut 法におけるイオン注入を行うことによ
り、該イオン注入のピークレンジをほぼ一定の深さに形
成している。このため、得られたＳＯＩ基板中でＭＯＳ
トランジスターのチャネルが形成される領域の下部には
上記段差が存在するため、ＳＯＩ層の厚さをＭＯＳトラ
ンジスターのチャネル領域ではそれ以外の領域よりも薄
く形成できる。即ち、ＭＯＳトランジスターのチャネル
領域とソース／ドレイン領域で異なる厚さを有する張り
合わせＳＯＩ基板の作製が可能となる。この結果、張り
合わせＳＯＩ基板にＭＯＳトランジスターを形成した場
合、ソース／ドレイン領域の寄生抵抗が小さく且つ特性
ばらつきも小さいＭＯＳトランジスターの作製が可能と
なる。
は、Ｓｉウエハーに段差を設け、この段差及びＳｉウエ
ハーの上に平坦化された絶縁膜を設け、この絶縁膜を通
してSmart Cut 法におけるイオン注入を行うことによ
り、該イオン注入のピークレンジをほぼ一定の深さに形
成している。このため、得られたＳＯＩ基板中でＭＯＳ
トランジスターのチャネルが形成される領域の下部には
上記段差が存在するため、ＳＯＩ層の厚さをＭＯＳトラ
ンジスターのチャネル領域ではそれ以外の領域よりも薄
く形成できる。即ち、ＭＯＳトランジスターのチャネル
領域とソース／ドレイン領域で異なる厚さを有する張り
合わせＳＯＩ基板の作製が可能となる。この結果、張り
合わせＳＯＩ基板にＭＯＳトランジスターを形成した場
合、ソース／ドレイン領域の寄生抵抗が小さく且つ特性
ばらつきも小さいＭＯＳトランジスターの作製が可能と
なる。
【００２９】
【発明の実施の形態及び実施例】以下、図面を参照して
この発明を実施例により説明する。図１〜図６は、この
発明の第１の実施例による張り合わせＳＯＩ基板の作製
方法を示す断面図である。図７（ａ）は、ＭＯＳトラン
ジスターを示す平面図であって、このＭＯＳトランジス
ターは上記作製方法により作製された張り合わせＳＯＩ
基板に形成されたものであり、図７（ｂ）は、図７
（ａ）の７ａー７ａ線に沿った断面図である。
この発明を実施例により説明する。図１〜図６は、この
発明の第１の実施例による張り合わせＳＯＩ基板の作製
方法を示す断面図である。図７（ａ）は、ＭＯＳトラン
ジスターを示す平面図であって、このＭＯＳトランジス
ターは上記作製方法により作製された張り合わせＳＯＩ
基板に形成されたものであり、図７（ｂ）は、図７
（ａ）の７ａー７ａ線に沿った断面図である。
【００３０】先ず、図１に示すように、第１のＳｉウエ
ハー101 の表面上には厚さが例えば４００ｎｍの第１の
シリコン酸化膜102 が熱酸化法により形成される。
ハー101 の表面上には厚さが例えば４００ｎｍの第１の
シリコン酸化膜102 が熱酸化法により形成される。
【００３１】次に、図２に示すように、第１のシリコン
酸化膜102 の上には、後述するＭＯＳトランジスターの
チャネル領域の上方に位置する構造物103 が形成され
る。この構造物103 の形成は、例えばＣＶＤ法による構
造物材料のデポジション、リソグラフィー技術及びドラ
イエッチング技術によるパターニングといった一連のプ
ロセスによって行われる。
酸化膜102 の上には、後述するＭＯＳトランジスターの
チャネル領域の上方に位置する構造物103 が形成され
る。この構造物103 の形成は、例えばＣＶＤ法による構
造物材料のデポジション、リソグラフィー技術及びドラ
イエッチング技術によるパターニングといった一連のプ
ロセスによって行われる。
【００３２】具体的には、第１のシリコン酸化膜102 の
上には例えば酸化膜がＣＶＤ法により堆積され、この酸
化膜の上にはチャネル領域の上方に位置する図示せぬレ
ジスト膜が形成される。このレジスト膜をマスクとして
上記酸化膜をエッチングすることにより、第１のシリコ
ン酸化膜102 の上に酸化膜からなる構造物103 が形成さ
れる。そして、上記レジスト膜は除去される。
上には例えば酸化膜がＣＶＤ法により堆積され、この酸
化膜の上にはチャネル領域の上方に位置する図示せぬレ
ジスト膜が形成される。このレジスト膜をマスクとして
上記酸化膜をエッチングすることにより、第１のシリコ
ン酸化膜102 の上に酸化膜からなる構造物103 が形成さ
れる。そして、上記レジスト膜は除去される。
【００３３】この後、図３に示すように、第１のＳｉウ
エハー101 には第１のシリコン酸化膜102 を通してSmar
t Cut 法におけるイオン注入が行われる。この際のイオ
ン注入は、例えば水素イオン109 が２×１０16／ｃｍ2
〜５×１０16／ｃｍ2 程度のドーズ量（これは半導体プ
ロセスにおけるソース／ドレイン領域形成時のドーズ量
の１０倍程度）で行われる。また、イオン注入エネルギ
ーは該イオン注入のピークレンジが第１のＳｉウエハー
101 中に存するように設定され、具体的にはピークレン
ジは、第１のシリコン酸化膜102 と第１のＳｉウエハー
101 との境界面から例えば２５０ｎｍ程度の深さに設定
される。
エハー101 には第１のシリコン酸化膜102 を通してSmar
t Cut 法におけるイオン注入が行われる。この際のイオ
ン注入は、例えば水素イオン109 が２×１０16／ｃｍ2
〜５×１０16／ｃｍ2 程度のドーズ量（これは半導体プ
ロセスにおけるソース／ドレイン領域形成時のドーズ量
の１０倍程度）で行われる。また、イオン注入エネルギ
ーは該イオン注入のピークレンジが第１のＳｉウエハー
101 中に存するように設定され、具体的にはピークレン
ジは、第１のシリコン酸化膜102 と第１のＳｉウエハー
101 との境界面から例えば２５０ｎｍ程度の深さに設定
される。
【００３４】上記のように水素イオン109 が第１のＳｉ
ウエハー101 に注入されると、このＳｉウエハー101 上
に構造物103 があるため、図３に示すように、構造物10
3 の下方におけるイオン注入のピークレンジ（Ｒｐ１）
104 は、構造物103 のない領域におけるピークレンジ
（Ｒｐ２）105 よりも構造物103 の厚さＴだけ第１のＳ
ｉウエハー101 の表面に近づくように形成される。即
ち、Ｒｐ２はＲｐ１より厚さＴだけ浅く形成される。
ウエハー101 に注入されると、このＳｉウエハー101 上
に構造物103 があるため、図３に示すように、構造物10
3 の下方におけるイオン注入のピークレンジ（Ｒｐ１）
104 は、構造物103 のない領域におけるピークレンジ
（Ｒｐ２）105 よりも構造物103 の厚さＴだけ第１のＳ
ｉウエハー101 の表面に近づくように形成される。即
ち、Ｒｐ２はＲｐ１より厚さＴだけ浅く形成される。
【００３５】次に、図４に示すように、構造物103 及び
第１のシリコン酸化膜102 の上には第２のシリコン酸化
膜106 がＣＶＤ法により堆積される。この後、このシリ
コン酸化膜106 の表面はＣＭＰ（Chemical Mechanical
Polishing ）などの手段で平坦化される。
第１のシリコン酸化膜102 の上には第２のシリコン酸化
膜106 がＣＶＤ法により堆積される。この後、このシリ
コン酸化膜106 の表面はＣＭＰ（Chemical Mechanical
Polishing ）などの手段で平坦化される。
【００３６】次に、上記第２のシリコン酸化膜106 の表
面が洗浄された後、第２のＳｉウエハー107 を準備し、
図５に示すように、第２のシリコン酸化膜106 の表面と
第２のＳｉウエハー107 の表面とが張り合わされる。こ
の張り合わせは室温にて行われる。
面が洗浄された後、第２のＳｉウエハー107 を準備し、
図５に示すように、第２のシリコン酸化膜106 の表面と
第２のＳｉウエハー107 の表面とが張り合わされる。こ
の張り合わせは室温にて行われる。
【００３７】この後、上記張り合わされた第１、第２の
ウエハー101、107 は、図示せぬ拡散炉に入れられ、この
拡散炉によって４００℃〜５００℃程度の低温でアニー
ルされる。この際に、第１のＳｉウエハー101 は上記イ
オン注入のピークレンジ（Ｒｐ１、Ｒｐ２）104、105 に
おいて切断される。これにより、図６に示すように、第
２のＳｉウエハー107 の上には第１、第２のシリコン酸
化膜102、106 を介してＳＯＩ層（単結晶シリコン層）10
8 が形成される。
ウエハー101、107 は、図示せぬ拡散炉に入れられ、この
拡散炉によって４００℃〜５００℃程度の低温でアニー
ルされる。この際に、第１のＳｉウエハー101 は上記イ
オン注入のピークレンジ（Ｒｐ１、Ｒｐ２）104、105 に
おいて切断される。これにより、図６に示すように、第
２のＳｉウエハー107 の上には第１、第２のシリコン酸
化膜102、106 を介してＳＯＩ層（単結晶シリコン層）10
8 が形成される。
【００３８】次に、上記ＳＯＩ層108 の表面を５０ｎｍ
程度研磨することにより、ＳＯＩ層108 の表面における
切断に伴うダメージが除去される。この後、この張り合
わせＳＯＩ基板110 は１１００℃の高温でアニールされ
る。これは、張り合わせＳＯＩ基板110 の張り合わせ強
度を強化するとともに、ＳＯＩ層108 の表面近傍におけ
る結晶欠陥を低減するための処理である。
程度研磨することにより、ＳＯＩ層108 の表面における
切断に伴うダメージが除去される。この後、この張り合
わせＳＯＩ基板110 は１１００℃の高温でアニールされ
る。これは、張り合わせＳＯＩ基板110 の張り合わせ強
度を強化するとともに、ＳＯＩ層108 の表面近傍におけ
る結晶欠陥を低減するための処理である。
【００３９】この後、図７（ａ）に示すように、ＳＯＩ
層108 の表面上におけるＭＯＳＦＥＴ活性領域701 以外
の部分には素子分離領域（素子分離酸化膜）704 が設け
られる。
層108 の表面上におけるＭＯＳＦＥＴ活性領域701 以外
の部分には素子分離領域（素子分離酸化膜）704 が設け
られる。
【００４０】次に、上記ＭＯＳＦＥＴ活性領域701 にお
いて、図７（ｂ）に示すように、構造物103 の上方に位
置する厚さが薄く形成された部分のＳＯＩ層108 の上に
はゲート絶縁膜718 が形成され、このゲート絶縁膜718
の上にはゲート電極702 が形成される。この後、このゲ
ート電極702 の両側に位置する厚さが厚く形成されてい
るＳＯＩ層108 にはソース領域705 及びドレイン領域70
7 が形成される。
いて、図７（ｂ）に示すように、構造物103 の上方に位
置する厚さが薄く形成された部分のＳＯＩ層108 の上に
はゲート絶縁膜718 が形成され、このゲート絶縁膜718
の上にはゲート電極702 が形成される。この後、このゲ
ート電極702 の両側に位置する厚さが厚く形成されてい
るＳＯＩ層108 にはソース領域705 及びドレイン領域70
7 が形成される。
【００４１】上記第１の実施例によれば、第１のシリコ
ン酸化膜102 に構造物103 を設けているため、Smart Cu
t 法におけるイオン注入により第１のＳｉウエハー101
の内部に形成されるピークレンジのうち構造物103 の下
方のもの（Ｒｐ１）だけ浅く形成することができる。し
たがって、ピークレンジ（Ｒｐ１、Ｒｐ２）104、105に
おいて第１のＳｉウエハー101 を切断することにより形
成されたＳＯＩ層108は、図６に示すように、構造物103
の直上におけるＭＯＳトランジスターのチャネルを含
む領域において、その他の領域よりも構造物103 の厚さ
Ｔだけ薄く形成することができる。
ン酸化膜102 に構造物103 を設けているため、Smart Cu
t 法におけるイオン注入により第１のＳｉウエハー101
の内部に形成されるピークレンジのうち構造物103 の下
方のもの（Ｒｐ１）だけ浅く形成することができる。し
たがって、ピークレンジ（Ｒｐ１、Ｒｐ２）104、105に
おいて第１のＳｉウエハー101 を切断することにより形
成されたＳＯＩ層108は、図６に示すように、構造物103
の直上におけるＭＯＳトランジスターのチャネルを含
む領域において、その他の領域よりも構造物103 の厚さ
Ｔだけ薄く形成することができる。
【００４２】つまり、図７（ａ）、（ｂ）に示すよう
に、このＳＯＩ層108 にＭＯＳトランジスターを形成す
る場合、ＳＯＩ層108 において、厚さが薄い部分にチャ
ネル領域を形成し、厚さが厚い部分にソース／ドレイン
領域を形成することが可能となる。この結果、ソース／
ドレイン領域の寄生抵抗が小さく且つ特性ばらつきも小
さいＭＯＳトランジスターの作製が可能となる。
に、このＳＯＩ層108 にＭＯＳトランジスターを形成す
る場合、ＳＯＩ層108 において、厚さが薄い部分にチャ
ネル領域を形成し、厚さが厚い部分にソース／ドレイン
領域を形成することが可能となる。この結果、ソース／
ドレイン領域の寄生抵抗が小さく且つ特性ばらつきも小
さいＭＯＳトランジスターの作製が可能となる。
【００４３】尚、上記第１の実施例では、構造物103 を
酸化膜で形成しているが、構造物103 を例えばシリコン
窒化膜のような他の絶縁性材料又はDoped Poly Si やシ
リサイドのような導電性材料で形成することも可能であ
る。
酸化膜で形成しているが、構造物103 を例えばシリコン
窒化膜のような他の絶縁性材料又はDoped Poly Si やシ
リサイドのような導電性材料で形成することも可能であ
る。
【００４４】また、第１のシリコン酸化膜102 の上に構
造物103 を形成した後にＳｍａｒｔ Ｃｕｔ法における
イオン注入を行っているが、第１のシリコン酸化膜１０
２ の上に構造物103 を形成し、この構造物103 及び第
１のシリコン酸化膜102 の上に第２のシリコン酸化膜10
6 を堆積した後にSmart Cut 法におけるイオン注入を行
うことも可能であり、さらに、注入されるイオンの飛程
がシリコン酸化膜より短い材料（例えば、タングステ
ン、Ａｌ、金属シリサイド等）で構造物103 を形成すれ
ば、第２のシリコン酸化膜106 を平坦化したの後にSmar
t Cut 法におけるイオン注入を行うことも可能である。
造物103 を形成した後にＳｍａｒｔ Ｃｕｔ法における
イオン注入を行っているが、第１のシリコン酸化膜１０
２ の上に構造物103 を形成し、この構造物103 及び第
１のシリコン酸化膜102 の上に第２のシリコン酸化膜10
6 を堆積した後にSmart Cut 法におけるイオン注入を行
うことも可能であり、さらに、注入されるイオンの飛程
がシリコン酸化膜より短い材料（例えば、タングステ
ン、Ａｌ、金属シリサイド等）で構造物103 を形成すれ
ば、第２のシリコン酸化膜106 を平坦化したの後にSmar
t Cut 法におけるイオン注入を行うことも可能である。
【００４５】図８（ａ）は、この発明の第２の実施例に
よるＭＯＳトランジスターを示す平面図であって、この
ＭＯＳトランジスターは上記第１の実施例による作製方
法により作製された張り合わせＳＯＩ基板に形成された
ものであり、図８（ｂ）は、図８（ａ）の８ａー８ａ線
に沿った断面図である。
よるＭＯＳトランジスターを示す平面図であって、この
ＭＯＳトランジスターは上記第１の実施例による作製方
法により作製された張り合わせＳＯＩ基板に形成された
ものであり、図８（ｂ）は、図８（ａ）の８ａー８ａ線
に沿った断面図である。
【００４６】図８（ａ）に示すように、ＭＯＳＦＥＴ活
性領域810 には図８（ｂ）に示す構造のＭＯＳトランジ
スターが設けられており、該ＭＯＳＦＥＴ活性領域810
の周囲には素子分離領域806 が設けられている。
性領域810 には図８（ｂ）に示す構造のＭＯＳトランジ
スターが設けられており、該ＭＯＳＦＥＴ活性領域810
の周囲には素子分離領域806 が設けられている。
【００４７】図８（ｂ）に示すように、図示せぬシリコ
ン基板の表面上に凹部を有する図示せぬ第１のシリコン
酸化膜が形成されており、この凹部内に導電性材料から
なる構造物804 が形成されている。この構造物804 及び
上記第１のシリコン酸化膜の上には図示せぬ第２のシリ
コン酸化膜を介してＭＯＳトランジスターを形成するた
めのＳＯＩ層808 が設けられている。このＳＯＩ層808
は上記構造物804 の直上に位置する部分の厚さが他の部
分の厚さより薄く形成されている。該ＳＯＩ層808 には
上記ＭＯＳＦＥＴ活性領域810 が形成されており、この
ＭＯＳＦＥＴ活性領域810 は素子分離領域（素子分離酸
化膜）806 によって囲まれている。
ン基板の表面上に凹部を有する図示せぬ第１のシリコン
酸化膜が形成されており、この凹部内に導電性材料から
なる構造物804 が形成されている。この構造物804 及び
上記第１のシリコン酸化膜の上には図示せぬ第２のシリ
コン酸化膜を介してＭＯＳトランジスターを形成するた
めのＳＯＩ層808 が設けられている。このＳＯＩ層808
は上記構造物804 の直上に位置する部分の厚さが他の部
分の厚さより薄く形成されている。該ＳＯＩ層808 には
上記ＭＯＳＦＥＴ活性領域810 が形成されており、この
ＭＯＳＦＥＴ活性領域810 は素子分離領域（素子分離酸
化膜）806 によって囲まれている。
【００４８】上記厚さが薄く形成されている部分のＳＯ
Ｉ層808 の上には図示せぬゲート酸化膜を介してゲート
電極803 が設けられており、上記厚さが薄く形成されて
いる部分のＳＯＩ層808 にチャネル領域が形成される構
成とされている。上記厚さが厚く形成されている部分で
あってゲート電極803 の両側面下に位置する部分のＳＯ
Ｉ層808 には、ソース領域の拡散層802 及びドレイン領
域の拡散層801 が形成されている。
Ｉ層808 の上には図示せぬゲート酸化膜を介してゲート
電極803 が設けられており、上記厚さが薄く形成されて
いる部分のＳＯＩ層808 にチャネル領域が形成される構
成とされている。上記厚さが厚く形成されている部分で
あってゲート電極803 の両側面下に位置する部分のＳＯ
Ｉ層808 には、ソース領域の拡散層802 及びドレイン領
域の拡散層801 が形成されている。
【００４９】上記構造物804 は、図８（ａ）に示すよう
に、素子分離領域806 において接続孔807 を介して例え
ばＡｌなどの金属性材料からなる配線層805 に電気的に
接続されている。この接続孔807 は、上記第２のシリコ
ン酸化膜、素子分離酸化膜806 及び図示せぬ層間絶縁膜
を貫通して開口されている。
に、素子分離領域806 において接続孔807 を介して例え
ばＡｌなどの金属性材料からなる配線層805 に電気的に
接続されている。この接続孔807 は、上記第２のシリコ
ン酸化膜、素子分離酸化膜806 及び図示せぬ層間絶縁膜
を貫通して開口されている。
【００５０】上記配線層805 は、構造物804 の電位を制
御するためのものであり、通常、ｎＭＯＳトランジスタ
ーに対してはグランド（接地電位）に接続され、ｐＭＯ
Ｓトランジスターに対しては電源に接続されている。
御するためのものであり、通常、ｎＭＯＳトランジスタ
ーに対してはグランド（接地電位）に接続され、ｐＭＯ
Ｓトランジスターに対しては電源に接続されている。
【００５１】上記第２の実施例によれば、ゲート電極80
3 の下方に導電性材料からなる構造物804 を設け、この
構造物804 とゲート電極803 とによりチャネル形成領域
を挟み、この構造物804 を配線層805 と電気的に接続し
て接地電位又は電源電位に固定する構成としている。し
たがって、図８（ｂ）に示すように、ＭＯＳトランジス
ターを駆動させた場合、ドレイン801 からの電気力線が
固定された電位を有する上記構造物804 に終端されるた
め、従来のＭＯＳトランジスターのようにドレインから
の電気力線がチャネルを通ってソースに達することを抑
制できる。この結果、リーク電流を抑制することができ
る。尚、このリーク電流の抑制という効果は、構造物80
4 とＳＯＩ層808 との間の酸化膜（第２のシリコン酸化
膜）の膜厚が薄いほど、あるいはＭＯＳトランジスター
のチャネルが形成される領域のＳＯＩ層808 の厚さが薄
いほど大きい。
3 の下方に導電性材料からなる構造物804 を設け、この
構造物804 とゲート電極803 とによりチャネル形成領域
を挟み、この構造物804 を配線層805 と電気的に接続し
て接地電位又は電源電位に固定する構成としている。し
たがって、図８（ｂ）に示すように、ＭＯＳトランジス
ターを駆動させた場合、ドレイン801 からの電気力線が
固定された電位を有する上記構造物804 に終端されるた
め、従来のＭＯＳトランジスターのようにドレインから
の電気力線がチャネルを通ってソースに達することを抑
制できる。この結果、リーク電流を抑制することができ
る。尚、このリーク電流の抑制という効果は、構造物80
4 とＳＯＩ層808 との間の酸化膜（第２のシリコン酸化
膜）の膜厚が薄いほど、あるいはＭＯＳトランジスター
のチャネルが形成される領域のＳＯＩ層808 の厚さが薄
いほど大きい。
【００５２】図９（ａ）〜図９（ｅ）は、この発明の第
３の実施例による張り合わせＳＯＩ基板の作製方法を示
す断面図である。図１０（ａ）は、ＭＯＳトランジスタ
ーを示す平面図であって、このＭＯＳトランジスターは
上記作製方法により作製された張り合わせＳＯＩ基板に
形成されたものであり、図１０（ｂ）は、図１０（ａ）
の１０ａー１０ａ線に沿った断面図である。
３の実施例による張り合わせＳＯＩ基板の作製方法を示
す断面図である。図１０（ａ）は、ＭＯＳトランジスタ
ーを示す平面図であって、このＭＯＳトランジスターは
上記作製方法により作製された張り合わせＳＯＩ基板に
形成されたものであり、図１０（ｂ）は、図１０（ａ）
の１０ａー１０ａ線に沿った断面図である。
【００５３】先ず、図９（ａ）に示すように、第１のＳ
ｉウエハー901 の表面における後述するＭＯＳトランジ
スターのチャネルを含む領域には、ＬＯＣＯＳ法により
凸部（ＬＯＣＯＳ酸化膜）902 が形成される。
ｉウエハー901 の表面における後述するＭＯＳトランジ
スターのチャネルを含む領域には、ＬＯＣＯＳ法により
凸部（ＬＯＣＯＳ酸化膜）902 が形成される。
【００５４】具体的には、まず、第１のＳｉウエハー90
1 の表面における上記チャネルを含む領域以外の領域に
は、リソグラフィー技術及びドライエッチング技術によ
って少なくともシリコン窒化膜を含む図示せぬ熱酸化マ
スク層が形成される。この後、第１のＳｉウエハー901
を熱酸化することにより、上記チャネルを含む領域に選
択的にＬＯＣＯＳ酸化膜902 が形成される。次に、上記
熱酸化マスク層がウエットエッチングを含む各種エッチ
ング技術を用いて除去される。この結果、上記ＬＯＣＯ
Ｓ酸化膜902 は、その膜厚の約５５％がウエハー901 の
表面上に形成され、残りの約４５％がウエハー901 の表
面下に形成された状態となり、該ＬＯＣＯＳ酸化膜によ
る凸部902 が形成されることによってウエハー901 の表
面に段差が形成されることとなる。
1 の表面における上記チャネルを含む領域以外の領域に
は、リソグラフィー技術及びドライエッチング技術によ
って少なくともシリコン窒化膜を含む図示せぬ熱酸化マ
スク層が形成される。この後、第１のＳｉウエハー901
を熱酸化することにより、上記チャネルを含む領域に選
択的にＬＯＣＯＳ酸化膜902 が形成される。次に、上記
熱酸化マスク層がウエットエッチングを含む各種エッチ
ング技術を用いて除去される。この結果、上記ＬＯＣＯ
Ｓ酸化膜902 は、その膜厚の約５５％がウエハー901 の
表面上に形成され、残りの約４５％がウエハー901 の表
面下に形成された状態となり、該ＬＯＣＯＳ酸化膜によ
る凸部902 が形成されることによってウエハー901 の表
面に段差が形成されることとなる。
【００５５】また、図には示していないが、上記凸部90
2 はエッチング法（例えば、ドライエッチング法）によ
っても形成することは可能である。エッチング法の場合
は、まず、第１のＳｉウエハー901 の表面における凸部
902 を形成する領域以外にリソグラフィー技術によって
レジスト膜が被覆される。この後、このレジスト膜をマ
スクとして例えばＣｌ2 ／Ｏ2 系のガスによるＲＩＥ
（Reactive Ion Etching）を所定の時間行うことによ
り、凸部902 を形成する領域のウエハー901 表面がエッ
チング除去される。これにより、ウエハー901 表面には
段差が形成される。尚、上記所定の時間はエッチングレ
ートから所望の段差を得るための時間を逆算すればよ
い。
2 はエッチング法（例えば、ドライエッチング法）によ
っても形成することは可能である。エッチング法の場合
は、まず、第１のＳｉウエハー901 の表面における凸部
902 を形成する領域以外にリソグラフィー技術によって
レジスト膜が被覆される。この後、このレジスト膜をマ
スクとして例えばＣｌ2 ／Ｏ2 系のガスによるＲＩＥ
（Reactive Ion Etching）を所定の時間行うことによ
り、凸部902 を形成する領域のウエハー901 表面がエッ
チング除去される。これにより、ウエハー901 表面には
段差が形成される。尚、上記所定の時間はエッチングレ
ートから所望の段差を得るための時間を逆算すればよ
い。
【００５６】次に、図９（ｂ）に示すように、上記凸部
902 及び第１のＳｉウエハー901 の上にはＣＶＤ法又は
熱酸化法によりシリコン酸化膜903 が形成される。この
後、このシリコン酸化膜903 の表面は例えばＣＭＰによ
り平坦化される。尚、上記エッチング法を用いて第１の
Ｓｉウエハー901 表面に段差を形成した場合は、この次
の工程で、この段差の内部及びウエハー901 表面上にシ
リコン酸化膜が形成され、この後、シリコン酸化膜の表
面が平坦化される。
902 及び第１のＳｉウエハー901 の上にはＣＶＤ法又は
熱酸化法によりシリコン酸化膜903 が形成される。この
後、このシリコン酸化膜903 の表面は例えばＣＭＰによ
り平坦化される。尚、上記エッチング法を用いて第１の
Ｓｉウエハー901 表面に段差を形成した場合は、この次
の工程で、この段差の内部及びウエハー901 表面上にシ
リコン酸化膜が形成され、この後、シリコン酸化膜の表
面が平坦化される。
【００５７】次に、図９（ｃ）に示すように、第１のＳ
ｉウエハー901 には平坦化されたシリコン酸化膜903 の
表面からSmart Cut 法におけるイオン注入909 が行われ
る。この際のイオン注入エネルギーは、該イオン注入の
ピークレンジ（Ｒｐ）904 が第１のＳｉウエハー901 中
の所定の位置に形成されるように設定される。尚、酸化
膜中及びＳｉ中における各種イオンの飛程はほぼ等しい
ため、上記ピークレンジ（Ｒｐ）904 はＳｉウエハー90
1 中のほぼ一定深さに位置することとなる。
ｉウエハー901 には平坦化されたシリコン酸化膜903 の
表面からSmart Cut 法におけるイオン注入909 が行われ
る。この際のイオン注入エネルギーは、該イオン注入の
ピークレンジ（Ｒｐ）904 が第１のＳｉウエハー901 中
の所定の位置に形成されるように設定される。尚、酸化
膜中及びＳｉ中における各種イオンの飛程はほぼ等しい
ため、上記ピークレンジ（Ｒｐ）904 はＳｉウエハー90
1 中のほぼ一定深さに位置することとなる。
【００５８】次に、上記シリコン酸化膜903 の表面が洗
浄された後、第２のＳｉウエハー905 を準備し、図９
（ｄ）に示すように、シリコン酸化膜903 の表面と第２
のＳｉウエハー905 の表面とが張り合わされる。この張
り合わせは室温にて行われる。
浄された後、第２のＳｉウエハー905 を準備し、図９
（ｄ）に示すように、シリコン酸化膜903 の表面と第２
のＳｉウエハー905 の表面とが張り合わされる。この張
り合わせは室温にて行われる。
【００５９】この後、上記張り合わされた第１、第２の
ウエハー901、905 は４００℃〜５００℃程度の低温でア
ニールされる。この際に、第１のＳｉウエハー901 は上
記イオン注入のピークレンジ（Ｒｐ）904 において切断
される。これにより、図９（ｅ）に示すように、第２の
Ｓｉウエハー905 の上にはシリコン酸化膜903 及びＬＯ
ＣＯＳ酸化膜902 を介してＳＯＩ層（単結晶シリコン
層）906 が形成される。
ウエハー901、905 は４００℃〜５００℃程度の低温でア
ニールされる。この際に、第１のＳｉウエハー901 は上
記イオン注入のピークレンジ（Ｒｐ）904 において切断
される。これにより、図９（ｅ）に示すように、第２の
Ｓｉウエハー905 の上にはシリコン酸化膜903 及びＬＯ
ＣＯＳ酸化膜902 を介してＳＯＩ層（単結晶シリコン
層）906 が形成される。
【００６０】次に、上記切断に伴うダメージの除去、Ｓ
ＯＩ層906 の表面近傍における結晶欠陥を低減させるた
めの高温アニール等の工程が施される。したがって、張
り合わせＳＯＩ基板910 が形成される。
ＯＩ層906 の表面近傍における結晶欠陥を低減させるた
めの高温アニール等の工程が施される。したがって、張
り合わせＳＯＩ基板910 が形成される。
【００６１】この後、図１０（ａ）に示すように、ＳＯ
Ｉ層906 の表面上におけるＭＯＳＦＥＴ活性領域1001以
外の部分には素子分離領域1004が設けられる。
Ｉ層906 の表面上におけるＭＯＳＦＥＴ活性領域1001以
外の部分には素子分離領域1004が設けられる。
【００６２】次に、上記ＭＯＳＦＥＴ活性領域1001にお
いて、図１０（ｂ）に示すように、凸部902 の上に位置
する厚さが薄く形成された部分のＳＯＩ層906 の上には
ゲート絶縁膜1017が形成され、このゲート絶縁膜1017の
上にはゲート電極1002が形成される。この後、このゲー
ト電極1002の両側面下に位置する厚さが厚く形成されて
いるＳＯＩ層906 にはソース領域1005及びドレイン領域
1007が形成される。
いて、図１０（ｂ）に示すように、凸部902 の上に位置
する厚さが薄く形成された部分のＳＯＩ層906 の上には
ゲート絶縁膜1017が形成され、このゲート絶縁膜1017の
上にはゲート電極1002が形成される。この後、このゲー
ト電極1002の両側面下に位置する厚さが厚く形成されて
いるＳＯＩ層906 にはソース領域1005及びドレイン領域
1007が形成される。
【００６３】上記第３の実施例によれば、第１のＳｉウ
エハー901 に凸部902 を設け、この凸部902 及びウエハ
ー901 の上に平坦化されたシリコン酸化膜903 を設け、
Smart Cut 法におけるイオン注入を行い、該イオン注入
のピークレンジ904 をほぼ一定の深さに形成している。
このため、得られたＳＯＩ基板910 におけるＳＯＩ層90
6 中でＭＯＳトランジスターのチャネルを含む領域の下
部には上記凸部902 が存在するため、該ＳＯＩ層906 の
厚さをＭＯＳトランジスターのチャネル領域ではそれ以
外の領域よりも薄く形成できる。即ち、ＭＯＳトランジ
スターのチャネル領域とソース／ドレイン領域で異なる
厚さを有する張り合わせＳＯＩ基板の作製が可能とな
る。この結果、前記第１の実施例と同様に、ソース／ド
レイン領域の寄生抵抗が小さく且つ特性ばらつきも小さ
いＭＯＳトランジスターの作製が可能となる。
エハー901 に凸部902 を設け、この凸部902 及びウエハ
ー901 の上に平坦化されたシリコン酸化膜903 を設け、
Smart Cut 法におけるイオン注入を行い、該イオン注入
のピークレンジ904 をほぼ一定の深さに形成している。
このため、得られたＳＯＩ基板910 におけるＳＯＩ層90
6 中でＭＯＳトランジスターのチャネルを含む領域の下
部には上記凸部902 が存在するため、該ＳＯＩ層906 の
厚さをＭＯＳトランジスターのチャネル領域ではそれ以
外の領域よりも薄く形成できる。即ち、ＭＯＳトランジ
スターのチャネル領域とソース／ドレイン領域で異なる
厚さを有する張り合わせＳＯＩ基板の作製が可能とな
る。この結果、前記第１の実施例と同様に、ソース／ド
レイン領域の寄生抵抗が小さく且つ特性ばらつきも小さ
いＭＯＳトランジスターの作製が可能となる。
【００６４】
【発明の効果】以上説明したようにこの発明によれば、
第１の絶縁膜の上に構造物を設け、この構造物はＳｉウ
エハーに形成されるＭＯＳトランジスターのチャネル領
域の上方に位置している。このため、イオン注入により
Ｓｉウエハーの内部に形成されるピークレンジのうち構
造物の下方のものだけ浅く形成することができる。ま
た、Ｓｉウエハーに段差を設け、この段差及びＳｉウエ
ハーの上に平坦化された絶縁膜を設け、この絶縁膜を通
してイオン注入を行う。したがって、ＭＯＳトランジス
ターのチャネル領域とソース／ドレイン領域で異なる厚
さのＳＯＩ層を有する張り合わせＳＯＩ基板及びその作
製方法を提供することができる。また、ＭＯＳトランジ
スターのショートチャネル効果を抑制することが可能な
張り合わせＳＯＩ基板に形成されたＭＯＳトランジスタ
ーを提供することができる。
第１の絶縁膜の上に構造物を設け、この構造物はＳｉウ
エハーに形成されるＭＯＳトランジスターのチャネル領
域の上方に位置している。このため、イオン注入により
Ｓｉウエハーの内部に形成されるピークレンジのうち構
造物の下方のものだけ浅く形成することができる。ま
た、Ｓｉウエハーに段差を設け、この段差及びＳｉウエ
ハーの上に平坦化された絶縁膜を設け、この絶縁膜を通
してイオン注入を行う。したがって、ＭＯＳトランジス
ターのチャネル領域とソース／ドレイン領域で異なる厚
さのＳＯＩ層を有する張り合わせＳＯＩ基板及びその作
製方法を提供することができる。また、ＭＯＳトランジ
スターのショートチャネル効果を抑制することが可能な
張り合わせＳＯＩ基板に形成されたＭＯＳトランジスタ
ーを提供することができる。
【図１】この発明の第１の実施例による張り合わせＳＯ
Ｉ基板の作製方法を示す断面図。
Ｉ基板の作製方法を示す断面図。
【図２】この発明の第１の実施例による張り合わせＳＯ
Ｉ基板の作製方法を示すものであり、図１の次の工程を
示す断面図。
Ｉ基板の作製方法を示すものであり、図１の次の工程を
示す断面図。
【図３】この発明の第１の実施例による張り合わせＳＯ
Ｉ基板の作製方法を示すものであり、図２の次の工程を
示す断面図。
Ｉ基板の作製方法を示すものであり、図２の次の工程を
示す断面図。
【図４】この発明の第１の実施例による張り合わせＳＯ
Ｉ基板の作製方法を示すものであり、図３の次の工程を
示す断面図。
Ｉ基板の作製方法を示すものであり、図３の次の工程を
示す断面図。
【図５】この発明の第１の実施例による張り合わせＳＯ
Ｉ基板の作製方法を示すものであり、図４の次の工程を
示す断面図。
Ｉ基板の作製方法を示すものであり、図４の次の工程を
示す断面図。
【図６】この発明の第１の実施例による張り合わせＳＯ
Ｉ基板の作製方法を示すものであり、図５の次の工程を
示す断面図。
Ｉ基板の作製方法を示すものであり、図５の次の工程を
示す断面図。
【図７】図７（ａ）は、第１の実施例による作製方法に
より作製された張り合わせＳＯＩ基板に形成されたＭＯ
Ｓトランジスターを示す平面図であり、図７（ｂ）は、
図７（ａ）の７ａー７ａ線に沿った断面図。
より作製された張り合わせＳＯＩ基板に形成されたＭＯ
Ｓトランジスターを示す平面図であり、図７（ｂ）は、
図７（ａ）の７ａー７ａ線に沿った断面図。
【図８】図８（ａ）は、この発明の第２の実施例による
ＭＯＳトランジスターを示す平面図であり、図８（ｂ）
は、図８（ａ）の８ａー８ａ線に沿った断面図。
ＭＯＳトランジスターを示す平面図であり、図８（ｂ）
は、図８（ａ）の８ａー８ａ線に沿った断面図。
【図９】図９（ａ）〜図９（ｅ）は、この発明の第３の
実施例による張り合わせＳＯＩ基板の作製方法を示す断
面図。
実施例による張り合わせＳＯＩ基板の作製方法を示す断
面図。
【図１０】図１０（ａ）は、第３の実施例による作製方
法により作製された張り合わせＳＯＩ基板に形成された
ＭＯＳトランジスターを示す平面図であり、図１０
（ｂ）は、図１０（ａ）の１０ａー１０ａ線に沿った断
面図。
法により作製された張り合わせＳＯＩ基板に形成された
ＭＯＳトランジスターを示す平面図であり、図１０
（ｂ）は、図１０（ａ）の１０ａー１０ａ線に沿った断
面図。
【図１１】図１１（ａ）〜図１１（ｄ）は、従来の張り
合わせＳＯＩ基板の作製方法を示す断面図。
合わせＳＯＩ基板の作製方法を示す断面図。
101 …第１のＳｉウエハー、102 …第１のシリコン酸化
膜、103 …構造物、104 …イオン注入のピークレンジ
（Ｒｐ１）、105 …イオン注入のピークレンジ（Ｒｐ
２）、106 …第２のシリコン酸化膜、107 …第２のＳｉ
ウエハー、108 …ＳＯＩ層（単結晶シリコン層）、109
…水素イオン、110 …張り合わせＳＯＩ基板、701 …Ｍ
ＯＳＦＥＴ活性領域、702 …ゲート電極、704 …素子分
離領域（素子分離酸化膜）、705 …ソース領域、707 …
ドレイン領域、718 …ゲート絶縁膜、801 …ドレイン領
域の拡散層、802 …ソース領域の拡散層、803 …ゲート
電極、804 …構造物、805 …配線層、806 …素子分離領
域（素子分離酸化膜）、807…接続孔、808 …ＳＯＩ
層、810 …ＭＯＳＦＥＴ活性領域、901 …第１のＳｉウ
エハー、902 …凸部（ＬＯＣＯＳ酸化膜）、903 …シリ
コン酸化膜、904 …イオン注入のピークレンジ（Ｒ
ｐ）、905 …第２のＳｉウエハー、906 …ＳＯＩ層（単
結晶シリコン層）、909 …Smart Cut 法におけるイオン
注入、910 …張り合わせＳＯＩ基板、1001…ＭＯＳＦＥ
Ｔ活性領域、1002…ゲート電極、1004…素子分離領域、
1005…ソース領域、1007…ドレイン領域、1017…ゲート
絶縁膜、1101…第１のＳｉウエハー、1102…酸化膜層、
1103…イオン注入のピークレンジ（Ｒｐ）、1104…第２
のＳｉウエハー、1105…ＳＯＩ層（単結晶シリコン
層）、1109…水素イオン、1110…張り合わせＳＯＩ基
板。
膜、103 …構造物、104 …イオン注入のピークレンジ
（Ｒｐ１）、105 …イオン注入のピークレンジ（Ｒｐ
２）、106 …第２のシリコン酸化膜、107 …第２のＳｉ
ウエハー、108 …ＳＯＩ層（単結晶シリコン層）、109
…水素イオン、110 …張り合わせＳＯＩ基板、701 …Ｍ
ＯＳＦＥＴ活性領域、702 …ゲート電極、704 …素子分
離領域（素子分離酸化膜）、705 …ソース領域、707 …
ドレイン領域、718 …ゲート絶縁膜、801 …ドレイン領
域の拡散層、802 …ソース領域の拡散層、803 …ゲート
電極、804 …構造物、805 …配線層、806 …素子分離領
域（素子分離酸化膜）、807…接続孔、808 …ＳＯＩ
層、810 …ＭＯＳＦＥＴ活性領域、901 …第１のＳｉウ
エハー、902 …凸部（ＬＯＣＯＳ酸化膜）、903 …シリ
コン酸化膜、904 …イオン注入のピークレンジ（Ｒ
ｐ）、905 …第２のＳｉウエハー、906 …ＳＯＩ層（単
結晶シリコン層）、909 …Smart Cut 法におけるイオン
注入、910 …張り合わせＳＯＩ基板、1001…ＭＯＳＦＥ
Ｔ活性領域、1002…ゲート電極、1004…素子分離領域、
1005…ソース領域、1007…ドレイン領域、1017…ゲート
絶縁膜、1101…第１のＳｉウエハー、1102…酸化膜層、
1103…イオン注入のピークレンジ（Ｒｐ）、1104…第２
のＳｉウエハー、1105…ＳＯＩ層（単結晶シリコン
層）、1109…水素イオン、1110…張り合わせＳＯＩ基
板。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２７Ｄ
Claims (14)
- 【請求項１】 Ｓｉウエハーの表面上に第１の絶縁膜を
形成する工程と、 上記第１の絶縁膜の上に、上記Ｓｉウエハーに形成され
るＭＯＳトランジスターのチャネル領域の上方に位置す
る構造物を形成する工程と、 上記Ｓｉウエハーに上記構造物及び上記第１の絶縁膜を
通して Smart Cut法におけるイオン注入を行うことによ
り、該Ｓｉウエハーにおいて該構造物の下方の領域にお
けるイオン注入のピークレンジをその他の領域における
イオン注入のピークレンジより浅く形成する工程と、 上記構造物及び上記第１の絶縁膜の上に第２の絶縁膜を
形成する工程と、 上記第２の絶縁膜の表面に半導体ウエハーを張り合わせ
る工程と、 上記Ｓｉウエハーを上記イオン注入のピークレンジの部
分で切断する工程と、 を具備することを特徴とする張り合わせＳＯＩ基板の作
製方法。 - 【請求項２】 上記構造物を絶縁膜により形成すること
を特徴とする請求項１記載の張り合わせＳＯＩ基板の作
製方法。 - 【請求項３】 上記構造物を導電膜により形成すること
を特徴とする請求項１記載の張り合わせＳＯＩ基板の作
製方法。 - 【請求項４】 半導体基板と、 上記半導体基板の表面上に張り合わされた絶縁膜と、 上記絶縁膜の上に形成された単結晶シリコンからなる層
であって、ＭＯＳトランジスターのチャネルを形成する
領域の厚さが該ＭＯＳトランジスターのソース／ドレイ
ンを形成する領域の厚さより薄く形成されたＳＯＩ層
と、 を具備することを特徴とする張り合わせＳＯＩ基板。 - 【請求項５】 半導体基板と、 上記半導体基板の表面上に張り合わされた凹部を有する
絶縁膜と、 上記凹部内に形成された構造物と、 上記構造物及び上記絶縁膜の上に形成された単結晶シリ
コンからなる層であって、該構造物の直上に位置するＭ
ＯＳトランジスターのチャネルを形成する領域の厚さが
該ＭＯＳトランジスターのソース／ドレインを形成する
領域の厚さより薄く形成されたＳＯＩ層と、 を具備することを特徴とする張り合わせＳＯＩ基板。 - 【請求項６】 上記構造物が絶縁膜からなることを特徴
とする請求項４又は５記載の張り合わせＳＯＩ基板。 - 【請求項７】 上記構造物が導電膜からなることを特徴
とする請求項４又は５記載の張り合わせＳＯＩ基板。 - 【請求項８】 半導体基板と、 上記半導体基板の表面上に張り合わされた凹部を有する
第１の絶縁膜と、 上記凹部内に形成された導電膜からなる構造物と、 上記構造物及び上記第１の絶縁膜の上に形成された第２
の絶縁膜と、 上記第２の絶縁膜の上に形成された単結晶シリコンから
なる層であって、上記構造物の直上部分の厚さが他の部
分の厚さより薄く形成されたＳＯＩ層と、 上記ＳＯＩ層における厚さが薄く形成された部分の上に
ゲート絶縁膜を介して形成されたゲート電極と、 上記ＳＯＩ層における厚さが厚く形成された部分であっ
て、上記ゲート電極の両側面下に位置する該ＳＯＩ層に
形成されたソース／ドレイン領域と、 上記構造物と電気的に接続された該構造物の電位を制御
するための配線と、 を具備することを特徴とする張り合わせＳＯＩ基板に形
成されたＭＯＳトランジスター。 - 【請求項９】 上記配線が電源電位又は接地電位に接続
されていることを特徴とする請求項８記載の張り合わせ
ＳＯＩ基板に形成されたＭＯＳトランジスター。 - 【請求項１０】 Ｓｉウエハーの表面に第１の絶縁膜を
形成することにより、該Ｓｉウエハー表面に段差を設け
る工程と、 上記第１の絶縁膜及び上記Ｓｉウエハーの上に第２の絶
縁膜を形成する工程と、 上記第２の絶縁膜の表面を平坦化する工程と、 上記Ｓｉウエハーに上記第１及び第２の絶縁膜を通して
Smart Cut法におけるイオン注入を行うことにより、該
Ｓｉウエハーにおける一定の深さにイオン注入のピーク
レンジを形成する工程と、 上記第２の絶縁膜の表面に半導体ウエハーを張り合わせ
る工程と、 上記Ｓｉウエハーを上記イオン注入のピークレンジの部
分で切断する工程と、 を具備することを特徴とする張り合わせＳＯＩ基板の作
製方法。 - 【請求項１１】 上記段差をＬＯＣＯＳ法により形成す
ることを特徴とする請求項１０記載の張り合わせＳＯＩ
基板の作製方法。 - 【請求項１２】 Ｓｉウエハーの表面に段差を設ける工
程と、 上記段差の内部及び上記Ｓｉウエハーの表面上に絶縁膜
を形成する工程と、 上記第絶縁膜の表面を平坦化する工程と、 上記Ｓｉウエハーに上記絶縁膜を通して Smart Cut法に
おけるイオン注入を行うことにより、該Ｓｉウエハーに
おける一定の深さにイオン注入のピークレンジを形成す
る工程と、 上記絶縁膜の表面に半導体ウエハーを張り合わせる工程
と、 上記Ｓｉウエハーを上記イオン注入のピークレンジの部
分で切断する工程と、 を具備することを特徴とする張り合わせＳＯＩ基板の作
製方法。 - 【請求項１３】 上記段差をドライエッチング法により
形成することを特徴とする請求項１２記載の張り合わせ
ＳＯＩ基板の作製方法。 - 【請求項１４】 半導体基板と、 上記半導体基板の表面上に張り合わされた凸部を有する
絶縁膜と、 上記絶縁膜の上に形成された単結晶シリコンからなる層
であって、上記凸部の上に位置するＭＯＳトランジスタ
ーのチャネルを形成する領域の厚さが、上記凸部以外の
該絶縁膜上に位置する該ＭＯＳトランジスターのソース
／ドレインを形成する領域の厚さより薄く形成されたＳ
ＯＩ層と、 を具備することを特徴とする張り合わせＳＯＩ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27590396A JPH10125879A (ja) | 1996-10-18 | 1996-10-18 | 張り合わせｓｏｉ基板、その作製方法及びそれに形成されたｍｏｓトランジスター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27590396A JPH10125879A (ja) | 1996-10-18 | 1996-10-18 | 張り合わせｓｏｉ基板、その作製方法及びそれに形成されたｍｏｓトランジスター |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125879A true JPH10125879A (ja) | 1998-05-15 |
Family
ID=17562050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27590396A Pending JPH10125879A (ja) | 1996-10-18 | 1996-10-18 | 張り合わせｓｏｉ基板、その作製方法及びそれに形成されたｍｏｓトランジスター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10125879A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124652A (ja) * | 2000-10-16 | 2002-04-26 | Seiko Epson Corp | 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器 |
| JP2009177203A (ja) * | 1998-09-04 | 2009-08-06 | Semiconductor Energy Lab Co Ltd | Ｓｏｉ基板及びその作製方法並びに半導体装置及びその作製方法 |
| CN113035716A (zh) * | 2021-02-08 | 2021-06-25 | 西安电子科技大学 | 基于22nm工艺的SONOS结构抗辐照FDSOI场效应管及其制备方法 |
-
1996
- 1996-10-18 JP JP27590396A patent/JPH10125879A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009177203A (ja) * | 1998-09-04 | 2009-08-06 | Semiconductor Energy Lab Co Ltd | Ｓｏｉ基板及びその作製方法並びに半導体装置及びその作製方法 |
| JP4574721B2 (ja) * | 1998-09-04 | 2010-11-04 | 株式会社半導体エネルギー研究所 | Ｓｏｉ基板及びその作製方法並びに半導体装置及びその作製方法 |
| JP2013236099A (ja) * | 1998-09-04 | 2013-11-21 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US9070604B2 (en) | 1998-09-04 | 2015-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| JP2002124652A (ja) * | 2000-10-16 | 2002-04-26 | Seiko Epson Corp | 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器 |
| CN113035716A (zh) * | 2021-02-08 | 2021-06-25 | 西安电子科技大学 | 基于22nm工艺的SONOS结构抗辐照FDSOI场效应管及其制备方法 |
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