CN115360230B - Ldmos器件的制作方法和ldmos器件 - Google Patents

Ldmos器件的制作方法和ldmos器件 Download PDF

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Abstract

本申请提供了LDMOS器件的制作方法和LDMOS器件，该方法包括：提供基底，基底包括硅衬底、绝缘氧化层、半导体材料层、隔离结构以及硅材料结构，硅衬底具有相邻的第一掺杂区域和第二掺杂区域；在两个隔离结构之间的半导体材料层的裸露表面上形成硅材料层；至少在硅材料层的预定表面上形成HK介质层；在两个隔离结构之间的半导体材料层的裸露表面上形成栅极、源极和漏极。该方法使得关闭状态时漂移区中的大部分电通量流向HK介质层，有助于漂移区耗尽，从而可以增加漂移区的掺杂浓度，在开启状态减小器件的导通电阻，进而解决了现有技术为了得到大的击穿电压，延长漂移区导致器件性能变差的问题。

Description

LDMOS器件的制作方法和LDMOS器件
技术领域
本申请涉及半导体领域，具体而言，涉及一种LDMOS器件的制作方法和LDMOS器件。
背景技术
横向双扩散金属氧化物半导体(Laterally-diffused metal-oxidesemiconductor，LDMOS)器件因其高耐压、易集成等特点，广泛应用于各种高压集成电路中，如功率开关、AC/DC转换器等。在LDMOS器件中，为了增加击穿电压，在器件的源漏之间存在一个漂移区(Drift Region)。漂移区的掺杂浓度较低，相当于高阻，当LDMOS器件接入高压时，漂移区可以承受很高的电压，从而保证器件能够正常工作，不被击穿。在LDMOS器件设计时，高击穿电压和低导通电阻是两个最主要的目标。为了得到大的击穿电压，必须要增加LDMOS器件漂移区的长度，降低其掺杂浓度，但这样必然会造成器件在开启状态下的导通电阻增大，器件性能恶化。
随着集成电路的发展，技术节点从微米级向纳米级推进，传统平面结构的CMOS器件已经逐渐被鳍形场效应管(Fin-FET)和全耗尽绝缘体上硅(Fully-Depleted Silicon onInsulator，FDSOI)所取代。FDSOI工艺的特点是所使用的晶圆由硅衬底、埋氧化层(BuriedOxide，BOX)及氧化层上的绝缘体上硅层(SOI)组成。但在FDSOI工艺中，由于SOI层很薄，很难在其上集成高耐压、低导通电阻的LDMOS器件。所以一种解决方法是将BOX层局部打开，模拟体硅中LDMOS器件的集成工艺。另一种解决方法是在定义出漂移区后采用外延生长的方法加厚漂移区的硅层。这两种方法解决了上述提到的由于SOI很薄，无法得到大的击穿电压的问题。但延长漂移区必然会导致器件的导通电阻增大，性能恶化。
因此，亟需一种获得较大击穿电压而不会导致器件性能恶化的LDMOS器件制作方法。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种LDMOS器件的制作方法和LDMOS器件，以解决现有技术中为了获取较大击穿电压，延长漂移区导致器件性能变差的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种LDMOS器件的制作方法，所述制作方法包括：提供基底，所述基底包括硅衬底、绝缘氧化层、半导体材料层、隔离结构以及硅材料结构，所述硅衬底具有本体结构和突出部，所述突出部相对于所述本体结构在厚度方向上突出，所述绝缘氧化层位于所述突出部的表面上，所述半导体材料层位于所述绝缘氧化层的远离所述突出部的表面上，所述隔离结构位于所述突出部的两侧且位于所述本体结构的表面上，所述硅材料结构位于所述隔离结构的两侧且位于所述本体结构的表面上，所述硅衬底具有相邻的第一掺杂区域和第二掺杂区域，所述第一掺杂区域和所述第二掺杂区域的掺杂类型不同，一个所述隔离结构与所述第一掺杂区域接触，一个所述隔离结构与所述第二掺杂区域接触；在两个所述隔离结构之间的所述半导体材料层的裸露表面上形成硅材料层，所述硅材料层在所述硅衬底上的投影位于所述第二掺杂区域；至少在所述硅材料层的预定表面上形成HK介质层，所述预定表面为所述硅材料层的除侧壁之外的裸露表面；在两个所述隔离结构之间的所述半导体材料层的裸露表面上形成栅极、源极和漏极，所述栅极在所述硅衬底上的投影位于所述第一掺杂区域，所述源极位于所述栅极的远离所述硅材料层的一侧，所述漏极位于所述硅材料层的远离所述栅极一侧。
进一步地，至少在所述硅材料层的预定表面上形成HK介质层，包括：去除部分所述硅材料层，形成沟槽；在所述沟槽中和所述硅材料层的所述预定表面上形成所述HK介质层。
进一步地，去除部分所述硅材料层，形成沟槽，包括：去除部分所述硅材料层，形成使得部分所述半导体材料层表面裸露的所述沟槽。
进一步地，去除部分所述硅材料层，形成使得部分所述半导体材料层表面裸露的沟槽，包括：去除部分所述硅材料层，形成使得部分所述半导体材料层表面裸露的多个所述沟槽，多个所述沟槽的排列方向垂直于所述硅衬底的厚度方向且垂直于预定方向，所述预定方向为所述第二掺杂区域和所述第一掺杂区域排列方向。
进一步地，所述HK介质层的厚度为50-100nm。
进一步地，所述硅材料层的厚度为100-300nm。
根据本申请的另一方面，提供了一种LDMOS器件的制作方法，所述制作方法包括：提供基底，所述基底包括硅衬底、绝缘氧化层、半导体材料层、隔离结构以及硅材料结构，所述硅衬底具有本体结构和突出部，所述突出部相对于所述本体结构在厚度方向上突出，所述绝缘氧化层位于所述突出部的表面上，所述半导体材料层位于所述绝缘氧化层的远离所述突出部的表面上，所述隔离结构位于所述突出部的两侧且位于所述本体结构的表面上，所述硅材料结构位于所述隔离结构的两侧且位于所述本体结构的表面上，所述硅衬底具有相邻的第一掺杂区域和第二掺杂区域，所述第一掺杂区域和所述第二掺杂区域的掺杂类型不同，一个所述隔离结构与所述第一掺杂区域接触，一个所述隔离结构与所述第二掺杂区域接触；在两个所述隔离结构之间的所述半导体材料层的裸露表面上形成硅材料层，所述硅材料层在所述硅衬底上的投影位于所述第二掺杂区域；去除部分所述硅材料层，形成沟槽；至少在所述硅材料层的远离所述半导体材料层的表面上以及所述沟槽中形成HK介质层；在两个所述隔离结构之间的所述半导体材料层的裸露表面上形成栅极、源极和漏极，所述栅极在所述硅衬底上的投影位于所述第一掺杂区域，所述源极位于所述栅极的远离所述硅材料层的一侧，所述漏极位于所述硅材料层的远离所述栅极一侧。
进一步地，去除部分所述硅材料层，形成沟槽，包括：去除部分所述硅材料层，形成使得部分所述半导体材料层表面裸露的所述沟槽。
进一步地，去除部分所述硅材料层，形成沟槽，包括：去除部分所述硅材料层，形成使得部分所述半导体材料层表面裸露的多个所述沟槽，多个所述沟槽的排列方向垂直于所述硅衬底的厚度方向且垂直于预定方向，所述预定方向为所述第二掺杂区域和所述第一掺杂区域排列方向。
根据本申请的另一方面，提供了一种LDMOS器件，所述器件包括基底、硅材料层、HK介质层、栅极、源极以及漏极，其中，所述基底包括硅衬底、绝缘氧化层、半导体材料层、隔离结构以及硅材料结构，所述硅衬底具有本体结构和突出部，所述突出部相对于所述本体结构在厚度方向上突出，所述绝缘氧化层位于所述突出部的表面上，所述半导体材料层位于所述绝缘氧化层的远离所述突出部的表面上，所述隔离结构位于所述突出部的两侧且位于所述本体结构的表面上，所述硅材料结构位于所述隔离结构的两侧且位于所述本体结构的表面上，所述硅衬底具有相邻的第一掺杂区域和第二掺杂区域，所述第一掺杂区域和所述第二掺杂区域的掺杂类型不同，一个所述隔离结构与所述第一掺杂区域接触，一个所述隔离结构与所述第二掺杂区域接触；所述硅材料层位于两个所述隔离结构之间的所述半导体材料层的远离所述绝缘氧化层的表面上，且所述硅材料层在所述硅衬底上的投影位于所述第二掺杂区域；所述HK介质层覆盖所述硅材料层的除侧壁以及与所述硅材料层接触的表面之外的表面；所述栅极位于两个所述隔离结构之间的部分所述半导体材料层的远离所述绝缘氧化层的表面，且在所述硅衬底上的投影位于所述第一掺杂区域；所述源极位于所述半导体材料层的表面上且位于所述栅极的远离所述硅材料层的一侧，且在两个所述隔离结构之间；所述漏极位于所述半导体材料层的表面上且位于所述硅材料层的远离所述栅极一侧，且在两个所述隔离结构之间。
进一步地，所述器件还包括HK介质部，所述HK介质部位于所述硅材料层中，且与覆盖所述硅材料层的远离所述半导体材料层的表面的所述HK介质层接触。
进一步地，所述HK介质部与所述半导体材料层接触。
进一步地，所述HK介质部有多个，多个所述HK介质部排列方向垂直于所述硅衬底的厚度方向且垂直于预定方向，所述预定方向为所述第二掺杂区域和所述第一掺杂区域排列方向。
进一步地，所述HK介质层的厚度为50-100nm。
进一步地，所述硅材料层的厚度为100-300nm。
根据本申请的另一方面，提供了一种LDMOS器件，所述器件包括基底、硅材料层、HK介质层、HK介质部、栅极、源极以及漏极，其中，所述基底包括硅衬底、绝缘氧化层、半导体材料层、隔离结构以及硅材料结构，所述硅衬底具有本体结构和突出部，所述突出部相对于所述本体结构在厚度方向上突出，所述绝缘氧化层位于所述突出部的表面上，所述半导体材料层位于所述绝缘氧化层的远离所述突出部的表面上，所述隔离结构位于所述突出部的两侧且位于所述本体结构的表面上，所述硅材料结构位于所述隔离结构的两侧且位于所述本体结构的表面上，所述硅衬底具有相邻的第一掺杂区域和第二掺杂区域，一个所述隔离结构与所述第一掺杂区域接触，一个所述隔离结构与所述第二掺杂区域接触；所述硅材料层位于两个所述隔离结构之间的所述半导体材料层的远离所述绝缘氧化层的表面上，且所述硅材料层在所述硅衬底上的投影位于所述第二掺杂区域；所述HK介质层覆盖所述硅材料层的远离所述半导体材料层的表面；所述HK介质部位于所述硅材料层中，且与所述HK介质层接触；所述栅极位于两个所述隔离结构之间的部分所述半导体材料层的远离所述绝缘氧化层的表面，且在所述硅衬底上的投影位于所述第一掺杂区域；所述源极位于所述半导体材料层的表面上且位于所述栅极的远离所述硅材料层的一侧，且在两个所述隔离结构之间；所述漏极位于所述半导体材料层的表面上且位于所述硅材料层的远离所述栅极一侧，且在两个所述隔离结构之间。
应用本申请的技术方案，所述LDMOS器件的制作方法中，首先，提供基底，所述基底包括依次层叠的硅衬底、绝缘氧化层以及半导体材料层，所述基底包括硅衬底、绝缘氧化层、半导体材料层、隔离结构以及硅材料结构，所述硅衬底具有本体结构和突出部，所述突出部相对于所述本体结构在厚度方向上突出，所述绝缘氧化层位于所述突出部的表面上，所述半导体材料层位于所述绝缘氧化层的远离所述突出部的表面上，所述隔离结构位于所述突出部的两侧且位于所述本体结构的表面上，所述硅材料结构位于所述隔离结构的两侧且位于所述本体结构的表面上，所述硅衬底具有相邻的第一掺杂区域和第二掺杂区域，一个所述隔离结构与所述第一掺杂区域接触，一个所述隔离结构与所述第二掺杂区域接触；之后，在两个所述隔离结构之间的所述半导体材料层的裸露表面上形成硅材料层，所述硅材料层在所述硅衬底上的投影位于所述第二掺杂区域；之后，至少在所述硅材料层的预定表面上形成HK介质层，所述预定表面为所述硅材料层的除侧壁之外的裸露表面；最后，在两个所述隔离结构之间的所述半导体材料层的裸露表面上形成栅极、源极和漏极，所述栅极在所述硅衬底上的投影位于所述第一掺杂区域，所述源极位于所述栅极的远离所述硅材料层的一侧，所述漏极位于所述硅材料层的远离所述栅极一侧。该方法在隔离结构之间的部分半导体材料层上生长一定厚度的硅材料层，也就是加厚了LDMOS器件的漂移区，可以得到较大击穿电压，但同时也会增大导通电阻，再在硅材料层除侧壁外的裸露表面形成HK介质层，由于HK介质层与硅之间的介电常数差异很大，电通量更倾向于从HK介质层中流过，从而在关闭状态下，漂移区中的大部分电通量流向HK介质层，有助于漂移区的耗尽，从而可以适当增加漂移区中的掺杂浓度，在开启状态时减小器件的导通电阻，进而解决了现有技术为了得到大的击穿电压，延长漂移区导致器件性能变差的问题。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请的一种典型实施例的基底的结构示意图；
图2示出了根据本申请的一种典型实施例的形成硅材料层后的结构示意图；
图3示出了根据本申请的一种典型实施例的形成HK介质层的结构示意图；
图4示出了沿图3中AA’切开截面的结构示意图；
图5示出了根据本申请的一种典型实施例的LDMOS器件的结构示意图；
图6示出了根据本申请的一种实施例中沿图2中AA’切开截面的结构示意图；
图7示出了根据本申请的另一种实施例中沿图3中AA’切开截面的结构示意图；
图8示出了根据本申请的又一种实施例中沿图3中AA’切开截面的结构示意图；
图9示出了根据本申请的再一种实施例中沿图3中AA’切开截面的结构示意图；
图10示出了根据本申请的一种实施例的形成硅材料结构前的结构示意图；
图11示出了根据本申请的一种实施例的形成基底的过程中形成开口后的结构示意图；
图12示出了根据本申请的一种实施例的形成基底的过程中形成硅材料结构后的结构示意图；
图13示出了根据本申请的一种实施例的形成基底的过程中形成混合区后的结构示意图；
图14示出了根据本申请的一种实施例的形成、第二源漏结构以及第一侧墙结构后的结构示意图；
图15示出了根据本申请的一种实施例的形成栅极、第二侧墙结构、第一源漏结构、第二源漏结构以及第三侧墙结构后的结构示意图；
图16示出了根据本申请的一种实施例的形成源极和漏极后的结构示意图；
图17示出了根据本申请的另一种典型实施例的LDMOS器件结构示意图；
图18示出了沿图17中AA’切开截面的结构示意图；
图19示出了根据本申请的一种实施例中沿图17中AA’切开截面的结构示意图；
图20示出了根据本申请的另一种实施例中沿图17中AA’切开截面的结构示意图；
图21示出了根据本申请的一种实施例的LDMOS器件的制作流程示意图。
其中，上述附图包括以下附图标记：
10、基底；20、硅材料层；30、HK介质层；40、栅极；50、源极；60、漏极；101、硅衬底；102、绝缘氧化层；103、半导体材料层；104、隔离结构；105、开口；106、硅材料结构；107、混合区；1011、第一掺杂区域；1012、第二掺杂区域；201、沟槽；301、HK介质部；401、栅极氧化层；402、多晶硅；403、第一侧墙结构；404、第二侧墙结构；405、第三侧墙结构；4031、第一二氧化硅层；4032、氮化硅层；4033、第一二氧化硅层；501、第一源漏结构；601、第二源漏结构。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中为了获取较大击穿电压，延长漂移区导致器件性能变差，为了解决如上问题，本申请提出了一种LDMOS器件的制作方法和LDMOS器件方法。
本申请的一种典型的实施例中，提供了一种LDMOS器件的制作方法，上述制作方法包括：提供基底，如图1所示，上述基底10包括硅衬底101、绝缘氧化层102、半导体材料层103、隔离结构104以及硅材料结构106，上述硅衬底101具有本体结构和突出部，上述突出部相对于上述本体结构在厚度方向上突出，上述绝缘氧化层102位于上述突出部的表面上，上述半导体材料层103位于上述绝缘氧化层102的远离上述突出部的表面上，上述隔离结构104位于上述突出部的两侧且位于上述本体结构的表面上，上述硅材料结构106位于上述隔离结构104的两侧且位于上述本体结构的表面上，上述硅衬底101具有相邻的第一掺杂区域1011和第二掺杂区域1012，一个上述隔离结构104与上述第一掺杂区域1011接触，一个上述隔离结构104与上述第二掺杂区域1012接触；如图2所示，在两个上述隔离结构104之间的上述半导体材料层103的裸露表面上形成硅材料层20，上述硅材料层20在上述硅衬底101上的投影位于上述第二掺杂区域1012；如图3所示，至少在上述硅材料层的预定表面上形成HK介质层30，上述预定表面为上述硅材料层的除侧壁之外的裸露表面，沿图3中AA’切开的截面图如图4所示；如图5所示，在两个上述隔离结构104之间的上述半导体材料层103的裸露表面上形成栅极40、源极50和漏极60，上述栅极40在上述硅衬底101上的投影位于上述第一掺杂区域1011，上述源极50位于上述栅极40的远离上述硅材料层的一侧，上述漏极60位于上述硅材料层的远离上述栅极40一侧。
上述LDMOS器件的制作方法中，首先，提供基底，上述基底包括硅衬底、绝缘氧化层、半导体材料层、隔离结构以及硅材料结构，上述硅衬底具有本体结构和突出部，上述突出部相对于上述本体结构在厚度方向上突出，上述绝缘氧化层位于上述突出部的表面上，上述半导体材料层位于上述绝缘氧化层的远离上述突出部的表面上，上述隔离结构位于上述突出部的两侧且位于上述本体结构的表面上，上述硅材料结构位于上述隔离结构的两侧且位于上述本体结构的表面上，上述硅衬底具有相邻的第一掺杂区域和第二掺杂区域，一个上述隔离结构与上述第一掺杂区域接触，一个上述隔离结构与上述第二掺杂区域接触；之后，在两个上述隔离结构之间的上述半导体材料层的裸露表面上形成硅材料层，上述硅材料层在上述硅衬底上的投影位于上述第二掺杂区域；之后，至少在上述硅材料层的预定表面上形成HK介质层，上述预定表面为上述硅材料层的除侧壁之外的裸露表面；最后，在两个上述隔离结构之间的上述半导体材料层的裸露表面上形成栅极、源极和漏极，上述栅极在上述硅衬底上的投影位于上述第一掺杂区域，上述源极位于上述栅极的远离上述硅材料层的一侧，上述漏极位于上述硅材料层的远离上述栅极一侧。该方法在隔离结构之间的部分半导体材料层上生长一定厚度的硅材料层，也就是加厚了LDMOS器件的漂移区，可以得到较大击穿电压，但同时也会增大导通电阻，再在硅材料层除侧壁外的裸露表面形成HK介质层，由于HK介质层与硅之间的介电常数差异很大，电通量更倾向于从HK介质层中流过，从而在关闭状态下，漂移区中的大部分电通量流向HK介质层，有助于漂移区的耗尽，从而可以适当增加漂移区中的掺杂浓度，在开启状态时减小器件的导通电阻，进而解决了现有技术为了得到大的击穿电压，延长漂移区导致器件性能变差的问题。
具体地，上述绝缘氧化层的厚度可以是50-200nm，上述半导体材料层的厚度可以是10-40nm，上述半导体材料层包括但不限于Si、Ge、SiGe、SiGeC等半导体材料。上述隔离结构可以是浅沟槽隔离(Shallow Trench Isolation，STI)，也可以是局部硅氧化隔离(LocalOxidation of Silicon，LOSOC)。STI隔离结构多用于0.25um以下的MOS器件，LOCOS隔离结构多用于0.35um以上的MOS器件。采用STI结构，具体流程为：首先，淀积硬掩膜层，通过化学气相沉积CVD方法淀积氮化硅(SiN)薄膜为硬掩膜，或衬垫氧化层(Pad Oxide)和SiN的组合为硬掩膜层，生长完后对硬掩膜层表面进行氧化处理，避免SiN中的氮扩散到光刻胶中，影响到光刻胶底部的光酸反应，出现光刻胶中毒的现象；通过光刻、刻蚀在隔离区刻蚀出STI沟槽，STI沟槽一定要刻蚀到绝缘氧化层以下，之后在形成的STI沟槽内填充二氧化硅，采用化学机械平坦化工艺(CMP)使器件表面平坦化，最后去除有源区的硬掩膜层。LOCOS隔离形成流程为淀积硬掩膜层(同STI)，通过光刻、刻蚀将隔离区打开，在暴露的隔离区热氧生长较厚的氧化层，氧化层的厚度与半导体材料层的厚度相关，需要将隔离区的半导体材料层全部氧化，当半导体材料层的厚度为10-40nm时，氧化层的厚度可以是25-100nm，最后去除有源区的硬掩膜层。本领域的技术人员可以根据实际情况进行选择。
实际应用中，如图1所示，采用离子注入的方式在上述绝缘氧化层102以下的上述硅衬底101中形成第一掺杂区域1011和第二掺杂区域1012，也就是在LDMOS器件的沟道下方形成第一掺杂区域，在漂移区的下方形成第二掺杂区域，第一掺杂区域与第二掺杂区域处于反偏状态。第一掺杂区域零偏或反向偏压可以确保低漏电，第二掺杂区域正向偏压可以用来优化漂移区的电场分布，实际应用中也可选用单阱区(P阱区或N阱区)注入。
本申请的一种具体实施例中，形成上述硅材料层，首先淀积硬掩膜层，再通过光刻、刻蚀将两个上述隔离结构之间的上述半导体材料层的裸露表面上且投影位于上述第二掺杂区域漂移区的硬掩膜层打开，即将漂移区的硬掩膜层打开，通过选择性外延的方式在漂移区生长一定厚度的硅层，选择性外延生长过程中，所用硅源可以是SiCl4，SiH2Cl2，SiHCl3，SiH4。
本申请的另一种具体实施例中，可以采用射频磁控溅射(RF MagnetronSputtering)在形成HK介质层。HK介质层可以是SrTiO3(STO)或Pb(Zr0.53，Ti0.47)O3(PZT)。
本申请的一种实施例中，至少在上述硅材料层的预定表面上形成HK介质层，包括：如图6所示，去除部分上述硅材料层，形成沟槽201；如图7所示，在上述沟槽201中和上述硅材料层20的上述预定表面上形成上述HK介质层30。在上述硅材料层中形成沟槽，在沟槽中也填入HK介质层，可以增加HK介质层覆盖在硅材料层上的表面积，加强了HK介质层对电通量的引导作用。
为了进一步加强HK介质层对电通量的引导作用，本申请的另一种实施例中，去除部分上述硅材料层，形成沟槽，包括：如图8所示，去除部分上述硅材料层20，形成使得部分上述半导体材料层表面裸露的上述沟槽。
本申请的又一种实施例中，去除部分上述硅材料层，形成使得部分上述半导体材料层表面裸露的沟槽，包括：如图9所示，去除部分上述硅材料层20，形成使得部分上述半导体材料层表面裸露的多个上述沟槽，多个上述沟槽的排列方向垂直于上述硅衬底101的厚度方向且垂直于预定方向，上述预定方向为上述第二掺杂区域1012和上述第一掺杂区域1011排列方向。在上述硅材料层中形成多个沟槽，在多个沟槽中也填入HK介质层，进一步增加HK介质层覆盖在硅材料层上的表面积，跟进一步加强了HK介质层对电通量的引导作用。
为了将硅衬底引出，本申请的再一种具体实施例中，形成上述硅材料结构的过程包括：如图10所示，依次形成层叠的硅衬底101、绝缘氧化层102以及半导体材料层103，上述隔离结构依次贯穿上述半导体材料层103、上述绝缘氧化层102至上述硅衬底101中，在上述形成的结构上间隔形成隔离结构104，上述隔离结构104依次贯穿上述半导体材料层103、上述绝缘氧化层102至上述硅衬底101中，如图11所示，去除部分上述隔离结构104、部分上述半导体材料层103、部分上述绝缘氧化层102以及部分上述硅衬底101，使得两个上述隔离结构104远离上述绝缘氧化层102的侧壁裸露，形成两个开口105；如图12所示，在两个上述开口105中形成硅材料结构106，上述硅材料结构106的远离上述硅衬底101的表面与上述半导体材料层103的裸露表面在同一平面上；如图13所示，对两个上述硅材料结构106进行离子注入，形成混合区107。
本申请的另一种具体实施例中，先淀积硬掩膜层，然后通过光刻、显影、刻蚀去除部分上述隔离结构、部分上述半导体材料层、部分上述绝缘氧化层以及部分上述硅衬底，使得两个上述隔离结构远离上述绝缘氧化层的侧壁裸露，形成两个开口。刻蚀采用各向异性刻蚀，为保证刻蚀完全，可以刻蚀至绝缘氧化层以下50-100nm。刻蚀后在开口中采用选择性外延生长的方式生长硅材料结构，外延生长后的硅材料结构与半导体材料层齐平，选择性外延生长过程中，所用硅源可以是SiCl4，SiH2Cl2，SiHCl3，SiH4。
本申请的另一种实施例中，上述HK介质层的厚度为50-100nm。由于HK介质层直接淀积在第一硅材料上，HK介质层淀积的最大厚度取决于其与硅之间的热膨胀的差值，淀积的厚度可以是50-100nm。
本申请的又一种实施例中，上述硅材料层的厚度为100-300nm。形成硅材料层可以加厚漂移区的硅层，可以解决由于SOI很薄，无法得到大的击穿电压的问题，硅材料层厚度过薄，得不到较大的击穿电压，而硅材料层厚度过厚，会导致器件的导通电阻增大，性能恶化。
本申请的另一种具体实施例中，在两个上述隔离结构之间的上述半导体材料层的裸露表面上形成栅极、源极以及漏极，包括：如图14所示，在部分上述半导体材料层103的表面依次形成栅极氧化层401、多晶硅402以及第一侧墙结构403，上述第一侧墙结构403包括依次形成的第一二氧化硅层4031、氮化硅层4032以及第一二氧化硅层4033；如图14和图15所示，光刻并依次刻蚀上述第一侧墙结构403、上述多晶硅402以及上述栅极氧化层401形成栅极40，在上述栅极40的表面形成一薄层氮化硅，刻蚀保留栅极两侧的薄层氮化硅，形成第二侧墙结构404；在上述栅极的远离上述硅材料层的一侧形成第一源漏结构501，在上述硅材料层的远离上述栅极一侧形成第二源漏结构601；在形成上述第二侧墙结构404的栅极结构表面形成一定厚度的氮化硅，刻蚀保留两侧的氮化硅，形成第三侧墙结构405；如图16所示，对上述第一源漏结构501进行离子注入，形成源极50，对上述第二源漏结构601进行离子注入，形成漏极60。
具体地，上述第二侧墙结构可以是氮化硅、氮氧化硅或氧化硅等介质材料一种或多种组合，上述第三侧墙结构可以是氮化硅、氮氧化硅或氧化硅等介质材料。为了降低串联电阻和接触电阻，FDSOI器件通常采用选择性外延生长的方式加厚晶体管的源漏形成抬高式源漏结构(Raised Source Drain，RSD)，使器件的源漏区比沟道区更厚。在形成FDSOINLDMOS器件源漏结构时，可以将PMOS区域完全覆盖在硬掩膜层之下，在NLDMOS器件的源漏区外延生长单晶硅形成源漏结构，在形成FDSOI PLDMOS器件源漏结构时，将NMOS区域完全覆盖在硬掩膜层之下，在PLDMOS器件的源漏区外延生长单层或多层结构的锗硅层及形成于锗硅层之上的硅盖第一二氧化硅层(Si Cap Layer)，选择性外延生长过程中，所用硅源为SiCl4，SiH2Cl2，SiHCl3，SiH4，所用锗源为GeH4。N型离子注入可以掺入磷，P型离子注入可以掺入硼或碳。去除上述第一侧墙结构及其侧壁的上述第二侧墙结构的部分和上述第三侧墙结构的部分可以先采用CVD淀积较厚的氧化层，然后采用化学机械研磨(CMP)研磨至多晶硅层。
为了形成源极、漏极和栅极的低电阻接触，本申请的又一种具体实施例中，上述制作方法还包括：在上述源极、上述漏极、上述栅极以及上述混合区表面上形成金属硅化物层。
具体地，在具有图形化的半导体器件上淀积镍(Ni)、钴(Co)、钛(Ti)等金属层，进行热处理，使上述金属层中的金属原子扩散到源极、漏极、栅极中的裸露的硅中，形成金属硅化物层，在形成金属硅化物层后，通过湿法刻蚀的方法去除反应剩余的金属。
本申请的另一种典型实施例中，提供了一种LDMOS器件的制作方法，上述制作方法包括：提供基底，如图1所示，上述基底10包括硅衬底101、绝缘氧化层102、半导体材料层103、隔离结构104以及硅材料结构106，上述硅衬底101具有本体结构和突出部，上述突出部相对于上述本体结构在厚度方向上突出，上述绝缘氧化层102位于上述突出部的表面上，上述半导体材料层103位于上述绝缘氧化层102的远离上述突出部的表面上，上述隔离结构104位于上述突出部的两侧且位于上述本体结构的表面上，上述硅材料结构106位于上述隔离结构104的两侧且位于上述本体结构的表面上，上述硅衬底101具有相邻的第一掺杂区域1011和第二掺杂区域1012，一个上述隔离结构104与上述第一掺杂区域1011接触，一个上述隔离结构104与上述第二掺杂区域1012接触；如图2所示，在两个上述隔离结构104之间的上述半导体材料层103的裸露表面上形成硅材料层20，上述硅材料层20在上述硅衬底101上的投影位于上述第二掺杂区域1012；如图6所示，去除部分上述硅材料层20，形成沟槽201；如图17所示，至少在上述硅材料层的远离上述半导体材料层的表面上以及上述沟槽中形成HK介质层30，沿图17中AA’切开的截面图如图18所示；在两个上述隔离结构104之间的上述半导体材料层103的裸露表面上形成栅极40、源极50和漏极60，上述栅极40在上述硅衬底101上的投影位于上述第一掺杂区域1011，上述源极50位于上述栅极40的远离上述硅材料层20的一侧，上述漏极60位于上述硅材料层20的远离上述栅极40一侧。
上述LDMOS器件的制作方法中，首先，提供基底，上上述基底包括硅衬底、绝缘氧化层、半导体材料层、隔离结构以及硅材料结构，上述硅衬底具有本体结构和突出部，上述突出部相对于上述本体结构在厚度方向上突出，上述绝缘氧化层位于上述突出部的表面上，上述半导体材料层位于上述绝缘氧化层的远离上述突出部的表面上，上述隔离结构位于上述突出部的两侧且位于上述本体结构的表面上，上述硅材料结构位于上述隔离结构的两侧且位于上述本体结构的表面上，上述硅衬底具有相邻的第一掺杂区域和第二掺杂区域，一个上述隔离结构与上述第一掺杂区域接触，一个上述隔离结构与上述第二掺杂区域接触；之后，在两个上述隔离结构之间的上述半导体材料层的裸露表面上形成硅材料层，上述硅材料层在上述硅衬底上的投影位于上述第二掺杂区域；之后，去除部分上述硅材料层，形成沟槽；之后，至少在上述硅材料层的远离上述半导体材料层的表面上以及上述沟槽中形成HK介质层；最后，在两个上述隔离结构之间的上述半导体材料层的裸露表面上形成栅极、源极和漏极，上述栅极在上述硅衬底上的投影位于上述第一掺杂区域，上述源极位于上述栅极的远离上述硅材料层的一侧，上述漏极位于上述硅材料层的远离上述栅极一侧。该方法在隔离结构之间的部分半导体材料层上生长一定厚度的硅材料层，也就是加厚了LDMOS器件的漂移区，可以得到较大击穿电压，但同时也会增大导通电阻，再在硅材料层的顶部表面以及沟槽中形成HK介质层，由于HK介质层与硅之间的介电常数差异很大，电通量更倾向于从HK介质层中流过，从而在关闭状态下，漂移区中的大部分电通量流向HK介质层，有助于漂移区的耗尽，从而可以适当增加漂移区中的掺杂浓度，在开启状态时减小器件的导通电阻，进而解决了现有技术为了得到大的击穿电压，延长漂移区导致器件性能变差的问题。
为了进一步加强HK介质层对电通量的引导作用，本申请的另一种实施例中，去除部分上述硅材料层，形成沟槽，包括：如图19所示，去除部分上述硅材料层20，形成使得部分上述半导体材料层表面裸露的上述沟槽。
本申请的再一种实施例中，去除部分上述硅材料层，形成沟槽，包括：如图20所示，去除部分上述硅材料层20，形成使得部分上述半导体材料层表面裸露的多个上述沟槽，多个上述沟槽的排列方向垂直于上述硅衬底的厚度方向且垂直于预定方向，上述预定方向为上述第二掺杂区域和上述第一掺杂区域排列方向。在上述硅材料层中形成多个沟槽，在多个沟槽中也填入HK介质层30，进一步增加HK介质层覆盖在硅材料层上的表面积，跟进一步加强了HK介质层对电通量的引导作用。
本申请的又一种典型实施例中，提供了一种LDMOS器件，如图4和图5所示，上述器件包括基底10、硅材料层20、HK介质层30、栅极40、源极50以及漏极60，其中，上述基底10包括硅衬底101、绝缘氧化层102、半导体材料层103、隔离结构104以及硅材料结构106，上述硅衬底101具有本体结构和突出部，上述突出部相对于上述本体结构在厚度方向上突出，上述绝缘氧化层102位于上述突出部的表面上，上述半导体材料层103位于上述绝缘氧化层102的远离上述突出部的表面上，上述隔离结构104位于上述突出部的两侧且位于上述本体结构的表面上，上述硅材料结构106位于上述隔离结构104的两侧且位于上述本体结构的表面上，上述硅衬底101具有相邻的第一掺杂区域1011和第二掺杂区域1012，一个上述隔离结构104与上述第一掺杂区域1011接触，一个上述隔离结构104与上述第二掺杂区域1012接触；上述硅材料层20位于两个上述隔离结构104之间的上述半导体材料层103的远离上述绝缘氧化层102的表面上，且上述硅材料层20在上述硅衬底101上的投影位于上述第二掺杂区域1012；上述HK介质层30覆盖上述硅材料层20的除侧壁以及与上述硅材料层20接触的表面之外的表面；上述栅极40位于两个上述隔离结构104之间的部分上述半导体材料层103的远离上述绝缘氧化层102的表面，且在上述硅衬底101上的投影位于上述第一掺杂区域1011；上述源极50位于上述半导体材料层103的表面上且位于上述栅极40的远离上述硅材料层20的一侧，且在两个上述隔离结构104之间；上述漏极60位于上述半导体材料层103的表面上且位于上述硅材料层20的远离上述栅极40一侧，且在两个上述隔离结构104之间。
上述LDMOS器件中，上述器件包括基底、硅材料层、HK介质层、栅极、源极以及漏极，上述基底包括硅衬底、绝缘氧化层、半导体材料层、隔离结构以及硅材料结构，上述硅衬底具有本体结构和突出部，上述突出部相对于上述本体结构在厚度方向上突出，上述绝缘氧化层位于上述突出部的表面上，上述半导体材料层位于上述绝缘氧化层的远离上述突出部的表面上，上述隔离结构位于上述突出部的两侧且位于上述本体结构的表面上，上述硅材料结构位于上述隔离结构的两侧且位于上述本体结构的表面上，上述硅衬底具有相邻的第一掺杂区域和第二掺杂区域，一个上述隔离结构与上述第一掺杂区域接触，一个上述隔离结构与上述第二掺杂区域接触；上述硅材料层位于两个上述隔离结构之间的上述半导体材料层的远离上述绝缘氧化层的表面上，且在上述硅衬底上的投影位于上述第二掺杂区域；上述HK介质层覆盖上述硅材料层的除侧壁以及与上述硅材料层接触的表面之外的表面；上述栅极位于两个上述隔离结构之间的部分上述半导体材料层的远离上述绝缘氧化层的表面，且在上述硅衬底上的投影位于上述第一掺杂区域；上述源极位于上述半导体材料层的表面上且位于上述栅极的远离上述硅材料层的一侧，且在两个上述隔离结构之间；上述漏极位于上述半导体材料层的表面上且位于上述硅材料层的远离上述栅极一侧，且在两个上述隔离结构之间。该器件在隔离结构之间的部分半导体材料层上生长一定厚度的硅材料层，也就是加厚了LDMOS器件的漂移区，可以得到较大击穿电压，但同时也会增大导通电阻，再在硅材料层除侧壁外的裸露表面形成HK介质层，由于HK介质层与硅之间的介电常数差异很大，电通量更倾向于从HK介质层中流过，从而在关闭状态下，漂移区中的大部分电通量流向HK介质层，有助于漂移区的耗尽，从而可以适当增加漂移区中的掺杂浓度，在开启状态时减小器件的导通电阻，进而解决了现有技术为了得到大的击穿电压，延长漂移区导致器件性能变差的问题。
本申请的另一种实施例中，如图7所示，上述器件还包括HK介质部301，上述HK介质部301位于上述硅材料层20中，且与覆盖上述硅材料层的远离上述半导体材料层的表面的上述HK介质层30接触。上述HK介质部加强了HK介质层对电通量的引导作用。
为了进一步加强HK介质部对电通量的引导作用，本申请的又一种实施例中，如图8所示，上述HK介质部301与上述半导体材料层103接触。
本申请的再一种实施例中，如图9所示，上述HK介质部301有多个，多个上述HK介质部301排列方向垂直于上述硅衬底101的厚度方向且垂直于预定方向，上述预定方向为上述第二掺杂区域1012和上述第一掺杂区域1011排列方向。多个HK介质部可以进一步增加HK介质层覆盖在硅材料层上的表面积，跟进一步加强了HK介质层对电通量的引导作用。
本申请的另一种实施例中，上述HK介质层的厚度为50-100nm。由于HK介质层直接淀积在第一硅材料上，HK介质层淀积的最大厚度取决于其与硅之间的热膨胀的差值，淀积的厚度可以是50-100nm。
本申请的又一种实施例中，上述硅材料层的厚度为100-300nm。形成硅材料层可以加厚漂移区的硅层，可以解决由于SOI很薄，无法得到大的击穿电压的问题，硅材料层厚度过薄，得不到较大的击穿电压，而硅材料层厚度过厚，会导致器件的导通电阻增大，性能恶化。
本申请的再一种典型实施例中，提供了一种LDMOS器件，如图17和图18所示，上述器件包括基底10、硅材料层20、HK介质层30、栅极40、源极50以及漏极60，其中，上述基底10包括硅衬底101、绝缘氧化层102、半导体材料层103、隔离结构104以及硅材料结构106，上述硅衬底101具有本体结构和突出部，上述突出部相对于上述本体结构在厚度方向上突出，上述绝缘氧化层102位于上述突出部的表面上，上述半导体材料层103位于上述绝缘氧化层102的远离上述突出部的表面上，上述隔离结构104位于上述突出部的两侧且位于上述本体结构的表面上，上述硅材料结构106位于上述隔离结构104的两侧且位于上述本体结构的表面上，上述硅衬底101具有相邻的第一掺杂区域1011和第二掺杂区域1012，一个上述隔离结构104与上述第一掺杂区域1011接触，一个上述隔离结构104与上述第二掺杂区域1012接触；上述硅材料层20位于两个上述隔离结构104之间的上述半导体材料层103的远离上述绝缘氧化层102的表面上，且上述硅材料层20在上述硅衬底101上的投影位于上述第二掺杂区域1012；上述HK介质层30覆盖上述硅材料层20的远离上述半导体材料层103的表面；上述HK介质部301位于上述硅材料层20中，且与上述HK介质层30接触；上述栅极40位于两个上述隔离结构104之间的部分上述半导体材料层103的远离上述绝缘氧化层102的表面，且在上述硅衬底101上的投影位于上述第一掺杂区域1011；上述源极50位于上述半导体材料层103的表面上且位于上述栅极40的远离上述硅材料层20的一侧，且在两个上述隔离结构104之间；上述漏极60位于上述半导体材料层103的表面上且位于上述硅材料层20的远离上述栅极40一侧，且在两个上述隔离结构104之间。
上述LDMOS器件中，上述器件包括基底、硅材料层、HK介质层、栅极、源极以及漏极，上述基底包括硅衬底、绝缘氧化层、半导体材料层、隔离结构以及硅材料结构，上述硅衬底具有本体结构和突出部，上述突出部相对于上述本体结构在厚度方向上突出，上述绝缘氧化层位于上述突出部的表面上，上述半导体材料层位于上述绝缘氧化层的远离上述突出部的表面上，上述隔离结构位于上述突出部的两侧且位于上述本体结构的表面上，上述硅材料结构位于上述隔离结构的两侧且位于上述本体结构的表面上，上述硅衬底具有相邻的第一掺杂区域和第二掺杂区域，一个上述隔离结构与上述第一掺杂区域接触；上述硅材料层位于两个上述隔离结构之间的上述半导体材料层的远离上述绝缘氧化层的表面上，且在上述硅衬底上的投影位于上述第二掺杂区域；上述HK介质层覆盖上述硅材料层的远离上述半导体材料层的表面；上述HK介质部位于上述硅材料层中，且与上述HK介质层接触；上述栅极位于两个上述隔离结构之间的部分上述半导体材料层的远离上述绝缘氧化层的表面，且在上述硅衬底上的投影位于上述第一掺杂区域；上述源极位于上述半导体材料层的表面上且位于上述栅极的远离上述硅材料层的一侧，且在两个上述隔离结构之间；上述漏极位于上述半导体材料层的表面上且位于上述硅材料层的远离上述栅极一侧，且在两个上述隔离结构之间。该器件在隔离结构之间的部分半导体材料层上生长一定厚度的硅材料层，也就是加厚了LDMOS器件的漂移区，可以得到较大击穿电压，但同时也会增大导通电阻，再在硅材料层的顶部表面以及沟槽中形成HK介质层，由于HK介质层与硅之间的介电常数差异很大，电通量更倾向于从HK介质层中流过，从而在关闭状态下，漂移区中的大部分电通量流向HK介质层，有助于漂移区的耗尽，从而可以适当增加漂移区中的掺杂浓度，在开启状态时减小器件的导通电阻，进而解决了现有技术为了得到大的击穿电压，延长漂移区导致器件性能变差的问题。
为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例与对比例对本申请的技术方案进行详细说明。
实施例
该实施例中的LDMOS器件的制作方法包括以下过程，如图21所示：
提供基底，上述基底包括依次层叠的硅衬底、绝缘氧化层以及半导体材料层，上述基底还包括间隔设置的隔离结构，上述隔离结构依次贯穿上述半导体材料层、上述绝缘氧化层至上述硅衬底中，上述硅衬底具有相邻的第一掺杂区域和第二掺杂区域，一个上述隔离结构位于上述第一掺杂区域中，一个上述隔离结构位于上述第二掺杂区域中；
上述基底还包括混合区，形成混合区过程包括：去除部分上述隔离结构、部分上述半导体材料层、部分上述绝缘氧化层以及部分上述硅衬底，使得两个上述隔离结构远离上述绝缘氧化层的侧壁裸露，形成两个开口；在两个上述开口中形成硅材料结构，上述硅材料结构的远离上述硅衬底的表面与上述半导体材料层的裸露表面在同一平面上；对两个上述硅材料结构进行离子注入，形成混合区。
在两个上述隔离结构之间的上述半导体材料层的裸露表面上形成硅材料层，上述硅材料层在上述硅衬底上的投影位于上述第二掺杂区域；
在上述硅材料层的上述预定表面上形成上述HK介质层，上述预定表面为上述硅材料层的除侧壁之外的裸露表面；
在两个上述隔离结构之间的上述半导体材料层的裸露表面上形成栅极、源极和漏极，上述栅极在上述硅衬底上的投影位于上述第一掺杂区域，上述源极位于上述栅极的远离上述硅材料层的一侧，上述漏极位于上述硅材料层的远离上述栅极一侧；
在上述源极、上述漏极、上述栅极以及上述混合区表面上形成金属硅化物层。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的LDMOS器件的制作方法中，首先，提供基底，上述基底包括硅衬底、绝缘氧化层、半导体材料层、隔离结构以及硅材料结构，上述硅衬底具有本体结构和突出部，上述突出部相对于上述本体结构在厚度方向上突出，上述绝缘氧化层位于上述突出部的表面上，上述半导体材料层位于上述绝缘氧化层的远离上述突出部的表面上，上述隔离结构位于上述突出部的两侧且位于上述本体结构的表面上，上述硅材料结构位于上述隔离结构的两侧且位于上述本体结构的表面上，上述硅衬底具有相邻的第一掺杂区域和第二掺杂区域，一个上述隔离结构与上述第一掺杂区域接触；之后，在两个上述隔离结构之间的上述半导体材料层的裸露表面上形成硅材料层，上述硅材料层在上述硅衬底上的投影位于上述第二掺杂区域；之后，至少在上述硅材料层的预定表面上形成HK介质层，上述预定表面为上述硅材料层的除侧壁之外的裸露表面；最后，在两个上述隔离结构之间的上述半导体材料层的裸露表面上形成栅极、源极和漏极，上述栅极在上述硅衬底上的投影位于上述第一掺杂区域，上述源极位于上述栅极的远离上述硅材料层的一侧，上述漏极位于上述硅材料层的远离上述栅极一侧。该方法在隔离结构之间的部分半导体材料层上生长一定厚度的硅材料层，也就是加厚了LDMOS器件的漂移区，可以得到较大击穿电压，但同时也会增大导通电阻，再在硅材料层除侧壁外的裸露表面形成HK介质层，由于HK介质层与硅之间的介电常数差异很大，电通量更倾向于从HK介质层中流过，从而在关闭状态下，漂移区中的大部分电通量流向HK介质层，有助于漂移区的耗尽，从而可以适当增加漂移区中的掺杂浓度，在开启状态时减小器件的导通电阻，进而解决了现有技术为了得到大的击穿电压，延长漂移区导致器件性能变差的问题。
2)、本申请的LDMOS器件的制作方法中，首先，提供基底，上述基底包括硅衬底、绝缘氧化层、半导体材料层、隔离结构以及硅材料结构，上述硅衬底具有本体结构和突出部，上述突出部相对于上述本体结构在厚度方向上突出，上述绝缘氧化层位于上述突出部的表面上，上述半导体材料层位于上述绝缘氧化层的远离上述突出部的表面上，上述隔离结构位于上述突出部的两侧且位于上述本体结构的表面上，上述硅材料结构位于上述隔离结构的两侧且位于上述本体结构的表面上，上述硅衬底具有相邻的第一掺杂区域和第二掺杂区域，一个上述隔离结构与上述第一掺杂区域接触；之后，在两个上述隔离结构之间的上述半导体材料层的裸露表面上形成硅材料层，上述硅材料层在上述硅衬底上的投影位于上述第二掺杂区域；之后，去除部分上述硅材料层，形成沟槽；之后，至少在上述硅材料层的远离上述半导体材料层的表面上以及上述沟槽中形成HK介质层；最后，在两个上述隔离结构之间的上述半导体材料层的裸露表面上形成栅极、源极和漏极，上述栅极在上述硅衬底上的投影位于上述第一掺杂区域，上述源极位于上述栅极的远离上述硅材料层的一侧，上述漏极位于上述硅材料层的远离上述栅极一侧。该方法在隔离结构之间的部分半导体材料层上生长一定厚度的硅材料层，也就是加厚了LDMOS器件的漂移区，可以得到较大击穿电压，但同时也会增大导通电阻，再在硅材料层的顶部表面以及沟槽中形成HK介质层，由于HK介质层与硅之间的介电常数差异很大，电通量更倾向于从HK介质层中流过，从而在关闭状态下，漂移区中的大部分电通量流向HK介质层，有助于漂移区的耗尽，从而可以适当增加漂移区中的掺杂浓度，在开启状态时减小器件的导通电阻，进而解决了现有技术为了得到大的击穿电压，延长漂移区导致器件性能变差的问题。
3)、本申请的上述器件包括基底、硅材料层、HK介质层、栅极、源极以及漏极，其中，上述基底包括硅衬底、绝缘氧化层、半导体材料层、隔离结构以及硅材料结构，上述硅衬底具有本体结构和突出部，上述突出部相对于上述本体结构在厚度方向上突出，上述绝缘氧化层位于上述突出部的表面上，上述半导体材料层位于上述绝缘氧化层的远离上述突出部的表面上，上述隔离结构位于上述突出部的两侧且位于上述本体结构的表面上，上述硅材料结构位于上述隔离结构的两侧且位于上述本体结构的表面上，上述硅衬底具有相邻的第一掺杂区域和第二掺杂区域，一个上述隔离结构与上述第一掺杂区域接触；上述硅材料层位于两个上述隔离结构之间的上述半导体材料层的远离上述绝缘氧化层的表面上，且在上述硅衬底上的投影位于上述第二掺杂区域；上述HK介质层覆盖上述硅材料层的除侧壁以及与上述硅材料层接触的表面之外的表面；上述栅极位于两个上述隔离结构之间的部分上述半导体材料层的远离上述绝缘氧化层的表面，且在上述硅衬底上的投影位于上述第一掺杂区域；上述源极位于上述半导体材料层的表面上且位于上述栅极的远离上述硅材料层的一侧，且在两个上述隔离结构之间；上述漏极位于上述半导体材料层的表面上且位于上述硅材料层的远离上述栅极一侧，且在两个上述隔离结构之间。该器件在隔离结构之间的部分半导体材料层上生长一定厚度的硅材料层，也就是加厚了LDMOS器件的漂移区，可以得到较大击穿电压，但同时也会增大导通电阻，再在硅材料层除侧壁外的裸露表面形成HK介质层，由于HK介质层与硅之间的介电常数差异很大，电通量更倾向于从HK介质层中流过，从而在关闭状态下，漂移区中的大部分电通量流向HK介质层，有助于漂移区的耗尽，从而可以适当增加漂移区中的掺杂浓度，在开启状态时减小器件的导通电阻，进而解决了现有技术为了得到大的击穿电压，延长漂移区导致器件性能变差的问题。
4)、本申请的上述器件包括基底、硅材料层、HK介质层、栅极、源极以及漏极，其中，上述基底包括硅衬底、绝缘氧化层、半导体材料层、隔离结构以及硅材料结构，上述硅衬底具有本体结构和突出部，上述突出部相对于上述本体结构在厚度方向上突出，上述绝缘氧化层位于上述突出部的表面上，上述半导体材料层位于上述绝缘氧化层的远离上述突出部的表面上，上述隔离结构位于上述突出部的两侧且位于上述本体结构的表面上，上述硅材料结构位于上述隔离结构的两侧且位于上述本体结构的表面上，上述硅衬底具有相邻的第一掺杂区域和第二掺杂区域，一个上述隔离结构与上述第一掺杂区域接触；上述硅材料层位于两个上述隔离结构之间的上述半导体材料层的远离上述绝缘氧化层的表面上，且在上述硅衬底上的投影位于上述第二掺杂区域；上述HK介质层覆盖上述硅材料层的远离上述半导体材料层的表面；上述HK介质部位于上述硅材料层中，且与上述HK介质层接触；上述栅极位于两个上述隔离结构之间的部分上述半导体材料层的远离上述绝缘氧化层的表面，且在上述硅衬底上的投影位于上述第一掺杂区域；上述源极位于上述半导体材料层的表面上且位于上述栅极的远离上述硅材料层的一侧，且在两个上述隔离结构之间；上述漏极位于上述半导体材料层的表面上且位于上述硅材料层的远离上述栅极一侧，且在两个上述隔离结构之间。该器件在隔离结构之间的部分半导体材料层上生长一定厚度的硅材料层，也就是加厚了LDMOS器件的漂移区，可以得到较大击穿电压，但同时也会增大导通电阻，再在硅材料层的顶部表面以及沟槽中形成HK介质层，由于HK介质层与硅之间的介电常数差异很大，电通量更倾向于从HK介质层中流过，从而在关闭状态下，漂移区中的大部分电通量流向HK介质层，有助于漂移区的耗尽，从而可以适当增加漂移区中的掺杂浓度，在开启状态时减小器件的导通电阻，进而解决了现有技术为了得到大的击穿电压，延长漂移区导致器件性能变差的问题。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (16)

1.一种LDMOS器件的制作方法，其特征在于，所述制作方法包括：
提供基底，所述基底包括硅衬底、绝缘氧化层、半导体材料层、隔离结构以及硅材料结构，所述硅衬底具有本体结构和突出部，所述突出部相对于所述本体结构在厚度方向上突出，所述绝缘氧化层位于所述突出部的表面上，所述半导体材料层位于所述绝缘氧化层的远离所述突出部的表面上，所述隔离结构位于所述突出部的两侧且位于所述本体结构的表面上，所述硅材料结构位于所述隔离结构的两侧且位于所述本体结构的表面上，所述硅衬底具有相邻的第一掺杂区域和第二掺杂区域，所述第一掺杂区域和所述第二掺杂区域的掺杂类型不同，一个所述隔离结构与所述第一掺杂区域接触，一个所述隔离结构与所述第二掺杂区域接触；在两个所述隔离结构之间的所述半导体材料层的裸露表面上形成硅材料层，所述硅材料层在所述硅衬底上的投影位于所述第二掺杂区域；
至少在所述硅材料层的预定表面上形成HK介质层，所述预定表面为所述硅材料层的除侧壁之外的裸露表面；
在两个所述隔离结构之间的所述半导体材料层的裸露表面上形成栅极、源极和漏极，所述栅极在所述硅衬底上的投影位于所述第一掺杂区域，所述源极位于所述栅极的远离所述硅材料层的一侧，所述漏极位于所述硅材料层的远离所述栅极一侧。
2.根据权利要求1所述的制作方法，其特征在于，至少在所述硅材料层的预定表面上形成HK介质层，包括：
去除部分所述硅材料层，形成沟槽；
在所述沟槽中和所述硅材料层的所述预定表面上形成所述HK介质层。
3.根据权利要求2所述的制作方法，其特征在于，去除部分所述硅材料层，形成沟槽，包括：
去除部分所述硅材料层，形成使得部分所述半导体材料层表面裸露的所述沟槽。
4.根据权利要求3所述的制作方法，其特征在于，去除部分所述硅材料层，形成使得部分所述半导体材料层表面裸露的沟槽，包括：
去除部分所述硅材料层，形成使得部分所述半导体材料层表面裸露的多个所述沟槽，多个所述沟槽的排列方向垂直于所述硅衬底的厚度方向且垂直于预定方向，所述预定方向为所述第二掺杂区域和所述第一掺杂区域排列方向。
5.根据权利要求1至4中任一项所述的制作方法，其特征在于，所述HK介质层的厚度为50-100nm。
6.根据权利要求1至4中任一项所述的制作方法，其特征在于，所述硅材料层的厚度为100-300nm。
7.一种LDMOS器件的制作方法，其特征在于，所述制作方法包括：
提供基底，所述基底包括硅衬底、绝缘氧化层、半导体材料层、隔离结构以及硅材料结构，所述硅衬底具有本体结构和突出部，所述突出部相对于所述本体结构在厚度方向上突出，所述绝缘氧化层位于所述突出部的表面上，所述半导体材料层位于所述绝缘氧化层的远离所述突出部的表面上，所述隔离结构位于所述突出部的两侧且位于所述本体结构的表面上，所述硅材料结构位于所述隔离结构的两侧且位于所述本体结构的表面上，所述硅衬底具有相邻的第一掺杂区域和第二掺杂区域，所述第一掺杂区域和所述第二掺杂区域的掺杂类型不同，一个所述隔离结构与所述第一掺杂区域接触，一个所述隔离结构与所述第二掺杂区域接触；
在两个所述隔离结构之间的所述半导体材料层的裸露表面上形成硅材料层，所述硅材料层在所述硅衬底上的投影位于所述第二掺杂区域；
去除部分所述硅材料层，形成沟槽；
至少在所述硅材料层的远离所述半导体材料层的表面上以及所述沟槽中形成HK介质层；
在两个所述隔离结构之间的所述半导体材料层的裸露表面上形成栅极、源极和漏极，所述栅极在所述硅衬底上的投影位于所述第一掺杂区域，所述源极位于所述栅极的远离所述硅材料层的一侧，所述漏极位于所述硅材料层的远离所述栅极一侧。
8.根据权利要求7所述的制作方法，其特征在于，去除部分所述硅材料层，形成沟槽，包括：
去除部分所述硅材料层，形成使得部分所述半导体材料层表面裸露的所述沟槽。
9.根据权利要求8所述的制作方法，其特征在于，去除部分所述硅材料层，形成沟槽，包括：
去除部分所述硅材料层，形成使得部分所述半导体材料层表面裸露的多个所述沟槽，多个所述沟槽的排列方向垂直于所述硅衬底的厚度方向且垂直于预定方向，所述预定方向为所述第二掺杂区域和所述第一掺杂区域排列方向。
10.一种LDMOS器件，其特征在于，所述器件包括：
基底，所述基底包括硅衬底、绝缘氧化层、半导体材料层、隔离结构以及硅材料结构，所述硅衬底具有本体结构和突出部，所述突出部相对于所述本体结构在厚度方向上突出，所述绝缘氧化层位于所述突出部的表面上，所述半导体材料层位于所述绝缘氧化层的远离所述突出部的表面上，所述隔离结构位于所述突出部的两侧且位于所述本体结构的表面上，所述硅材料结构位于所述隔离结构的两侧且位于所述本体结构的表面上，所述硅衬底具有相邻的第一掺杂区域和第二掺杂区域，所述第一掺杂区域和所述第二掺杂区域的掺杂类型不同，一个所述隔离结构与所述第一掺杂区域接触，一个所述隔离结构与所述第二掺杂区域接触；
硅材料层，位于两个所述隔离结构之间的所述半导体材料层的远离所述绝缘氧化层的表面上，且所述硅材料层在所述硅衬底上的投影位于所述第二掺杂区域；
HK介质层，所述HK介质层覆盖所述硅材料层的除侧壁以及与所述硅材料层接触的表面之外的表面；
栅极，位于两个所述隔离结构之间的部分所述半导体材料层的远离所述绝缘氧化层的表面，且在所述硅衬底上的投影位于所述第一掺杂区域；
源极，位于所述半导体材料层的表面上且位于所述栅极的远离所述硅材料层的一侧，且在两个所述隔离结构之间；
漏极，位于所述半导体材料层的表面上且位于所述硅材料层的远离所述栅极一侧，且在两个所述隔离结构之间。
11.根据权利要求10所述的器件，其特征在于，所述器件还包括：
HK介质部，位于所述硅材料层中，且与覆盖所述硅材料层的远离所述半导体材料层的表面的所述HK介质层接触。
12.根据权利要求11所述的器件，其特征在于，所述HK介质部与所述半导体材料层接触。
13.根据权利要求11所述的器件，其特征在于，所述HK介质部有多个，多个所述HK介质部排列方向垂直于所述硅衬底的厚度方向且垂直于预定方向，所述预定方向为所述第二掺杂区域和所述第一掺杂区域排列方向。
14.根据权利要求10所述的器件，其特征在于，所述HK介质层的厚度为50-100nm。
15.根据权利要求10所述的器件，其特征在于，所述硅材料层的厚度为100-300nm。
16.一种LDMOS器件，其特征在于，所述器件包括：
基底，所述基底包括硅衬底、绝缘氧化层、半导体材料层、隔离结构以及硅材料结构，所述硅衬底具有本体结构和突出部，所述突出部相对于所述本体结构在厚度方向上突出，所述绝缘氧化层位于所述突出部的表面上，所述半导体材料层位于所述绝缘氧化层的远离所述突出部的表面上，所述隔离结构位于所述突出部的两侧且位于所述本体结构的表面上，所述硅材料结构位于所述隔离结构的两侧且位于所述本体结构的表面上，所述硅衬底具有相邻的第一掺杂区域和第二掺杂区域，所述第一掺杂区域和所述第二掺杂区域的掺杂类型不同，一个所述隔离结构与所述第一掺杂区域接触，一个所述隔离结构与所述第二掺杂区域接触；
硅材料层，位于两个所述隔离结构之间的所述半导体材料层的远离所述绝缘氧化层的表面上，且所述硅材料层在所述硅衬底上的投影位于所述第二掺杂区域；
HK介质层，所述HK介质层覆盖所述硅材料层的远离所述半导体材料层的表面；
HK介质部，位于所述硅材料层中，且与所述HK介质层接触；
栅极，位于两个所述隔离结构之间的部分所述半导体材料层的远离所述绝缘氧化层的表面，且在所述硅衬底上的投影位于所述第一掺杂区域；
源极，位于所述半导体材料层的表面上且位于所述栅极的远离所述硅材料层的一侧，且在两个所述隔离结构之间；
漏极，位于所述半导体材料层的表面上且位于所述硅材料层的远离所述栅极一侧，且在两个所述隔离结构之间。
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